JPH11251593A - ゲルマニウム層を使用した大誘電率ゲートの構造と方法 - Google Patents

ゲルマニウム層を使用した大誘電率ゲートの構造と方法

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JPH11251593A
JPH11251593A JP10368141A JP36814198A JPH11251593A JP H11251593 A JPH11251593 A JP H11251593A JP 10368141 A JP10368141 A JP 10368141A JP 36814198 A JP36814198 A JP 36814198A JP H11251593 A JPH11251593 A JP H11251593A
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germanium
germanium layer
gate dielectric
dielectric constant
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Yasutoshi Okuno
泰利 奥野
Scott R Summerfelt
アール．サマーフェルト スコット
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Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 集積回路内の金属−絶縁体−半導体電界効果
トランジスタの構造と形成方法。 【解決手段】 方法は、半導体基板２０上にゲルマニウ
ム層５２を形成し、ゲルマニウム層の上に大誘電率ゲー
ト誘電体５６を沈積し、ゲート誘電層上にゲート電極６
０を形成する。ゲート誘電体の各側上の基板内にソース
およびドレインの領域６４を形成する。好ましくはエピ
タキシャル的に生成される前記ゲルマニウム層は、一般
にゲート誘電体と半導体基板の間の低誘電率層の形成を
防止する。構造は半導体基板上に沈積されるゲルマニウ
ム層５２と、その上に沈積される大誘電率ゲート誘電体
（例えば五酸化タンタル５６）と、ゲート誘電体上に沈
積されるゲート電極６０を含む。この構造は、ゲート誘
電体の各側上に配置されたソースおよびドレインの領域
６４を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般に集積回路に
よる誘電体の集積に関し、特に、大誘電率誘電体とその
下にある半導体層の間の、反応バリアに関する。
【０００２】
【従来の技術】半導体は、コンピュータやテレビジョン
のような電子装置のための集積回路内に広く使用されて
いる。これらの集積回路は、典型的に単結晶シリコンチ
ップ上に多数のトランジスタを結合して、複雑な機能を
遂行し、データを記憶する。半導体と電子機器の製造者
は、エンドユーザと同様に、より多くの機能を、より短
い時間、小さいパッケージ内で、より少ない消費電力に
より、達成できる集積回路を要望している。
【０００３】一般に、導電層と半導体と間に酸化物を有
する複数層配列を、コンデンサ、ＭＯＳトランジスタ、
光検出アレー用ピクセル、電気光学的アプリケーション
のような、半導体回路内に使用される多くの回路の一部
分として使用できる。ＳｉＯ 2は、今日半導体内に使用
される主要な酸化物である。非ＳｉＯ2に基づく酸化物
をＳｉ上に直接または間接に集積することは、Ｓｉの酸
素との反応性のために困難である。Ｓｉ上への非ＳｉＯ
2の沈積は、Ｓｉと酸化物の間の境界面に、ＳｉＯ2また
は珪酸塩を形成する結果になってきた。この層は一般に
アモルファスであり、低い誘電率を有する。これらの属
性は、Ｓｉを有する酸化物に基づく非ＳｉＯ2の有用性
を低下させる。
【０００４】高誘電率（ＨＤＣ）の酸化物（例えば強誘
電酸化物）は、大きな誘電率、大きな自発分極、大きな
電気光学特性を有し得る。大きな誘電率を有する強誘電
体を、高密度コンデンサの形成に使用できるが、Ｓｉの
反応が低誘電率層を生成するので、Ｓｉ上に直接に沈積
できない。そうしたコンデンサ誘電体は、Ｐｔのような
「不活性の」金属上に沈積されてきたが、ＰｔやＰｄで
さえ、一つまたはそれ以上の導電バッファ層によりＳｉ
から分離されていなければならない。導電層の上に高誘
電性物質を置くことは（半導体上に直接でも、半導体上
にある絶縁層上でも）、この問題を解決しなかった。半
導体回路内に高誘電性物質の隣に使用するようにこれま
でに示唆された導体または半導体物質には、導体または
半導体上で高誘電性物質のエピタキシャル成長を生じる
物質が何もなかった。更に、先行技術の物質は、一般
に、高誘電物質へのシリコンの拡散を許容する珪素化合
物を形成するか、またはシリコンと反応したり高誘電物
質と反応して、低誘電率の絶縁体を形成する。
【０００５】半導体に直接に集積されたときの強誘電体
の大きな自発分極もまた、非揮発性、非破壊読み出しの
電界効果メモリを形成するのに使用できる。これは、
（Ｂａ，Ｍｇ）Ｆ2のような非酸化物強誘電体により成
功のうちに使用されてきたが、酸化物内で電界を減少さ
せるように作用する低誘電率ＳｉＯ2層の形成のため
に、酸化物強誘電体ほどには成功しなかった。酸化物は
また、Ｓｉデバイスを害したり、デバイスが正しく動作
しないほど多くのインターフェイストラップを生成した
りする。強誘電体はまた、興味ある電気光学的アプリケ
ーションを有し、ここでは結晶粒界からの散乱による損
失を減少するため、また酸化物を整列してその異方性属
性を最大化するために、エピタキシャル膜が好まれる。
ＳｉまたはＧａＡｓ基板上でのエピタキシャル成長は、
最初に非常に安定な酸化物またはフッ化物がＳｉまたは
ＧａＡｓ上にバッファ層として成長して、他のタイプの
酸化物に先立つことにより、かねて達成されてきた。Ｇ
ａＡｓは正常な成長温度の４５０℃−７００℃において
Ｏ2内で不安定なので、ＧａＡｓ上での酸化物の集積は
Ｓｉよりも更に困難である。
【０００６】もう一つの集積回路の領域において、先行
技術は厚さ５ｎｍまたはそれ以上のＳｉＯ2に基づく膜
を、通常のＭＯＳ（金属酸化物半導体）回路内のゲート
誘電体に使用している。将来の小さな幾何学的配列のデ
バイスについてはゲート誘電体の厚さは、４ｎｍ以下に
なり、それから３ｎｍ以下になり、終いには２ｎｍ以下
になると予測されている。これの理由の一つは、ＭＯＳ
トランジスタ内の現在のデバイスがゲートキャパシタン
スに直接に比例しているからである。キャパシタンス寸
法は厚さに反比例するので、より高い電流駆動は通常の
誘電体の厚みの連続的な減少を必要とする。しかしなが
ら、この厚み領域におけるＳｉＯ2ゲート誘電体は製造
工程の制御問題と共に、ブレークダウンおよびトンネリ
ング問題のような、かなりのチャレンジに直面してい
る。たとえば、ＳｉＯ2を通じての直接トンネリングが
起こったとしても、デバイス性能に対するトンネル電流
の影響は除外されない。トンネル電流は誘電体の厚みに
幾何級数的に依存しているので、プロセス制御における
小さな変動がトンネル電流に大きな変動を結果し、局在
する信頼性問題に導く可能性がある。その上これら減少
された厚みにおけるＳｉＯ2は、拡散に対して非常にわ
ずかなバリアしか提供しない。こうして例えばドープさ
れたポリシリコンゲートからのボロンの拡散は、幾何学
的配列の縮小のようなますます困難な問題を結果として
生じるであろう。
【０００７】
【発明が解決しようとする課題】Ｓｉ上に直接または間
接のＧｅバッファ層はＳｉよりも酸化が充分に少なく、
低誘電率層の形成を防止または最小化するのに使用し得
る。Ｓｉ上のエピタキシャルＧｅは、Ｓｉや多くの酸化
物にも適合する良好なバッファ層をＳｉ上に提供する。
他のバッファ層と違って、Ｇｅは半導体であり（それは
また合理的に高い導電層を供給するためにドープするこ
ともできる）、Ｓｉ処理技術に適合する。大誘電率酸化
物の上のＧｅのエピタキシャル成長はＳｉよりもはるか
に容易で、三次元エピタキシャル構造の形成を可能にす
る。Ｇｅバッファ層はＳｉ基板上にエピキャピシャル的
に成長させることができ、これによりＧｅ上に、したが
ってＳｉ基板にエピタキシャル的に整列して、大誘電率
酸化物をエピキャピシャル的に成長させることができ
る。このエピタキシャルＧｅ層は、強誘電体をＳｉウエ
ハ上に直接に生成して、非揮発性非破壊読み出しメモリ
セルを形成することを可能にする。このＧｅ層はまた、
Ｓｉ上に直接に生成された膜に比較して大誘電率酸化物
膜のキャパシタンスを増大する。ＳｉまたはＧａＡｓ基
板上のＧｅバッファ層は、更に多くの酸化物をその上に
エピタキシャル的に生成可能であり、それは、Ｓｉまた
はＧａＡｓと酸素に比較して、Ｇｅと酸素の化学的反応
性がはるかに低いからである。
【０００８】半導体回路内に大誘電率酸化物とインター
フェイスするように示唆された先行技術の導電物質は、
一般に、この大誘電率酸化物または半導体と反応した
り、および／またはこの大誘電率酸化物と半導体物質の
間に拡散バリアを提供しないものであった。前述のよう
に、ＧａＡｓ上への酸化物の集積はＳｉ上よりも更に一
層困難であるが、これはＯ2内でのＧａＡｓが高誘電率
酸化物の通常の成長温度（４００℃−７００℃）におい
て不安定であり、またいくつかの穏やかな誘電率の酸化
物の成長速度において不安定だからである。エピタキシ
ャルＧｅバッファ層がこの問題を解決して、上に列挙し
たいくつかのアプリケーションのためのＧａＡｓ上の大
誘電率酸化物の集積を単純化する。
【０００９】
【課題を解決するための手段】集積回路内のメモリセル
のための構造と、形成方法が開示される。これは半導体
回路内に有用な構造を製作する方法であって、非ゲルマ
ニウム半導体基板上にゲルマニウム層を生成すること
と、このゲルマニウム層上に高誘電率酸化物を沈積する
ことを含んでなる。好ましくは、このゲルマニウム層は
半導体基板上にエピタキシャル的に生成される。これは
また半導体基板と、半導体基板上のゲルマニウム層と、
ゲルマニウム層上の高誘電率酸化物を含んでなる半導体
回路に有用な構造である。好ましくはこのゲルマニウム
層は単結晶である。好ましくは、基板はシリコンであ
り、ゲルマニウム層は約１ｎｍ厚未満であり、または基
板はガリウム砒素である（この場合ゲルマニウム層の厚
さは重要でない）。第二のゲルマニウム層はこの高誘電
率酸化物の上に生成され得て、導体層（その下の層が単
結晶ならばどんな層でもエピタキシャルであり得る）が
第二のゲルマニウム層の上に生成され得る。好ましくは
この高誘電率酸化物はバリウムストロンチウムチタン酸
塩のような、チタン酸塩である。この高誘電率酸化物が
鉛含有チタン酸塩である場合は、ゲルマニウム層と鉛含
有チタン酸塩の間に、鉛を含有しないチタン酸塩のバッ
ファ層を使用することが望ましい。望ましくはこの高誘
電率酸化物は強誘電酸化物である。
【００１０】ＭＩＳ（金属−絶縁体−半導体）電界効果
トランジスタ（ＦＥＴ）を集積回路内に形成する構造と
方法もまた開示される。開示される方法は、半導体基板
上にゲルマニウム層を形成することと、前記ゲルマニウ
ム層上に大誘電率ゲート誘電体を沈積することと、前記
ゲート誘電体上にゲート電圧を形成することを含んでな
る。この方法は、ゲート誘電体の各側上の基板内に、ソ
ースとドレインの領域を形成することを含んでなり得
る。このゲルマニウム層は、好ましくはエピタキシャル
的に生成されたものであるが、一般にゲート誘電体と半
導体基板の間に低誘電率層が形成するのを防止する。開
示される構造は、半導体基板上に配置されるゲルマニウ
ム層と、前記ゲルマニウム層の上に配置される大誘電率
ゲート誘電体と、前記ゲート誘電体上に配置されるゲー
ト電極を含んでなる。この構造は、前記ゲート誘電体の
各側上の基板内に配置されたソース領域とドレイン領域
を含んでなり得る。前記半導体基板と前記ゲルマニウム
層の間にＧｅxＳｉ1-xのバッファ層を形成し得て、この
ｘは基板に近いほぼ０からゲルマニウム層に近いほぼ１
へ転移する。前記大誘電率ゲート誘電体は、穏やかな誘
電率の酸化物でもあり得るし、または高誘電率酸化物で
もあり得る。いくつかの適切なゲート誘電体物質には、
Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅ、Ｓｃ、Ｙ、Ｌａ、Ｔ
ａ、Ｎｂの酸化物、およびそれらの組み合わせが含まれ
る。誘電率を増強するために、ゲート誘電体物質は他の
物質にドープされ、例えばＴｉにドープした五酸化タン
タルである。開示される方法と構造はまた、現在開発中
の新しい大誘電率誘電体に適用できるであろうし、その
中には大誘電率有機誘電体が含まれる。
【００１１】
【発明の実施の形態】前記のように、Ｓｉ上の大誘電率
酸化物の成長は、一般にＳｉの酸化とＳｉＯ 2すなわち
珪酸塩層の形成を結果する。さらにこのＳｉＯ2層は沈
積された酸化物のエピタキシーを妨害して低い誘電率を
有し、またＳｉ上に直接の強誘電体や他の大誘電率物質
の集積が、低誘電率のＳｉＯ2層の形成により悪化され
る。また前記のように、導電層上に高誘電物質をおくこ
とは（半導体上に直接にでもまたは半導体にある絶縁層
の上にでも）問題を解決しない。
【００１２】非ＳｉＯ2酸化物とＳｉの間のＧｅバッフ
ァ層は、Ｓｉ表面の反応性を減少するし、また一般にエ
ピタキシーを増強して、少なくとも沈積された酸化物と
Ｓｉ基板の間の反応層を減少する。Ｓｉ上のＧｅのエピ
タキシャル成長は、現在のＳｉ処理技術に適合する。Ｓ
ｉ上のＧｅについての一つの困難は臨界厚である。一般
に４％の格子不整合はシリコン上の１−１．５ｎｍより
も厚いＧｅ膜内に、いくらかのミスフィット転位を結果
する。したがってシリコン上でＧｅ層は、ミスフィット
転位を防ぐには非常に薄いのが望ましいが、しかしなが
らデバイス性能のために転位な有害でない場合は、いく
つかのデバイスについてより厚い層を使用し得る。さら
に他の実施例において、（こうして、沈積された酸化物
とＳｉ基板の間の化学的バッファ層としてＧｅを使用し
て、）多結晶Ｇｅを二酸化シリコンまたは他結晶Ｓｉ上
に形成し得る。
【００１３】アプリケーションによって、物質の選択は
非常に異なる。たとえば大密度コンデンサのためには、
現在（Ｂａ1-x，Ｓｒx）ＴｉＯ3（ＢＳＴ）が最良のリ
ニア誘電体と思われる。ＢａＴｉＯ3（ＢＴ）またはＳ
ｒＴｉＯ3（ＳＴ）はＳｉ上に直接に沈積されたとき
に、低誘電率層を形成するが、これはＢＥＴとＳＴがＳ
ｉの隣で熱力学的に安定でないからである。しかしなが
らＧｅははるかに小さな酸化の自由エネルギを有し、Ｂ
ＴとＳＴはＧｅの隣で熱力学的に安定である。Ｈ2＋Ｏ2
ガス混合物中にＢＴとＳＴを沈積して、Ｇｅが安定でま
たＢＴまたはＳＴが安定であるが、同時にＧｅＯ2が安
定でないようにすることができる。しかしながら全ての
酸化物がＧｅの隣で安定なのではない。たとえばＰｂ
（Ｔｉ，Ｚｒ）Ｏ（ＰＺＴ）のようなＰｂを含む全ての
強誘電体は（ＰｂＯが不安定なので）Ｇｅの隣ではるか
に安定性が少ない。しかしながらＳｒＴｉＯ3または他
の安定した強誘電体の薄膜を、強誘電体を含むＰｂと、
ＧｅをコートしたＳｉ基板の間に、バッファ層として使
用することができる。このＳｒＴｉＯ3は化学的バリア
として作用するだけでなく、また（望ましくない熱塩素
構造の代わりに）望ましい灰チタン石構造の核になる。
【００１４】エピタキシャルＢＳＴを沈積するために
（１００）Ｓｉ基板上で実験的にエピタキシャルＧｅバ
ッファ層が使用された。このＧｅバッファ層なしでは、
このＢＳＴは不規則に方向の多結晶になった。このＧｅ
バッファ層によるとＢＳＴの大部分は下記の方向関係を
有する：（１１０）ＢＳＴ‖（１００）Ｓｉ。これはエ
ピタキシーに先立つインターフェイスにおいて、Ｇｅバ
ッファ層が低誘電層の形成を妨げたことを示すが、それ
はこの層がおそらくエピタキシーを妨げたからである。
【００１５】半導体の上に直接に強誘電体を沈積するこ
とは、他の人々により、非揮発性非破壊読み出しを生成
するために使用されてきた。このデバイスは基本的にＭ
ＯＳトランジスタであり、そこではＳｉＯ2が強誘電体
（金属−強誘電性−半導体すなわちＭＦＳ）に置き換わ
ってきた。１つのメモリセルは１つのＭＦＳトランジス
タと１つの標準的なトランジスタからなる。このタイプ
のメモリは、非常に早い読み書きを含む多くの長所の上
に、標準的なＤＲＡＭセルと同じ密度を有する。強誘電
体の中の残留分極は、半導体へ電界を誘導するのに使用
できるので、このデバイスは非揮発性で非破壊的であ
る。このデバイスは、Ｓｉ基板上にＭＢＥによりエピタ
キシャル的に生成した（Ｂａ，Ｍｇ）Ｆ2強誘電層を使
用して、他の人々により、成功のうちに製作されてき
た。非揮発性メモリ用として、ＰＺＴのような酸化物灰
チタン石が研究されてきたが、これらの物質はＳｉと反
応せずにＳｉ上に直接に沈積できない。Ｇｅバッファ層
は、ＢａＴｉＯ3のような多くの安定な強誘電体をＲＡ
Ｍの中で使用することを可能にする。ＳｒＴｉＯ3の第
２バッファ層または何か他の安定な強誘電体が、最も化
学的に反応的な強誘電酸化物を、ＲＡＭ形成の試みに使
用することさえ可能にするにちがいない。Ｇｅバッファ
層は、Ｓｉに加えてＧａＡｓや他のＩＩＩ−Ｖ化合物の
上に、このタイプのメモリを製作することも可能にする
であろう。強誘電体の上にＧｅを沈積することにより、
薄膜ＭＦＳトランジスタを製作することも可能であろ
う。この強誘電体は、ＧａＡｓまたはＳｉの基板上にエ
ピタキシャルであり得るし、またはそれは多結晶であり
得る。安定な強誘電バッファ層とのＧｅの適合性が、こ
の構造の製造を可能にする。
【００１６】図１において、好ましい１つの実施例が示
されている（図１ないし図４において、複数の層の配置
が示されるが、これはコンデンサ、ＭＯＳトランジス
タ、光検出アレー用ピクセル、電気光学アプリケーショ
ンのような半導体回路内に使用される多くの構造の一部
分として使用できる）。図１は半導体基板１０を示し、
その上に２酸化シリコン絶縁層１２が沈積されていて、
この二酸化シリコン１２の上に、ドープされた多結晶ゲ
ルマニウム層１４がある（高度に導電性の層を供給する
ために、このゲルマニウムは高度にドープされ、またア
モルファス２酸化シリコン層の上に横たわるので、この
ゲルマニウムは多結晶である）。このゲルマニウム層の
上に、強誘電バリウムストロンチウムチタン酸塩層１６
が沈積され、バリウムストロンチウムチタン酸塩１６の
上に、チタン−タングステン層１８が沈積される。前記
のように、こうした層の配列は多くの半導体構造に使用
できるし、またバリウムストロンチウムチタン酸塩の強
誘電属性または高誘電属性は、他のほとんどの絶縁物質
にまさる有利な属性を提供する。
【００１７】図２は代わりの実施例を示し、ここでもゲ
ルマニウム（およびこうしてその上の層全部）は、多結
晶である。二酸化シリコン層１２がシリコン基板２０の
上にあるとともに、二酸化シリコン１２の上に窒化シリ
コン層２２がある。多結晶ゲルマニウム層１４、バリウ
ムストロンチウムチタン酸塩層１６、ジルコニウムチタ
ン酸鉛層２４、窒化チタン層２６が、前記窒化シリコン
層の上に順次に追加される。この場合、バリウムストロ
ンチウムチタン酸塩１６は、一般にバッファ層として作
用して、ジルコニウムチタン酸鉛２４の鉛とゲルマニウ
ム１４の間の反応を防止する。
【００１８】図３は、エピタキシャルゲルマニウムを図
示する。単結晶ゲルマニウム２８がガリウム砒素基板３
０上にエピタキシャルに生成可能であり、それで良好な
格子整合が得られるので、ゲルマニウム２８内とエピタ
キシャルバリウムストロンチウムチタン酸塩３２の両方
と更に（Ｐｂ，Ｍｇ）ＮｂＯ3３４の中へ、良好な結晶
品質が得られる。上部電極１８は、チタン−タングステ
ン（先行する複数の図面においてと同様に、上部電極の
沈積以前に強誘電層の焼きなましが可能であり、こうし
てこの強誘電体とチタン−タングステンのような物質の
間の反応を、以後の複数のステップの低温処理によりこ
の強誘電体との反応が最少になるように使用することが
できる）。注意すべきことは単結晶ゲルマニウムを使用
するエピタキシャル構造により、ゲルマニウムがたとえ
ばトランジスタの一部分として使用できることである。
このように、多結晶強誘電体を供給する条件の下に強誘
電物質が成長するとしても、単結晶ゲルマニウムは有用
である。
【００１９】図４はエピタキシャルゲルマニウムを使用
する代わりの構造を示す。ここでシリコン基板２０はゲ
ルマニウムエピタキシャル層２８により覆われ、ゲルマ
ニウムエピタキシャル層２８はバリウムストロンチウム
チタン酸塩層３２により覆われている。バリウムストロ
ンチウムチタン酸塩３２の上に第二ゲルマニュウム層４
０があり、第二ゲルマニウム層４０の上にアルミニウム
上部電極４２がある。第二ゲルマニウム層の使用によ
り、一層広く多様な導体を上部電極用に使用でき、また
上部電極の沈積後に一層高い温度の処理を可能にする
が、これは一般にゲルマニウムが上部電極物質と強誘電
物質の間の反応を防止するからである。
【００２０】図５ないし図１３は、この発明の代わりの
実施例（を種々の完成段階において）示し、これらにお
いてゲルマニウム層が、ＭＯＳ電界効果トランジスタ
（ＭＩＳＦＥＴ）における半導体基板と大誘電率ゲート
誘電体の間の反応バリアとして使用されている。図５に
おいて、標準的なＳｉＯ2フィールド酸化物５０がシリ
コン基板２０の表面上に形成されて、ＭＩＳＦＥＴの形
成のために基板２０の一部分が露出したままになってい
る。図６において、１．５ｎｍ（約５単分子層）のエピ
タキシャルゲルマニウム層５２がシリコン基板２０の露
出面上に生成する。この層を約６００℃で生成するため
のプリカーソルとして、ゲルマニウムのソースにより分
子ビームエピタキシーが使用される（ＭＯＶＰＥまたは
ＭＯＣＶＤのような他の処理も可能である）。図５に示
すように、ゲルマニウム層５２は、シリコン基板２０の
露出表面にのみ使用され、フィールド酸化物５０上には
使用されない。
【００２１】ゲルマニウム層５２は非常に平らな面を提
供し、図７に示すように、その上に大誘電率ゲート誘電
体を沈積する。これは、先行技術で形成される比較的粗
いＳｉ−ＳｉＯ2インタフェイスと対照される。層の厚
さが減少するにつれて、（例えば１．５ｎｍのゲルマニ
ウム層は約５単分子層しかなく）、非常に平らなインタ
ーフェイスはますます重要になる。五酸化タンタル層５
４は、Ｈ2Ｏ2／Ｈ2−Ｏ2環境内で約４１０℃で、１０ｎ
ｍの物理的厚さまで沈積され、これは約２ｎｍの実効
（電気的）厚さを生じる。沈積は低温で、ゲルマニウム
が還元にさらされないような環境内で遂行される。更
に、温度と加熱時間は、一層低く、一層短く保たれて、
シリコン層２０とゲルマニウム層５２の混合を引き起こ
しかねないほどになっている。典型的に、この温度は、
５５０℃未満に保つべきである。ゲート誘電体沈積のた
めの他の受け入れられる環境には、ＣＯ2／ＣＯ−Ｏ2、
Ｎ2Ｏ／Ｎ2−Ｏ2、真空、Ｎ2、Ａｒがある。ゲルマニウ
ムの酸化の自由エネルギーはシリコンよりもはるかに少
ないので、ゲルマニウム層５２は酸化されず、また下に
あるシリコン半導体２０の酸化を防止する。それはこう
して大誘電率ゲート誘電体とその下にある半導体の間
に、低誘電率層が形成するのを防止する。注意すべきこ
とは、物理的に一層厚い大誘電率ゲート誘電体を使用可
能であり、それでも先行技術と比較して低い均等物すな
わち実効酸化物（二酸化シリコン）厚さを与えるが、こ
れは境界面の酸化物層が形成されるのを防止するためで
ある。こうして大誘電率誘電層は５または１０ｎｍ厚ま
たはそれ以上に作られ、それでも２または３ｎｍ未満の
酸化物厚さと均等なものを与える。
【００２２】ゲート誘電体物質の性能を改良するため
に、五酸化タンタル層５４を４００℃で酸素環境内で３
０分焼きなましする。この焼きなましは五酸化タンタル
層５４を実質的に完全に酸化することにより誘電体の漏
洩電流を減少させ、一方同時にゲルマニウム層５２また
はシリコン層５４に影響しない温度／時間プロファイル
に留まる。Ｏ2またはＮ2環境内で一分間７００℃で急熱
焼きなまし（ＲＴＡ）するか、または酸素プラズマ焼き
なましを使用して、この機能を達成することもできる。
沈積ステップにおいてと同様に、ゲルマニウム層５２は
下にあるシリコン層２０の酸化を防止し、こうしてゲー
ト誘電体の実効キャパシタンスを大きく減少するかもし
れない低誘電率層の形成を防止する。
【００２３】図８に示すように、五酸化タンタル層を標
準的な除去またはレジストの技法によりパターン化し
て、五酸化タンタルゲート誘電体５６を形成する。この
大誘電率ゲート誘電体は、ＭＩＳＦＥＴのチャネル領域
を形成する半導体のその部分に重なる。標準ＭＩＳＦＥ
Ｔのその他の構成要素を今や追加するが、その中にはソ
ースおよびドレイン、およびゲート電極がある。ゲート
誘電体５６の下にあるゲート電極５２の部分は、ソース
とドレインの間のチャネル領域の部分を形成する。有利
なことに、ゲルマニウムはシリコンよりもより高いホー
ル移動度（約３−４倍）およびより高い電子移動度（約
２倍）を有しているので、ＰＭＯＳＦＥＴおよびＮＭＯ
ＳＦＥＴの両方の効率を（たとえば速度増加により）改
良することができる。
【００２４】図８に示すこの実施例において、ゲルマニ
ウム層５２はソース領域およびドレイン領域の上に広が
り、これらの領域の部分を使用することもできる。これ
に対して図９に示す代わりの実施例では、ゲルマニウム
層５２はゲート誘電体５６の下だけに位置する。この構
造はゲート領域内のシリコン基板２０の表面にだけゲル
マニウムを選択的に沈積させるか、または図５に示すよ
うにゲルマニウムを沈積してから、続いてゲート領域の
外側のゲルマニウムを除去することによって形成され
る。図１０は更にもう一つの実施例を図示し、ここでは
ゲルマニウム層５２が、露出したシリコン基板層とフィ
ールド酸化物表面の両方の上に形成される。一般にゲル
マニウム層５２は、シリコン基板２０の露出表面上でだ
けエピタキシャルであって、それはフィールド酸化物５
０の上では多結晶である。好ましくは集積回路の完成の
前に、フィールド酸化物表面からゲルマニウムを除去す
る。
【００２５】図１１はゲルマニウム層５２と基板２０の
間に新しい層を追加したもう一つの代わりの実施例を示
す。この実施例において、ゲルマニウムとシリコンのゲ
ルマニウムソースとシリコンソースは両方ともプリカー
ソルとして使用されて、シリコン基板２０上にＧｅxＳ
ｉ1-x勾配バッファ層５８を生成する。上記のようにＧ
ｅxＳｉ1-x勾配バッファ層５８は一般にシリコン基板２
０の露出表面上にだけエピタキシャルである。ｘの値
は、シリコン基板２０の表面近くで約０から、ゲルマニ
ュウム層５２とのインタフェイスにおいて約１まで、連
続的に変化する。勾配層５８の厚さは好ましくは約０．
５μｍであり、シリコン基板２０とゲルマニウム層５２
の間の格子整合を改良できる。これに続く処理は上記の
実施例に議論したように継続できる。代わりにＧｅxＳ
ｉ1-xバッファ層５８をシリコン基板の露出表面だけに
形成することができる。
【００２６】図１２において、多くの半導体回路、とり
わけＤＲＡＭ内で使用されるＭＩＳＦＥＴに使用される
多くの構造の一部分として使用可能な複数の層の配置を
示す。シリコン基板２０の上にゲルマニウム層５２が配
置され、続く処理ステップの間、シリコンの酸化に対す
るバリアを提供する。ゲルマニウム層５２の上に五酸化
タンタル５６が配置され、大誘電性ゲート誘電体として
機能する。最後に、五酸化タンタル層５６の上にゲート
電極６０が配置される。窒化チタンまたはタングステン
のような金属含有層がゲート電極６０のために使用され
るのが好ましいが、それは下にある酸素の豊富な五酸化
タンタル層５６のためである。
【００２７】図１３はこの発明を使用する実質的に完全
なＭＩＳＦＥＴを示す。層２０、同５０、同５２、同５
６、同６０は、上記の実施例で議論したものと本質的に
同一である。ＮＭＯＳトランジスタであるので、ｐタイ
プシリコン基板２０はｎ＋ソースおよびドレイン領域６
４を有する。チャネル領域は大誘電率ゲート誘電体５６
の下に位置し、またゲルマニウム層５２を含む。注意す
べきことはゲルマニウム層５２がフィールド酸化物５０
の境界のほうへ代わりに拡張してもよいことであり、こ
うしてソースおよびドレイン領域６４の一部を形成する
ことである。このトランジスタはまた、側壁スペーサ６
６と軽くドープした領域６２を含む。デバイスの特定機
能と目的とする処理の流れによって、これらおよび他の
諸特徴を採用したり除外したりできることは、当業者に
理解されよう。
【００２８】シリコンとゲルマニウムの相互作用は広く
研究されてきたが、ゲルマニウムバッファ層を大誘電率
ゲート誘電体と組み合わせて使用したのはこれが明らか
に最初である。なおまた、大誘電率物質の隣に使用する
ものとして多数の物質を先に示唆してきたが、これらの
物質のどれも導体または半導体上に大誘電率物質のエピ
タキシャル成長を提供しない。さらにシリコン基板の隣
に使用された場合、先行技術の物質は一般に珪素化合物
（たとえばパラジウム、プラチナまたはチタン）を形成
して、前記大誘電率物質内へのシリコンの拡散を許す
か、またはシリコンと反応（たとえば二酸化錫）する
か、または先行技術の物質は一般に大誘電率物質と反応
して低誘電率絶縁体（たとえば一酸化チタンまたは五酸
化タンタル）を形成する。こうして大誘電率酸化物を半
導体とインタフェースさせるために示唆された先行技術
の物質は、大誘電率酸化物またはこの半導体と反応した
し、そして／または前記大誘電率酸化物と半導体物質の
間に拡散バリアを提供しなかった。良質の大誘電率酸化
物物質を生成するのに必要な沈積温度と焼きなまし温度
において、そうした反応は一般に低誘電率絶縁体を生成
し、これが大誘電率酸化物物質と連続して、実効誘電率
を劇的に低下させる。（ドープされたまたはドープされ
てない）ゲルマニウムだけが、必要な沈積温度と焼きな
まし温度において、半導体基板とも大誘電率酸化物とも
反応しない導体または半導体を与え、またゲルマニウム
だけが半導体基板上の導体または半導体物質のエピタキ
シャル成長を提供して、非反応手法で大誘電率酸化物の
成長と焼きなましに適合することにおいて、大誘電率物
質とその下にある導体または半導体の間の低誘電率物質
により実効誘電率を大きく低下させることなく、金属酸
化物金属または金属酸化物半導体構造を製作できるよう
にする。
【００２９】半導体構造（たとえばシリコンまたはガリ
ウム砒素）の構造と製造方法の種々の修正が、この発明
の範囲から離れることなく当業者により疑いもなく可能
であるので、これまでの詳細な説明は例示的なものであ
り、以下の特許請求の範囲を制限するものではない。添
付の特許請求の範囲に入るそうした修正がこの発明に含
まれることを意図している。
【００３０】例えばこの議論の一部で「強誘電」物質を
使用してきたが、この発明はあらゆる「大誘電率酸化
物」に一般に適用可能であり、いくつかのそうした物質
は強誘電性でなく、またいくつかのものはチタン酸塩で
ない。本書での用法においては「大誘電率」酸化物また
は誘電体の用語は約６よりも大きく、好ましくは約８よ
りも大きく、最も好ましくは約２０の誘電率を、デバイ
ス動作温度において有する酸化物または誘電体を意味す
る。大誘電率酸化物は、穏やかな誘電率酸化物と高誘電
率酸化物を含んでなる。本書において使用される「穏や
かな誘電率」の酸化物または誘電体は、約６から１００
の間、一層好ましくは約８から１００の間、最も好まし
くは約２０から１００の間の誘電率を有する酸化物また
は誘電体である。本書における「高誘電率」酸化物また
は誘電体は、１００よりも大きい、好ましくは１０００
よりも大きい誘電定数を有する酸化物または誘電体を意
味する（たとえばバリウムストロンチウムチタン酸塩は
１万よりも大きい誘電率を有し得る）。ＢａＴｉＯ3に
基づくものとして多くの高誘電率酸化物が考えられる
が、その中には一般式（Ｂａ，Ｓｒ，Ｃａ）（Ｔｉ，Ｚ
ｒ，Ｈｆ）Ｏ3の酸化物を含む。一般式（Ｋ，Ｎａ，Ｌ
ｉ）（Ｔａ，Ｎｂ）Ｏ3の多くの他の酸化物および（Ｐ
ｂ，Ｌａ）ＺｒＴｉＯ3または（Ｐｂ，Ｍｇ）ＮｂＯ3ま
たはＢｉ4Ｔｉ3Ｏ 12のようなさらに他の酸化物もまた役
に立つ。これらの酸化物はまたＡｌ、Ｍｇ、Ｍｎ、また
はＮａのようなアクセプタ、またはＬａ、Ｎｂ、または
Ｐのようなドナーによってドープされ得る。他の例には
層化灰チタン石族物質、たとえばＢｉ2Ａ1-xＢxＯ3x-3
を含み、ここでＡはＢａ、Ｓｒ、Ｃａ、Ｐｂ、またはＧ
ａであり、ＢはＴｉ、Ｔａ、Ｚｒ、またはＮｂである。
しかしながら少なくとも短期間において、高誘電率酸化
物は役立てるにはあまりにも困難であることが判明する
かもしれないし、穏やかな誘電率の酸化物のようなより
広く受け入れられ、処理しやすい酸化物が好まれるかも
しれない。
【００３１】もう一つの例として、この発明は主として
ＤＲＡＭに関して説明されるが、ＥＰＲＯＭ、ビデオＲ
ＡＭ、他のマルチポートＲＡＭ、多くの他の反動体デバ
イスがこの発明から利益を得られる。シリコンとガリウ
ム砒素に加えて他の非ゲルマニウム半導体も使用でき
る。本書で使用する場合は「半導体」の用語は「非ゲル
マニウム半導体」の意味で使用される。この発明をＮＭ
ＯＳデバイスまたはＰＭＯＳデバイスに関して詳細に説
明してきたが、デバイス中に与えられた極性は、たとえ
ばＮＭＯＳデバイスをＰＭＯＳデバイスへ変換できる。
この発明はＣＭＯＳデバイスへも同様に利用可能であ
り、またエンハンスメントモードで作動されるデバイス
またはデプレションモードで作動されるデバイスにも同
様に利用できる。ＭＩＳＦＥＴデバイス内で、ソース領
域とドレイン領域を逆にすることもできる。この発明を
使用するデバイスを形成するための基板において、ｐウ
エルまたはｎウエルを備えることができる。このデバイ
スは自己整列技法または他の技法により形成できる。下
に横たわる半導体は基板（ｂｕｌｋ）すなわちシリコン
−オン−オキサイド（ＳＯＩ）領域であり得る。
【００３２】以上の説明に関して更に以下の項を開示す
る
【００３３】（１） 集積回路内にＭＩＳ電界効果トラ
ンジスタを形成する方法であって、シリコン基板上にゲ
ルマニウム層を形成することと、前記ゲルマニウム層に
大誘電率ゲート誘電体を沈積し、これにより前記ゲルマ
ニウム層が前記ゲート誘電体と前記基板の間に低誘電率
層の形成を防止することと、前記ゲート誘電体上にゲー
ト電極を形成することを含んでなる、前記方法。
【００３４】（２） 前記ゲルマニウム層は、前記ソー
ス領域と前記ドレイン領域の間の前記ＭＩＳ電界効果ト
ランジスタのチャネル領域の部分である第１項記載の方
法。
【００３５】（３） 前記ゲルマニウム層は、前記シリ
コン基板上にエピタキシャル的に生成される第１項記載
の方法。
【００３６】（４） 前記大誘電率誘電体は、前記ゲル
マニウム層上にエピタキシャル的に生成される第３項記
載の方法。
【００３７】（５） 前記ゲート誘電体の各側上の電気
基板内にソース領域とドレイン領域を形成することを含
んでなり、前記ゲルマニウム層が前記ソース領域と前記
ドレイン領域の部分を横切って延びている第１項記載の
方法。
【００３８】（６） 前記第誘電率ゲート誘電体は五酸
化タンタルである第１項記載の方法。
【００３９】（７） 前記大誘電率ゲート誘電体は、Ａ
ｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅ、Ｓｃ、Ｙ、Ｌａ、Ｔａ、
Ｎｂおよびそれらの組み合わせからなるグループから選
択される物質の酸化物である第１項記載の方法。
【００４０】（８） 前記ゲルマニウム層は、厚さ２ｎ
ｍ未満である第１項記載の方法。
【００４１】（９） 前記ゲート誘電体は、３ｎｍ未満
の実効電気的厚さを有する第１項記載の方法。
【００４２】（１０） 前記シリコン基板と前記ゲルマ
ニウム層の間に、ＧｅxＳｉ1-xバッファ層を形成するこ
とを含んでなり、ｘが前記基板近くで約０から前記ゲル
マニウム層近くで約１へ推移する第１項記載の方法。
【００４３】（１１） 集積回路内にＭＩＳ電界効果ト
ランジスタを形成する方法であって、シリコン基板上に
２ｎｍ未満のゲルマニウム層をエピタキシャル的に生成
することと、前記ゲルマニウム層上に２ｎｍ未満の大誘
電率ゲート誘電体をエピタキシャル的に生成すること
と、前記ゲート誘電体を焼きなますことと、前記ゲート
誘電体上にゲート電極を生成することと、前記ゲート誘
電体の各側上の前記基板内にソース領域とドレイン領域
を形成することを含んでなる、前記方法。
【００４４】（１２） 半導体基板上に配置されたゲル
マニウム層と、前記ゲルマニウム層上に配置された大誘
電率ゲート誘電体と、前記ゲート誘電体上に配置された
ゲート電極を含んでなる、ＭＩＳ電界効果トランジス
タ。
【００４５】（１３） 集積回路内の金属−絶縁体−半
導体電界効果トランジスタの構造と形成方法が開示され
る。開示される方法は、半導体基板（例えばシリコン２
０）上にゲルマニウム層５２を形成することと、ゲルマ
ニウム層の上に大誘電率ゲート誘電体（例えば五酸化タ
ンタル５６）を沈積することと、ゲート誘電層上にゲー
ト電極（例えば窒化チタン６０）を形成することを含ん
でなる。この方法は、ゲート誘電体の各側上の基板内に
ソースおよびドレインの領域６４を形成することを含ん
でなり得る。好ましくはエピタキシャル的に生成される
前記ゲルマニウム層は、一般にゲート誘電体と半導体基
板の間の低誘電率層の形成を防止する。開示される構造
は、半導体基板（例えばシリコン２０）上に沈積される
ゲルマニウム層５２と、ゲルマニウム層上に沈積される
大誘電率ゲート誘電体（例えば五酸化タンタル５６）
と、ゲート誘電体上に沈積されるゲート電極（例えば窒
化チタン６０）を含んでなる。この構造は、ゲート誘電
体の各側上に配置されたソースおよびドレインの領域６
４を含んでなり得る。ＧｅxＳｉ1-xバッファ層が半導体
基板とゲルマニウム層の間に形成され得て、ｘは基板近
くで約０からゲルマニウム層近くで約１まで推移する。
大容量ゲート誘電体は、穏やかな誘電率の酸化物または
高誘電率酸化物であり得る。
【図面の簡単な説明】
この発明の更なる特徴は、添付図面と共にするその製造
工程と構造の説明により明らかになる。
【図１】多結晶Ｇｅバッファ層を使用した多層構造の一
実施例の断面図を示す。
【図２】多結晶Ｇｅバッファ層を使用した多層構造の代
わりの実施例の断面図を示す。
【図３】エピタキシャルＧｅバッファ層を使用した多層
構造の一実施例の断面図を示す。
【図４】エピタキシャルＧｅバッファ層を使用した多層
構造の代わりの実施例の断面図を示す。
【図５】エピタキシャルＧｅバッファ層を使用した電界
効果トランジスタの製造中の連続するステップを示す。
【図６】エピタキシャルＧｅバッファ層を使用した電界
効果トランジスタの製造中の連続するステップを示す。
【図７】エピタキシャルＧｅバッファ層を使用した電界
効果トランジスタの製造中の連続するステップを示す。
【図８】エピタキシャルＧｅバッファ層を使用した電界
効果トランジスタの製造中の連続するステップを示す。
【図９】エピタキシャルＧｅバッファ層を使用した電界
効果トランジスタの代わりの実施例の断面図を示す。
【図１０】エピタキシャルＧｅバッファ層を使用した電
界効果トランジスタの代わりの実施例の断面図を示す。
【図１１】エピタキシャルＳｉ／Ｇｅバッファ層とエピ
タキシャルＧｅ層を使用した電界効果トランジスタの代
わりの実施例の断面図を示す。
【図１２】エピタキシャルＧｅバッファ層を使用した多
層構造の一実施例の断面図を示す。
【図１３】エピタキシャルＧｅバッファ層を使用した多
層構造の代わりの実施例の断面図を示す。
【符号の説明】
２０ シリコン基板 ５２ ゲルマニウム層 ５６ 大誘電率ゲート誘電体 ６０ ゲート電極 ６４ ソースおよびドレインの領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路内にＭＩＳ電界効果トランジス
    タを形成する方法であって、 シリコン基板上にゲルマニウム層を形成することと、 前記ゲルマニウム層に大誘電率ゲート誘電体を沈積し、
    これにより前記ゲルマニウム層が前記ゲート誘電体と前
    記基板の間に低誘電率層の形成を防止することと、 前記ゲート誘電体上にゲート電極を形成することを含ん
    でなる、前記方法。
  2. 【請求項２】 半導体基板上に配置されたゲルマニウム
    層と、 前記ゲルマニウム層上に配置された大誘電率ゲート誘電
    体と、 前記ゲート誘電体上に配置されたゲート電極を含んでな
    る、 ＭＩＳ電界効果トランジスタ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004501857A (ja) * 2000-06-26 2004-01-22 ノース・キャロライナ・ステイト・ユニヴァーシティ マイクロエレクトロニクス、光学及び他の適用に使用するための新規な非晶質酸化物
JP2005210096A (ja) * 2004-01-21 2005-08-04 Sharp Corp 超シャロー金属酸化物表面チャネルｍｏｓトランジスタ
JP2006121029A (ja) * 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
KR100587053B1 (ko) * 2000-06-30 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2007042783A (ja) * 2005-08-02 2007-02-15 Nippon Telegr & Teleph Corp <Ntt> 酸化物半導体
JP2008508719A (ja) * 2004-07-30 2008-03-21 フリースケール セミコンダクター インコーポレイテッド 高ｋ誘電材料と一緒に使用するための界面層
JP2010073865A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置、及び半導体装置の製造方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320238B1 (en) * 1996-12-23 2001-11-20 Agere Systems Guardian Corp. Gate structure for integrated circuit fabrication
US7022623B2 (en) * 1999-04-22 2006-04-04 Micron Technology, Inc. Method of fabricating a semiconductor device with a dielectric film using a wet oxidation with steam process
JP2000349285A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
WO2001054200A1 (en) * 2000-01-19 2001-07-26 North Carolina State University Lanthanum oxide-based gate dielectrics for integrated circuit field effect transistors and methods of fabricating same
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
KR100351055B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법
WO2002009157A2 (en) * 2000-07-21 2002-01-31 Motorola, Inc. Alkali earth metal oxide gate insulators
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6590236B1 (en) 2000-07-24 2003-07-08 Motorola, Inc. Semiconductor structure for use with high-frequency signals
US6624488B1 (en) * 2000-08-07 2003-09-23 Advanced Micro Devices, Inc. Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6638819B1 (en) * 2000-11-17 2003-10-28 Newport Fab, Llc Method for fabricating interfacial oxide in a transistor and related structure
JP4676069B2 (ja) * 2001-02-07 2011-04-27 パナソニック株式会社 半導体装置の製造方法
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US7091569B2 (en) * 2001-03-02 2006-08-15 National Institute For Materials Science Gate and CMOS structure and MOS structure
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6594414B2 (en) 2001-07-25 2003-07-15 Motorola, Inc. Structure and method of fabrication for an optical switch
US6585424B2 (en) 2001-07-25 2003-07-01 Motorola, Inc. Structure and method for fabricating an electro-rheological lens
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US7271458B2 (en) * 2002-04-15 2007-09-18 The Board Of Trustees Of The Leland Stanford Junior University High-k dielectric for thermodynamically-stable substrate-type materials
AU2003247513A1 (en) 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7589380B2 (en) * 2002-12-18 2009-09-15 Noble Peak Vision Corp. Method for forming integrated circuit utilizing dual semiconductors
US7453129B2 (en) 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
US6927454B2 (en) * 2003-10-07 2005-08-09 International Business Machines Corporation Split poly-SiGe/poly-Si alloy gate stack
JP2005167061A (ja) * 2003-12-04 2005-06-23 Seiko Epson Corp キャパシタとその製造方法、及び半導体装置
US7351994B2 (en) 2004-01-21 2008-04-01 Taiwan Semiconductor Manufacturing Company Noble high-k device
FR2868207B1 (fr) * 2004-03-25 2006-09-08 Commissariat Energie Atomique Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor
US7619272B2 (en) * 2004-12-07 2009-11-17 Lsi Corporation Bi-axial texturing of high-K dielectric films to reduce leakage currents
US20090302349A1 (en) * 2005-06-15 2009-12-10 Industrial Technology Research Institute Strained germanium field effect transistor and method of fabricating the same
TWI252514B (en) * 2005-06-15 2006-04-01 Ind Tech Res Inst Strained germanium field effect transistor and manufacturing method thereof
TWI258172B (en) * 2005-08-24 2006-07-11 Ind Tech Res Inst Transistor device with strained Ge layer by selectively grown and fabricating method thereof
TWI400731B (zh) * 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
JP2010287696A (ja) * 2009-06-10 2010-12-24 Panasonic Corp 電界効果トランジスタおよびその製造方法
JP7480648B2 (ja) * 2020-09-14 2024-05-10 富士通オプティカルコンポーネンツ株式会社 光デバイスおよび光送受信機

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3676756A (en) * 1969-09-18 1972-07-11 Innotech Corp Insulated gate field effect device having glass gate insulator
US5134447A (en) 1989-09-22 1992-07-28 At&T Bell Laboratories Neutral impurities to increase lifetime of operation of semiconductor devices
US5266510A (en) 1990-08-09 1993-11-30 Micron Technology, Inc. High performance sub-micron p-channel transistor with germanium implant
US5168072A (en) 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5602403A (en) * 1991-03-01 1997-02-11 The United States Of America As Represented By The Secretary Of The Navy Ion Implantation buried gate insulator field effect transistor
US5296387A (en) 1991-03-06 1994-03-22 National Semiconductor Corporation Method of providing lower contact resistance in MOS transistor structures
US5296386A (en) 1991-03-06 1994-03-22 National Semiconductor Corporation Method of providing lower contact resistance in MOS transistor structures
EP0568064B1 (en) 1992-05-01 1999-07-14 Texas Instruments Incorporated Pb/Bi-containing high-dielectric constant oxides using a non-Pb/Bi-containing perovskite as a buffer layer
US5326721A (en) * 1992-05-01 1994-07-05 Texas Instruments Incorporated Method of fabricating high-dielectric constant oxides on semiconductors using a GE buffer layer
JPH05315608A (ja) * 1992-05-13 1993-11-26 Tadahiro Omi 半導体装置
KR100280838B1 (ko) * 1993-02-08 2001-02-01 이데이 노부유끼 태양전지
US5521108A (en) 1993-09-15 1996-05-28 Lsi Logic Corporation Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure
KR0149528B1 (ko) 1994-05-25 1998-10-01 김주용 반도체 소자의 콘트롤 게이트 전극 형성방법
US5466949A (en) 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
US5500391A (en) 1994-08-09 1996-03-19 At&T Corp. Method for making a semiconductor device including diffusion control
US5631473A (en) * 1995-06-21 1997-05-20 General Electric Company Solid state array with supplemental dielectric layer crossover structure
US5798555A (en) * 1996-11-27 1998-08-25 The Regents Of The University Of California Enhancement-depletion logic based on Ge mosfets
US6121094A (en) * 1998-07-21 2000-09-19 Advanced Micro Devices, Inc. Method of making a semiconductor device with a multi-level gate structure
US6339246B1 (en) * 1998-12-11 2002-01-15 Isik C. Kizilyalli Tungsten silicide nitride as an electrode for tantalum pentoxide devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004501857A (ja) * 2000-06-26 2004-01-22 ノース・キャロライナ・ステイト・ユニヴァーシティ マイクロエレクトロニクス、光学及び他の適用に使用するための新規な非晶質酸化物
KR100587053B1 (ko) * 2000-06-30 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2005210096A (ja) * 2004-01-21 2005-08-04 Sharp Corp 超シャロー金属酸化物表面チャネルｍｏｓトランジスタ
JP2008508719A (ja) * 2004-07-30 2008-03-21 フリースケール セミコンダクター インコーポレイテッド 高ｋ誘電材料と一緒に使用するための界面層
JP2006121029A (ja) * 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
JP2007042783A (ja) * 2005-08-02 2007-02-15 Nippon Telegr & Teleph Corp <Ntt> 酸化物半導体
JP2010073865A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置、及び半導体装置の製造方法

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