JP2005167061A - キャパシタとその製造方法、及び半導体装置 - Google Patents

キャパシタとその製造方法、及び半導体装置 Download PDF

Info

Publication number
JP2005167061A
JP2005167061A JP2003405655A JP2003405655A JP2005167061A JP 2005167061 A JP2005167061 A JP 2005167061A JP 2003405655 A JP2003405655 A JP 2003405655A JP 2003405655 A JP2003405655 A JP 2003405655A JP 2005167061 A JP2005167061 A JP 2005167061A
Authority
JP
Japan
Prior art keywords
capacitor
electrode
film
fine particles
insulator film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003405655A
Other languages
English (en)
Inventor
Setsuya Iwashita
節也 岩下
Motohisa Noguchi
元久 野口
Hiroshi Miyazawa
弘 宮澤
Amamitsu Higuchi
天光 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003405655A priority Critical patent/JP2005167061A/ja
Priority to US11/004,614 priority patent/US20050133885A1/en
Publication of JP2005167061A publication Critical patent/JP2005167061A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H01L21/02288Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating printing, e.g. ink-jet printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 高誘電率の絶縁体膜を有することでこれを備える装置の小型化を可能にし、しかもPbを含有しないことで環境上有利なキャパシタと、このキャパシタを低コストで製造することのできるキャパシタの製造方法と、このようなキャパシタを備えた半導体装置とを提供する。
【解決手段】 絶縁体膜を第1電極と第2電極との間に挟んだ構造を有するキャパシタ1である。絶縁体膜3が、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、Si、Geのうちの少なくとも一種が添加されて形成されている。
【選択図】 図1

Description

本発明は、キャパシタとその製造方法、及びこのキャパシタを備えた半導体装置に関する。
半導体装置においては、その構成素子として種々のキャパシタが用いられている(例えば、特許文献1、特許文献2、特許文献3、特許文献4参照)。例えば、半導体装置における発振回路や電源回路等には、オペアンプ発振防止用、安定化用、平滑用、昇圧回路用などの目的でキャパシタが用いられている。
このようなキャパシタとしては、これを回路内部に作製する内付けの場合、酸化シリコン膜、窒化シリコン膜、あるいは酸化窒化シリコン膜等の絶縁体膜(誘電体膜)を、シリコン、金属、あるいは窒化チタン、窒化アルミ等からなる上下電極膜の間に挟んだ構造が多く採用されている。また、回路等に対して外付けで用いるものとしては、チタン酸バリウム等のセラミックス製の絶縁体膜(誘電体膜)を備えた積層コンデンサ等のキャパシタが知られている。
なお、このようなキャパシタを作製するにあたり、特にその絶縁体膜を形成するには、通常、スパッタ法やCVD法、レーザーアブレーション法等が用いられている。
ところで、キャパシタの容量は、絶縁体膜(誘電体膜)の誘電率、面積に比例し、厚さに反比例する。したがって、回路内部に内付けで小型、高容量のキャパシタを形成したい場合には、リーク電流の観点から絶縁体膜(誘電体膜)を誘電率の高い材料によって形成することにより、高容量化を図ることが望まれている。一方、外付けのキャパシタの場合には、組立コストを下げ、歩留まりを上げたいとの要望があり、薄膜で容易に作製できることが望まれている。
このような背景から、キャパシタの絶縁体膜(誘電体膜)の誘電率については、その面積と膜厚とを考慮すると、内部回路の場合には300以上、外付けの場合には1000以上であるのが好ましいとされている。
特開平7−226485号公報 特開平9−139480号公報 特開平5−82801号公報 特開平5−47587号公報
しかしながら、前記の回路内部に作製するキャパシタでは、酸化シリコン膜、窒化シリコン膜あるいは酸化窒化シリコン膜などを絶縁体膜として用いているが、これら絶縁体膜(誘電体膜)はその誘電率が10以下と低く、したがって容量を上げるためには面積を増やす等の必要がある。このようにキャパシタの面積を増やすと、回路におけるキャパシタの占有面積が大きくなってしまい、回路の小型化が妨げられてしまう。
誘電率の高い絶縁体材料としては、例えばチタン酸ジルコン酸鉛(PZT)やチタン酸バリウム等の強誘電体材料が知られている。このような強誘電体材料にあっては、同じ半導体装置内に設けられている他の半導体素子や配線等への影響から、その成膜温度を450℃以下にする必要がある。しかしながら、このような低温では結晶化が起こりにくく、したがって得られた絶縁体膜は、酸化シリコン膜等に比べれば高い誘電率を有するものとなるものの、所望する高誘電率を有するまでには至らない。また、周波数や温度変化に対する誘電率の変化が大きく、このため酸化シリコン膜等に比べても劣ったものとなってしまう。
また、このようなキャパシタの製造方法においては、特にその絶縁体膜をスパッタ法やCVD法、レーザーアブレーション法等で形成していることから、大掛かりな成膜装置が必要になって初期コストが高くなり、また成膜に多大なエネルギーが必要となることからランニングコストも高くなるといった課題がある。また、成膜後エッチングによってパターニングを行う場合では、材料の使用効率が悪く、さらにフォトリソマスクやエッチング用の薬液が必要となることからコストが高くなってしまい、また、工程が増えることによって生産性が低下するといった課題もある。
一方、チタン酸バリウム等のセラミックスからなるキャパシタを外付けで形成する場合では、キャパシタ自体のコストは低くなるものの、外付けするときの位置合わせや他の素子とのボンディングなどの組立コストがかかってしまい、また歩留まり等の問題もあることから、十分な低コスト化が達成されるまでには至っていない。
また、特に組成中にPbを含むPZT等の絶縁体膜を有した圧電素子にあっては、Pbが有害物質であることから、これが環境汚染の一因となってしまうことが考えられ、したがって、この材料を用いた圧電素子の生産は今後見直す必要に迫られている。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、高誘電率の絶縁体膜を有することでこれを備える装置の小型化を可能にし、しかもPbを含有しないことで環境上有利なキャパシタと、このキャパシタを低コストで製造することのできるキャパシタの製造方法と、このようなキャパシタを備えた半導体装置とを提供することにある。
前記目的を達成するため本発明のキャパシタは、絶縁体膜を第1電極と第2電極との間に挟んだ構造を有するキャパシタであって、
前記絶縁体膜が、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、Si、Geのうちの少なくとも一種が添加されてなることを特徴としている。
このキャパシタによれば、(Ba1−x)TiOを主成分とする絶縁体膜の誘電率が高くなり、したがってこれを備える装置の小型化が可能になる。
また、BaTiOは約5℃と約120℃とで相転移を起こし、これに伴ってその誘電率も変化する。このような相転移は、キャパシタを備えたデバイスの通常の使用温度条件からは外れており、問題にはならないが、寒冷地での特殊な状況下や不測の事故下では、特に低温側で相転移が起こり、誘電率が変化してキャパシタの信頼性が損なわれてしまうことが考えられる。
そこで、Baの一部をSrまたはCaで置換すれば、図10に示すように特に低温側の相転移温度(相転移点)が置換量に対応して低下し、これによって使用温度の下限側が低くなることによりキャパシタの信頼性が向上する。なお、図10は特性の傾向を示す概念図である。また、特にCaで置換した場合には、高温側の相転移温度にほとんど変化が起きないことから、低温側の相転移温度と高温側の相転移温度との間の実質的な使用温度範囲が広くなり、より信頼性の高いものとなる。また、Srで置換した場合には、高温側の相転移温度も低下するが、この高温側の相転移温度はもともと120℃であり、例えばJISで規定されている温度である85℃よりも高く、したがって前記範囲の置換量では実質的には何等支障がないことから、やはり信頼性の高いものとなる。
さらに、絶縁体膜がPbを含有していないことから環境汚染に対しても有利なものとなり、したがってこれを備えたキャパシタ自体も環境上有利なものとなる。
また、絶縁体膜が、Si、Geのうちの少なくとも一種が添加されてなるので、これらSiまたはGeが触媒として作用することにより、絶縁体膜形成時の焼成温度が低くなる。したがって、このキャパシタを形成する基体に例えば他の半導体素子や配線等が形成されている場合に、これらへの熱的影響を少なくすることが可能になる。
また、前記キャパシタにおいては、前記SiおよびGeの総添加量が、0.1モル%以上10.0モル%以下であるのが好ましい。
Si、Geの総添加量が0.1モル%未満になると、Si、Geの触媒としての作用が良好に発揮されなくなり、10.0モル%を越えると、SrTiOの量が相対的に減ることで誘電率が低下するからである。
また、前記キャパシタにおいては、前記絶縁体膜は、アモルファス相、あるいはアモルファス相と結晶相との混合状態からなっているのが好ましい。
このようにアモルファス相を有する相となっていることで、前記絶縁体膜は比較的低温で焼成され形成されたものとなっている。したがって、例えば基体に他の半導体素子や配線等が形成されている場合に、これらへの熱的影響が少なくなっている。
また、前記キャパシタにおいては、前記絶縁体膜は、アモルファス相と結晶相との混合状態からなっており、前記結晶相は、第1電極と第2電極との間に連続した状態でなく不連続な状態で形成されているのが好ましい。
このようにすれば、結晶相が第1電極と第2電極との間で不連続な状態に形成されていることから、絶縁体膜が、その分極量と電圧との関係において強誘電体のようなヒステリシスを持たなくなる。したがって、その挙動が制御し易くなってこれを組み込んだ回路の設計が容易になり、またエネルギー損失も少なくなる。
本発明のキャパシタの製造方法は、絶縁体膜を第1電極と第2電極との間に挟んだ構造を有するキャパシタの製造方法において、基体上に前記第1電極を形成する工程と、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、さらにSi、Geのうちの少なくとも一種を添加してなる絶縁体の前駆体化合物を含有する液状体を、液滴吐出法によって前記第1電極上に配する工程と、前記前駆体化合物を含有する液状体を熱処理することにより、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、さらにSi、Geのうちの少なくとも一種が添加されてなる前記絶縁体を形成する工程と、を備えたことを特徴としている。
このキャパシタの製造方法によれば、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、Si、Geのうちの少なくとも一種を添加してなる高誘電率の絶縁体膜を形成することができ、これによってこの絶縁体膜を有するキャパシタを備えた装置の小型化を図ることができる。また、前述したように、特に絶縁体膜中のBaの一部をSrまたはCaで置換することにより、得られるキャパシタの信頼性向上を図ることが可能になる。
さらに、絶縁体膜がPbを含有していないことから環境汚染に対しても有利なものとなり、したがってこれを備えたキャパシタを製造することによって得られたキャパシタ自体も環境上有利なものとなる。
また、絶縁体膜が、Si、Geのうちの少なくとも一種が添加されてなるので、これらSiまたはGeが触媒として作用することにより、絶縁体膜形成時の焼成温度が低くなる。したがって、このキャパシタを形成する基体に例えば他の半導体素子や配線等が形成されている場合に、これらへの熱的影響を少なくすることが可能になる。
また、液状体を液滴吐出法によって配し、これを熱処理することで絶縁体膜を形成しているので、大掛かりな成膜装置を必要とせず、また材料の使用効率や消費エネルギーの点でも有利になることなどから、コストの低減化が可能になる。さらに、液状体を所望位置に配することでエッチングによるパターニングが不要になることから、エッチングに起因する絶縁体膜のダメージがなくなる。
また、前記キャパシタの製造方法においては、前記前駆体化合物を含有する液状体を、液滴吐出法によって前記第1電極上に配する工程の前に、前記基体及び前記第1電極の表面にフルオロアルキルシランを用いた自己組織化膜を形成する工程、を備えているのが好ましい。
このようにすれば、第1電極上に液状体を配した際、第1電極の周辺の基体表面にフルオロアルキルシランからなる撥液部が形成されていることから、液状体が第1電極上からその周辺に濡れ広がることが防止される。したがって、第1電極上に所望形状の絶縁体膜を容易に形成することが可能になる。
また、その場合に、前記基体及び前記第1電極の表面にフルオロアルキルシランを用いた自己組織化膜を形成する工程の後に、前記第1電極の表面に形成されたフルオロアルキルシランに光を照射する工程、を含むのが好ましい。
このようにすれば、第1電極表面のフルオロアルキルシランが光照射を受けて親液化することにより、第1電極表面上が親液化され、したがって第1電極上に液状体が良好に濡れることにより、該第1電極上への絶縁体膜の形成が容易になる。
また、前記キャパシタの製造方法においては、前記液状体を熱処理することで前記絶縁体膜を形成する工程において、前記熱処理の温度を450℃以下とするのが好ましい。
このようにすれば、例えば基体上に他の半導体素子や配線等を形成している場合に、これらへの熱的影響を少なくすることが可能になる
また、前記キャパシタの製造方法においては、前記第1電極を、第1金属微粒子を第1分散媒に分散させた第1液状体を液滴吐出法によって前記基体上に配する工程と、前記第1液状体を熱処理することで前記第1分散媒を除去する工程と、記第1金属微粒子を焼結する工程と、によって形成するのが好ましい。
このようにすれば、第1電極についても液状体を液滴吐出法によって配し、これを熱処理することで形成しているので、大掛かりな成膜装置を必要とせず、また材料の使用効率や消費エネルギーの点でも有利になることなどから、コストの低減化が可能になる。
また、前記キャパシタの製造方法においては、前記第2電極を、第2金属微粒子を第2分散媒に分散させた第2液状体を液滴吐出法によって前記基体上に配する工程と、前記第2液状体を熱処理することで前記第2分散媒を除去する工程と、前記第2金属微粒子を焼結する工程と、によって形成するのが好ましい。
このようにすれば、第2電極についても液状体を液滴吐出法によって配し、これを熱処理することで形成しているので、大掛かりな成膜装置を必要とせず、また材料の使用効率や消費エネルギーの点でも有利になることなどから、コストの低減化が可能になる。
また、前記キャパシタの製造方法においては、前記第1金属微粒子は、白金、イリジウム、ルテニウム、金、または銀の少なくと一種からなる微粒子であり、前記第1金属微粒子を焼結する熱処理温度を、400℃以下とするのが好ましく、さらに、前記第2金属微粒子は、白金、イリジウム、ルテニウム、金、または銀の少なくと一種からなる微粒子であり、前記第2金属微粒子を焼結する熱処理温度を、400℃以下とするのが好ましい。
このようにすれば、低抵抗で、酸化しにくく安定した金属膜からなる電極を形成することが可能になる。また、熱処理温度を400℃以下としているので、例えば基体に他の半導体素子や配線等を形成している場合に、これらへの熱的影響を少なくすることが可能になる。
本発明の半導体装置は、前記キャパシタ、あるいは前記の製造方法によって得られたキャパシタを備えてなることを特徴としている。
この半導体装置によれば、高誘電率の絶縁体膜を有したことで小型化されたキャパシタを備えることにより、半導体装置自体も小型化されたものとなる。
また、特に絶縁体膜が液滴吐出法を用いて形成されている場合に、コストが低減化されたものとなる。
さらに、キャパシタの絶縁体膜がPbを含有していないことから環境汚染に対して有利になっており、したがってこれを備えた半導体装置自体も環境上有利なものとなる。
以下、本発明を詳しく説明する。
図1は、本発明のキャパシタの一実施形態を示す図であり、図1中符号1はキャパシタである。このキャパシタ1は、例えば図2に示す本発明の半導体装置の一実施形態となる半導体装置50において、従来の回路内部キャパシタに置き換えられるキャパシタ1aとして、さらに回路に対して外付けのキャパシタに置き換えられるキャパシタ1bとして用いられるものである。
ここで、半導体装置50には、基板51上にCMOSトランジスタなどの各種トランジスタやメモリ素子が形成されており、また、これらの間や前記キャパシタ1a、1bとの間を電気的に接続する各種配線やプラグ等が、層間絶縁膜上あるいは層間絶縁膜中に形成されている。なお、キャパシタ1a、1bが形成される下地となる層間絶縁膜52までを、本発明においては基体53と称している。また、図示しないものの、キャパシタ1a、1bの上には保護層や配線等が形成され、さらにこれらを覆って絶縁層が形成されている。
キャパシタ1a、1bとして用いられるキャパシタ1は、図1に示したように、例えばポリイミドからなる層間絶縁膜52上(基体53上)に形成されたもので、層間絶縁膜52上に形成された第1電極2と、第1電極2上に形成された絶縁体膜3と、絶縁体膜3上に形成された第2電極4とからなるものである。すなわち、このキャパシタ1は、第1電極2と第2電極4との間に絶縁体膜3を挟んだ構造のもので、第1電極2には層間絶縁膜52中に形成された埋め込み配線5が接続されており、第2電極4にはさらに別の配線(図示せず)が接続されている。
第1電極2、第2電極4は、本実施形態においては、いずれも金属微粒子が焼結されてなる金属焼結体によって形成されたものとなっている。具体的には、白金、イリジウム、ルテニウム、金、または銀の少なくと一種からなる微粒子が焼結されたことによって形成されている。
絶縁体膜3は、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、さらにSi、Geのうちの少なくとも一種が添加されて形成されたものである。ここで、本発明において前記の主成分とは、絶縁体膜3の成分として、SiやGe以外にもある程度の不純物が入ることを許容するとともに、(Ba1−x)TiOが全体の50モル%以上を占めていることを意味している。この絶縁体膜3は、その誘電率が例えば酸化シリコン膜、窒化シリコン膜、あるいは酸化窒化シリコン膜等の絶縁体膜(誘電体膜)に比べて高くなっている。したがって、これを有したキャパシタ1は、従来のものに比べて高容量化が可能となっており、また、従来のものと同等の容量に設計した場合にはその小型化が可能となっている。
ここで、BaTiOは、図10に示したように約5℃と約120℃とで相転移を起こし、これに伴ってその誘電率も変化する。このような相転移は、前述したようにキャパシタを備えたデバイスの通常の使用温度条件からは外れており、問題にはならないが、特殊な状況下などでは、特に低温側で相転移が起こり、誘電率が変化してキャパシタの信頼性が損なわれてしまうことが考えられる。
そこで、Baの一部をSrまたはCaで置換すれば、図10に示すように特に低温側の相転移温度が置換量に対応して低下し、これによって使用温度の下限側が低くなることによりキャパシタの信頼性が向上する。また、特にCaで置換した場合には、高温側の相転移温度にほとんど変化が起きないことから、低温側の相転移温度と高温側の相転移温度との間の実質的な使用温度範囲が広くなり、より信頼性の高いものとなる。また、Srで置換した場合には、高温側の相転移温度も低下するが、この高温側の相転移温度はもともと120℃であり、例えばJISで規定されている温度である85℃よりも高く、したがって前記範囲の置換量では実質的には何等支障がないことから、やはり信頼性の高いものとなる。
なお、SrやCaへの置換量であるxの上限を0.3としたのは、これを越えると後述するように誘電率の低下が大きくなるなど、キャパシタ1の特性が低下して絶縁体膜3にBaTiO系の材料を用いる利点がほとんど得られなくなるからである。
この絶縁体膜3では、主成分となる前記(Ba1−x)TiO以外の成分として、Si、Geのうちの少なくとも一種が添加されている。これらSiまたはGeは、前記絶縁体膜3中に、合計量(総量)として0.1モル%以上10.0モル%以下添加されているのが好ましく、0.5モル%以上8.0モル%以下、さらには1.0モル%以上5.0モル%以下添加されているのが望ましい。このような総添加量でSi、Geを添加すると、後述するようにこれらSi、Geが、絶縁体膜3の前駆体材料を焼成して前記(Ba1−x)TiOを主成分とする酸化物を形成する際に触媒として作用するようになる。すなわち、この触媒作用により、焼成温度を低温にしても(Ba1−x)TiOの結晶層が形成されるようになり、したがって高い誘電率が得られるようになる。また、焼成温度を低温にできることにより、基体53上の他の半導体素子(CMOS等)や配線等への熱的影響を少なくすることもできる。
なお、Si、Geの総添加量が0.1モル%未満になると、これらの触媒としての作用が良好に発揮されなくなり、10.0モル%を越えると、(Ba1−x)TiOの量が相対的に減ることで誘電率が低下する。また、このようなSi、Geの触媒作用を良好に発揮させると同時に、誘電率低下にならないような添加量としては、0.5モル%以上8.0モル%以下とするのが好ましく、1.0モル%以上5.0モル%以下とするのがさらに好ましい。
ここで、後述するように絶縁体膜3の前駆体材料を焼成して前記(Ba1−x)TiOを主成分とする酸化物(絶縁体膜3)を形成すると、得られた絶縁体膜3は、アモルファス相、あるいはアモルファス相と結晶相との混合相(混合状態)となり易く、特に前述したようにSiやGeを添加したことで結晶相を有した混合相となり易くなる。
このように、アモルファス相を有する相となっていることで、前記絶縁体膜3は比較的低温で焼成され形成されたものとなっている。したがって、前述したように基体53上の他の半導体素子(CMOS等)や配線等への熱的影響が、少ないものとなっている。
また、絶縁体膜3が特に結晶相を有した混合相となっている場合に、この結晶相は、第1電極2と第2電極4との間に連続した状態でなく不連続な状態で形成されているのが好ましい。結晶相が第1電極2と第2電極4との間で不連続な状態に形成されていれば、この絶縁体膜3は、その分極量と電圧との関係において強誘電体のようなヒステリシスを持たなくなる。したがって、その挙動が制御し易くなってこれを組み込んだ回路の設計が容易になり、またエネルギー損失も少なくなる。
次に、このような構成のキャパシタ1の製造方法を基に、本発明のキャパシタの製造方法の一実施形態を説明する。なお、この実施形態では、本発明のキャパシタの製造方法を、図2に示した半導体装置50におけるキャパシタ1(1a、1b)の製造に適用した場合の例として示す。
また、本発明において液滴吐出法とは、液状体からなる液滴を所望のパターンに吐出することにより、基体上に所望のパターンを形成する方法であり、インクジェット法などの総称である。ただし、吐出する液状体(液滴)としては、印刷物に用いられる所謂インクではなく、デバイスを構成する各種材料物質を含む液状体であり、この材料物質として具体的には、導電物質または絶縁物質として機能し得る物質などが挙げられる。
まず、キャパシタ1の具体的な製造方法の説明に先立ち、液滴吐出法に用いられる吐出ヘッドの一例について説明する。図3(a)、(b)に示すように吐出ヘッド34は、例えばステンレス製のノズルプレート12と振動板13とを備え、両者を仕切部材(リザーバプレート)14を介して接合したものである。ノズルプレート12と振動板13との間には、仕切部材14によって複数のキャビティ15…とリザーバ16とが形成されており、これらキャビティ15…とリザーバ16とは流路17を介して連通している。
各キャビティ15とリザーバ16の内部とは液状体で満たされるようになっており、これらの間の流路17はリザーバ16からキャビティ15に液状体を供給する供給口として機能するようになっている。また、ノズルプレート12には、キャビティ15から液状体を噴射するための孔状のノズル18が縦横に整列した状態で複数形成されている。一方、振動板13には、リザーバ16内に開口する孔19が形成されており、この孔19には液状体タンク(図示せず)がチューブ(図示せず)を介して接続されている。
また、振動板13のキャビティ15に向く面と反対の側の面上には、図3(b)に示すように圧電素子(ピエゾ素子)20が接合されている。この圧電素子20は、一対の電極21、21間に挟持され、通電により外側に突出するようにして撓曲するよう構成されたものである。
このような構成のもとに圧電素子20が接合された振動板13は、圧電素子20と一体になって同時に外側へ撓曲し、これによりキャビティ15の容積を増大させる。すると、キャビティ15内とリザーバ16内とが連通しており、リザーバ16内に液状体が充填されている場合には、キャビティ15内に増大した容積分に相当する液状体が、リザーバ16から流路17を介して流入する。
そして、このような状態から圧電素子20への通電を解除すると、圧電素子20と振動板13はともに元の形状に戻る。よって、キャビティ15も元の容積に戻ることから、キャビティ15内部の液状体の圧力が上昇し、ノズル18から液状体の液滴22が吐出される。
なお、吐出ヘッドの吐出手段としては、前記の圧電素子(ピエゾ素子)20を用いた電気機械変換体以外でもよく、例えば、エネルギー発生素子として電気熱変換体を用いた方式や、帯電制御型、加圧振動型といった連続方式、静電吸引方式、さらにはレーザーなどの電磁波を照射して発熱させ、この発熱による作用で液状体を吐出させる方式を採用することもできる。
(第1電極の形成工程)
まず、図4(a)に示すように、前記の吐出ヘッド34を用いた液滴吐出法(インクジェット法)により、金属微粒子を含む液状体を基体53上(層間絶縁膜52上)の所望位置、すなわち埋め込み配線5上に配する。液状体中に含有させられる金属微粒子、すなわち第1電極2の形成材料となる金属微粒子は、白金、イリジウム、ルテニウム、金、銀等から選択された一種または複数種とされ、これら金属微粒子は分散媒に分散させられて液状体に調整される。金属微粒子の粒径としては、50nm以上0.1μm以下とするのが好ましく、このような範囲とすることにより、分散媒に分散しやすくなり、また吐出ヘッド34からの吐出性も良好となる。なお、金属微粒子については、その表面を有機物などでコーティングしておくことにより、分散媒中への分散性を高めておいてもよい。
金属微粒子を分散させるための分散媒としては、室温での蒸気圧が0.001mmHg以上200mmHg以下であるものが好ましい。蒸気圧が200mmHgを越えると、吐出により塗布膜を形成した際に分散媒が先に蒸発してしまい、良好な塗布膜が形成し難くなるからである。一方、室温での蒸気圧が0.001mmHg未満であると、乾燥速度が遅くなって塗布膜中に分散媒が残留しやすくなり、後工程の熱光処理後に良質の導電膜が得られ難くなるからである。また、特に前記分散媒の蒸気圧が、50mmHg以下であれば、前記吐出ヘッド34から液滴を吐出する際に乾燥によるノズル詰まりが起こり難くなり、安定な吐出が可能となるためより好ましい。
使用する溶媒としては、前記の金属微粒子を凝集を生じさせることなく良好に分散させることができるものであれば、特に限定されることはない。具体的には、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、n−ヘプタン、n−オクタン、デカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系溶媒、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、1,2−ジメトキシエタン、ビス(2−メトキシエチル)エーテル、p−ジオキサンなどのエーテル系溶媒、更にプロピレンカーボネート、γ−ブチロラクトン、N−メチル−2−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性溶媒を挙げることができる。これらのうち、金属微粒子の分散性と分散液の安定性、またインクジェット法への適用のし易さの点で、水、アルコール類、炭化水素系溶媒、エーテル系溶媒が好ましく、更に好ましい溶媒としては水、炭化水素系分散媒を挙げることができる。これらの分散媒は、単独でも、あるいは2種以上の混合物としても使用可能である。
前記金属微粒子を分散媒に分散させて分散液を形成する際の、分散液中の金属微粒子の濃度としては、1重量%以上80重量%以下とするのが好ましく、特にこの範囲において、形成する金属膜(第1電極2)の膜厚に応じて調整するのが望ましい。80重量%を越えると、金属微粒子の凝集が生じやすくなって均一な塗布膜が得にくくなるからであり、また、1重量%未満では分散媒を蒸発させるための乾燥に長時間を要することとなり、生産性が低下するからである。
なお、この金属微粒子分散液にあっては、目的の機能を損なわない範囲で、必要に応じてフッ素系、シリコン系、ノニオン系などの表面張力調節材を微量添加してもよい。
ノニオン系表面張力調節材は、分散液の塗布対象物への濡れ性を良好にし、塗布した膜のレベリング性を改良し、塗膜のぶつぶつの発生、ゆず肌の発生などの防止に役立つものとなる。このノニオン系表面張力調節材を添加して調製した金属微粒子分散液については、その粘度を1mPa・s以上50mPa・s以下にするのが好ましい。粘度が1mPa・s未満であると、液滴吐出ヘッド34のノズル周辺部が液状体の流出により汚れ易くなってしまい、また、粘度が50mPa・sを越えると、ノズル孔での目詰まり頻度が高くなってしまうからである。
さらに、このようにして調製した金属微粒子分散液としては、その表面張力が20dyn/cm以上70dyn/cm以下の範囲に入ることが望ましい。表面張力が20dyn/cm未満であると、インク組成物のノズル面に対する濡れ性が増大するため飛行曲りが生じ易くなり、70dyn/cmを越えるとノズル先端でのメニスカスの形状が安定しないため、インク組成物の吐出量、吐出タイミングの制御が困難になるからである。
このような金属微粒子分散液を前記の吐出ヘッド34によって層間絶縁膜52上の所望位置に配し、この金属微粒子分散液によって所定パターンに塗布したら、基体53を加熱することによって金属微粒子分散液に熱処理を施す。すると、金属微粒子分散液中から分散媒が除去され、さらに金属微粒子が焼結されることにより、図4(b)に示すように微粒子間の電気的接触が十分良好となった第1電極2が形成される。
熱処理の条件としては、特に限定されることなく一般的な条件が採用可能である。例えば、熱処理雰囲気としては、大気中で行なってもよく、また、必要に応じて窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行ってもよい。熱処理温度としては、分散媒の沸点(蒸気圧)、圧力および金属微粒子の熱的挙動を考慮して適宜に決定されるが、特に400℃以下とするのが好ましい。400℃以下とすることにより、例えば基体53に他の半導体素子やAl配線、樹脂からなる保護層や絶縁層等を形成している場合に、これらへの熱的影響を十分に少なくすることができるからである。
熱処理における加熱方法としては、通常のホットプレート、電気炉などによる処理の他に、ランプアニールによっても行うこともできる。ホットプレートや電気炉などで熱処理を行う場合、その条件としては例えば熱処理温度が300℃とされ、処理時間が30分間とされる。このような条件で第1電極2を形成することにより、得られる第1電極2は例えばその厚さが0.1μm程度となる。
また、ランプアニールに使用する光の光源としては、特に限定されないものの、赤外線ランプ、キセノンランプ、YAGレーザー、アルゴンレーザー、炭酸ガスレーザー、XeF、XeCl、XeBr、KrF、KrCl、ArF、ArClなどのエキシマレーザーなどを光源として使用することができる。これらの光源は一般には、出力10W以上5000W以下の範囲のものが用いられるが、本実施形態では100W以上1000W以下の範囲で十分である。
(絶縁体膜の形成工程)
次に、形成する(Ba1−x)TiOの前駆体材料として、この酸化物の各構成金属、すなわちBa、Ti、さらにはSrやCaを含有する金属アルコキシドあるいは炭酸塩等の金属塩を、それぞれの金属元素ごとに用意する。また、これらとは別に、SiあるいはGeの少なくとも一種を含む酸化物等の化合物を用意する。そして、これら金属化合物を、BaおよびSr(又はCa)の総量とTiとのモル比が1:1となり、さらに(Ba1−x)(ただし、M=Sr又はCa)において、0≦x≦0.3となるように混合する。また、SiあるいはGeについても、これらの総添加量が、最終的に得られる絶縁体膜中にて0.1モル%以上10.0モル%以下の範囲で含有されるように、混合する。ここで、これらSi、Geの酸化物として、BaやSr、Ca、Tiを含有する金属化合物を用いた場合、これらBa量やSr量、Ca量、Ti量が前記条件、すなわちBaおよびSr(又はCa)の総量とTiとのモル比が1:1となり、0≦x≦0.3となる条件を、損なわないように添加する必要がある。なお、このようにして混合された前駆体化合物に対して、液滴吐出法による吐出に適した物性を付与するべく、例えばアルコール類等の適宜な溶媒あるいは分散媒等を添加することにより、ゾル状の液状体に調製するのが好ましい。
続いて、このようにして調製したゾル状の液状体を、前記吐出ヘッド34によって前記第1電極2上に均一な厚さとなるように配する(塗布する)。
次いで、所定温度で所定時間乾燥し、液状体中の液分を除去する。さらに、この乾燥後、大気雰囲気下において所定の高温(例えば450℃)で所定時間(例えば30分間)脱脂し、これによって金属に配位している有機成分を熱分解し、金属を酸化して金属酸化物にする。そして、このような塗布→乾燥→脱脂の各工程を所定回数繰り返し、金属酸化物を所望の厚さにする。
その後、RTA(Rapid Thermal Annealing)炉で酸素フローしながら所定温度、例えば450℃以下、好ましくは400℃から450℃、さらに好ましくは450℃で熱処理を行い、前記金属酸化物を焼成して図4(c)に示すように第1電極2上に絶縁体膜3を厚さ0.2μm程度に形成する。450℃以下で熱処理を行うことにより、特に基体53に他の半導体素子や配線等を形成している場合に、これらへの熱的影響を少なくすることができる。なお、熱処理については、RTA炉に限るものではない。
ここで、このようにゾル状の液状体によって絶縁体膜3を形成する場合、この液状体を吐出した際にこれが濡れ広がってしまい、所望の形状、すなわち第1電極2の全面をほぼ覆うような形状になりにくくなっている。
そこで、このような絶縁体膜3の形成に先立ち、第1電極2を形成した基体53(層間絶縁膜52)の表面に例えばフルオロアルキルシランを用いた自己組織化膜を形成し、前記ゾル状の液状体に対する親和性が低い撥液部を形成しておいてもよい。
(撥液部形成工程)
この撥液部を形成するには、例えば図5に示すように、基体53の表面、すなわち第1電極2の表面と露出した層間絶縁膜52の表面に、前記ゾル状の液状体に対して所定の接触角を持つようにしてフルオロアルキルシランなどからなる自己組織化膜1001を形成する。前記接触角は、30[deg]以上60[deg]以下であることが望ましい。
第1電極2および層間絶縁膜52の表面を処理するための有機分子膜は、これらに結合可能な第1の官能基と、その反対側に親液基あるいは撥液基等の基体の表面性を改質する、すなわち、表面エネルギーを制御する第2の官能基と、第1及び第2の官能基を互いに結ぶ炭素の直鎖あるいは一部分岐した炭素鎖を備えたもので、前記の各表面に結合して自己組織化して分子膜、例えば単分子膜を形成するものである。
自己組織化膜1001とは、下地層となる第1電極2や層間絶縁膜52の構成原子に反応可能な結合性官能基と、それ以外の直鎖分子とからなり、該直鎖分子の相互作用により極めて高い配向性を有する化合物を配向させて形成された膜である。したがって、この自己組織化膜1001は、単分子が配向して形成されていることによりその膜厚が極めて薄くなり、さらに分子レベルで均一な膜となる。また、膜の表面に同じ分子が位置していることから、膜の表面に均一でしかも優れた撥液性や親液性を付与するものとなる。
前記の高い配向性を有する化合物、すなわち自己組織化膜1001を形成する化合物としては、基体53側との密着性及び良好な撥液性を付与する等の理由により、フルオロアルキルシラン(FAS)が好適に用いられる。フルオロアルキルシランを用いれば、膜の表面にフルオロアルキル基が位置するように各化合物が配向されて自己組織化膜1001が形成されるので、膜の表面に均一な撥液性が付与される。
このようなフルオロアルキルシランとしては、例えばヘプタデカフルオロ−1,1,2,2テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−1,1,2,2テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−1,1,2,2テトラヒドロデシルトリクロロシラン、トリデカフルオロ−1,1,2,2テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−1,1,2,2テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−1,1,2,2テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等が好適に用いられる。なお、使用に際しては、一つの化合物(FAS)を単独で用いてもよく、2種以上の化合物(FAS)を併用してもよい。
このような自己組織化膜1001を形成するには、前記の原料化合物(FAS)と基体53とを同一の密閉容器中に入れておく。すると、室温の場合には2〜3日程度放置することで自己組織化膜1001が基体53上に形成される。また、密閉容器全体を100℃に保持しておけば、3時間程度で自己組織化膜1001が基体53上に形成される。
また、このような気相からの形成法に代えて、液相から自己組織化膜1001を形成することも可能である。例えば、原料化合物を含む溶液中に基体を浸積し、洗浄、乾燥することで基体上に自己組織化膜1001を形成することができる。
なお、自己組織化膜1000を形成する前に、基体表面に紫外光を照射したり、溶媒により洗浄したりして、前処理を施しておくのが望ましい。
このようにして、第1電極2の表面と層間絶縁膜52の表面とを撥液化し、特に第1電極2の表面に配した前記ゾル状の液状体を濡れ広がりにくくすることにより、これが層間絶縁膜52の表面にまで広がってここで成膜されてしまい、得られる絶縁体膜3が所望形状から大きく異なってしまうのを防止することができる。
なお、絶縁体膜3を所望形状、すなわち第1電極2のほぼ全面を覆うような形状にするためには、少なくとも前記第1電極2の周辺の層間絶縁膜52(基体53)表面に撥液部を形成しておけばよい。そして、第1電極2の表面については、これを撥液部とすることなく、親液部(前記ゾル状の液状体に対する親和性が高い部分)にしておくのが好ましい。
第1電極2の表面を親液部にするためには、例えば所望のパターン、すなわち第1電極2の表面形状に対応する開口パターンが形成されたマスク(図示せず)を通して前記自己組織化膜1001に紫外光などを照射する。すると、紫外光が照射された領域は自己組織化膜1001が除去され、例えばヒドロキシル基が表面に露出する。これにより、FASの領域に比べて非常に濡れ易い性質を示す、親液部となる。
また、前述したようなFASを除去した領域に第2の自己組織化膜を形成するようにしてもよい。この第2の自己組織化膜を形成する化合物としても、FASと同様に結合性官能基と表面を改質する官能基を有し、結合性官能基が基体表面のヒドロキシル基等と結合して自己組織化膜を形成するものとされる。ただし、この第2の自己組織化膜の表面を改質する官能基としては、FASと異なり親液性を示すもの、あるいは金属微粒子との結合力の強いものとされ、具体的にはアミノ基やチオール基などとされる。このような第2の自己組織化膜を形成することにより、前記のゾル状の液状体をより確実に第1電極2上に配し、所望形状の絶縁体膜3を形成することが可能になる。また、得られた絶縁体膜3の第1電極2への密着力も高まる。このような第2の自己組織化膜を形成する化合物としては、3−メルカプトプロピルトリエトキシシラン、3−メルカプトプロピルトリメトキシシラン、3−アミノプロピルトリエトキシシラン、3−アミノプロピルトリメトキシシラン等が挙げられる。
(第2電極の形成工程)
このようにして絶縁体膜3までを形成したら、続いてこの絶縁体膜3上に、図4(d)に示すように第2電極4を形成する。この第2電極4の形成については、前記の第1電極2の形成法とほぼ同一の形成法によって行うことができる。すなわち、前記の吐出ヘッド34を用いた液滴吐出法(インクジェット法)により、金属微粒子を含む液状体を絶縁体膜3上に配し、その後熱処理を施して金属微粒子を焼結することにより、第2電極4を形成する。そして、これによりキャパシタ1(1a、1b)を得る。
液状体中に含有させられる金属微粒子、すなわち第2電極4の形成材料となる金属微粒子としては、第1電極2の場合と同様、白金、イリジウム、ルテニウム、金、銀等から選択された一種または複数種が用いられる。また、熱処理についても、特に400℃以下で行うのが好ましい。
なお、この第2電極4の形成に先立ち、絶縁体膜3の形成の前処理として行った撥液部形成工程を行ってもよい。すなわち、前述したフルオロアルキルシラン(FAS)等による撥液部を、絶縁体膜3の表面および層間絶縁膜52の表面に形成し、液状体が濡れ広がることを防止して第2電極4が絶縁体膜3上に選択的に形成されるようにしてもよい。また、前述した第1電極2の形成に際しても、その形成に先立ち、基体53(層間絶縁膜52)の表面に撥液部を形成してもよい。さらに、このように各電極2、4の形成の前処理として撥液部を形成する場合、特に液状体を直接配する箇所については、前述したように紫外光の照射等によって親液部にしてもよい。
また、第1電極2、第2電極4については、その形成法として液滴吐出法を採用することなく、蒸着法やスパッタ法等を採用してこれらを形成するようにしてもよい。
このようにして第2電極4を形成したら、この第2電極4に接続する配線やこれらを覆う保護層、絶縁層を形成することにより、半導体装置50を得る。
このようにして得られたキャパシタ1によれば、絶縁体膜3が(Ba1−x)TiOを主成分としていることによってその誘電率が高くなり、したがってこれを有したキャパシタ1は、従来のものに比べて高容量化が可能となり、また、従来のものと同等の容量に設計した場合にはその小型化が可能となっている。また、特に絶縁体膜3中のBaの一部をSrまたはCaで置換することで、得られるキャパシタ1の信頼性向上を図ることができる。さらに、絶縁体膜3がPbを含有していないことから環境汚染に対しても有利なものとなり、したがってこれを備えたキャパシタ1自体も環境上有利なものとなる。
また、絶縁体膜3が、Si、Geのうちの少なくとも一種が添加されて形成されているので、これらSiまたはGeが触媒として作用することにより、絶縁体膜3形成時の焼成温度が低くなる。したがって、このキャパシタ1を形成する基体53に例えば他の半導体素子や配線等が形成されている場合に、これらへの熱的影響を少なくすることができる。
また、このようなキャパシタ1の製造方法にあっては、ゾル状の液状体を液滴吐出法によって配し、これを熱処理することで絶縁体膜3を形成しているので、大掛かりな成膜装置を必要とせず、また材料の使用効率や消費エネルギーの点でも有利になることなどから、コスト低減化を図ることができる。さらに、液状体を所望位置に配することでエッチングによるパターニングが不要になることから、エッチングに起因する絶縁体膜3のダメージをなくして特性向上を図ることができる。また、前述したように高誘電率の絶縁体膜3を形成することができることから、キャパシタ1の高容量化、または小型化を可能にすることができる。
また、前記キャパシタ1を備えた半導体装置50にあっては、このキャパシタ1が高誘電率の絶縁体膜3を有したことで小型化が可能になっていることから、半導体装置50自体も小型化が可能となる。また、特に絶縁体膜3が液滴吐出法を用いて形成されていることから、コストが低減化されたものとなる。さらに、キャパシタ1の絶縁体膜3がPbを含有していないことから環境汚染に対して有利になっており、したがってこれを備えた半導体装置自体も環境上有利なものとなる。
次に、実施例によって本発明をさらに具体的に説明する。
(実施例1)
本実施例では、図4(a)〜(d)に示した製造方法に基づき、図1に示したキャパシタ1を製造した。
まず、基体53のポリイミドからなる層間絶縁膜52上の所定位置に、Ptの微粒子を分散させた液状体を前記吐出ヘッド34による液滴吐出法によって吐出し、さらにホットプレートにより300℃で30分間加熱処理を行うことにより、第1電極2を厚さ0.1μm程度に形成した。
次に、この第1電極2を含む基体53(層間絶縁膜52)の表面をフルオロアルキルシラン(FAS)によって撥液処理した。
次いで、前記吐出ヘッド34による液滴吐出法により、BaTiOの前駆体化合物を含有する液状体を配した。前駆体化合物としては、各金属、すなわちBa、Tiそれぞれの金属アルコキシドを用い、これらをその金属のモル比が所定比となるようにして混合し、ゾル状の液状体に調製した。また、Siを添加する目的でSi酸化物等のSi化合物を用意し、この化合物をSi(シリコン)分が2モル%となるようにして前記液状体に添加した。
続いて、第1電極2上に配した液状体に対し、乾燥・脱脂を行った。そして、液状体の塗布→乾燥→脱脂の各工程を所定回数繰り返した後、RTA炉で酸素フローしながら種々の温度で熱処理を行い、前記化合物を焼成して第1電極2上に絶縁体膜3を厚さ0.2μm程度に形成した。
次いで、絶縁体膜3上に、Ptの微粒子を分散させた液状体を液滴吐出法で吐出し、さらに熱処理することにより、第1電極2と同様にPt膜からなる第2電極4を厚さ0.1μm程度に形成し、キャパシタ1を得た。
(実施例2、3)
実施例1に対し、絶縁体膜3の成分についてのみ変え、その他は実施例と同様にしてキャパシタ1を得た。
すなわち、実施例2ではBaの一部をCaで置換したもの(Ba1−xCa)として、x=0.1、0.2、0.3、0.4のものを作製した。
また、実施例3ではBaの一部をSrで置換したもの(Ba1−xSr)として、x=0.1、0.2、0.3、0.4のものを作製した。
このようにして得られた実施例1、2、3のキャパシタ1について、その特性を確認するため、以下の実験を行った。
(実験例1)
前記実施例1において、絶縁体膜3の形成材料、すなわちSi化合物をシリコンが2モル%となるように添加したBaTiO形成用の液状体の焼成温度と、得られた絶縁体膜3の誘電率εとの関係を調べた。得られた結果を図6に示す。
図6より、焼成温度が450℃という低温の場合にも、誘電率εは1000以上を示した。このような低温焼成で高い誘電率が得られたのは、絶縁体膜がアモルファス相の中に結晶層を分散させた混合相となっているためと考えられる。なお、この絶縁体膜では、分極量と電圧の関係においてヒステリスがなく、したがってこの結晶相は上下電極間で連続していないと考えられる。また、Si、Geの少なくとも一方(本実験例ではSi)を添加したことにより、これが触媒として作用し、低温焼成でも結晶相を得ることができたと考えられる。なお、TEM観察からも、結晶層の存在が確認された。
一方、焼成温度を500℃にした場合に、高い誘電率が得られることが分かった。しかし、このような高温焼成によって得られた誘電体膜は、X線回折の結果からもペロブスカイト相が見られ、分極量Pと電圧との関係に強誘電体特有のヒステリシスが見られた。したがって、この誘電体膜をキャパシタに用いた場合、キャパシタの挙動が制御しにくくなり、またエネルギー損失も多くなるなどの点で好ましくないと考えられる。
よって、本発明においては、焼成温度を450℃以下とするのが好ましく、特に400〜450℃とするのが好ましい。このように焼成温度を制御することにより、得られる誘電体膜の誘電率を制御することができる。
なお、Siの代わりにGeを添加して同じ実験を行ったところ、実験例1と同様の結果が得られた。さらに、SiとGeの両方を添加して同じ実験を行っても、やはり同様の結果が得られた。
(実験例2)
前記実施例1において、主成分がBaTiOとなる絶縁体膜3を形成する際に用いる液状体として、Si化合物として添加するSiのモル比が0モル%から5モル%まで変化するようにして調整したものを用意した。その後、これらを用いて複数種類の絶縁体膜を形成し、形成した各絶縁体膜の誘電率(ε)を調べた。得られた結果を、Si(シリコン)添加量(モル%)と誘電率(ε)との関係として図7に示す。なお、焼成温度は450℃とした。
図7より、Siを添加しないで形成した絶縁体膜では、その誘電率が300程度であったが、Siを1モル%添加しただけで誘電率が1000近い値となった。また、1モル%を越えて添加した場合、誘電率εは増加するものの、1300程度飽和することが分かった。
このように、例えば1モル%という少量の添加でも誘電率が急激に変化することから、前述したように焼成時にSiが触媒として作用し、低温でも結晶相が得られるようになったと考えられる。
以上の結果より、Siを添加することにより、450℃以下の低温焼成でも高い誘電率が得られ、さらにリーク特性も向上することが分かった。
また、Siを添加したものは、添加していないものと比べ、温度変化および周波数変化に対する誘電率の変化が小さく、−30〜+100℃の範囲、および1kHz〜1MHzの範囲でほぼ一定であった。
(実験例3、4)
前記実施例2、3において、各絶縁体膜3形成用の液状体の焼成温度と、得られた絶縁体膜3の誘電率εとの関係を調べた。実施例2について、すなわちBaの一部をCaで置換したものについて得られた結果を図8に、またBaの一部をSrで置換したものについて得られた結果を図9にそれぞれ示す。なお、図8、図9においては、Baの置換量が0のものとして、実施例1での結果(焼成温度が450℃のもの)を併記した。また、図8、図9に示した例でもそれぞれにSiを2モル%添加しており、その焼成温度は450℃とした。
図8より、BaをCaで置換した場合には、置換量の増加に伴って誘電率が低下する傾向にあり、したがって好ましい値の誘電率を確保するうえで、置換量を0.3以下とする必要がある。なお、このようにCaで置換することにより、図10に示したように低温側での相転移温度が低くなるため、キャパシタ1の信頼性を向上できるのは前述した通りである。
また、図9より、BaをSrで置換した場合には、置換量の増加に伴って誘電率が高くなる傾向にある。これはSr置換によって図10に示したように高温側の立方晶―正方晶の相転移温度が低下し、室温近傍に近づくためである。また、x>0.3では温度変化に対する誘電率の変化が大きくなってしまうため、置換量(x)を0.3以下とする必要がある。
なお、前記実験例2、3、4においても、Siの代わりにGeを添加して同じ実験を行ったところ、同様の結果が得られ、さらにSiとGeの両方を添加して同じ実験を行っても、やはり同様の結果が得られた。
また、電極として白金(Pt)に代えてイリジウム(Ir)、ルテニウム(Ru)、金(Au)、銀(Ag)を用いても、同様な結果が得られた。
また、より高い容量を得るため、電極膜と絶縁体膜とを交互に積層することにより、キャパシタを形成するようにしてもよい。
以上に述べたように本発明のキャパシタは、絶縁体膜が比較的高い誘電率を有していることから、例えば回路内部のキャパシタとして従来のものに代えて用いることにより、得られる半導体装置の高性能化または小型化化を可能にすることができる。また、もちろん外付けのキャパシタとして用いても、半導体装置の高性能化または小型化化を図ることができる。さらに、回路内部に用いるものと外付けのものとではそれぞれ要求される容量が異なる場合があるが、Si、Geの添加量や焼成温度を制御することによって得られる絶縁体膜の誘電率の制御が可能となり、したがって本発明のキャパシタは、いずれのタイプにも適用可能となる。なお、焼成温度で制御する場合には、当然ながら、焼成温度の高いものから先に形成するのが好ましい。
また、前述したように、特に絶縁体膜中のBaの一部をSrまたはCaで置換することにより、得られるキャパシタの信頼性向上を図ることができる。さらに、絶縁体膜がPbを含有していないことから環境汚染に対しても有利なものとなり、したがってこれを備えたキャパシタ自体も環境上有利なものとなる。
また、特に液滴吐出法で形成することにより、同一平面上に異なるタイプのものを作り分けることができ、したがって、前述したような従来の回路内部のキャパシタや外付けのキャパシタとなるものを、容易にしかも低コストで作製することができる。
本発明のキャパシタの一実施形態を示す側断面図である。 本発明の半導体装置の一実施形態を示す側断面図である。 (a)は吐出ヘッドの要部斜視図、(b)は同じく要部側断面図である。 (a)〜(d)はキャパシタの製造方法を説明するための側断面図である。 撥液部を形成した場合の例を説明するための側断面図である。 焼成温度と得られた絶縁体膜の誘電率との関係を示すグラフである。 シリコン添加量と誘電率との関係を示すグラフである。 Caへの置換量と誘電率との関係を示すグラフである。 Srへの置換量と誘電率との関係を示すグラフである。 SrまたはCaへの置換量と相転移温度との関係を示すグラフである。
符号の説明
1、1a、1b…キャパシタ、2…第1電極、3…絶縁体膜、4…第2電極、
50…半導体装置、51…基板、52…層間絶縁膜、53…基体

Claims (13)

  1. 絶縁体膜を第1電極と第2電極との間に挟んだ構造を有するキャパシタであって、
    前記絶縁体膜が、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、Si、Geのうちの少なくとも一種が添加されてなることを特徴とするキャパシタ。
  2. 前記SiおよびGeの総添加量が、0.1モル%以上10.0モル%以下であることを特徴とする請求項2記載のキャパシタ。
  3. 前記絶縁体膜は、アモルファス相、あるいはアモルファス相と結晶相との混合状態からなっていることを特徴とする請求項1又は2記載のキャパシタ。
  4. 前記絶縁体膜は、アモルファス相と結晶相との混合状態からなっており、
    前記結晶相は、第1電極と第2電極との間に連続した状態でなく不連続な状態で形成されていることを特徴とする請求項1又は2記載のキャパシタ。
  5. 絶縁体膜を第1電極と第2電極との間に挟んだ構造を有するキャパシタの製造方法において、
    基体上に前記第1電極を形成する工程と、
    (Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、さらにSi、Geのうちの少なくとも一種を添加してなる絶縁体の前駆体化合物を含有する液状体を、液滴吐出法によって前記第1電極上に配する工程と、
    前記前駆体化合物を含有する液状体を熱処理することにより、(Ba1−x)TiO(M=Sr又はCa、0≦x≦0.3)を主成分とし、さらにSi、Geのうちの少なくとも一種が添加されてなる前記絶縁体を形成する工程と、を備えたことを特徴とするキャパシタの製造方法。
  6. 前記前駆体化合物を含有する液状体を、液滴吐出法によって前記第1電極上に配する工程の前に、前記基体及び前記第1電極の表面にフルオロアルキルシランを用いた自己組織化膜を形成する工程、
    を備えたことを特徴とする請求項5記載のキャパシタの製造方法。
  7. 前記基体及び前記第1電極の表面にフルオロアルキルシランを用いた自己組織化膜を形成する工程の後に、前記第1電極の表面に形成されたフルオロアルキルシランに光を照射する工程、
    を備えたことを特徴とする請求項6記載のキャパシタの製造方法。
  8. 前記液状体を熱処理することで前記絶縁体膜を形成する工程において、前記熱処理の温度を450℃以下とすることを特徴とする請求項5〜7のいずれか一項に記載のキャパシタの製造方法。
  9. 前記第1電極を、
    第1金属微粒子を第1分散媒に分散させた第1液状体を液滴吐出法によって前記基体上に配する工程と、
    前記第1液状体を熱処理することで前記第1分散媒を除去する工程と、
    前記第1金属微粒子を焼結する工程と、によって形成することを特徴とする請求項5〜8のいずれか一項に記載のキャパシタの製造方法。
  10. 前記第2電極を、
    第2金属微粒子を第2分散媒に分散させた第2液状体を液滴吐出法によって前記基体上に配する工程と、
    前記第2液状体を熱処理することで前記第2分散媒を除去する工程と、
    前記第2金属微粒子を焼結する工程と、によって形成することを特徴とする請求項5〜9のいずれか一項に記載のキャパシタの製造方法。
  11. 前記第1金属微粒子は、白金、イリジウム、ルテニウム、金、または銀の少なくと一種からなる微粒子であり、
    前記第1金属微粒子を焼結する熱処理温度を、400℃以下とすることを特徴とする請求項9記載のキャパシタの製造方法。
  12. 前記第2金属微粒子は、白金、イリジウム、ルテニウム、金、または銀の少なくと一種からなる微粒子であり、
    前記第2金属微粒子を焼結する熱処理温度を、400℃以下とすることを特徴とする請求項10記載のキャパシタの製造方法。
  13. 請求項1〜4のいずれか一項に記載のキャパシタ、あるいは請求項5〜12のいずれか一項に記載の製造方法によって得られたキャパシタを備えてなることを特徴とする半導体装置。



JP2003405655A 2003-12-04 2003-12-04 キャパシタとその製造方法、及び半導体装置 Withdrawn JP2005167061A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003405655A JP2005167061A (ja) 2003-12-04 2003-12-04 キャパシタとその製造方法、及び半導体装置
US11/004,614 US20050133885A1 (en) 2003-12-04 2004-12-03 Capacitor and its manufacturing method, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003405655A JP2005167061A (ja) 2003-12-04 2003-12-04 キャパシタとその製造方法、及び半導体装置

Publications (1)

Publication Number Publication Date
JP2005167061A true JP2005167061A (ja) 2005-06-23

Family

ID=34674857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003405655A Withdrawn JP2005167061A (ja) 2003-12-04 2003-12-04 キャパシタとその製造方法、及び半導体装置

Country Status (2)

Country Link
US (1) US20050133885A1 (ja)
JP (1) JP2005167061A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768014B2 (en) * 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
EP1758153A2 (en) * 2005-08-24 2007-02-28 Tokyo Electron Limited Perovskite type capacitor and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403236A (en) * 1979-10-09 1983-09-06 Murata Manufacturing Co., Ltd. Boundary layer type semiconducting ceramic capacitors with high capacitance
US5019306A (en) * 1989-12-29 1991-05-28 Motorola, Inc. High frequency dielectric composition
EP0926739A1 (en) * 1997-12-24 1999-06-30 Texas Instruments Incorporated A structure of and method for forming a mis field effect transistor
JP2001284526A (ja) * 2000-03-28 2001-10-12 Nec Yamagata Ltd 半導体集積回路用mim容量装置
US6556422B2 (en) * 2000-07-05 2003-04-29 Samsung Electro-Mechanics Co., Ltd. Dielectric ceramic composition, multi-layer ceramic capacitor using the same, and manufacturing method therefor

Also Published As

Publication number Publication date
US20050133885A1 (en) 2005-06-23

Similar Documents

Publication Publication Date Title
US7176100B2 (en) Capacitor and its manufacturing method, and semiconductor device
US7356921B2 (en) Method for forming a conductive layer pattern
JP2004006645A (ja) 圧電体素子の製造方法、圧電体素子並びに液滴吐出式記録ヘッド
US6715871B2 (en) Method of forming film pattern, device for forming film pattern, conductive film wiring, electro-optical device, electronic device, and non-contact card medium
CN100595942C (zh) 驱动装置、液体喷头及液体喷射装置
JP2003311196A (ja) 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、非接触型カード媒体、圧電体素子、並びにインクジェット式記録ヘッド
WO1999045598A1 (en) Piezoelectric device, ink-jet recording head, method fo manufacture, and printer
US7484280B2 (en) Method for manufacturing a surface acoustic wave element having an interdigital transducer (IDT) electrode
KR20050027003A (ko) 패턴 형성 방법, 도전성 박막, 전기 광학 장치, 및 전자기기
JP2007329460A (ja) 圧電素子、圧電アクチュエータ、インクジェット式記録ヘッド
JP4479193B2 (ja) 半導体装置
CN107949480A (zh) 压电装置、液体喷射头、液体喷射设备及压电装置的制造方法
JP2005167061A (ja) キャパシタとその製造方法、及び半導体装置
JP5201111B2 (ja) キャパシタとその製造方法、及び半導体装置
JP2005057140A (ja) 多層配線基板とその製造方法
JP2005167060A (ja) キャパシタとその製造方法、及び半導体装置
JP2005191154A (ja) キャパシタ及びその製造方法、並びに半導体装置
JP2005166989A (ja) キャパシタとその製造方法、及び半導体装置
JP2005166990A (ja) キャパシタとその製造方法、及び半導体装置
JP2005197501A (ja) キャパシタ及び半導体装置
US7057877B2 (en) Capacitor, method of manufacture thereof and semiconductor device
JP2005183852A (ja) キャパシタ及びその製造方法、並びに半導体装置
JP2005183851A (ja) キャパシタの製造方法、及びキャパシタ、並びに半導体装置
JP2005072475A (ja) キャパシタの製造方法、キャパシタ、及び半導体装置
JP2005183862A (ja) キャパシタの製造方法、キャパシタ、及び半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060104

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20060224