JP2010073865A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯS及びＰＭＯSを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供する。
【解決手段】素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、前記金属膜上に形成されたシリコン含有層と、を具えるようにして半導体装置を構成する。
【選択図】図８

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特にシングルメタルゲート（Single metal gate）構造を有する半導体装置及び半導体装置の製造方法に関する。
大規模集積回路の微細化に伴いゲート絶縁膜の薄膜化が要求されている。３２ｎｍノード以降のＣＭＯＳ(Complementary Metal Oxide Semiconductor)では、ゲート絶縁膜にＳｉＯ２換算膜厚で０．９ｎｍ以下の性能が必要となる。しかしながら、従来ゲート電極として用いられてきた多結晶Ｓｉ（Poly-Si）電極では、その半導体特性よりゲートの空乏化が生じ、実効的なゲート絶縁膜厚を０．３ｎｍ程度増加させ、更なる絶縁膜厚の薄膜化を阻害している。
従って、多結晶Ｓｉのゲート空乏化抑制のため、メタルゲート電極の導入が求められている。メタルゲート電極には、トランジスタの閾値電圧(Vth)低減のために、Ｓｉバンド端近傍の実効仕事関数(EWF)が求められている。具体的には、ＮＭＯＳＦＥＴ(N Channel Metal Oxide Semiconductor Field Effect Transistor)では、Ｓｉ伝導帯端(4.05eV)近傍の実効仕事関数が求められており、ＰＭＯＳＦＥＴ(P Channel Metal Oxide Semiconductor Field Effect Transistor)では、Ｓｉ価電子帯端(5.17eV)近傍の実効仕事関数が求められている。Ｓｉバンド端の実効仕事関数を実現させることで、Vthが低減し所望のCMOSの駆動力を得ることが出来る。
一方、現在、電極構造は多結晶Ｓｉ/メタル構造をとっており、シリサイド工程により、多結晶Ｓｉ上にニッケルシリサイドを形成し、コンタクト抵抗を低減している。また、メタルゲートはＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで同じ材料を用いるシングルメタルゲート（Single metal gate）技術を採用している。
したがって、実効仕事関数がＳｉ伝導帯端(4.05eV)に近接してしまうと、ＰＭＯＳＦＥＴにおける閾値電圧が増大してしまい、逆に実効仕事関数がＳｉ価電子帯端(5.17eV)に近接してしまうと、ＮＭＯＳＦＥＴにおける閾値電圧が増大してしまう。
かかる観点より、シングルメタルゲート技術においては、Ｓｉバンドギャップのmid-gap近傍の実効仕事関数(EWF)を持つゲート電極材料の使用を前提とし、これに対してＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴにおける閾値電圧を下げるべく、種々の提案がなされている。
例えば、ＮＭＯＳＦＥＴではＬａ２Ｏ３(酸化ランタン)膜、ＰＭＯＳＦＥＴではチャネルＳｉＧｅ(シリコンゲルマニウム)層及びＡｌ２Ｏ３(酸化アルミニウム)を用いて、閾値電圧を低減させる技術が提案されている（非特許文献１〜４参照）。実際に、Ｌａ２Ｏ３を絶縁膜/Si基板界面に添加することによる0.5eV程度の実効仕事関数の低減を実現することができ、ＮＭＯＳＦＥＴでの実効仕事関数をＳｉ伝導帯端(4.05eV)に近接させることができる。
Band-Edge High-Performance High-k/Metal Gate n-MOSFETs using Cap Layers Containing Group IIA and IIIB Elements with Gate-First Processing for 45 nm Beyond, V. Narayanan et al., Dig. Symp. VLSI Technology, 2006 Achieving Conduction Band-Edge Effective Work Functions by La2O3 Capping of Hafnium Silicates L-A. Ragnarsson et al., IEEE Electron Device Lett. 28 (2007)486 Dual High-k Gate Dielectric Technology Using Selective AlOx Etch (SAE) Process with Nitrogen and Fluorine Incorporation, H-S. Jung et al., Dig. Symp. VLSI Technology, 2006 Highly Manufacturing 45 nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration, B.C. Ju et al., Dig. Symp. VLSI Technology, 2006
また、チャネル部にＳｉＧｅを用い、絶縁膜/Si基板界面にＡｌ２Ｏ３を添加することによる0.5eV程度の実効仕事関数の増加がおこり、ＰＭＯＳＦＥＴの実効仕事関数をＳｉ価電子帯端(5.17eV)に近接させることができる。したがって、上述したシングルメタルゲート技術においても、閾値電圧の低減を図ることができる。
しかしながら、当初、適当なゲート電極材料を選択して、Ｓｉバンドギャップのmid-gap近傍の実効仕事関数を設定しても、特に、上述のようなシリサイド工程を行うために、多結晶Ｓｉ/金属電極なる積層構造を形成すると、その実効仕事関数がmid-gapよりも0.2eV程度低い値となってしまうという問題がある。したがって、ＰＭＯＳＦＥＴにおいて、上述のようなチャネルＳｉＧｅ層及びＡｌ２Ｏ３膜を導入する技術を用いても、Ｓｉ価電子帯端近傍のEWFが得られず、所望の閾値電圧の低減を図ることができないという問題がある。
本発明は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯS及びＰＭＯSを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様は、素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、前記金属膜上に形成されたシリコン含有層と、を具えることを特徴とする、半導体装置に関する。
また、本発明の他の態様は、半導体基板内に素子分離膜を形成するとともに、前記素子分離膜の一方の側にｐ型拡散層を形成し、前記素子分離膜の他方の側にｎ型拡散層を形成する工程と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属膜を含むゲート電極を形成する工程と、前記金属膜上にＧｅ層を形成するとともに熱処理を実施して、前記Ｇｅ層中のＧｅを前記ゲート絶縁膜と前記金属ゲート電極層との界面に拡散させて、Ｇｅ介在物を形成する工程と、前記金属膜上にシリコン含有層を形成する工程と、を具えることを特徴とする、半導体装置の製造方法に関する。
さらに、本発明のその他の態様は、半導体基板内に素子分離膜を形成するとともに、前記素子分離膜の一方の側にｐ型拡散層を形成し、前記素子分離膜の他方の側にｎ型拡散層を形成する工程と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属膜を含むゲート電極を形成する工程と、前記金属ゲート電極上に多結晶シリコンを堆積する工程と、前記多結晶シリコン層に対してＧｅイオン注入を行い、前記ゲート絶縁膜と前記金属膜との界面にＧｅ介在物を形成する工程と、前記金属膜上にシリコン含有層を形成する工程と、を具えることを特徴とする、半導体装置の製造方法に関する。
上記態様によれば、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯＳ及びＰＭＯＳを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供することができる。
（第１の実施形態）
図１〜図８は、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。なお、本態様では、シングルメタルゲート型のトランジスタについて説明する。
最初に、図１に示すように、例えばシリコンからなる半導体基板１０１を準備し、半導体基板１０１内にＳＴＩ構造の素子分離領域１０２及び犠牲酸化膜１０３、並びにＮ型拡散層１０４及びＰ型拡散層１０５を形成する。また、Ｎ型拡散層１０４及びＰ型拡散層１０５を覆うようにして犠牲酸化膜１０３を形成する。Ｎ型拡散層１０４は後にＰＭＯＳＦＥＴを構成し、Ｐ型拡散層１０５は後にＮＭＯＳＦＥＴを構成する。
この後、レジストをマスクとして、ＮＨ４Ｆ水溶液または希フッ酸を用いてＮ型拡散層１０４上の犠牲酸化膜１０３を除去する。その後、Ｎ型拡散層１０４領域に選択的にＳｉＧｅをエピタキシャル成長させ、チャネルＳｉＧｅ層１０６を形成後、Ｓｉを堆積する。また、Ｐ型拡散層１０５上の犠牲酸化膜１０３をＮＨ４Ｆ水溶液または希フッ酸を用いて剥離した後、Ｎ及びＰ型拡散層領域に共にケミカルＳｉＯ２膜(シリコン酸化膜)１０７を形成する(図２)。
なお、シリコン酸化膜１０７は、界面準位の形成を抑制するためのものであり、最終的にトランジスタを構成した場合において、その電気特性、特に移動度の劣化を抑制する（向上させる）ことが可能となる。
次いで、図３に示すように、シリコン酸化膜１０７上に、Ａｌ２Ｏ３膜１０８をＡＬＤ法で全面に堆積し、レジストをマスクとしてＰ型拡散層１０５側のＡｌ２Ｏ３膜１０８をエッチング除去する。次に、レジストの剥離後、Ｌａ２Ｏ３膜１０９をＰＶＤ法で全面に堆積して、レジストをマスクとしてＮ型拡散層１０４側のＬａ２Ｏ３膜１０９をエッチング除去する。
次いで、レジストの剥離後、図４に示すように、ＭＯＣＶＤ法で２．５ｎｍの膜厚のＨｆＳｉＯ(ハフニウム珪酸化膜)を全面に形成する。この後、窒素プラズマ雰囲気中で処理した後に熱処理を行って、ＨｆＳｉＯＮ(ハフニウム珪酸窒化膜)１１０に改質し、ゲート絶縁膜とする。なお、前記ゲート絶縁膜としては、Ｈｆを含むことが好ましく、上述したＨｆＳｉＯＮの他に、ＨｆＯ２、ＨｆＳｉＯ等を挙げることができる。その後、ゲート電極層を構成するＴｉＮ(窒化チタン)膜１１１をＰＶＤ法で成膜する。
なお、前記ゲート絶縁膜がＳｉを含むことによって、Ｇｅが前記ゲート絶縁膜中に拡散するのを防止することができ、以下に説明するように、ゲート電極を構成する金属膜と前記ゲート絶縁膜との界面に、Ｇｅ介在物を制御性よく形成することができる。
さらに、Ｓｉに加えてＮを含むことにより、前記ゲート絶縁膜のバリア性がより向上し、Ｇｅが前記ゲート絶縁膜中に拡散するのをより効果的に防止することができ、上述したように、ゲート電極を構成する金属膜と前記ゲート絶縁膜との界面に、Ｇｅ介在物を制御性よく形成することができる。
その後、図５に示すように、全面に多結晶Ｇｅ膜１１２をＰＶＤ法またはゲルマンを用いたＣＶＤ法によって堆積する。
次いで、図６に示すように、多結晶シリコン(Poly-Si)膜（シリコン含有層）１１３を堆積し、ハードマスクを用いて、多結晶シリコン膜１１３、Ｇｅ膜１１２、ＴｉＮ膜１１１、ＨｆＳｉＯＮ膜１１０、Ｎ型拡散層１０４領域のＡｌ２Ｏ３膜１０８、Ｐ型拡散層１０５領域のＬａ２Ｏ３膜１０９及びシリコン酸化膜１０７をＲＩＥ加工によってエッチングする。
次いで、図７に示すように、全面にシリコン酸化膜あるいはシリコン窒化膜をＣＶＤ法で堆積し、ＲＩＥ法を用いてオフセットスペーサー１１４を形成する。さらに、シリコン酸化膜あるいはシリコン窒化膜からなるサイドウォールスペーサー１２０をＣＶＤ法及びＲＩＥ法で形成する。この後、レジストマスクを用いてＢをＮ型拡散層１０４に注入した後、同様にレジストマスクを用いてＰ型拡散層１０５にＰまたはＡｓをイオン注入し、熱処理を行うことにより、Ｐ型ソース・ドレイン拡散層１１５とＮ型ソース・ドレイン拡散層１１６とを形成する。
この際、ＴｉＮ膜１１１上のＧｅ層１１２のＧｅ原子がＴｉＮ膜１１１中を拡散するとともに、ＴｉＮ膜１１１とＨｆＳｉＯＮ膜１１０との界面に到達し、Ｇｅ介在物１２１を形成する。なお、Ｇｅ介在物１２１は完全な層をなしている必要はなく、ＴｉＮ膜１１１の金属と結合している状態で介在していても良い。
次いで、図８に示すように、サイドウォールスペーサー１２０を除去した後に、レジストマスクを用いて、ＢをＮ型拡散層１０４に注入した後、同様にレジストマスクを用いてＰ型拡散層１０５にＰまたはＡｓをイオン注入し、熱処理を行うことにより、Ｐ型エクステンション拡散層１１７とＮ型エクステンション拡散層１１８とを形成する。この後、ＣＶＤ法及びＲＩＥ法でＳｉＯ２膜１２３とＳｉＮ膜１２４からなる２層のサイドウォールスペーサーを形成する。次いで、ソース・ドレイン拡散層及び多結晶シリコン膜１１３の表面に自己整合的にシリサイド膜１２２を形成する。これによって目的とするシングルメタルゲート型のトランジスタを得ることができる。
本態様では、ＴｉＮ膜１１１によってゲート電極（層）が構成される。
なお、特に図示しないが、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口・埋め込み、配線形成等を行うことによって、半導体集積回路とすることができる。
本態様では、ＨｆＳｉＯＮ膜１１０からなるゲート絶縁膜と、ＴｉＮ膜１１１、多結晶シリコン膜１１３及びシリサイド膜１２２からなるゲート電極との間にＧｅ介在物１２１が形成されている。したがって、前記ゲート電極の実効仕事関数をＳｉバンドギャップのmid-gap付近の値に安定的に設定することが可能となる。
また、Ｎ型拡散層１０４に形成されたＬａ２Ｏ３膜１０９により、Ｎ型拡散層１０４の実効仕事関数、すなわちＮＭＯＳＦＥＴの実効仕事関数を０．５ｅＶ程度低減させることができるので、ＮＭＯＳＦＥＴの実効仕事関数をＳｉ伝導帯端(4.05eV)に近接させることができる。さらに、Ｐ型拡散層１０５に形成されたチャネルＳｉＧｅ層１０６及びＡｌ２Ｏ３１０８により、Ｐ型拡散層１０５の実効仕事関数、すなわちＰＰＭＯＳＦＥＴの実効仕事関数をＳｉ価電子帯端(5.17eV)に近接させることができる。結果として、得られたトランジスタの閾値電圧を十分かつ安定的に低減することができるようになる。
なお、Ｇｅ介在物１２２の存在によって前記ゲート電極の実効仕事関数をmid-gap付近の値に安定的に設定することができる理由については、以下のように考えることができる。すなわち、上述の製造方法から明らかなように、ゲート電極はＴｉＮ膜１１１の他に、シリサイド膜１２２を形成するための多結晶シリコン膜１１３を含むようになる。しかしながら、多結晶シリコン膜１１３は、例えばソース・ドレイン拡散層を形成する際の熱処理によって、その構成元素が拡散してＴｉＮ膜１１１とＨｆＳｉＯＮ膜１１０との界面に拡散してしまう。
一方、本態様では、ＴｉＮ膜１１１とＨｆＳｉＯＮ膜１１０との間に、Ｇｅ介在物１２１が存在しているので、上述したシリコン元素の、ＴｉＮ膜１１１とＨｆＳｉＯＮ膜１１０との間への拡散が抑制される。この結果、前記ゲート電極の実効仕事関数をmid-gap付近の値に安定的に設定することができるものと考えられる。
換言すれば、ゲート電極の実効仕事関数のmid-gap付近からの変動は、多結晶シリコン膜１１３からのＴｉＮ膜１１１及びＨｆＳｉＯＮ膜１１０間の界面へのシリコン元素の拡散が原因であって、本態様では、Ｇｅ介在物１２１の存在によって上記シリコン元素の拡散が抑制されるために、ゲート電極の実効仕事関数をmid-gap付近に安定的に保持できるものと考えられる。
なお、本態様では、ゲート電極を構成する金属膜をＴｉＮ膜から構成したが、本態様の作用効果は、ＴｉＮ膜以外の、炭化タンタル（ＴａＣ）膜、窒化タンタル（ＴａＮ）膜、及び珪窒化タンタル（ＴａＳｉＮ）膜の場合にも同様に得ることができる。
また、Ｇｅ介在物１２１を形成する際に、Ｇｅ層１１２から拡散したＧｅ元素がＴｉＮ膜１１１中に残存することが好ましい。これによって、ゲート電極の実効仕事関数をmid-gap付近により安定的に保持できる。これは、多結晶シリコン膜１１３からのシリコン元素の拡散が、Ｇｅ介在物１２１のみならず、ＴｉＮ膜１１１においても抑制されるためと考えられる。
（第２の実施形態）
図９及び図１０は、第２の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。なお、本態様でも、シングルメタルゲート型のトランジスタについて説明する。また、第１の実施形態と同一あるいは類似の構成要素に関しては、同一の参照数字を用いている。
最初に、第１の実施形態における図１〜４に示す工程に従って、半導体基板１０１内にＳＴＩ構造の素子分離領域１０２及び犠牲酸化膜１０３、並びにＮ型拡散層１０４及びＰ型拡散層１０５を形成する。また、Ｎ型拡散層１０４及びＰ型拡散層１０５を覆うようにして犠牲酸化膜１０３を形成する。次いで、レジストをマスクとして、ＮＨ４Ｆ水溶液または希フッ酸を用いてＮ型拡散層１０４上の犠牲酸化膜１０３を除去し、Ｎ型拡散層１０４領域に選択的にＳｉＧｅをエピタキシャル成長させ、チャネルＳｉＧｅ層１０６を形成後、Ｓｉを堆積する。
また、Ｐ型拡散層１０４上の犠牲酸化膜１０３をＮＨ４Ｆ水溶液または希フッ酸を用いて剥離した後、Ｎ及びＰ型拡散層領域に共にケミカルＳｉＯ２膜(シリコン酸化膜)１０７を形成し、Ａｌ２Ｏ３膜１０８をＡＬＤ法で全面に堆積して、レジストをマスクとしてＰ型拡散層１０５側のＡｌ２Ｏ３膜１０８をエッチング除去する。次に、レジストの剥離後、Ｌａ２Ｏ３膜１０９をＰＶＤ法で全面に堆積して、レジストをマスクとしてＮ型拡散層１０４側のＬａ２Ｏ３膜１０９をエッチング除去する。
次いで、レジストの剥離後、図４に示すように、ＭＯＣＶＤ法で２．５ｎｍの膜厚のＨｆＳｉＯ(ハフニウム珪酸化膜)を全面に形成する。この後、窒素プラズマ雰囲気中で処理した後に熱処理を行って、ＨｆＳｉＯＮ膜(ハフニウム珪酸窒化膜)１１０に改質し、ゲート絶縁膜とする。その後、ＴｉＮ(窒化チタン)膜１１１をＰＶＤ法で成膜する。
次いで、図９に示すように、ＴｉＮ膜１１１の全面に多結晶シリコン膜１１３を堆積し、次いで、多結晶シリコン膜１１３の上方からＧｅイオン注入を行い、ＴｉＮ膜１１１とＨｆＳｉＯＮ膜(ハフニウム珪酸窒化膜)１１０との界面にＧｅ介在物１２１を形成する。本態様でも、Ｇｅ介在物１２１は完全な層をなしている必要はなく、ＴｉＮ膜１１１の金属と結合している状態で介在していても良い。
その後、第１の実施形態の、図６〜図８の工程に従い、多結晶シリコン膜１１３、ＴｉＮ膜１１１、Ｇｅ介在物１２１、ＨｆＳｉＯＮ膜１１０、Ｎ型拡散層１０４のＡｌ２Ｏ３膜１０８、Ｐ型拡散層１０５のＬａ２Ｏ３膜１０９及びシリコン酸化膜１０７をＲＩＥ加工によってエッチングし、スペーサー１１４及び１２０を形成してＰ型ソース・ドレイン拡散層１１５とＮ型ソース・ドレイン拡散層１１６とを形成する。
次いで、スペーサー１２０を除去した後に、Ｐ型エクステンション拡散層１１７とＮ型エクステンション拡散層１１８とを形成し、サイドウォールスペーサーを形成した後、ソース・ドレイン拡散層及び多結晶シリコン膜１１３の表面に自己整合的にシリサイド膜１２２を形成する。これによって目的とするシングルメタルゲート型のトランジスタを得ることができる。
本態様では、ＴｉＮ膜１１１によってゲート電極（層）が構成される。
本態様でも、ＨｆＳｉＯＮ膜１１０からなるゲート絶縁膜と、ＴｉＮ膜１１１、多結晶シリコン膜１１３及びシリサイド膜１２２からなるゲート電極との間にＧｅ介在物１２２が形成されているので、前記ゲート電極の実効仕事関数をＳｉバンドギャップのmid-gap付近の値に安定的に設定することが可能となる。
また、Ｎ型拡散層１０４に形成されたＬａ２Ｏ３膜１０９により、Ｎ型拡散層１０４の実効仕事関数、すなわちＮＭＯＳＦＥＴの実効仕事関数を０．５ｅＶ程度低減させることができるので、ＮＭＯＳＦＥＴの実効仕事関数をＳｉ伝導帯端(4.05eV)に近接させることができる。さらに、Ｐ型拡散層１０５に形成されたチャネルＳｉＧｅ層１０６及びＡｌ２Ｏ３１０８により、Ｐ型拡散層１０５の実効仕事関数、すなわちＰＰＭＯＳＦＥＴの実効仕事関数をＳｉ価電子帯端(5.17eV)に近接させることができる。結果として、得られたトランジスタの閾値電圧を十分かつ安定的に低減することができるようになる。
なお、Ｇｅ介在物１２１の存在によって前記ゲート電極の実効仕事関数をmid-gap付近の値に安定的に設定することができる理由については、第１の実施形態と同様である。
また、本態様でも、ゲート電極を構成する金属膜をＴｉＮ膜から構成したが、本態様の作用効果は、ＴｉＮ膜以外の、炭化タンタル（ＴａＣ）膜、珪化タンタル（ＴａＳｉ２）膜、及び珪窒化タンタル（ＴａＳｉＮ）膜の場合にも同様に得ることができる。
さらに、Ｇｅ介在物１２１を形成する際に、Ｇｅイオン注入を実施した際のＧｅイオンがＴｉＮ膜１１１中に残存することが好ましい。これによって、ゲート電極の実効仕事関数をmid-gap付近により安定的に保持できる。これは、第１の実施形態同様に、多結晶シリコン膜１１３からのシリコン元素の拡散が、Ｇｅ介在物１２１のみならず、ＴｉＮ膜１１１においても抑制されるためと考えられる。
（第３の実施形態）
上記第１の実施形態で得たトランジスタ構造に関して、RBS(ラザフォード後方散乱)測定を行った。結果を図１１に示す。図１１から明らかなように、ＧｅがＴｉＮ膜１１１中に拡散しているとともに、ＴｉＮ膜１１１及びＨｆＳｉＯＮ膜１１０の界面に偏析して、Ｇｅ介在物となっていることが分かる。
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
例えば、上記態様では、ソース・ドレイン領域を形成した後に、サイドウォールスペーサーを除去してエクステンション拡散層１１７及び１１８を形成したが、オフセットスペーサーを形成直後にエクステンション領域を形成し、その後、サイドウォールスペーサーを形成してからソース・ドレイン領域を形成しても同様に本発明を実施することができる。
第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第１の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 第２の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 同じく、第２の実施形態における半導体装置の製造方法の一例における工程を示す断面図である。 実施例におけるRBS(ラザフォード後方散乱)測定における結果を示すグラフである。
符号の説明
１０１ 半導体基板
１０２ 素子分離領域
１０３ 犠牲酸化膜
１０４ Ｎ型拡散層
１０５ Ｐ型拡散層
１０６ ＳｉＧｅ層
１０７ ケミカルＳｉＯ２膜(シリコン酸化膜)
１０８ Ａｌ２Ｏ３膜
１０９ Ｌａ２Ｏ３膜
１１０ ＨｆＳｉＯＮ膜
１１１ ＴｉＮ膜
１１２ Ｇｅ膜
１１３ 多結晶シリコン膜
１１４ オフセットスペーサー
１１５ Ｐ型ソース・ドレイン拡散層
１１６ Ｎ型ソース・ドレイン拡散層
１１７ Ｐ型エクステンション拡散層
１１８ Ｎ型エクステンション拡散層
１２０ サイドウォールスペーサー
１２１ Ｇｅ介在物
１２２ シリサイド膜
１２３ ２層のサイドウォールスペーサーを構成するＳｉＯ２膜
１２４ ２層のサイドウォールスペーサーを構成するＳｉＮ膜

Claims (5)

  1. 素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、
    前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、
    前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、
    前記金属膜上に形成されたシリコン含有層と、
    を具えることを特徴とする、半導体装置。
  2. 前記金属膜はＧｅを含むことを特徴とする、請求項１に記載の半導体装置。
  3. 前記金属膜は、窒化チタン、炭化タンタル、窒化タンタル、及び珪窒化タンタルからなる群より選ばれる少なくとも一種であることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 半導体基板内に素子分離膜を形成するとともに、前記素子分離膜の一方の側にｐ型拡散層を形成し、前記素子分離膜の他方の側にｎ型拡散層を形成する工程と、
    前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に金属膜を含むゲート電極を形成する工程と、
    前記金属膜上にＧｅ層を形成するとともに熱処理を実施して、前記Ｇｅ層中のＧｅを前記ゲート絶縁膜と前記金属ゲート電極層との界面に拡散させて、Ｇｅ介在物を形成する工程と、
    前記金属膜上にシリコン含有層を形成する工程と、
    を具えることを特徴とする、半導体装置の製造方法。
  5. 半導体基板内に素子分離膜を形成するとともに、前記素子分離膜の一方の側にｐ型拡散層を形成し、前記素子分離膜の他方の側にｎ型拡散層を形成する工程と、
    前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に金属膜を含むゲート電極を形成する工程と、
    前記金属ゲート電極上に多結晶シリコンを堆積する工程と、
    前記多結晶シリコン層に対してＧｅイオン注入を行い、前記ゲート絶縁膜と前記金属膜との界面にＧｅ介在物を形成する工程と、
    前記金属膜上にシリコン含有層を形成する工程と、
    を具えることを特徴とする、半導体装置の製造方法。
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