JP2006261235A - 半導体装置 - Google Patents

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Abstract

【課題】 ＭＩＳトランジスタのゲート電極として金属材料を用い、且つ必要とするデバイスに応じた仕事関数を簡易に実現する。
【解決手段】 半導体基板上にｐ型ＭＩＳトランジスタが形成された半導体装置であって、ＭＩＳトランジスタのゲート電極は、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有している。
【選択図】 図１

Description

本発明は、ＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタを有する半導体装置に係わり、特にＭＩＳトランジスタのゲート電極に金属材料を用いた半導体装置に関する。
シリコン集積回路素子の高機能化には、その構成要素であるＭＯＳデバイスの高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、及び素子そのものの動作が困難な状況になりつつある。
その一つとして、多結晶Ｓｉゲート電極の空乏化により、ゲート絶縁膜の電気的絶縁膜厚の薄膜化が阻害される問題がある。ＭＯＳデバイスの高性能化は、比例縮小測に従いゲート絶縁膜の薄膜化により達成されてきたが、多結晶Ｓｉゲート電極の空乏化と反転層容量の存在によって、次第に困難になってきている。ゲート酸化膜厚が１ｎｍを切る技術世代では、酸化膜容量に対して多結晶Ｓｉゲート電極の空乏化容量は３０％程度に達してしまう。
空乏化容量の低減は、多結晶Ｓｉゲート電極を金属ゲート電極で置き換えることで実現可能である。その場合、適正なトランジスタの閾値電圧を得るために、導電型により異なる仕事関数を有する金属電極が必要となる。それぞれの導電型のゲート電極として好ましい多結晶Ｓｉと同程度の仕事関数を有する金属材料が報告されている（例えば、非特許文献１，２参照）。しかし、それらを構成する元素は導電型により全く異なり、製造工程の煩雑化の発生による高コスト化が免れない状況にある。
S.B.Samavedam et al., Mat.Res.Soc.Symp.Proc. Vol.716 (2002) 85. C.H.Huang et al. Int.Electron.Devices Meet. 2003,p.319
このように、多結晶Ｓｉゲート電極の空乏化によるゲート容量低下によるデバイス性能低下の観点から、電子密度が多結晶Ｓｉよりも２桁程度大きな金属電極を、ゲート電極若しくはゲート電極／ゲート絶縁膜界面に用いることが望まれる。その場合、トランジスタの閾値電圧を適正なものとするため、ｎ型及びｐ型で異なる仕事関数を有する金属ゲート電極材料が必要となる。また、その必要とされる仕事関数もトランジスタの用途、例えば高速論理回路用デバイスであるか、低消費電力用デバイスであるかで大きく異なり、かつデバイスの構造にも依存する。しかし、金属の仕事関数は、その材料固有の一意的な値に決まってしまうため、ｎ型及びｐ型で異なる材料を用いなければならず、これが製造プロセスの複雑化・高コスト化を招く要因となっている。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＳトランジスタのゲート電極として金属材料を用い、且つ必要とするデバイスに応じた仕事関数を簡易に実現することができる半導体装置を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、半導体基板上にｐ型ＭＩＳトランジスタが形成された半導体装置であって、前記ＭＩＳトランジスタのゲート電極は、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有していることを特徴とする。
また、本発明の別の一態様は、半導体基板上にｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタが形成された相補型の半導体装置であって、少なくとも前記ｐ型ＭＩＳトランジスタのゲート電極は、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有していることを特徴とする。
本発明によれば、ｐ型ＭＩＳトランジスタのゲート電極として、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有する金属材料を用いることにより、ゲート電極の仕事関数をデバイス及びその用途に必要な値に簡易に設定することができる。従って、金属ゲート電極の導入によるデバイスの高性能化に寄与することができる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。
ｐ型Ｓｉ基板１０の表面部に、ｐ型不純物領域（ｐ型ウェル）２０１とｎ型不純物領域（ｎ型ウェル）３０１が、Ｓｉ酸化膜（素子分離絶縁膜）１１により分離して形成されている。ｐ型ウェル２０１の上にはゲート絶縁膜２０２が形成され、ｎ型ウェル３０１の上にはゲート絶縁膜３０２が形成されている。これらのゲート絶縁膜２０２，３０２は、双方とも通常のＳｉ熱酸化膜であり、２ｎｍ以下が望ましい。ゲート絶縁膜２０２の上にはゲート電極２０３が形成され、ゲート絶縁膜３０２の上にはゲート電極３０３が形成されている。ゲート電極２０３，３０３は、Ｔａ（タンタル）−Ｇｅ（ゲルマニウム）化合物であるＴａジャーマナイドから形成されている。
なお、ゲート絶縁膜２０２とゲート電極２０３から成るゲート構造部のソース・ドレイン間の長さ（ゲート長）は５０ｎｍ以下が好ましい。同様に、ゲート絶縁膜３０２とゲート電極３０３から成るゲート構造部のソース・ドレイン間の長さ（ゲート長）も５０ｎｍ以下が好ましい。
ｐ型ウェル２０１上には、ゲート絶縁膜２０２を挟むように、ｎ型高濃度不純物領域２０４からなるソース領域とドレイン領域が形成されている。また、ソース・ドレイン領域２０４の上部には、コンタクト電極であるＮｉシリサイド層２０５が形成されている。こうして、ｐ型ウェル２０１にｎ型ＭＯＳトランジスタ２００が作製されている。一方、ｎ型ウェル３０１上には、ゲート絶縁膜３０２を挟むようにｐ型高濃度不純物領域３０４からなるソース領域とドレイン領域が形成され、ソース・ドレイン領域３０４の上部にはコンタクト材であるＮｉシリサイド層３０５が形成されている。こうして、ｎ型ウェル３０１にｐ型ＭＯＳトランジスタ３００が作製されている。なお、図中の２０６，３０６は側壁絶縁膜を示している。
図５に、本実施形態のＴａジャーマナイドのゲートリーク電流特性を、Ｎｉジャーマナイドと比較して示す。Ｔａジャーマナイドを用いることで、Ｎｉジャーマナイドに比較しゲートリーク電流を４桁程度改善できる。Ｎｉジャーマナイドでのリーク電流は電極からの原子拡散が原因である。このことは、ＴａジャーマナイドがＮｉジャーマナイドに比較し絶縁膜上で安定であることを示す。つまり、Ｔａジャーマナイドをゲート電極に用いることで、電極中からの原子拡散が抑制され、それに起因するデバイス特性劣化、例えば電子及び正孔移動度の低下やデバイスの信頼性低下が抑制できる。このため、高性能で高信頼性のＣ−ＭＯＳデバイスが形成できる。用いる金属としてＴａと同属元素であり化学的性質が類似しているＶ及びＮｂを用いても良い。
また、ｎ型とｐ型のＭＯＳトランジスタ２００，３００を相補的に動作させるＣ−ＭＯＳデバイスを構成する場合には、特に以下に述べるような簡便な方法で多品種のＬＳＩが製造することができる。
本実施形態では、ｎ型とｐ型のＭＯＳトランジスタ２００，３００は相補的に働き、これらでＣ−ＭＯＳデバイスが構成される。本実施形態では、ｎ型とｐ型のＭＯＳトランジスタ２００，３００で同一のＴａジャーマナイドのゲート電極を有している。詳細は後述する製造方法（図２２）で述べるが、低温の熱処理（５００℃以下）により形成したＴａジャーマナイドの実効仕事関数（Φeff）は４．６±０．１ｅＶである。実効仕事関数とは、ＭＯＳキャパシタの電極／絶縁膜界面での仕事関数であり、一般的にＭＯＳキャパシタの容量−電圧特性、又は電流−電圧特性から求めることができる。物質表面における真空に対する真空仕事関数と区別し、ここでは実効仕事関数と記述する。
トランジスタの閾値電圧は、このゲート電極のΦeff 及びチャネル中の不純物濃度で制御することができる。５０ｎｍのゲート長を有する技術世代のトランジスタでは、短チャネル効果を抑制するために、チャネル中の不純物分布は厳密に制御する必要がある。このため、トランジスタ閾値調整はゲート電極のΦeff で行うことが望ましい。また、その世代（５０ｎｍのゲート長を有する技術世代）になると、図２に示すように、サーバー用ＬＳＩなどに用いる低閾値電圧の高速トランジスタ（ＨＰ）、ＰＣなどのＬＳＩに用いる低消費電力トランジスタ（ＬＯＰ）、及び主にモバイル機器に用いるＬＳＩ用の低待機電力トランジスタ（ＬＳＴＰ）により、トランジスタの動作閾値電圧が異なるのに合わせて異なるΦeff が必要となる。
通常のＳｉ基板上にトランジスタを形成した場合に必要となる実効仕事関数は、具体的には、ＨＰ用ではｎＭＯＳで４．１〜４．３ｅＶ、ｐＭＯＳで４．９〜５．１ｅＶ、ＬＯＰ用ではｎＭＯＳで４．２〜４．４ｅＶ、ｐＭＯＳで４．７〜４．９ｅＶ、ＬＳＴＰ用ではｎＭＯＳで４．４〜４．６ｅＶ、ｐＭＯＳで４．６〜４．８ｅＶのΦeff が必要である。以上の範囲を全て含むように、Ｓｉ禁制帯端の４ｅＶ及び５ｅＶとＳｉのミッドギャップ付近の範囲でのΦeff 制御技術及びその材料が求められる。
図３に、Ｔａジャーマナイドをゲート電極に有するＭＯＳキャパシタの酸化膜厚−電圧特性から求めた実効仕事関数と形成温度との関係を示す。ＴａジャーマナイドはＧｅとＴａを連続成膜し、その後の熱処理により固相反応を用いて形成した。ＴａとＧｅの膜厚比は１：２であった。ＴａジャーマナイドのΦeff は形成温度で簡単に制御でき、低温で形成した場合には、Φeff ＝４．６±０．１ｅＶの実効仕事関数を有する。一方、４００℃程度の以上の熱処理で形成するとその実効仕事関数は、５．１±０．１ｅＶに変化する。
これは、図４のＸＲＤ分析（θ−２θ法）の結果から、Ｔａジャーマナイドの結晶性の差異によるためであることが分かる。低温（４００℃）で形成した場合には、絶縁膜に対してＴａＧｅ2 が強い配向を持って形成しており、絶縁膜に対してＴａＧｅ2 （１０２）面が接するように配向していることが分かる。比較的原子面密度の小さな面がゲート絶縁膜に接しているためにΦeff は比較的低い値を示す。一方、高温（６００℃以上）で形成した場合には、その配向性がくずれＴａＧｅ2 のみならずＴａ5 Ｇｅ3 も形成され、配向の無い微結晶粒となることで実効仕事関数が上昇している。
つまり、１種類の材料であるＴａジャーマナイドを用いて、その形成温度を制御するのみで、ＳｉのミッドギャップからＳｉ価電子帯までのΦeff を容易に実現することができる。詳しくは製造方法で述べるが、この効果によりＣ−ＭＯＳの製造工程が大幅に簡略化できる。また、ジャーマナイドはシリサイドと同様にＧｅ中でドーパントとなる不純物元素（Ｂ，Ａｓ，Ｐ，Ｓｂ，Ｓ，Ａｌ，Ｉｎ）を界面に導入することにより、Φeff の変調が可能である。但し、シリサイドと異なりＢを導入してもΦeff は小さくなり、その最大変調幅は４ｅＶである。不純物によるΦeff 変調は界面に偏析した不純物の量で決まり、ジャーマナイド層の配向性によるΦeff 変調とは異なるメカニズムであり、それぞれ独立な効果であるので、併用することが可能である。よって、図２に示す範囲でΦeff 変調幅を広げることが可能である。
図１の実施形態では、ゲート電極は導電型によらず、（１０２）配向したＴａＧｅ2 で構成されている。このことにより、ＬＳＴＰ用のトランジスタとして適正な閾値を有するＣ−ＭＯＳデバイスが形成できている。
図６は、第１の実施形態の変形例の概略構成を示す断面図である。基本的な構成は図１と同様であるが、ｎ型ＭＯＳトランジスタ側のゲート電極２１３とｐ型ＭＯＳトランジスタ側のゲート電極３１３の構成材料が異なっている。即ち、ゲート電極２１３，３１３を成すＴａジャーマナイド中に窒素（Ｎ）が添加されている。
窒素は、Ｔａとの電気陰性度差が大きいことから、強い結合を形成し、これによりＴａジャーマナイドの熱安定性が改善される。この場合、１０５０℃程度の熱処理後にも、その電極構造は安定に保つことが可能であるので、現状の多結晶Ｓｉ電極と全く同じ製造プロセスがそのまま適用できる。つまり、ゲート電極の形成後にソース及びドレインの活性化を行なう従来の製造手順を用いることが可能である。また、窒素添加することによる電極の結晶粒の微結晶粒化により、結晶表面の影響による単位面積当たりのΦeff ばらつきが小さくなり、トランジスタの閾値制御がより容易になる。但し、窒素添加に伴う電極の非結晶化により電気抵抗の増大が生じるので、窒素添加量は５０％以下が望ましい。ここで、組成に関して［％］と記しているのは、［原子（atom）％］を意味するものとする。また、以後の実施形態及びその変形例においても、特に言及しないが窒素添加は同様の効果を有し、無論有効である。
図７は、第１の実施形態の別の変形例の概略構成を示す断面図であり、Ｇｅ基板１１０に図１の電極構造を適用したものである。即ち、ｐ型Ｇｅ基板１１０中に、ｐ型不純物領域（ｐ型ウェル）２１１とｎ型不純物領域（ｎ型ウェル）３１１が、素子分離絶縁膜１１１により分離して形成されている。そして、前記図１と同様の（１０２）配向したＴａジャーマナイドをゲート電極２０３，３０３に用いたｎ型とｐ型のＭＯＳトランジスタが形成されて、Ｃ−ＭＯＳデバイスを構成している。なお、素子分離絶縁膜１１１はＧｅＯＮである。
図７の変形例の場合には、トランジスタ製造における熱処理がＧｅ活性化温度（５００℃程度）まで低減でき、ゲート電極を構成するＴａジャーマナイドとのプロセスの整合性も良い。このため、前記図１に示す構造よりもその製造工程は更に簡略化できる。
なお、本実施形態では、ソース・ドレイン部の拡散層上部のコンタクト材料にＮｉシリサイドを用いているが、金属的な性質を示すＶ，Ｃｒ，Ｍｎ，Ｙ，Ｍｏ，Ｒｕ，Ｒｈ，Ｈｆ，Ｔａ，Ｗ，Ｉｒ，Ｃｏ，Ｔｉ，Ｅｒ，Ｐｔ，Ｐｄ，Ｚｒ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ等の種々のシリサイドを用いてもよい。以下の実施形態でも、Ｎｉシリサイドをコンタクト材料に用いているが、特に断わらない限り種々のシリサイドに置き換えることは無論有効である。各デバイスの技術世代に必要とされるコンタクト抵抗率、接合深さに適切な金属を選べばよい。
また、本実施形態ではゲート絶縁膜２０２，３０２としてＳｉ酸化膜を用いているが、Ｓｉ酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）を用いることもできる。例えば、Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 ，ＴｉＯ2 ，Ｌａ2 Ｏ5 ，ＣｅＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，ＳｒＴｉＯ3 ，Ｐｒ2 Ｏ3 等を用いることができる。また、ＺｒシリケートやＨｆシリケートのように、Ｓｉ酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施形態でも、ゲート絶縁膜としてＳｉ酸化膜を使っているが、特に断らない限り、高誘電体絶縁膜に置き換えることは無論有効である。
このように本実施形態によれば、ゲート電極としてＴａジャーマナイドを用いることにより、デバイス及びその用途に必要な実効仕事関数Φeff を簡易に実現することができる。また、Ｔａジャーマナイドに窒素を添加することにより、Ｔａジャーマナイドの熱安定性の向上、微粒子化によるΦeff の均一性向上を実現することができ、これにより素子の高信頼化及び高性能化をはかることができる。
以下の実施例では、ｎ型とｐ型のＭＯＳトランジスタを相補的に動作させる、Ｃ−ＭＯＳデバイスを構成する場合についてのみ言及するが、図３に示したＴａジャーマナイドの熱的安定性の効果からいずれの実施例の場合も、Ｃ−ＭＯＳを構成しない場合においても、デバイスの高性能化及び高信頼性化が達成できる。
（第２の実施形態）
図８は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、ｐ型Ｓｉ基板１０上にＳｉ酸化膜（埋め込み絶縁膜）１２が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶Ｓｉ層１３が形成され、ＳＯＩ（Silicon-On-Insulator）構造を成している。活性領域となる単結晶Ｓｉ層１３は５〜１０ｎｍ程度が望ましい。このＳＯＩ基板に、前記図１と同様の（１０２）配向したＴａジャーマナイドをゲート電極２０３，３０３に用いたｎ型とｐ型のＭＯＳトランジスタが形成されて、Ｃ−ＭＯＳデバイス（ＳＯＩデバイス）を構成している。
本実施形態では、チャネル部は全て空乏化しており、いわゆる完全空乏型ＳＯＩ−ＭＯＳトランジスタである。完全空乏型デバイスの場合にはチャンネル部の不純物濃度が低く、その閾値調整をチャネル部の不純物濃度で制御することが困難である。しかも、高不純物濃度のポリＳｉゲート電極では閾値電圧が負になってしまい素子の閾値制御ができない。故に、ゲート電極でのΦeff による閾値調整は通常のＳｉ基板上に形成したトランジスタ（バルクデバイス）よりも更に必要となる。完全空乏型デバイスで必要となるゲート電極の実効仕事関数Φeff は、ＨＰ用においてｎＭＯＳで４．４〜４．６ｅＶ、ｐＭＯＳで４．６〜４．８ｅＶ、ＬＯＰ用ではｎＭＯＳ及びｐＭＯＳ共に、４．５〜４．７ｅＶ、ＬＳＴＰ用ではｎＭＯＳで４．７〜４．９ｅＶ、ｐＭＯＳで４．３〜４．５ｅＶとなり、バルクデバイスでそれぞれのデバイス用途で必要となるものとは異なる。
図８のゲート電極２０３，３０３は、ＬＯＰ用のＳＯＩデバイスとして必要とされる閾値電圧を有する。ＳＯＩ基板を用いている場合もバルクデバイスの場合と同様の効果により、ＴａＧｅx （０＜ｘ＜３）のＣ−ＭＯＳの製造工程が大幅に簡略化できる。
図９は、第２の実施形態の変形例の概略構成を示す断面図である。本変形例は、図８に示したゲート電極形状をショットキーＭＯＳトランジスタに適用したものである。ショットキーＭＯＳトランジスタとは、ソース・ドレイン拡散層部を金属層に置き換えた構造である。即ち、図８のｎ型高濃度不純物領域２０４が金属層２１５に、ｐ型高濃度不純物領域３０４が金属層３１５に置き換わっている。
この場合の金属層としては、ｎ型ＭＯＳトランジスタでは電子に対してショットキー障壁高さが低いＥｒを代表とする希土類金属及びその珪化物層を用いてもよい。また、ｐ型ＭＯＳトランジスタに関しては、Ｐｔ珪化物などの貴金属珪化物が正孔に対してのショットキー障壁が低く、有効である。また、珪化物化反応時の雪かき現象を利用し金属／Ｓｉ界面にＰやＡｓ，Ｂを高濃度に偏析させた偏析ショットキー構造を用いて、実効的にショットキー障壁を小さくしてもよい。各世代で必要とされるソース・ドレイン及びコンタクト構造を用いればよい。
ゲート電極構造に関しては、第１の実施形態と同じであり、それによる効果も同様である。本実施形態のゲート電極構造を逸脱しない限り、トランジスタの他要素に関してはデバイスの使用目的及び技術世代に応じて、最適な構造を用いればよい。
図９の変形例では、ソース・ドレインと基板との接合リーク電流の抑制のために、ＳＯＩ構造を用いている。デバイス形状に関しても、ＳＯＩに代表される完全空乏型トランジスタや、ＦｉＮ−ＦＥＴに代表される３次元デバイスに用いても、無論有効である。
図１０は、第２の実施形態の別の変形例の概略構成を示す断面図である。本変形例は、ＳＯＩ基板の代わりにＧＯＩ（Germanium-On-Insulator）基板を用いたものであり、ＧＯＩ基板に第１の実施形態の電極構造を適用したものである。
即ち、ｐ型Ｓｉ基板１０上にＳｉ酸化膜（埋め込み絶縁膜）１２が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶Ｇｅ層１１３が形成され、ＧＯＩ構造を成している。活性領域となる単結晶Ｇｅ層１１３は５〜１０ｎｍ程度が望ましい。このＧＯＩ基板に、前記図１と同様の（１０２）配向したＴａジャーマナイドをゲート電極２０３，３０３に用いたｎ型とｐ型のＭＯＳトランジスタが形成されて、Ｃ−ＭＯＳデバイス（ＳＯＩデバイス）を構成している。なお、素子分離絶縁膜１１１はＧｅＯＮである。
図１０の変形例の場合には、トランジスタ製造における熱処理がＧｅ活性化温度（５００℃程度）まで低減でき、ゲート電極を構成するＴａジャーマナイドとのプロセスの整合性も良い。このため、前記図８の構造よりもその製造工程は更に簡略化できる。
（第３の実施形態）
図１１は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が図１の実施形態と異なる点は、ゲート電極の構造にあり、それ以外の点は図１の構造と基本的に同様である。
図１の実施形態と同様に、ｐ型Ｓｉ基板１０の表面部に、ｐ型ウェル２０１とｎ型ウェル３０１が形成され、各々のウェル２０１，ウェル３０１の上部にゲート絶縁膜２０２，３０２がそれぞれ形成されている。
ゲート絶縁膜２０２の上にはゲート電極２２３が形成され、ゲート絶縁膜３０２の上にはゲート電極３２３が形成されている。ゲート電極２２３，３２３は２層構造から成っており、ゲート絶縁膜２０２，３０２と接する下層２２３ａ，３２３ａは、ＴａジャーマノシリサイドＴａ（ＳｉＧｅ）、又はＴａジャーマナイドであり、その中に含有されるＧｅ比率はＳｉに対して８０％以上である。また、上層２２３ｂ，３２３ｂはＴａシリサイド、又はＳｉに対するＧｅ組成が５０％以下のＴａジャーマノシリサイド層である。
本実施形態では、ｎ型とｐ型のＭＯＳトランジスタ共にゲート絶縁膜界面のゲート電極２２３ａ，３２３ａは、ＴａジャーマノシリサイドＴａ（ＳｉＧｅ）（Ｇｅ＞８０％）、又はＴａジャーマナイドであり、それらは（１０２）配向したＴａＧｅ2 である。デバイスに与える効果は第１の実施形態と同様の効果であり、ＬＳＴＰ用トランジスタとして最適なデバイス構造である。また、Ｔａ（ＳｉＧｅ）2 において、Ｇｅ組成が５０％前後で６００℃以上の熱工程が加わり配向性がなければ、Ｇｅ組成によりＴａＳｉ2 （４．２ｅＶ）からＴａＧｅ2 （５．０ｅＶ）のΦeff が変調可能となる。第１の実施形態で説明したの効果と合わせることで、更にΦeff の変調幅は大きくなり、適用できるデバイス及びその閾値電圧の範囲が大きく広がる。
図１２は、第３の実施形態の変形例の概略構成を示す断面図であり、ＳＯＩデバイスに本実施形態のゲート電極構造を適用したものである。その効果は、第３の実施形態と同様である。この構造は、ＬＯＰ用のトランジスタとして適切なデバイス構造である。
（第４の実施形態）
図１３は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が図１の実施形態と異なる点は、ゲート電極の材料にあり、それ以外の点は図１の構造と基本的に同様である。
ｐ型ウェル２０１上に形成されたゲート電極２３３はＴａシリサイドである。一方、ｎ型ウェル３０１上に形成されたゲート電極３８３は、６００℃以上の熱工程を経て形成された配向性を持たないＴａジャーマナイドである。
本実施形態では、ｎ型とｐ型の各ＭＯＳトランジスタで異なるゲート電極（Ｔａシリサイド及びＴａジャーマナイド）を有している。本実施形態では、Ｔａシリサイド及びＴａジャーマナイドのΦeff はそれぞれ、４．２ｅＶ及び５．１ｅＶであり、第１の実施形態で述べたように、これはＨＰ用のデバイスに必要となるΦeff である。
本実施形態の構成をとることで、第１の実施形態と同様に、トランジスタの高性能化及び高信頼性化の効果を有し、ＬＳＩの高性能化及び高信頼性化が達成できる。また、第１の実施形態と同様に、不純物をゲート電極／ゲート絶縁膜界面に導入することで、図２の矢印の範囲でΦeff を変調することができ、ＬＯＰ用のデバイスに必要なΦeff も実現できる。
図１４は、本実施形態の変形例の概略構成を示す断面図である。図１３の構造と同様に、ゲート電極としてＴａジャーマナイド又はＴａシリサイドを有し、かつ少なくとも一方の導電型のゲート電極中に窒素が１％以上含有されている。例えば、ｐウェル２０１上のゲート電極２４３はＴａＳｉx Ｎy 、ｎウェル３０１上のゲート電極３１３はＴａＧｅx Ｎy となっている（０＜ｙ＜０．５）。また、基板としてはＳＯＩ基板を用いている。本変形例では、Ｎ添加することによる電極の結晶粒の微結晶粒化により、結晶表面の影響による単位面積当たりのΦeff ばらつきが小さくなり、トランジスタの閾値制御がより容易になる。また、Ｎ添加によりゲート電極の耐熱性が向上し、現行の多結晶Ｓｉ電極と同じ製造工程で形成可能となり、製造コスト及び開発コストの削減に繋がる。
図１５は、第４の実施形態の別の変形例の概略構成を示す断面図であり、第４の実施形態の電極構造をＳＯＩデバイスに適用し、かつＢを添加したものである。即ち、ゲート電極としてのＴａシリサイド及びＴａジャーマナイド中及びゲート絶縁膜との界面にボロン（Ｂ）が添加されている。例えば、ｐウェル２０１上のゲート電極２５３はＢ添加のＴａシリサイドであり、ｎウェル３０１上のゲート電極３６３はＢ添加のＴａジャーマナイドとなっている。これにより、それぞれのΦeff はＴａＧｅx ：４．８ｅＶ、ＴａＳｉ：４．４ｅＶとなり、高速動作（ＨＰ）用トランジスタとして閾値電圧が得られる。
また、図１６は、図１５のゲート電極をｐ型とｎ型で入れ替えたものである。即ち、ｐウェル２０１上のゲート電極２６３はＢ添加のＴａジャーマナイドであり、ｎウェル３０１上のゲート電極３５３はＢ添加のＴａシリサイドとなっている。このように、ゲート電極の材料を導電型で入れ替えるだけで、ＬＳＴＰ用のトランジスタも形成できる。ＳＯＩ構造の場合にもＮ添加による効果は同様であり、上記変形例の組み合わせも、無論有効である。
（第５の実施形態）
図１７は、本発明の第５の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が図１の実施形態と異なる点は、ゲート電極の構造にあり、それ以外の点は図１の構造と基本的に同様である。
ｐウェル２０１上に形成されたゲート電極２３３はＴａシリサイドである。一方、ｎウェル３０１上に形成されたゲート電極３７３は、２層構造から成っている。ゲート電極３７３のゲート絶縁膜３０２と接する下層３７３ａは、ＴａジャーマノシリサイドＴａ（ＳｉＧｅ）、又はＴａジャーマナイドであり、その中に含有されるＧｅ比率はＳｉに対して８０％以上である。また、上層３７３ｂは、Ｔａシリサイド、又はＳｉに対するＧｅ組成が５０％以下のＴａジャーマノシリサイド層である。
本実施形態では、ゲート電極のゲート絶縁膜界面に接している部分の物質は、ｐ型ＭＯＳトランジスタでＴａジャーマナイド又はＴａジャーマノシリサイド（Ｇｅ＞８０％）であり、ｎ型ＭＯＳトランジスタではＴａシリサイドであり、前記図１３に示した第４の実施形態と実質的に同様である。従って、図１３の構造のトランジスタと同様の閾値電圧が必要とされるデバイスに適用可能であり、その効果も第４の実施形態と同様である。詳細は、後述する製造方法の説明で述べるが、本実施形態は、図１３の実施形態に比べて製造方法が簡単にできることから、開発コストの更なる削減に繋がり、より好ましい構造である。
図１８及び図１９は、図１７の実施形態の変形例の概略構成を示す断面図である。図１８は、図１７の実施形態をＳＯＩ基板に適用したものである。図１８の構造では、高速動作（ＨＰ）用トランジスタとして閾値電圧が得られる。図１９は、図１８のゲート電極を導電型で入れ替えたものである。即ち、ｐウェル２０１上に形成されたゲート電極２７３は、Ｔａジャーマノシリサイド（Ｇｅ≧８０％）又はＴａジャーマナイドからなる下層２７３ａと、Ｔａシリサイド又はＴａジャーマノシリサイド（Ｇｅ≦５０％）からなる上層２７３ｂの２層構造から成っている。ｎウェル３０１上に形成されたゲート電極３３３は、Ｔａシリサイドである。
このように、ＳＯＩデバイスを用いてＬＳＴＰ用のトランジスタを形成する場合には、通常のｐ型ＭＩＳトランジスタのゲート電極に用いる仕事関数値を必要とするため、ゲート電極を導電型で入れ替えるだけで、ＬＳＴＰ用のトランジスタが形成できる。また、本実施形態の場合も、第１の実施形態と同様の高速化及び高信頼性の効果が得られる。
（第６の実施形態）
図２０は、本発明の第６の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が図１の実施形態と異なる点は、ゲート電極の材料にあり、それ以外の点は図１の構造と基本的に同様である。
ｐ型ウェル２０１上に形成されたゲート電極２８３はＡｌである。一方、ｎ型ウェル３０１上に形成されたゲート電極３８３は、６００℃以上の熱工程を経て形成されたＴａジャーマナイドである。
本実施形態では、ゲート電極２８３に用いたＡｌの実効仕事関数Φeff は４．３〜４．１ｅＶである。よって、本デバイスのゲート電極２８３のΦeff は、ＨＰ用のトランジスタの電極として好ましい値である。Ａｌの比抵抗は２．６５μΩｃｍと、Ｔａシリサイド（＞１０μΩｃｍ）よりも十分に低いため、第１の実施形態よりも更に高速動作するＣ−ＭＯＳデバイスの作製が可能となる。また、Ａｌ電極は、多結晶Ｓｉの上部にＡｌを積層しＴａＧｅx 形成と同じ温度での熱処理を行うことで、Ｓｉと置き換わる効果を用いて形成できる。
また、ｐ型ＭＯＳトランジスタのゲート電極３８３をＴａジャーマナイドを用いて形成することで、両導電型を同時に形成することができる。このため、製造プロセスが簡略化でき、形成時の熱処理温度も現行の多結晶Ｓｉ電極（１０００℃程度）に比べ比較的低温（６００℃程度）であるため、第１の実施形態と同様に信頼性の高いデバイスが形成できる。Ａｌに代えてＴａＢを用いてもよい。ＴａＢのΦeff は４．３〜４．４ｅＶでありＡｌに比べてＳｉ禁制帯中央付近よりのΦeff を有する（図２）。それゆえ、バルクデバイスのＬＳＴＰに相当するｎ型ＭＩＳトランジスタに適用でき、ＳＯＩデバイスの場合には、ＨＰのｎ型ＭＯＳトランジスタ及びＬＳＴＰのｐ型トランジスタに適用できる。また、ＴａＢの融点は３０００℃程度であり、ソース・ドレインの活性化熱処理に十分に耐え得るので、従来のゲート先作りの製造プロセスが適用できる。
図２１及び図２２は、図２０の実施形態の変形例の概略構成を示す断面図である。図２１は、図２０のｎ型ＭＯＳトランジスタのゲート電極２８３をＡｌ層２９３ａとＳｉ層２９３ｂの積層構造にしたＣ−ＭＯＳデバイスである。Ａｌ電極形成時にＳｉを除去する工程を省くと本実施形態の構造になる。デバイスの特性及びその効果は、図２０の構造と同じである。
また、図２２はＳＯＩ基板を用いており、ｐ型ＭＯＳトランジスタに対しては、図２１のｎ型ＭＯＳトランジスタのゲート電極と同じ構成のゲート電極３９３を用い、ｎ型ＭＯＳトランジスタに対しては、図１９のｎ型ＭＯＳトランジスタのゲート電極と同じ構成のゲート電極２７３を用いている。
即ち、ｎ型ＭＯＳトランジスタのゲート電極２７３は、ゲート絶縁膜２０２と接する下層２７３ａがＴａジャーマノシリサイドＴａ（ＳｉＧｅ）、又はＴａジャーマナイドであり、その中に含有されるＧｅ比率はＳｉに対して８０％以上である。さらに、上層２７３ｂはＴａシリサイド、又はＳｉに対するＧｅ組成が５０％以下のＴａジャーマノシリサイド層である。一方、ｐ型ＭＯＳトランジスタのゲート電極３９３は、ゲート絶縁膜３０２と接する下層２９３ａがＡｌであり、上層３９３ｂがＧｅ又はＳｉＧｅとなっている。図２１のＳｉと同様に、上部に形成したＧｅ又はＳｉＧｅ層のエッチングを省いて形成したものである。
なお、Ａｌ形成に際しては、ゲート電極として多結晶Ｓｉの代わりに多結晶Ｇｅ又はＳｉＧｅを用い、その上にＡｌを形成し、Ａｌと多結晶Ｇｅ又はＳｉＧｅとの置き換えを行っている。また、ｐ型ＭＯＳトランジスタに対しては、図２１と同じようにＴａＧｅx 単層構造を用いても、無論有効であるしその場合の効果も同じである。
本変形例では、デバイス製造時に両導電型のトランジスタ共にそのゲート電極形成前のダミーゲート電極はＧｅ又はＳｉＧｅで形成できＡｌとＧｅの置換はよりスムーズに起こるので、図２０の第６の実施形態のデバイス特性を維持したまま製造プロセスが容易になる。
（第７の実施形態）
図２３は、前記図８で示した半導体装置の製造方法を示す工程断面図である。
まず、図２３（ａ）に示すように、ｐ型Ｓｉ基板１０，Ｓｉ酸化膜（埋め込み絶縁膜）１２，及び単結晶Ｓｉ層１３からなるＳＯＩ基板を、張り合わせ法により作製する。次いで、単結晶Ｓｉ層１３に素子分離絶縁膜１１を形成した後、イオン注入によりｐ型不純物領域（ｐ型ウェル）２０１、ｎ型不純物領域（ｎ型ウェル）３０１を形成する。素子分離は局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。続いて、各々のウェル２０１，３０１の表面にＳｉ熱酸化膜４０２を形成する。その後、ＣＶＤ法により、基板全面上に多結晶Ｇｅ膜４０１を堆積する。
次に、図２３（ｂ）に示すように、リソグラフィによるパターニングを行い、異方性エッチングによりゲート部を加工する。即ち、ウェル２０１，３０１のそれぞれに対し、多結晶Ｇｅ膜４０１及び酸化膜４０２をゲート電極パターンに加工する。これにより、ｐ型ウェル２０１上の酸化膜４０２がゲート絶縁膜２０２となり、ｎ型ウェル３０１上の酸化膜４０２がゲート絶縁膜３０２となる。
次に、図２３（ｃ）に示すように、砒素（Ａｓ）とボロン（Ｂ）のイオン注入によりｎ型及びｐ型ＭＯＳトランジスタのソース・ドレイン領域２０４，３０４をそれぞれ形成する。活性化の熱処理時には、Ｗのｃａｐを行いゲートのＧｅを保護する。ソース・ドレイン拡散層形成には、より低温で形成できデバイス特性としても短チャネル効果の抑制が可能である選択エピタキシャル成長法を用い、その際同時に不純物を導入してもよい。
次いで、ゲート電極とソース・ドレイン領域の絶縁のための側壁絶縁膜２０６，３０６を形成した後、ソース・ドレイン層のコンタクト金属のＮｉシリサイド層２０５，３０５をそれぞれ形成する。次いで、ゲート電極高さよりも厚いＳｉ酸化膜４０３をＣＶＤ法により堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いることで、ゲート電極の上端部が表面に露出した構造にする。その後、Ｇｅ層４０１を全てジャーマナイド化するために必要な膜厚のＴａ膜４０５及びその上部に酸化防止の保護膜であるＷ膜４０７をスパッタ成膜する。Ｔａ膜４０５の膜厚はＧｅ電極の高さに対しその半分程度であることが望ましい。
次に、５００℃以下の熱処理を行った後、図２３（ｄ）に示すように、未反応のＴａ膜４０５及びＷ膜４０７を除去することで、（１０２）配向したＴａＧｅ2 をゲート電極２０３，３０３に有する構造を形成することができる。
本実施形態においては、ゲート電極を形成する際の熱処理温度が低く、かつＴａの酸化物であるＴａ2 Ｏ5 の生成エネルギーの絶対値は、Ｓｉ酸化膜又はＨｆ，Ｌａ，又はＺｒを含む高誘電率膜に比較し小さいので、ゲート絶縁膜の侵食は起きず、信頼性の高いデバイスが形成可能である。ＴａのＳｉＯ2 中への拡散係数は、現状のゲート電極中に存在する金属元素であるＮｉのそれに比較し、２桁程度小さい値であることから、チャネル中への原子拡散も電気特性に影響のない程度まで抑えることが可能である。
また、本実施形態ではＳＯＩ構造の作製に関して、張り合わせ法を用いているが、ＳＩＭＯＸ（Separation by Implanted Oxygen）や Epitaxial Layer Transfer などの方法によりＳＯＩ構造を作製してもよい。以下の実施形態においても張り合わせ法を用いてＳＯＩ構造を作製するが、特に断わらない限り、その他のＳＯＩ作製方法を用いることは無論有効である。
（第８の実施形態）
図２４は、前記図１２で示した半導体装置の製造方法を示す工程断面図である。
前記図２３（ａ）と同様の方法を用いてＳＯＩ基板上に、ｐ型ウェル２０１、ｎ型ウェル３０１、素子分離及びゲート絶縁膜に用いるＳｉ酸化膜１１，１２を形成する。その後、ＣＶＤ法により、基板全面上に多結晶ＳｉＧｅ膜４１１を堆積する。ＳｉＧｅ膜４１１のＧｅ組成は６０％以下が好ましい。
次に、図２４（ｂ）に示すように、リソグラフィによるパターニングを行い、異方性エッチングによりゲート部を加工する。即ち、ウェル２０１，３０１のそれぞれに対し、多結晶ＳｉＧｅ膜４１１及び酸化膜４０２をゲート電極パターンに加工する。
次に、図２４（ｃ）に示すように、砒素とボロンのイオン注入によりｎ型及びｐ型ＭＯＳトランジスタのソース・ドレイン領域２０４，３０４をそれぞれ形成する。活性化の熱処理時には、Ｗのｃａｐを行いゲートのＳｉＧｅを保護する。多結晶ＳｉＧｅ層４１１のＧｅ組成が十分に高い場合、又はソース・ドレインをＳｉＧｅで形成する場合には、Ｇｅの融点はＳｉのそれに比較して低いので、不純物活性化熱処理はＳｉの場合に比べて低温で良いため、Ｗ保護膜を形成する必要はない。次いで、前記図２３（ｃ）と同じ方法で、側壁絶縁膜２０６，３０６及びＮｉシリサイド層２０５，３０５を形成した後、Ｓｉ酸化膜４０３を堆積し、ゲート電極の上端部を露出させ、更にＴａ膜４０５及びＷ膜４０７をスパッタ成膜する。
次に、５００℃以下の熱処理を行った後、図２４（ｄ）に示すように、未反応のＴａ膜４０５及びＷ膜４０７を除去する。この熱処理の際、ＴａＳｉx の方がＴａＧｅx に比べ安定であることから、Ｔａは反応初期にＳｉＧｅ中のＳｉと優先的に反応し、未反応のＧｅは反応の界面に吐き出される。これにより、ゲート絶縁膜界面でのＧｅ組成は、ＳｉＧｅ成膜時のＧｅ組成よりも大きくなり、ゲート絶縁膜との界面付近では、ＴａＳｉＧｅ（Ｇｅ＞８０％）又はＴａジャーマナイドが形成される。従って、ゲート電極は、上部のＧｅを殆ど含まないＴａシリサイド層又はＴａ（ＳｉＧｅ）(Ｇｅ＜５０％)と、下部のＳｉに対するＧｅ組成が８０％以上のＴａ(ＳｉＧｅ）x 、又はＴａＧｅx 層の２層構造となり、前記図１２に示した実施形態のデバイス構造を形成できる。
（第９の実施形態）
図２５は、前記図１２で示した半導体装置の別の製造方法を示す工程断面図である。
前記図２３（ａ）と同様の方法を用いて、ＳＯＩ基板上に、ｐ型ウェル２０１、ｎ型ウェル３０１、素子分離及びゲート絶縁膜に用いるＳｉ酸化膜１１，１２を形成する。その後、ＣＶＤ法により、基板全面上に多結晶Ｓｉ膜４２１を堆積する。
次に、図２５（ｂ）に示すように、リソグラフィによるパターニングを行い、異方性エッチングによりゲート部を加工する。即ち、ウェル２０１，３０１のそれぞれに対し、多結晶Ｓｉ膜４２１及び酸化膜４０２をゲート電極パターンに加工する。続いて、砒素とボロンのイオン注入によりｎ型及びｐ型ＭＯＳトランジスタのソース・ドレイン領域２０４，３０４を形成する。その後、前記図２３（ｃ）と同じ方法で、側壁絶縁膜２０６，３０６及びＮｉシリサイド層２０５，３０５を形成した後、Ｓｉ酸化膜４０３を堆積し、ゲート電極の上端部を露出させる。
そして、この状態で、Ｇｅをイオン注入し、ゲート電極の上部に３０％以上のＧｅを導入する。これにより、ゲート部の多結晶Ｓｉの上部は多結晶ＳｉＧｅとなる。
次に、図２５（ｃ）に示すように、基板上の全面にＴａ膜４０５及びＷ膜４０７をスパッタ成膜する。
次に、５００℃以下の熱処理を行った後、図２５（ｄ）に示すように、未反応のＴａ膜４０５及びＷ膜４０７を除去する。この際、前記図２４（ｄ）と同様に、Ｇｅは反応界面に吐き出されながら反応が進行するので、ゲート絶縁膜界面でのＧｅ組成は、ＳｉＧｅ成膜時のＧｅ組成よりも大きくなり８０％以上となり、ゲート絶縁膜との界面付近では、Ｔａ（ＳｉＧｅ）x （Ｇｅ＞８０％）又はＴａＧｅx が形成される。従って、ゲート電極は、上部のＧｅを殆ど含まないＴａシリサイド層と、下部のＳｉに対するＧｅ組成が５０％以上のＴａ（ＳｉＧｅ）x 、又はＴａＧｅx 層の２層構造となる。
この方法を用いれば、ソース・ドレインがＳｉである場合も活性化時のゲート電極時のＷ保護膜は不必要であり、製造工程がより簡略化されることになる。
（第１０の実施形態）
図２６は、前記図１２で示した半導体装置の更に別の製造方法を示す工程断面図である。
まず、図２６（ａ）に示すように、前記図２３（ａ）と同様の方法を用いて、ＳＯＩ基板上に、ｐ型ウェル２０１、ｎ型ウェル３０１、素子分離及びゲート絶縁膜に用いるＳｉ酸化膜１１，１２を形成する。その上部にＧｅ酸化膜４２２を形成する。Ｇｅ酸化膜４２２中には窒素を導入してもよい。その後、ＣＶＤ法により、基板全面上に多結晶Ｓｉ膜４２１を堆積する。
次に、図２６（ｂ）に示すように、リソグラフィによるパターニングを行い、異方性エッチングによりゲート部を加工する。即ち、ウェル２０１，３０１のそれぞれに対し、多結晶Ｓｉ膜４２１，Ｇｅ酸化膜４２２及び酸化膜４０２をゲート電極パターンに加工する。
次に、図２６（ｃ）に示すように、砒素とボロンのイオン注入によりｎ型及びｐ型ＭＯＳトランジスタのソース・ドレイン領域２０４，３０４をそれぞれ形成する。その後、前記図２３（ｃ）と同じ方法で、側壁絶縁膜２０６，３０６及びＮｉシリサイド層２０５，３０５を形成した後、Ｓｉ酸化膜４０３を堆積し、ゲート電極の上端部を露出させる。続いて、基板上の全面にＴａ膜４０５及びＷ膜４０７をスパッタ成膜する。
次に、５００℃以下の熱処理を行った後、図２６（ｄ）に示すように、未反応のＴａ膜４０５及びＷ膜４０７を除去する。この際、ゲート上部のＳｉはＴａシリサイドに変化し、ゲート絶縁膜側の界面のＧｅ酸化物層は、Ｔａジャーマナイドに比較し不安定であるため、ＴａＧｅx を形成する。その際に、Ｇｅ酸化物を構成していた酸素は下層のゲート絶縁膜層に取り込まれ、ゲート電極／ゲート絶縁膜界面（上界面）及びゲート絶縁膜／Ｓｉチャネル界面（下界面）でＳｉ酸化物を形成する。その結果、ゲート電極はその上部がＴａシリサイド、その下部がＴａジャーマナイドから成る２層構造をとり、前記図１２で示した構造を有する半導体装置を実現することができる。
（第１１の実施形態）
図２７は、前記図１３で示した半導体装置の製造方法を示す工程断面図である。但し、本製造工程は、図１３とは異なる基板がＳＯＩ構造となっている。
まず、図２７（ａ）に示すように、前記図２３（ａ）と同様の方法を用いて、ＳＯＩ基板上に、ｐ型ウェル２０１、ｎ型ウェル３０１、素子分離及びゲート絶縁膜に用いるＳｉ酸化膜１１，１２を形成する。その後、ＣＶＤとリソグラフィによるパターニングを組み合わせることにより、ｐ型ウェル２０１上にはＳｉ層４３１を形成し、ｎ型ウェル３０１にはＧｅ層４３２を形成する。
次いで、図２７（ｂ）に示すように、リソグラフィによるパターニングを行い、異方性エッチングによりゲート部を加工する。即ち、ｐ型ウェル２０１に対し、Ｓｉ層４３１及び酸化膜４０２をゲート電極パターンに加工し、ｎ型ウェル３０１に対し、Ｇｅ層４３２及び酸化膜４０２をゲート電極パターンに加工する。
次に、図２７（ｃ）に示すように、砒素とボロンのイオン注入によりｎ型及びｐ型ＭＯＳトランジスタのソース・ドレイン領域２０４，３０４をそれぞれ形成する。この際、ｐ型ＭＯＳトランジスタ領域のＧｅ上部をＷにより保護する。その後、前記図２３（ｃ）と同じ方法で、側壁絶縁膜２０６，３０６及びＮｉシリサイド層２０５，３０５を形成した後、Ｓｉ酸化膜４０３を堆積し、ゲート電極の上端部を露出させる。続いて、基板上の全面にＴａ膜４０５及びＷ膜４０７をスパッタ成膜する。
次に、５００℃以下の熱処理を行った後、図２７（ｄ）に示すように、未反応のＴａ膜４０５及びＷ膜４０７を除去する。この工程によりｎ型ＭＯＳトランジスタ領域ではＴａシリサイドのゲート電極２３３が形成され、ｐ型ＭＯＳトランジスタではＴａジャーマナイドのゲート電極３８３が形成され、前記図１３の構造を実現できる。
（第１２の実施形態）
図２８は、前記図１８で示した半導体装置の製造方法を示す工程断面図である。
図２８（ａ）〜（ｃ）に示す工程は、前記図２７（ａ）〜（ｃ）に示す工程と実質的に同様であるが、Ｇｅ層４３２の代わりに多結晶ＳｉＧｅ層４３３を形成している。
図２８（ｃ）に示す構造の状態で、５００℃以下の熱処理を行った後、図２８（ｄ）に示すように、未反応のＴａ膜４０５及びＷ膜４０７を除去する。この工程によりｎ型ＭＯＳトランジスタ領域ではＴａシリサイドのゲート電極２３３が形成され、ｐ型ＭＯＳトランジスタではＴａジャーマナイドの２層構造のゲート電極３７３（３７３ａ，３７３ｂ）が形成され、前記図１８の構造を実現できる。
図２９は、前記図１８で示した半導体装置の別の製造方法を示す工程断面図である。
この例では、図２９（ａ）に示すように、図２８（ａ）とは異なり、Ｓｉ層４３１を全面に形成する。そして、図２９（ｂ）に示すように、ｐ型ウェル２０１上のＳｉ層４３１をレジスト４４１でマスクした後、ｎ型ウェル３０１上のＳｉ層４３１にＧｅイオンを注入する。これ以降は、図２８（ｂ）（ｃ）の工程と同様の処理を施すことにより、前記図１８に示す構造が得られる。
図３０は、前記図１８で示した半導体装置の更に別の製造方法を示す工程断面図である。この例では、図３０（ａ）に示すように、ｎ型ウェル３０１上でＳｉ層４３１とＳｉ酸化膜４０２との間にＧｅ酸化膜４２２を形成する。これ以降は、図２８（ｂ）〜（ｄ）の工程と同様の処理を施すことにより、前記図１８に示す構造が得られる。
（第１３の実施形態）
図３１は、前記図２０で示した半導体装置の製造方法を示す工程断面図である。
前記図２３（ａ）と同様の方法を用いて、ＳＯＩ基板上に、ｐ型ウェル２０１、ｎ型ウェル３０１、素子分離及びゲート絶縁膜に用いるＳｉ酸化膜１１，１２を形成する。その後、ＣＶＤ法により、ｐ型ウェル２０１上にはＳｉ層４３１を形成し、ｎ型ウェル３０１にはＧｅ層４３２を形成する。
次に、図３１（ｂ）に示すように、リソグラフィによるパターニングを行い、異方性エッチングによりゲート部を加工する。ｐ型ウェル２０１上にはＳｉのゲート電極が形成され、ｎ型ウェル上にはＧｅのゲート電極が形成されることになる。
次に、図３１（ｃ）に示すように、砒素とボロンのイオン注入によりｎ型及びｐ型ＭＯＳトランジスタのソース・ドレイン領域２０４，３０４をそれぞれ形成する。その後、前記図２３（ｃ）と同じ方法で、側壁絶縁膜２０６，３０６及びＮｉシリサイド層２０５，３０５を形成した後、Ｓｉ酸化膜４０３を堆積し、ゲート電極の上端部を露出させる。続いて、ｐ型ウェル領域２０１上にはＡｌ膜４４５をスパッタ成膜し、ｎ型ウェル領域３０１上にはＴａ膜４０５をスパッタ成膜する。それぞれの膜厚は、ゲート電極と反応又は置換するのに最適な膜厚を選べばよい。例えば、ゲート電極の高さが６０ｎｍの場合にＴａ及びＡｌとも３０〜５０ｎｍの膜厚をスパッタ成膜することで、目的とする構造が形成可能である。そして、これらの上部には酸化防止膜のＷ膜４０７を成膜する。Ａｌ膜４４５上には、後の熱処理時の反応促進のためにＴｉ又はＴｉＮをキャップ層として用いてもよい。
次に、図３１（ｄ）に示すように、６００℃の熱処理により、ｐ型ウェル領域２０１のＳｉゲート電極は、Ａｌと上下が入れ替わりゲート絶縁膜界面付近にはＡｌのゲート電極２８３が形成される。一方、ｎ型ウェル領域３０１のＧｅゲート電極３８３はＴａとの固相反応によりＴａジャーマナイドを形成する。その後、未反応の金属及び上部に形成したＳｉ層又は、キャップＴｉ層と反応し形成したＴｉシリサイド層を、化学エッチングにより除去することにより、前記図２０の実施形態の構造を実現できる。またその場合、エッチャントとしてＳｉ又はＴｉＳｉ2 を溶解することのできない酸性溶液を用いると未反応のＴａとＷのみ除去され、図２１の実施形態の構造が形成できる。
（第１４の実施形態）
図３２は、本発明の第１４の実施形態に係わる半導体装置の概略構成を示す斜視図である。
ｐ型Ｓｉ基板１０上にはＳｉ酸化膜（埋め込み絶縁膜）１２が形成され、その上にトランジスタのソース・ドレインを成すＦｉｎ構造が形成されている。本実施形態では、このＦｉｎ構造は、ＳｉとＳｉＮの積層構造からなっている。即ち、ｎ型ＭＯＳトランジスタ側では、ｐ型単結晶Ｓｉ層５０１とＳｉＮ層５０４の積層構造となっており、ｐ型ＭＯＳトランジスタ側では、ｎ型単結晶Ｓｉ層６０１とＳｉＮ層６０４の積層構造となっている。Ｆｉｎ構造は、ＳｉＮ以外の絶縁膜を用いても良いし、絶縁膜を用いることなくＳｉ単層であっても良い。
Ｆｉｎ構造と交差するように、ゲート電極５０３，６０３が形成されており、その接触界面にはゲート絶縁膜５０２，６０２としてシリコン酸化膜が形成されている。この構造は、Ｆｉｎ部の両方の側面部分にチャネル部を有するＭＯＳトランジスタが形成されている、いわゆるダブルゲートＭＯＳトランジスタである。Ｆｉｎ構造部にＳｉ単層を用いた場合にはＦｉｎの上部もチャネル領域となり、トライゲートＭＯＳトランジスタとなる。
ゲート電極５０３，６０３は、ゲート絶縁膜５０２，６０２に対して垂直に（１０２）配向したＴａＧｅ2 であり、５００℃以下の熱処理により形成されている。ソース・ドレイン部に関しては、図には示さないが、チャネル領域を挟むようにｐ型のＦｉｎにはｎ型高濃度不純物領域のソース領域とドレイン領域が形成され、一方、ｎ型不純物のＦｉｎにはｐ型高濃度不純物領域のソース領域とドレイン領域が形成されている。また、本実施形態のような３次元構造のデバイス素子では、高さ方向へ不純物濃度を均一にすることがきわめて難しい。従って、第６の実施形態と同様にショットキー・ソース・ドレイン構造をとってもよい。
このような構造をとった場合も、第２の実施形態のＳＯＩ−ＭＯＳトランジスタと同様に完全空乏型デバイスとなり、その閾値調整をチャネル部の不純物濃度や高不純物濃度のポリＳｉゲート電極で制御することはできない。このため、ゲート電極の仕事関数での閾値制御は絶大な効果がある。本実施形態のＴａジャーマナイドの実効仕事関数は、Ｓｉ禁制帯中央付近であるので、ＨＰ及びＬＯＰ用トランジスタとして本構造のデバイスを用いることができる。
なお、本実施形態では、Ｆｉｎ構造のダブルゲートＭＯＳトランジスタを用いたが、平面型ダブルゲートＣ−ＭＯＳ、縦型ダブルゲートＣ−ＭＯＳ等、その他の３次元構造のデバイス素子を用いることもできる。
（第１５の実施形態）
図３３は、図３２で示した半導体装置の製造工程を示す斜視図である。
まず、図３３（ａ）に示すように、ＳＯＩ基板を作製し、通常のＦｉｎ構造の作製と同様に、Ｓｉ窒化膜、Ｓｉ酸化膜、Ｇｅ層の堆積、イオン注入、ＣＭＰ及びリソグラフィを組み合わせて用いることで、図３２の基本構造を形成する。なお、図中の５１１，６１１はゲート電極を形成するためのＧｅ層である。
次に、図３３（ｂ）に示すように、基板上の全面にＳｉ酸化膜７０３を堆積した後、ＣＭＰを行うことで、ゲート電極上部のＧｅのみ露出した構造を作製する。
次に、図３３（ｃ）に示すように、ゲート電極を全てジャーマナイド化するのに十分の量のＴａ膜７０５をスパッタ成膜する。
次に、熱処理を行うことでゲート電極部のみを全てジャーマナイド化し、Ｔａジャーマナイドからなるゲート電極５０３，６０３を形成する。その後、未反応のＴａ膜７０５をエッチング除去することにより、前記図３２に示す構造が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、チャネル領域にはＳｉを用いているが、Ｓｉよりも移動度の大きい歪Ｓｉを用いても構わない。さらに、ＳｉＧｅや歪みＳｉＧｅを用いることも可能である。また、実施形態中でも述べたが、本発明のゲート電極材料は特にｐ型ＭＯＳトランジスタに有効であることから、必ずしもＣ−ＭＯＳに限らずｐ型ＭＯＳトランジスタを有する半導体装置に適用することができる。さらに、ゲート絶縁膜として酸化膜以外の材料を用いることができ、従って本発明は、ＭＯＳトランジスタに限らずＭＩＳトランジスタに適用することが可能である。
また、実施形態ではＴａとＧｅを含む材料をゲート電極材料に用いることをメインに説明したが、Ｔａの代わりに、バナジウム（Ｖ）又はニオブ（Ｎｂ）を用いても同様の効果が期待できる。さらに、各実施形態の構造に対する製造工程は図２３〜図３１、図３３に何ら限定されるものではなく、仕様に応じて適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる半導体装置の概略構成を示す断面図。 ３０ｎｍ技術世代で必要となるゲート電極の仕事関数と、Ｔａ系化合物及び実験的に求めたＡｌの仕事関数値との関係を示す模式図。 ＭＩＳキャパシタから求めたフラットバンド電圧の酸化膜厚依存性を示す特性図。 各熱処理温度でのＴａジャーマナイドのＸ線回折スペクトルを示す図。 ＴａジャーマナイドとＮｉジャーマナイドの６００℃におけるゲートリーク電流を比較して示す特性図。 第１の実施形態の変形例の概略構成を示す断面図。 第１の実施形態の変形例の概略構成を示す断面図。 第２の実施形態に係わる半導体装置の概略構成を示す断面図。 第２の実施形態の変形例の概略構成を示す断面図。 第２の実施形態の変形例の概略構成を示す断面図。 第３の実施形態に係わる半導体装置の概略構成を示す断面図。 第３の実施形態の変形例の概略構成を示す断面図。 第４の実施形態に係わる半導体装置の概略構成を示す断面図。 第４の実施形態の変形例の概略構成を示す断面図。 第４の実施形態の変形例の概略構成を示す断面図。 第４の実施形態の変形例の概略構成を示す断面図。 第５の実施形態に係わる半導体装置の概略構成を示す断面図。 第５の実施形態の変形例の概略構成を示す断面図。 第５の実施形態の変形例の概略構成を示す断面図。 第６の実施形態に係わる半導体装置の概略構成を示す断面図。 第６の実施形態の変形例の概略構成を示す断面図。 第６の実施形態の変形例の概略構成を示す断面図。 第７の実施形態に係わる半導体装置の製造工程を示す断面図。 第８の実施形態に係わる半導体装置の製造工程を示す断面図。 第９の実施形態に係わる半導体装置の製造工程を示す断面図。 第１０の実施形態に係わる半導体装置の製造工程を示す断面図。 第１１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１２の実施形態に係わる半導体装置の製造工程を示す断面図。 第１２の実施形態に係わる半導体装置の製造工程を示す断面図。 第１２の実施形態に係わる半導体装置の製造工程を示す断面図。 第１３の実施形態に係わる半導体装置の製造工程を示す断面図。 第１４の実施形態に係わる半導体装置の概略構成を示す斜視図。 第１５の実施形態に係わる半導体装置の製造工程を示す斜視図。
符号の説明
１０…ｐ型Ｓｉ基板
１１…Ｓｉ酸化膜（素子分離絶縁膜）
１２…Ｓｉ酸化膜（埋め込み絶縁膜）
１３…単結晶Ｓｉ層
１１０…ｐ型Ｇｅ基板
１１１…ＧｅＯＮ膜（素子分離絶縁膜）
１１３…単結晶Ｇｅ層
２００…ｐ型ＭＯＳトランジスタ
２０１，２１１…ｐ型不純物領域（ｐ型ウェル）
２０２，３０２，５０２，６０２…ゲート絶縁膜
２０３，３０３，５０３，６０３…ゲート電極（Ｔａジャーマナイド）
２０４…ｎ型高濃度不純物領域（ソース・ドレイン領域）
３０４…ｐ型高濃度不純物領域（ソース・ドレイン領域）
２０５，３０５…Ｎｉシリサイド層
２０６．３０６…側壁絶縁膜
２１３，３１３…ゲート電極（Ｎ添加のＴａジャーマナイド）
２１５，３１５…金属層（ソース・ドレイン部）
２２３ａ，３２３ａ…Ｔａ（ＳｉＧｅ）x ゲート電極（Ｇｅ＞８０％）
２２３ｂ，３２３ｂ…Ｔａ（ＳｉＧｅ）x ゲート電極（Ｇｅ＜５０％）
２３３，３３３…ゲート電極（Ｔａシリサイド）
２４３…ゲート電極（Ｎ添加のＴａシリサイド）
２５３，３５３…ゲート電極（Ｂ添加のＴａシリサイド）
２６３，３６３…ゲート電極（Ｂ添加のＴａジャーマナイド）
２７３，３７３…ゲート電極（２層構造）
２８３…ゲート電極（Ａｌ）
２９３，３９３…ゲート電極（Ｓｉ／Ａｌの２層構造）
３００…ｎ型ＭＯＳトランジスタ
３０１，３１１…ｎ型不純物領域（ｎ型ウェル）
３８３…ゲート電極（Ｔａジャーマナイド又はＴａジャーマノシリサイド）
４０１…多結晶Ｇｅ膜
４０２…Ｓｉ酸化膜
４０３，７０３…Ｓｉ酸化膜
４０５，７０５…Ｔａ膜
４０７…Ｗ膜
４１１…多結晶ＳｉＧｅ膜
４２１…多結晶Ｓｉ膜
４２２…Ｇｅ酸化膜
４３１…Ｓｉ層
４３２，５１１，６１１…Ｇｅ層
４３３…ＳｉＧｅ層
４４１…レジスト
４４５…Ａｌ膜
５０１…ｐ型単結晶Ｓｉ層
６０１…ｎ型単結晶Ｓｉ層
５０４，６０４…ＳｉＮ膜

Claims (17)

  1. 半導体基板上にｐ型ＭＩＳトランジスタが形成された半導体装置であって、
    前記ＭＩＳトランジスタのゲート電極は、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有していることを特徴とする半導体装置。
  2. 前記ゲート電極中にＮが添加され、Ｎの組成は５０％以下であることを特徴とする請求項１記載の半導体装置。
  3. 前記ゲート電極中にＢ，Ａｓ，Ｐ，Ｉｎ，Ｓｂ，Ｓ，Ａｌの何れかが添加され、その組成は１０％以下であることを特徴とする請求項１記載の半導体装置。
  4. 前記半導体基板はＳＯＩ基板であることを特徴とする請求項１〜３の何れかに記載の半導体装置。
  5. 前記ＭＩＳトランジスタのチャネル部にはＧｅが含有されていることを特徴とする請求項１〜４の何れかに記載の半導体装置。
  6. 前記ゲート電極は２層構造であり、上層側のＧｅ組成が下層側のＧｅ組成よりも低く、下層側のＧｅ組成はＳｉ組成に対して８０％以上であることを特徴とする請求項１〜５の何れかに記載の半導体装置。
  7. 同一の半導体基板上にｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタが形成された半導体装置であって、
    少なくとも前記ｐ型ＭＩＳトランジスタのゲート電極は、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有していることを特徴とする半導体装置。
  8. 前記ｐ型及びｎ型の各ＭＩＳトランジスタのゲート電極中にＮが添加され、Ｎの組成は５０％以下であることを特徴とする請求項７記載の半導体装置。
  9. 前記ｐ型及びｎ型の各ＭＩＳトランジスタのゲート電極中にＢ，Ａｓ，Ｐ，Ｉｎ，Ｓｂ，Ｓ，Ａｌの何れかが添加され、添加された元素の組成は１０％以下であることを特徴とする請求項７記載の半導体装置。
  10. 前記半導体基板はＳＯＩ基板であることを特徴とする請求項７〜９の何れかに記載の半導体装置。
  11. 前記ｐ型ＭＩＳトランジスタのゲート電極はＴａ，Ｖ，又はＮｂジャーマナイドであり、前記ｎ型ＭＩＳトランジスタのゲート電極は前記ｐ型ＭＩＳトランジスタのゲート電極を構成する金属元素のシリサイドであることを特徴とする請求項７〜１０の何れかに記載の半導体装置。
  12. 前記ｐ型ＭＩＳトランジスタのゲート電極はＴａ，Ｖ，又はＮｂジャーマナイドであり、前記ｎ型ＭＩＳトランジスタのゲート電極にはＡｌが含有されていることを特徴とする請求項７〜１０の何れかに記載の半導体装置。
  13. 前記ｐ型及びｎ型の各ＭＩＳトランジスタのゲート電極は、同じ組成に形成されていることを特徴とする請求項７〜１０の何れかに記載の半導体装置。
  14. 前記ｐ型及びｎ型の各ＭＩＳトランジスタのチャネル部には、Ｇｅが含有されていることを特徴とする請求項７〜１３の何れかに記載の半導体装置。
  15. 前記Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有しているゲート電極は、２層構造に形成されており、上層側のＧｅ組成が下層側のＧｅ組成よりも低く、下層側のＧｅ組成はＳｉに対して８０％以上であることを特徴とする請求項７〜１０何れかに記載の半導体装置。
  16. 前記半導体基板はＳｉ又はＧｅであることを特徴とする請求項１又は７記載の半導体装置。
  17. 前記ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタは相補型ＭＩＳデバイスを構成していることを特徴とする請求項７〜１６の何れかに記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008252014A (ja) * 2007-03-30 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2009060110A (ja) * 2007-08-31 2009-03-19 Interuniv Micro Electronica Centrum Vzw ゲルマナイド成長の改良方法およびそれにより得られたデバイス
JP2010073865A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置、及び半導体装置の製造方法
KR20160036070A (ko) * 2011-09-29 2016-04-01 인텔 코포레이션 반도체 응용을 위한 양전성 금속 포함 층

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067225A (ja) * 2005-08-31 2007-03-15 Toshiba Corp 半導体装置およびその製造方法
DE602006019940D1 (de) * 2006-03-06 2011-03-17 St Microelectronics Crolles 2 Herstellung eines flachen leitenden Kanals aus SiGe
JP2008117842A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置、およびその製造方法
US8274039B2 (en) 2008-11-13 2012-09-25 Zena Technologies, Inc. Vertical waveguides with various functionality on integrated circuits
US9515218B2 (en) 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9000353B2 (en) 2010-06-22 2015-04-07 President And Fellows Of Harvard College Light absorption and filtering properties of vertically oriented semiconductor nano wires
US8229255B2 (en) 2008-09-04 2012-07-24 Zena Technologies, Inc. Optical waveguides in image sensors
US9406709B2 (en) 2010-06-22 2016-08-02 President And Fellows Of Harvard College Methods for fabricating and using nanowires
US8748799B2 (en) 2010-12-14 2014-06-10 Zena Technologies, Inc. Full color single pixel including doublet or quadruplet si nanowires for image sensors
US9343490B2 (en) 2013-08-09 2016-05-17 Zena Technologies, Inc. Nanowire structured color filter arrays and fabrication method of the same
US8735797B2 (en) 2009-12-08 2014-05-27 Zena Technologies, Inc. Nanowire photo-detector grown on a back-side illuminated image sensor
US9299866B2 (en) 2010-12-30 2016-03-29 Zena Technologies, Inc. Nanowire array based solar energy harvesting device
US8299472B2 (en) 2009-12-08 2012-10-30 Young-June Yu Active pixel sensor with nanowire structured photodetectors
US8546742B2 (en) 2009-06-04 2013-10-01 Zena Technologies, Inc. Array of nanowires in a single cavity with anti-reflective coating on substrate
US9478685B2 (en) * 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US8866065B2 (en) 2010-12-13 2014-10-21 Zena Technologies, Inc. Nanowire arrays comprising fluorescent nanowires
KR100986048B1 (ko) 2008-09-30 2010-10-08 한국과학기술원 비휘발성 메모리 소자 및 그 제조방법
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US9171929B2 (en) * 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US9105497B2 (en) * 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
CN104407740B (zh) 2014-12-03 2017-12-08 京东方科技集团股份有限公司 一种触控面板及其制备方法、显示装置
US10056503B2 (en) 2016-10-25 2018-08-21 International Business Machines Corporation MIS capacitor for finned semiconductor structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030430B2 (en) * 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
JP4473710B2 (ja) * 2003-12-05 2010-06-02 株式会社東芝 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008252014A (ja) * 2007-03-30 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2009060110A (ja) * 2007-08-31 2009-03-19 Interuniv Micro Electronica Centrum Vzw ゲルマナイド成長の改良方法およびそれにより得られたデバイス
JP2010073865A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置、及び半導体装置の製造方法
KR20160036070A (ko) * 2011-09-29 2016-04-01 인텔 코포레이션 반도체 응용을 위한 양전성 금속 포함 층
KR101713920B1 (ko) * 2011-09-29 2017-03-09 인텔 코포레이션 반도체 응용을 위한 양전성 금속 포함 층

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