JP2007080995A - 半導体装置 - Google Patents

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Abstract

【課題】 ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御するこを可能にする。
【解決手段】 半導体基板２と、半導体基板上に設けられたゲート絶縁膜４と、ゲート絶縁膜上に設けられたゲート電極８と、ゲート電極の両側の半導体基板に設けられたソース・ドレイン領域１２、１４と、ゲート電極とゲート絶縁膜との界面に、ゲート電極およびゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層５と、を備えている。
【選択図】 図１

Description

本発明は半導体装置に関する。
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＯＳデバイスの高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化、及び素子そのものの動作が困難な状況にある。その１つに、多結晶シリコンゲート電極の空乏化による電気的絶縁膜の薄膜化阻害の問題が挙げられる。ＭＩＳデバイスの高性能化は比例縮小測に従い、ゲート絶縁膜の薄膜化により達成されてきたが、多結晶シリコンゲート電極の空乏化と、反転層容量の存在によって次第に困難になりつつある。ゲート酸化膜厚が１ｎｍを切る技術世代では、酸化膜容量に対して多結晶シリコンゲート電極の空乏化容量は３０％程度に達してしまう。多結晶シリコンゲート電極をメタルゲート電極で置き換えることによって、空乏化容量を低減することができる。また、ゲート電極の低抵抗化の観点からもメタルゲート電極が望まれている。
しかしながら、ＣＭＩＳデバイスでは導電型に応じて適正な閾値を得るため、仕事関数の異なるゲート電極が必要とされ、単純にメタルゲートを用いた場合には、２種類の金属材料を使用しなければならない。それに伴って、製造プロセスの煩雑化を招き高コスト化が避けられない状況にある。メタルゲートの製造プロセスの簡易化技術として、シリサイド中への不純物導入技術が提案されている（例えば、非特許文献１参照）。しかし、この不純物導入技術は、仕事関数制御範囲が狭く特にメタルゲート電極の導入が望まれる低閾値電圧の高性能なトランジスタ素子に必要な仕事関数は実現できていない。また、種々の方法によりゲート絶縁膜中に固定電荷を挿入し、動作閾値電圧を調整する方法が知られているがその場合、チャネルのキャリア移動度が劣化し、メタルゲート電極導入によるトランジスタ性能の向上が著しく阻害されてしまう。
J. Kedzierski et al., IEDM Tech. Dig. (2002) p.315
本発明は、上記事情を考慮してなされたものであって、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる半導体装置を提供することを目的とする。
本発明の第１の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、前記ゲート電極と前記ゲート絶縁膜との界面に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、を備えたことを特徴とする。
また、本発明の第２の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、 前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、前記ゲート電極と前記ゲート絶縁膜との界面の少なくとも前記ゲート電極側の１層目に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、を備えたことを特徴とする。
また、本発明の第３の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、前記ゲート電極と前記ゲート絶縁膜との界面の少なくともゲート絶縁膜側の２層目以降に酸素原子を介して前記ゲート電極を構成する元素と結合し、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、を備えたことを特徴とする。
また、本発明の第４の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、 前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、前記ゲート電極と前記ゲート絶縁膜との界面の少なくとも前記ゲート電極側の１層目に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する第１元素を含む第１の層と、前記ゲート電極と前記ゲート絶縁膜との界面の少なくともゲート絶縁膜側の２層目以降に酸素原子を介して前記ゲート電極を構成する元素と結合し、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する第２元素を含む第２の層と、を備えたことを特徴とする。
また、本発明の第５の態様による半導体装置は、基板上に形成された絶縁層上に設けられた凸状の半導体層と、前記半導体層と交差し前記半導体層を跨ぐように設けられたゲート電極と、前記ゲート電極の両側の前記半導体層に設けられたソース・ドレイン領域と、前記半導体層と前記ゲート電極との間の交差領域に設けられたゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜との界面に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、を備えたことを特徴とする。
本発明によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御するこができる。
以下、図面を参照して本発明の実施形態を説明する。
（第１実施形態）
本発明の第１実施形態による半導体装置を図１に示す。本実施形態による半導体装置はｎ型ＭＯＳトランジスタであって、ｐ型シリコン基板２上にシリコン熱酸化膜からなるゲート絶縁膜４が設けられている。このゲート絶縁膜４の膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜４上にはゲート電極８が設けられている。ゲート電極８はニッケル（Ｎｉ）とシリコン（Ｓｉ）の化合物であるＮｉシリサイドから成っている。そのゲート電極８とゲート絶縁膜４との界面のゲート電極側には、リン（Ｐ）が１原子層以下添加された１原子層５が存在している。この１原子層５のリンの面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。ゲート電極８の側部には絶縁体からなるゲート側壁１０が設けられている。
また、ゲート電極８の両側のｐ型シリコン基板２には、ｎ型高濃度不純物領域であるエクステンション層１２およびソース・ドレイン領域１４が形成されている。ソース・ドレイン領域１４上にはＮｉシリサイドからなるコンタクト電極１６が設けられている。
本実施形態による半導体装置のゲート電極８とゲート絶縁膜４との界面に挿入した１原子層５のリン（Ｐ）の結合状態を光電子分光法（以下、ＸＰＳ(X-ray Photoelectron Spectroscopy)ともいう）により分析、評価した結果を図２に示す。図２に示すスペクトルはリン（Ｐ）の結合状態を表すものである。分析に際しては、高輝度硬Ｘ線を励起Ｘ線源とすることで通常のＸＰＳ分析よりも大きな検出深度及び感度が得ることができる硬Ｘ線光電子分光法を用いた。リン（Ｐ）の１ｓスペクトルは複数の結合状態にあるリン（Ｐ）のスペクトルの重ね合わせから成っている。束縛エネルギーが一番小さいピークに対応するリン（Ｐ）元素は金属的な結合をしている状態であり、ゲート電極形成後の熱工程で電極内部に拡散することでＮｉシリサイド中に存在しているリン（Ｐ）によるものである。
一方、高エネルギー側の２つのピークは酸素と結合しているリン（Ｐ）の存在を示しており、界面に存在するリン（Ｐ）元素は非常に安定なＰ−Ｏ結合を形成して存在していることがわかる。しかしながら、リン（Ｐ）の状態はＸＰＳスペクトルのエネルギー値から、すべて結合手を介して酸素と結合している状態ではなく、各元素の有する一部の結合手のみで酸素と結合をしている。つまりこの結果から、界面に存在するＰはあくまで界面に対して、ゲート電極８側に存在しゲート絶縁膜４中の酸素原子と界面で結合を形成している。この場合のＰ−Ｏ結合は、それぞれの元素の電気陰性度が異なることから界面に大きな電気双極子を形成する。
一般に、物質表面及び界面の仕事関数は物質内部でのフェルミ準位のエネルギー位置のみならず界面及び表面の状態に強く影響し決定される。よって、上記のように電気陰性度の異なる元素を界面に添加した場合には界面の電気双極子が変調され、ゲート電極のＳｉＯ２との界面における仕事関数である実効仕事関数Φｅｆｆが添加前のそれから大きく変化する。
本実施形態のように、ＮｉＳｉをゲート電極に用いた場合のリン添加による界面電気双極子の変調の様子を図３に示す。リン（Ｐ）が界面に存在し酸素と結合することによりＰ−Ｏ−Ｓｉ結合を形成する。リン（Ｐ）が電極の構成元素であるシリコン（Ｓｉ）及びニッケル（Ｎｉ）に比較して電気陰性度の大きいことから、本実施形態の半導体装置における界面の電荷分布は、リン（Ｐ）を界面に挿入しない場合に比較して絶縁膜側への偏りが小さくなり、界面の電気双極子が変調される。（ここでは、ポーリングの電気陰性度としてWeb Elements, http://www.webelements.com/index.html に記載の値を用いる。）これにより、本実施形態の半導体装置における実効仕事関数Φｅｆｆはリン（Ｐ）添加しない場合に比べて小さくなる。すなわち、このような構造をゲート電極界面に含む場合には、ＭＯＳデバイスのフラットバンド電圧Ｖｆｂ及び動作閾値電圧はマイナス側へ大きく変調される。
Ｎｉシリサイド電極とＳｉＯ２の界面の電極側の１原子層目にリン（Ｐ）を挿入させＰ−Ｏ−Ｓｉ結合を形成した場合と挿入しない場合のＭＯＳキャパシタのＣＶ特性を図４に示す。グラフｇ１がリン（Ｐ）を添加しない場合のＣＶ特性を、グラフｇ２がリン（Ｐ）を添加した場合のＣＶ特性を示す。リン（Ｐ）の挿入量は、面密度で１．１×１０１４ｃｍ−２であった。
図４に示す結果から界面にリン（Ｐ）を導入することで、フラットバンド電圧Ｖｆｂが約−０．３６ｅＶと大きく変化している。
これに対して、従来技術（例えば、非特許文献１（J. Kedzierski et al., IEDM Tech. Dig. (2002) p.315））では、ゲート電極金属と絶縁膜との界面に高濃度に不純物がドーピングされた膜厚５Å以下のシリコン層を挿入してゲート電極との界面の実効仕事関数Φｅｆｆを制御している。このとき、不純物としてリン（Ｐ）を用いた場合は、最大変調幅として０．２ｅＶが得られている。
したがって、本実施形態における変調幅は、従来技術の制御範囲を超える変調幅となる。また、図４に示すグラフｇ２の場合の１原子層目のリン（Ｐ）の面密度は、原子１０個のうちの１個がリン（Ｐ）に置き換わった程度の微量なリン（Ｐ）の添加量である。
変調幅は界面の電気双極子の面密度で決まるので、単純に１原子層５のリン（Ｐ）原子の面密度が２倍になれば、変調幅も２倍にすることが可能である。つまり、リン（Ｐ）の場合には界面の１原子層５の１０％〜２０％のリン（Ｐ）挿入することで０．５ｅＶ〜１ｅＶ程度の実効仕事関数Φｅｆｆを変調することができる。この変調幅は、将来のＬＳＩで必要となる実効仕事関数Φｅｆｆの制御範囲と同程度のものである。
したがって、本実施形態のように、リン（Ｐ）が添加された１原子層５をゲート電極８とゲート絶縁膜４との界面に設けることで、ゲート電極としては唯ひとつのメタル材料で異なる動作閾値を有するＭＩＳＦＥＴデバイスに適用できるメタルゲート構造を実現できる。
界面に添加する元素はリン（Ｐ）だけに限らず、以下に述べる元素を代わりに添加することで、変調幅は更に大きなものとなり、実効仕事関数Φｅｆｆの制御は更に容易になる。まず１つにリン（Ｐ）よりも電気陰性度が大きな元素を用いることである。
ゲート電極がＮｉＳｉの場合の各添加元素による変調効果を図５に示す。図５からわかるように、リン（Ｐ）よりも電気陰性度が大きな元素である窒素（Ｎ）、炭素（Ｃ）、フッ素（Ｆｅ）、塩素（Ｃｌ）などの非金属を用いることで、界面密度が小さくても実効仕事関数の変化量は大きい。炭素（Ｃ）を添加する場合にはリン（Ｐ）の約半分の添加量で同程度の実効仕事関数Φｅｆｆの変調が実現できる。さらに、フッ素（Ｆ）、窒素（Ｎ）、塩素（Ｃｌ）等の元素を用いればリン（Ｐ）の場合の１／４程度の界面添加量で同等の実効仕事関数Φｅｆｆ変調が可能となり、１×１０１４ｃｍ−２以下と非常にすくない添加量で１ｅＶ程度の大きな実効仕事関数Φｅｆｆの制御が容易に実現できる。
また、電気陰性度としてはリン（Ｐ）よりも小さい非金属元素であっても、原子半径の大きな元素（例えば、ヒ素（Ａｓ）やアンチモン（Ｓｂ））を用いれば、簡単に界面の添加元素密度を高くでき、大きな実効仕事関数Φｅｆｆの変調幅が得られる。なぜならば、原子半径の大きな元素は、ゲート絶縁膜中を容易に拡散することができないため、元素が界面の１層目により多く局在し、ゲート電極側の界面の１層目へ簡単に高濃度の元素を添加できるためである。
本発明の各実施形態は添加元素とゲート電極を構成する元素の電気陰性度の差を利用したものであり、ゲート電極を構成する元素が本実施形態で示したＮｉＳｉ電極と異なる場合には、図５に示した変調量と不純物の添加量の定量性は必ずしも等しくない。つまり、電気陰性度が大きい元素で金属ゲート電極が構成されている場合には、図５に示した元素との電気陰性度差が小さいくなり、変調効果は図５に示したものよりも小さくなる。逆に電気陰性度小さい元素から成るゲート電極の場合の変調効果は大きくなり、図５に挙げていない、より小さな電気陰性度を有する元素を添加した場合にでも、電極の構成元素よりも電気陰性度が大きい場合には変調効果が得られる。以下の実施形態においても、ＮｉＳｉをゲート電極に用いた場合の実効仕事関数Φｅｆｆの変調効果について述べるが、いずれの実施形態の場合においても、添加元素とゲート電極又はゲート絶縁膜を構成する元素の電気陰性度の差があれば実効仕事関数Φｅｆｆが変調され、変調の方向及びその大きさは電気陰性度の大小関係及び差の絶対値でそれぞれ決まる。よってＮｉＳｉ以外の如何なる元素からゲート電極が成る場合にも本実施形態を適用することができ、その場合には、適宜、電気陰性度の差が大きな添加元素を用いればよい。本実施形態のようにゲート電極にＮｉＳｉを用いた場合にはニッケル（Ｎｉ）およびシリコン（Ｓｉ）のポーリング(Pauling)の電気陰性度が１．９であるので、１．９よりも大きなポーリングの電気陰性度を有する元素を用いることで図５に示した効果が得られる。なお、以下の実施形態においても、電気陰性度はポーリング)の電気陰性度であるものとする。
従来技術のように、高濃度シリコン層を界面に挿入する場合には、シリコン酸化膜厚に換算して１Å〜３Å程度の寄生容量を含み、これはＭＩＳトランジスタ特性のメタル電極挿入による高性能化を阻害する問題となる（IEEE Trans. Electron Devices, 52 (2005) 39）。
これに対して、本実施形態では、ゲート電極は界面まですべて金属（シリサイド）で形成されており、従来技術のような弊害は完全に防ぐことができる。また、金属電極中には界面１層目において電気双極子を形成している元素（本実施形態ではリン（Ｐ）原子）が低濃度であれば混入されていてもよい。ただし金属の仕事関数に影響を与えない密度以下、すなわちゲート電極全体の平均の原子密度がゲート電極の主構成金属の１０ａｔｏｍ％以下程度である必要がある。それ以下の微量な不純物元素であればゲート電極のバルクの真空仕事関数に影響せず、その電荷効果も金属中の自由電子により完全に遮蔽されてしまう。
以下の実施形態においても、特に断らない限りゲート電極中に界面添加元素が含有されていてもよい。特に界面近傍では、界面の１層目において不完全に結合していた不純物元素が熱工程によりゲート電極中に取り込まれたものが１０ａｔｏｍ％弱存在する場合もある。
なお、界面１層目への不純物添加量は決して金属の面密度を超えてはならない。それ以上の面密度で１層目に添加すると、金属電極と不純物層との界面の密着性が劣化してしまう。図５に示す、窒素（Ｎ）、炭素（Ｃ）、フッ素（Ｆｅ）、塩素（Ｃｌ）などの添加元素を用いる限りは、ゲート電極の金属の面密度よりも１桁以上小さな添加量で１ｅＶの変調が可能であるので、そのような問題は生じずにＬＳＩに必要とされる十分な変調効果が得られる。
また、界面での占めるサイトが異なる２種類以上の添加元素を用いれば仕事関数の変化量はそれぞれの添加元素による効果の足し合わせになる。図３４に燐（Ｐ）とヒ素（Ａｓ）がＮｉＳｉとＳｉＯ２との界面の電極側に挿入されている場合のＭＯＳキャパシタのＣＶ特性を示す。Ａｓ及びＰのみを挿入した場合に比較しＣＶ曲線のシフト量はより大きくなっており、電極の実効仕事関数がより大きく変調されていることがわかる。シリサイド化に伴う雪かき効果及びゲート電極形成後のイオン注入と熱拡散による添加元素導入の方法（後述する図３１）では、各添加元素の界面へ添加可能な面密度がその元素が占めることのできるサイトの数で飽和してしまう。このことにより１種類の元素のみの添加の場合には、そのゲート電極と絶縁膜との界面の状態によっては十分な実効仕事関数変調に必要な量の添加元素を導入できない場合がある。その場合には界面において占有するサイトの異なる２種類以上の添加元素を用いることで、十分な実効仕事関数の変調が可能となる。
本実施形態では、ゲート電極としてＮｉシリサイドを用いているが、電極材料はトランジスタの動作閾値や製造プロセスを鑑みて、適宜最適なものを用いればよい。特に貴金属系材料を選択すれば、後述する界面の密着性改善に加えて、ｐ型ＭＩＳトランジスタの電極の実効仕事関数Φｅｆｆに適する貴金属電極を本実施形態のｎ型ＭＯＳトランジスタにも適用でき、ＣＭＩＳデバイスのように同一基板上に両導電型のトランジスタが混在するＬＳＩの製造において絶大なプロセスの簡便化が実現できる。
また、本実施形態においては、ゲート絶縁膜としてシリコン酸化膜を用いているが、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Ｓｉ３Ｎ４，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，Ｌａ２Ｏ５，ＣｅＯ２，ＺｒＯ２，ＨｆＯ２，ＳｒＴｉＯ３，Ｐｒ２Ｏ３等がある。また、ジルコニウム（Ｚｒ）シリケートやハフニウム（Ｈｆ）シリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。ＨｆＳｉＯＮのように、高誘電体絶縁膜に窒素を混ぜたものでもよい。そうすることで、ゲート絶縁膜の耐熱性が向上し、製造工程においてゲート構造をより作製し易くなる。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施形態でも、ゲート絶縁膜としてはシリコン酸化膜、ゲート電極にはＮｉシリサイドを用いているが、特に断らない限り、それぞれ高誘電体絶縁膜、及び金属材料等に置き換えることは無論有効である。
本実施形態の構造を用いることにより界面の密着性の改善も可能となり、貴金属系の金属及びその化合物を電極として用いた場合にはその効果は絶大である。一般的に金属と絶縁膜の界面では、原子同士の結合が不連続になっており界面の密着性は悪い。特に貴金属元素は酸素と結合しにくいがゆえに高温にすると簡単に剥離してしまい、ゲート電極に用いることができない。
本実施形態では、メタル電極中にリン（Ｐ）を含み絶縁膜中の酸素と結合を形成していることから、金属と絶縁膜との界面の密着性が向上する。その観点から、金属電極の金属種としては、その単体と絶縁膜との密着力が弱い貴金属系材料（例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）等）を用いることも可能となる。
次に、第１実施形態の変形例による半導体装置を説明する。本変形例の半導体装置は、図１に示す第１実施形態の半導体装置において、ゲート電極８としてＮｉシリサイドに換えて白金（Ｐｔ）を用いた構成となっている。なお、白金（Ｐｔ）以外の貴金属金属、またはＰｔＳｉ、ＰｔＧｅのような金属的な性質を有する貴金属化合物を用いてもよい。
一般に、これらの金属と絶縁膜の密着性は界面反応が起こらないがゆえに不安定であり、これらの金属をゲート電極に用いた場合に膜剥がれが生じてしまう。しかし、本実施形態においては、ゲート電極８とゲート絶縁膜４との界面にリン（Ｐ）が添加された１原子層５を設けたことにより、密着性の改善と、ｎ型ＭＯＳトランジスタに必要となるシリコン禁制帯中央よりもエネルギー的に浅い位置にフェルミエネルギーを有する低実効仕事関数Φｅｆｆとを有するゲート電極が実現できる。この場合の界面添加物のリン（Ｐ）の面密度は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下にするのが望ましい。その他の元素を用いる場合は図５に示したようにその元素の電気陰性度と原子半径を考慮し、電極を構成している金属の実効仕事関数Φｅｆｆを変調してトランジスタの閾値が適正なものとなる添加量を選べばよい。
本実施形態の変形例により、界面の実効仕事関数Φｅｆｆの調整は界面への元素添加で任意の値に可能なため、メタルとしては製造プロセスに耐えうる熱安定性を有し、比抵抗値が低い材料を用いれば良いことになる。これらの要求を満たす金属種としては、Ｔａ，Ｒｕ，Ｔｉ，Ｈｆ，Ｚｒ，Ｐｔ、Ｎｂ，Ｗ，Ｍｏ，Ｖ，Ｃｒ，Ｉｒ、Ｒｅ，Ｔｃ，Ｍｎがあり、また熱安定性の改善のためにそれらの化合物を用いてもよい。界面の偏析物質の面密度量は金属の仕事関数に従い適宜調整すればよい。
本実施形態およびその変形例では、ソース・ドレイン領域の上部コンタクト材料にＮｉシリサイドを用いているが、それ以外に金属的な電気伝導特性を示す、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ等の種々のジャーマノシリサイド及びシリサイドをコンタクト材料として用いてもよい。以下の実施形態でも、ゲート電極材料としてＮｉジャーマノシリサイドを使っているが、特に断わらない限り、種々のジャーマノシリサイドに置き換えることは無論有効である。各デバイスの技術世代に必要とされる閾値電圧に合わせ、金属を選べばよい。
また、本実施形態およびその変形例では電極側に界面双極子変調元素を添加しているので、ゲート絶縁膜の信頼性劣化や、誘電率の変化等は問題にならない。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図６に示す。本実施形態の半導体装置はｐ型ＭＯＳトランジスタであって、ｎ型シリコン基板３上にシリコン熱酸化膜からなるゲート絶縁膜４が設けられている。このゲート絶縁膜４の膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜４上にはゲート電極８が設けられている。ゲート電極はニッケル（Ｎｉ）とシリコン（Ｓｉ）の化合物であるＮｉシリサイドから成っている。そのゲート電極８とゲート絶縁膜４との界面のゲート絶縁膜側に、酸素を介してゲート電極の元素と結合するボロン（Ｂ）が１原子層密度以下添加された層６が設けられている。この層６の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。ゲート電極８の側部には絶縁体からなるゲート側壁１０が設けられている。
また、ゲート電極８の両側のｐ型シリコン基板３には、ｐ型高濃度不純物領域であるエクステンション層１３およびソース・ドレイン領域１５が設けられている。ソース・ドレイン領域上にはニッケル（Ｎｉ）シリサイドからなるコンタクト電極１６が設けられている。
本実施形態の半導体装置のゲート電極８とゲート絶縁膜４との界面に挿入した層６のボロン（Ｂ）の結合状態をＸＰＳにより分析、評価した結果を図７に示す。図７に示すスペクトラムは、ボロン（Ｂ）の結合状態を表すものである。分析に際しては、シリコン基板３をエッチング除去しゲート絶縁膜４の下側界面が表面に露出する構造を作成した後に、ＳｉＯ２越しにＮｉシリサイドからなるゲート電極８と、Ｓｉ酸化膜からなるゲート絶縁膜４との界面に偏析したボロン（Ｂ）を分析した。
図７からわかるように、低エネルギー側のスペクトルは金属的なボロン（Ｂ）を示しており、本実施形態の半導体装置を製造する際のゲート電極８形成後の熱処理により一部の微量なボロン（Ｂ）がゲート電極側に抜けたものを示している。一方、高エネルギー側のピークは酸化状態のボロン（Ｂ）のピークであり、その束縛エネルギーからボロン（Ｂ）は結合手のすべてを酸素と結合しＢ２Ｏ３の状態である。すなわち図８に示すように、ボロン（Ｂ）はゲート絶縁膜４中の界面よりも絶縁膜側に存在し、界面で酸素を介して金属電極と結合している。このボロン（Ｂ）により 第１実施形態とは反対に、絶縁膜４側に電荷分布の偏りがより大きくなる向きに界面の電気双極子が変調され、それに伴い実効仕事関数Φｅｆｆも増大する方向に変調される。なぜならば、界面に対して酸素を介して２層目に存在しているボロン（Ｂ）は、その酸素と結合することによりＢ−Ｏ−Ｓｉ結合（Ｓｉはゲート電極中の元素）を形成する。ボロン（Ｂ）が絶縁膜の構成元素であり酸素と結合しているシリコン（Ｓｉ）に比較し電気陰性度が大きいことから、本実施形態の半導体装置における界面の電荷分布はボロン（Ｂ）をゲート絶縁膜側の界面に挿入しない場合に比較してゲート絶縁膜側へ偏った電子分布になり界面の電気双極子が変調される。この界面の電気双極子の変調効果により、本実施形態におけるゲート電極８とゲート絶縁膜４との界面の実効仕事関数Φｅｆｆはボロン（Ｂ）を添加しない場合に比較して大きくなる。すなわち、このような構造をゲート電極界面に含む場合には、ＭＯＳデバイスのフラットバンド電圧（Ｖｆｂ）及び動作閾値電圧は、ボロン（Ｂ）の添加がない場合に比較してプラス側へ大きく変調される。
本実施形態では、本実施形態の半導体装置の製造方法のところで詳細は述べるが、容易に絶縁膜側へ添加できるボロン（Ｂ）を不純物として用いている。このフラットバンド電圧、すなわちゲート電極の実効仕事関数Φｅｆｆの変調をより大きくするためには、第１実施形態と同様に、界面の電気双極子の効果が大きくなるような非金属原子を用いればよく、電気陰性度及び原子半径が大きく元素を添加するほど、同じ添加量の場合はその変調量は大きくなる。添加元素と変調量の関係はゲート絶縁膜が酸化膜であれば図５に示す第１実施形態の場合と同じであり、その変調方向は反対になる。
図３５に、実験的に求めた、ＢＦ２またはＢを添加した場合の実効仕事関数変調量の界面における不純物量依存性を示す。実効仕事関数の抽出はＭＯＳキャパシタのＣＶ特性から求めたフラットバンド電圧のゲート絶縁膜の膜厚が０の外挿点から求め、界面における不純物量はＳＩＭＳ分析において界面にパイルアップしているＢの積分量としている。図３５よりＢに比較しＢＦ２を添加した場合に、変調効果がより大きくなっていることが分かる。これは図５に示したように、電気陰性度が大きなフッ素（Ｆ）が添加された効果による。添加量に対する実験的に得られた実効仕事関数の変化量が図５に示した界面に存在する結合の面密度に対して小さくなっているのは界面に存在する添加元素がすべて図３および図８に示した結合を組んでいないこと、並びにその結合が必ずしも界面に対して垂直になっていないためである。
また、図３６にＳｉＯ２からなるゲート絶縁膜の表面を窒素プラズマ雰囲気中に曝すことにより窒化した場合のＮｉシリサイドとＳｉＯ（Ｎ）との界面でのＢの添加効果を示す。Ｂは図３１で述べるようにシリサイドの雪かき効果を用いて界面に添加している。ＳｉＯＮ−１の電極側のＮ濃度は１ａｔｏｍ％以上１０％ａｔｏｍ以下でありＳiＯＮ−２のＮ濃度は１０ａｔｏｍ％以上である。図３６よりＢの添加はＳｉＯＮの窒素量が多いほど大きくなっており、Ｎを添加することでＢの添加効果がより大きくなっていることがわかる。
図３７にこの場合のＢの深さ方向濃度分布を示す。ゲート絶縁膜中のＮ濃度の増大に伴って界面のゲート絶縁膜側に導入されているＢの最大濃度は増大していることがわかる。これは、Ｂと非常に安定な結合を形成するＮを界面のゲート絶縁膜側に挿入することによりＢの偏析係数が大きくなったためである。本実施形態ではＮ濃度及びＢの最大濃度になる深さは界面から２ｎｍ程度離れている。そのためＢの添加効果は最大濃度に対して小さいが、プラズマ窒化プロセスを短時間化することで窒素の深さ方向のプロファイルを界面により近づけることで、本実施形態よりも効果的に実効仕事関数を増大させることができる。また、この場合のゲート絶縁膜は高誘電率膜であっても同様である。ＨｆＳｉＯ膜ではＳｉＯ２膜と同様にＮを添加することでＢのＳｉ基板への拡散を抑制できることが知られており、そのＮのゲート絶縁膜中の分布を制御することでＢの添加効果も制御可能である。
添加元素としては、熱処理時に拡散が生じにくいことから第１実施形態と同じ元素が好ましく、また、ゲート電極とゲート絶縁膜との界面の絶縁膜側１層の酸素を介した２層目だけではなく、絶縁膜中で、ある分布をもって存在してもよい。その場合は、３層目以下のボロン（Ｂ）による電気双極子の効果はお互いに打ち消し合うので、実効仕事関数Φｅｆｆ変調の効果は損なわれない。但し、チャネル領域に近づくほどチャネル中のキャリアへの散乱体として作用してしまい、デバイス動作の阻害になるので好ましくなく、典型的にはシリコン基板３との界面に存在する添加元素の面密度は１×１０１２ｃｍ−２以下にする必要のが望ましい。ゲート電極側１層目に同じ添加元素が含まれると、お互いに相反する向きの電気双極子が形成しその効果を打ち消すため変調幅は小さくなり実効仕事関数Φｅｆｆ変調の観点からは好ましくない。但し、貴金属等の密着性の悪い金属を電極に用いる場合には、第１実施形態のように電極側界面に添加元素が存在することで密着性が改善される。よって、本実施形態の第１変形例として、図９に示すように、絶縁膜側の層６に存在する添加元素（ボロン（Ｂ））よりも１桁小さい面密度でゲート電極側にボロン（Ｂ）を添加した１原子層７を設ければ、実効仕事関数Φｅｆｆ変調効果を保ちつつ界面の密着性も改善できるのでより好ましい構造であるといえる。ゲート電極に用いる金属としては、ゲート絶縁膜との密着性がよい遷移金属及びその化合物が好ましく、上記のように微量電極側に存在させることで貴金属系の電極材料も適用できる。界面の偏析物質の面密度量は金属の仕事関数に従い適宜調整すればよい。
ゲート絶縁膜がＳｉＯ２以外の高誘電率膜である場合には、その構成金属元素よりも大きな電気陰性度を有する非金属材料を添加元素として用いる必要がある。高誘電率膜は一般にシリコンよりも電気陰性度が小さな遷移金属の酸化物が主であり、シリコン酸化膜と同じ面密度で非金属元素を添加した場合には、電気双極子の効果は大きくなり実効仕事関数Φｅｆｆ変調幅は広くなる。しかしながら、ＨｆＳｉＯＮなどのように絶縁膜中に窒素を含有する場合には、窒素が添加されていない場合に比較して変調効果が小さくなる。
次に、第２実施形態の第２変形例による半導体装置を図１０に示す。この変形例の半導体装置は、ゲート絶縁膜４の直上に添加元素のボロン（Ｂ）が１原子層密度以下添加された層６が設けられ、この層６上に酸素が１層添加された１原子層９を設けた構成となっている。金属からなるゲート電極８は、１原子層９上に設けられており、第２実施形態と同様に界面にはＢ−Ｏ−Ｓｉの電気双極子が存在している。本変形例では層６のみにボロン（Ｂ）が添加されているのでチャネル移動度への悪影響なく実効仕事関数Φｅｆｆを制御可能である。この場合には電極材料として、遷移金属元素及びその化合物が好ましい。
第２実施形態およびその変形例ではゲート電極としてニッケル（Ｎｉ）シリサイドを用いているが、電極材料はトランジスタの動作閾値や製造プロセスに応じて、適宜最適なものを用いればよい。添加元素による実効仕事関数Φｅｆｆ変調効果は電極の構成元素には依存しない。特に電極の実効仕事関数Φｅｆｆがｎ型ＭＩＳトランジスタに適する遷移金属及びその化合物を本実施形態のようにｐ型ＭＯＳトランジスタにも適用でき、これは、ＣＭＩＳデバイスのように同一基板上に両導電型のトランジスタが混在するＬＳＩの製造において絶大なプロセスの簡便化が実現できる。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を図１１に示す。本実施形態の半導体装置はｐ型ＭＯＳトランジスタであって、ｎ型シリコン基板３上にシリコン熱酸化膜からなるゲート絶縁膜４が設けられている。このゲート絶縁膜４の膜厚は２ｎｍ以下が望ましい。ゲート絶縁膜４上にはゲート電極８が設けられている。ゲート電極はニッケル（Ｎｉ）とシリコン（Ｓｉ）の化合物であるＮｉシリサイドから成っている。そのゲート電極８とゲート絶縁膜４との界面のゲート電極側にエルビウム（Ｅｒ）が１原子以下添加された１原子層２１が設けられている。この１原子層２１の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。ゲート電極８の側部には絶縁体からなるゲート側壁１０が設けられている。
また、ゲート電極８の両側のｐ型シリコン基板３には、ｐ型高濃度不純物領域であるエクステンション層１３およびソース・ドレイン領域１５が設けられている。ソース・ドレイン領域上にはニッケル（Ｎｉ）シリサイドからなるコンタクト電極１６が設けられている。
本実施形態では、界面の電極側に存在するエルビウム（Ｅｒ）は直下のゲート絶縁膜４の上層部の酸素と結合し、界面において、Ｅｒ−Ｏ−Ｓｉの結合を形成している。エルビウム（Ｅｒ）に代表される希土類系金属は室温大気中においても瞬時に酸化されてしまうほど酸素と結合しやすい物質であるので、Ｅｒ−Ｏ結合は非常に強固な結合であり、ゲート電極８の構成元素であるＮｉ及びＳｉよりも優先的に酸素と結合する。希土類金属の電気陰性度はゲート電極８の構成元素（Ｎｉ及びＳｉ）に比較し小さいため、この結合により第１実施形態の非金属元素を添加した場合とは逆方向、つまりゲート絶縁膜側に電荷分布が偏り電気双極子が変調される。このため、本実施形態におけるゲート電極８の実効仕事関数Φｅｆｆはエルビウム（Ｅｒ）を添加しない場合に比較して増大する方向に変調される。本実施形態のように、エルビウム（Ｅｒ）が添加された１原子層２１をゲート電極８とゲート絶縁膜４との界面に設けることで、ゲート電極としては唯ひとつのメタル材料で異なる動作閾値を有する複数のＭＩＳＦＥＴデバイスに適用できるメタルゲート構造を実現できる。
ＮｉＳｉをゲート電極に用いた場合の各添加元素による変調効果を図１２に示す。エルビウム（Ｅｒ）は、面密度１×１０１４ｃｍ−２以下の量を界面に添加するのみで、実効仕事関数Φｅｆｆの変調幅としては１ｅＶ以上が実現できる。
また、界面に添加する元素はエルビウム（Ｅｒ）だけに限らず、以下に述べる元素を添加することで、実効仕事関数の変調効果は更に大きなものとなり、容易にシリコン（Ｓｉ）バンドギャップ程度の実効仕事関数Φｅｆｆの制御を実現できる。エルビウム（Ｅｒ）よりも電気陰性度がより小さな元素を用いると、エルビウム（Ｅｒ）と同量程度を界面に添加するだけで実効仕事関数Φｅｆｆの変調は大きくなる。エルビウム（Ｅｒ）よりも電気陰性度の小さな元素であるセシウム（Ｃｓ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ルビジウム（Ｒｂ）などを用いることで、界面の添加物密度がエルビウム（Ｅｒ）よりも小さくても、エルビウム（Ｅｒ）と同程度の実効仕事関数Φｅｆｆが可能である（図１２参照）。ルビジウム（Ｒｂ）を添加する場合にはエルビウム（Ｅｒ）の約半分の添加量でエルビウム（Ｅｒ）と同程度の実効仕事関数Φｅｆｆの変調が実現できる。また、電気陰性度がエルビウム（Ｅｒ）よりも小さい元素でも、原子半径の大きな元素を用いれば、この元素はゲート絶縁膜中を容易に拡散することができない。このため、エルビウム（Ｅｒ）と同じ量を界面に添加した場合には、より多くの元素が界面の１層目に局在することが可能となり、これにより、電極側界面１層目へ簡単に高濃度の元素を添加でき、実効仕事関数Φｅｆｆ変調が容易となる。本実施形態において、エルビウム（Ｅｒ）の代わりにエルビウム（Ｅｒ）よりも原子半径が大きな元素を選択して用いれば、より大きな効果が得られる。
本実施形態も第１実施形態と同様に添加元素とゲート電極を構成する元素の電気陰性度の差を利用したものであり、ゲート電極の構成元素が異なれば図１２に示した変調量と不純物の添加量の定量性は必ずしも等しくない。つまり、第１実施形態とは逆に電気陰性度が小さく図５に示した元素との電気陰性度差が小さい元素でゲート電極が構成されている場合には、変調効果は図５に示したものよりも小さくなる。逆に電気陰性度が大きな元素から成るゲート電極の場合の変調効果は大きくなり、図１２に挙げていない、より大きな電気陰性度を有する元素を添加した場合にでも、電極の構成元素よりも電気陰性度が小さい場合には変調効果が得られる。よって、本実施形態のようにゲート電極としてＮｉＳｉを用いた場合には、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のポーリングの電気陰性度が１．９であるので、１．９よりも小さなポーリングの電気陰性度を有する元素を用いることで図５に示した効果が得られる。
本実施形態も、第１実施形態と同じように電極構造は界面まですべて金属で構成されており、ゲート電極が高濃度シリコン層である場合に生じる空乏化の弊害は完全に防ぐことができる。
また、金属電極中には界面１層目において電気双極子を形成している元素（本実施形態ではエルビウム（Ｅｒ）原子）が低濃度であれば混入されていてもよい。ただし金属の仕事関数に影響を与えない密度以下、すなわち電極全体の平均の原子密度が電極の主な構成金属の１０ａｔｏｍ％以下程度である必要がある。その程度の微量な不純物元素であればバルクとしての性質を示さずに、その電荷効果も金属中の自由電子により完全に遮蔽されてしまう。
また、界面への不純物添加量は決してゲート電極を構成する金属の面密度を超えてはならない。それ以上の面密度で１層目に添加すると、トランジスタの閾値を決定する実効仕事関数Φｅｆｆは添加した元素のバルクの仕事関数になり界面電気双極子の変調効果で制御できなくなってしまう。図１２に示すような添加元素を用いる限りは、金属の面密度よりも１桁以上小さな添加量で１ｅＶの変調が可能であるので、そのような問題は生じず十分な変調効果が得られる。
本実施形態ではゲート電極としてＮｉシリサイドを用いているが、電極材料はトランジスタの動作閾値や製造プロセスに応じて、適宜最適なものを用いればよい。特に貴金属系材料を選択すれば、希土類系の金属との電気陰性度差が大きいため実効仕事関数Φｅｆｆの変調効果が大きくなり、加えて界面の密着性も向上する。また、実効仕事関数Φｅｆｆがｎ型ＭＩＳトランジスタに適する貴金属電極を用いても、本実施形態の構造を用いることでその金属電極をｐ型ＭＯＳトランジスタにも適用できる。このことによりＣＭＩＳデバイスのように同一基板上に両導電型のトランジスタが混在するＬＳＩの製造において絶大なプロセスの簡便化が実現できる。
本実施形態では電極側に界面双極子を変調する元素を添加しているので、ゲート絶縁膜の信頼性劣化や、誘電率の変化等は問題にならない。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を図１３に示す。この実施形態の半導体装置はｎ型ＭＯＳトランジスタであって、図１に示す第１実施形態の半導体装置において、ゲート電極８とゲート絶縁膜４との界面のゲート電極側に設けたリン（Ｐ）が添加された１原子層５を削除し、代わりに、上記界面のゲート絶縁膜側にエルビウム（Ｅｒ）が１原子層密度以下添加された層２１ａを設けた構成となっている。１原子層２１ａのエルビウム（Ｅｒ）の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。
Ｅｒ−Ｏ結合は非常に強固であるので、本実施形態においては、エルビウム（Ｅｒ）はその結合手を全て酸素と結合した状態で、界面に対して酸素を介してゲート絶縁膜側の２層目以降に存在する。このエルビウム（Ｅｒ）元素により第３実施形態とは反対向きの電気双極子が界面に形成され、それに伴いゲート電極の実効仕事関数Φｅｆｆは減少する方向に変調される。なぜならば、界面に対して酸素を介して２層目に存在しているエルビウム（Ｅｒ）は、酸素と結合することによりＮｉ−Ｏ−Ｅｒ結合またはＳｉ−Ｏ−Ｅｒ結合（Ｓｉはゲート電極中の元素）を形成する。エルビウム（Ｅｒ）がゲート絶縁膜の構成元素であるシリコン（Ｓｉ）に比較して電気陰性度の小さいことから、本実施形態おいては、界面の電荷分布は、エルビウム（Ｅｒ）を界面のゲート絶縁膜側に挿入しない場合に比較してゲート電極側へより多くの電子が存在する分布になる。この界面の電気双極子の効果により実効仕事関数Φｅｆｆは電極の金属（本実施形態ではＮｉＳｉ）の仕事関数よりも小さくなる。すなわち、このような構造をゲート絶縁膜界面に含む場合には、ＭＯＳデバイスのフラットバンド電圧（Ｖｆｂ）及び動作閾値電圧は添加元素がない場合に比較してマイナス側へ大きく変調される。この場合の実効仕事関数Φｅｆｆの変調量の絶対値はＳｉＯ２をゲート絶縁膜に用いた場合には、第３実施形態と同じであり図１２に示すようになる。
第３実施形態と同様に、界面の電気双極子の効果が大きくなるようなアルカリ及びアルカリ土類金属を用いれば添加量が同じ場合もより変調効果は大きくなる。添加元素は熱処理時に拡散が生じにくい原子半径の大きな元素が好ましい。添加元素は、本実施形態のように、ゲート電極とゲート絶縁膜との界面のゲート絶縁膜側の１層目の酸素を介した２層目だけではなく、ゲート絶縁膜中である分布をもって存在してもよい。その場合は３層目以下の添加元素による電気双極子はお互いにキャンセルするので、実効仕事関数Φｅｆｆ変調の効果は損なわれない。但し、チャネル領域に近づくほどチャネル中のキャリアへの散乱体として作用してしまい、デバイス動作の阻害になるので好ましくない。典型的にはシリコン基板との界面に存在する添加元素の面密度は１×１０１２ｃｍ−２以下にする必要がある。電極側に添加元素が含まれると、電気双極子の効果が小さくなり実効仕事関数Φｅｆｆ変調の観点からは好ましくない。但し、貴金属金属当の密着性の悪い金属を電極に用いる場合には、ゲート電極側のエルビウム（Ｅｒ）とゲート絶縁膜側の酸素の結合により密着性が改善される。よって、本実施形態の第１変形例として、図１４に示すように、絶縁膜側の層２１ａに存在する添加元素よりも１桁小さい面密度でゲート電極側にエルビウム（Ｅｒ）を１原子層以下添加した層２２を設けることにより、実効仕事関数Φｅｆｆ変調効果を保ちつつ、界面の密着性も改善でき、より好ましい構造であるといえる。
ゲート電極に用いる金属としては、ゲート絶縁膜との密着性がよい遷移金属及びその化合物が好ましく、上記のように微量電極側に存在させることで貴金属系の電極材料も適用できる。界面の偏析物質の面密度は金属の仕事関数に従い適宜調整すればよい。また、その場合には、ｐ型ＭＩＳトランジスタに適する実効仕事関数Φｅｆｆを有する貴金属を、本実施形態の構造を用いることでｎ型ＭＯＳトランジスタにも適用でき、それによりＣＭＩＳデバイスのように同一基板上に両導電型のトランジスタが混在するＬＳＩの製造において絶大なプロセスの簡便化が実現できる。
ゲート絶縁膜がＳｉＯ２以外の高誘電率膜である場合には、その構成元素よりも小さな電気陰性度を有する希土類、アルカリ金属、及びアルカリ土類金属系の元素を用いる必要がある。ＨｆＳｉＯＮのように絶縁膜中に窒素などの電気陰性度の大きな元素を含有する場合には、変調効果が大きくなる。
次に、本実施形態の第２変形例による半導体装置を図１５に示す。本変形例においては、ゲート絶縁膜の直上に添加元素のエルビウム（Ｅｒ）が１原子層以下添加された層２１ａ層が設けられ、この層２１ａ上には酸素が１原子層添加された層９が設けられている。金属からなるゲート電極８がさらにその層９上に形成されており第４実施形態と同様に界面にはＥｒ−Ｏ−Ｓｉの電気双極子が存在している。
本変形例では層２１ａのみにエルビウム（Ｅｒ）が添加されているのでチャネル移動度への悪影響なく実効仕事関数Φｅｆｆを制御可能である。この場合には密着性の観点から電極材料として、遷移金属元素及びその化合物が好ましい。
第４実施形態およびその変形例では、ゲート電極としてＮｉシリサイドを用いているが、電極材料はトランジスタの動作閾値や製造プロセスに応じて、適宜最適なものを用いればよい。添加元素による実効仕事関数Φｅｆｆ変調効果は電極の構成元素には依存しない。特に、電極の実効仕事関数Φｅｆｆがｎ型ＭＩＳトランジスタに適する貴金属電極を本実施形態およびその変形例のようにｐ型ＭＯＳトランジスタに適用でき、これによりＣＭＩＳデバイスのように同一基板上に両導電型のトランジスタが混在するＬＳＩの製造において絶大なプロセスの簡便化が実現できる。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第５実施形態）
次に、本発明の第５実施形態による半導体装置を図１６に示す。この実施形態の半導体装置はｎ型ＭＯＳトランジスタであって、図１に示す第１実施形態の半導体装置において、ゲート電極８とゲート絶縁膜４との界面のゲート電極側に設けたリン（Ｐ）が１原子層以下添加された層５の代わりにフッ素（Ｆ）が１原子層以下添加された１原子層２３を設けるとともに、上記界面のゲート絶縁膜側に酸素を介してゲート電極８の元素と結合するルビジウム（Ｒｂ）が１原子層密度以下添加された層２４を設けた構成となっている。１原子層２３のフッ素（Ｆ）の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。また、層２４のルビジウム（Ｒｂ）の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。
本実施形態においては、ゲート電極とゲート絶縁膜との界面に対してゲート電極側に電気陰性度の大きな非金属原子（フッ素（Ｆ））を添加し、ゲート絶縁膜側に酸素を介して電気陰性度の小さい希土類金属元素（ルビジウム（Ｒｂ））を添加している。本実施形態も先の実施形態と同様に、元素を添加しない場合に比較してゲート電極の実効仕事関数Φｅｆｆを減少させる効果を有しており、２つの元素の添加はそれぞれ、独立の効果を有しているので、本実施形態はそれらを併用することでより大きな変調効果が得られる。この場合、界面に対して両側に添加する元素の密度とも第１実施形態及び第３実施形態と同程度にして、変調量を大きくすることができる。添加元素の種類は必要とする変調量及び後工程のプロセスに応じて、前述の実施形態で述べた指針に基づいて選べばよい。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第６実施形態）
次に、本発明の第６実施形態による半導体装置を図１７に示す。この実施形態の半導体装置はｐ型ＭＯＳトランジスタであって、図６に示す第２実施形態の半導体装置において、ゲート電極８とゲート絶縁膜４との界面のゲート絶縁膜側に設けたボロン（Ｂ）が１原子層密度以下添加された層６の代わりに、酸素を介してゲート電極の元素と結合する炭素（Ｃ）が１原子層密度以下添加された層２５を設けるとともに、上記界面のゲート電極側にインジウム（Ｉｎ）が１原子層以下添加された１原子層２６を設けた構成となっている。１原子層２６のＩｎ（インジウム）の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。また、層２５の炭素（Ｃ）の面密度は１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下である。
本実施形態においては、上記界面に対してゲート絶縁膜側に酸素を介して電気陰性度の大きな非金属原子（炭素（Ｃ））を添加し、ゲート電極側に電気陰性度の小さいアルカリ及びアルカリ土類、希土類金属元素（Ｉｎ（インジウム））を添加している。本実施形態も、第１乃至第４実施形態で述べたように、添加しない場合に比較してゲート電極の実効仕事関数Φｅｆｆを増大させる効果を有しており、それぞれの側に元素を添加することは独立の効果を有しているので、本実施形態はそれらを併用することでより大きな変調効果が得られる。その場合、界面に対して両側に添加する元素の密度とも第１実施形態及び第３実施形態と同程度であっても変調量を大きくできる。添加元素の種類は必要とする変調量及び後工程のプロセスに応じて、前述の実施形態で述べた指針に基づいて選べばよい。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第７実施形態）
次に、本発明の第７実施形態による半導体装置を図１８に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル３１上に第１実施形態と同じ構造を有するｎ型ＭＩＳトランジスタが設けられ、ｎウェル３２上に第２実施形態と同じ構造を有するｐ型ＭＩＳトランジスタが設けられた構成となっている。ゲート電極８を構成する金属はどちらもＮｉシリサイドであるが、デバイス世代に応じて適宜最適な金属を用いればよい。
また、ゲート電極８とゲート絶縁膜４との界面には、添加元素として添加位置が異なるものの導電型によらず同じリン（Ｐ）が添加されており、界面１原子層目における最大面密度は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である。すなわち、ｐ型ウェル３１上に設けられたｎ型ＭＩＳトランジスタには、上記界面のゲート電極側にリン（Ｐ）が１原子層以下添加された１原子層５が設けられ、ｎ型ウェル３２上に設けられたｐ型ＭＩＳトランジスタには、上記界面のゲート絶縁膜側に酸素を介してゲート電極８の元素と結合するリン（Ｐ）が１原子層密度以下添加された層２７が設けられている。
添加元素は、第１実施形態及び第２実施形態で挙げた元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。それぞれのトランジスタはシリコン酸化膜からなる素子分離領域３４により分離されている。この２つのトランジスタはそれぞれ補償的に動作しＣＭＩＳデバイスを構成している。
論理計算処理用の半導体装置に用いられるＣＭＩＳデバイスは高速かつ低電圧動作が必要であるため、導電型により異なる実効仕事関数Φｅｆｆを有する必要がある。また、その動作電圧は半導体装置の用途によりさまざまであるので、それに応じてゲート電極の実効仕事関数Φｅｆｆはシリコンバンドギャップ中に相当する値で連続に制御できることが望まれる。本実施形態では、ｎ型ＭＩＳトランジスタには第１実施形態と同様に界面のゲート電極側に非金属元素（リン（Ｐ））を添加することで、ｐ型トランジスタでは第２実施形態と同様にゲート絶縁膜側に非金属元素（リン（Ｐ））を添加することにより、ゲート電極の実効仕事関数Φｅｆｆをデバイス動作に最適な値に調整している。
以上説明したように、本実施形態によれば、両導電型トランジスタのゲート電極がともに同じメタル材料を用いかつ界面への添加に同じ添加元素を用いているので、製造工程及びその開発コストが大幅に削減することができる。また、添加元素の位置を導電型に応じ制御するのみで、ゲート電極の実効仕事関数Φｅｆｆをトランジスタの閾値電圧が最適なものとなるように制御することができる。
本実施形態の変形例による半導体装置を図１９に示す。この変形例による半導体装置は、第７実施形態のｐ型ＭＩＳトランジスタの層４０上に酸素が１層添加された１原子層９を設けた構成となっている。
本変形例の場合も第７実施形態と同様に、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第８実施形態）
次に、本発明の第８実施形態による半導体装置を図２０に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル３１上にｎ型ＭＩＳトランジスタが設けられ、ｎ型ウェル３２上にｐ型ＭＩＳトランジスタが設けられている。ｎ型ＭＩＳトランジスタは、第１実施形態のｎ型ＭＩＳトランジスタにおいて、ゲート電極８とゲート絶縁膜４との界面のゲート電極側に設けられたリン（Ｐ）が添加された層５の代わりに、上記界面のゲート電極側に炭素（Ｃ）が面密度１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下添加された１原子層２８を設けるとともに、Ｎｉシリサイドからなるゲート電極８の代わりにタンタル（Ｔａ）シリサイドからなるゲート電極８ａを設けた構成となっている。
このｎ型ＭＩＳトランジスタは、第１実施形態のｎ型ＭＩＳトランジスタとゲート電極の金属材料及び添加元素は異なるが、界面の炭素（Ｃ）によりゲート電極８ａのＴａシリサイドの実効仕事関数Φｅｆｆは小さい値に変調される。
一方、本実施形態のｐ型ＭＩＳトランジスタは、膜厚２ｎｍ以下のシリコン熱酸化膜からなるゲート絶縁膜４上に、積層構造のゲート電極が形成された構成となっている。このゲート電極の上層８ａはｎ型ＭＩＳトランジスタと同じタンタル（Ｔａ）シリサイドからなっており、下層２９はタンタル（Ｔａ）と炭素（Ｃ）の化合物であるＴａカーバイドである。ＴａカーバイドはＴａシリサイドよりも大きな仕事関数を有する材料であり、ｐ型ＭＩＳトランジスタに必要である４．７ｅＶ〜５．１ｅＶの仕事関数を有する。Ｔａカーバイドの膜厚は１原子層以上であればよく、その比抵抗がＴａシリサイドに比較して大きいので、できる限り薄い方が好ましい。ｎ型ウェル３２中には、ゲート絶縁膜４を挟むように、ｐ型高濃度不純物領域であるエクステンション層１３およびソース・ドレイン領域１５が設けられている。また、ソース・ドレイン領域１５上にはＮｉシリサイドからなるコンタクト電極１６が設けられている。それぞれのトランジスタはシリコン酸化膜からなる素子分離領域３４により分離されている。これらｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタはそれぞれ補償的に動作しＣＭＩＳデバイスを構成している。
ゲート電極を構成する元素はどちらもタンタル（Ｔａ）、シリコン（Ｓｉ）及び炭素（Ｃ）であるが、導電型によりその構造及び界面への炭素（Ｃ）の添加量を制御することで界面の実効仕事関数Φｅｆｆを最適な値に調整している。また、ゲート電極を構成する金属元素はどちらもＴａであるが、デバイス世代に応じて適宜最適な金属を用いればよい。添加元素は、第１実施形態及び第２実施形態で挙げた元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。
このように、本実施形態の半導体装置は、ゲート電極の構成元素が同じであるので、製造工程及びその開発コストが大幅に削減することができる。
本実施形態では、添加元素である炭素（Ｃ）は導電型によらずゲート電極側に添加されているので、炭素（Ｃ）によるゲート絶縁膜の劣化及び固定電荷数の増大による移動度劣化などトランジスタ特性を劣化させる要因を排除できる。
以上説明したように、本実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第９実施形態）
次に、本発明の第９実施形態による半導体装置を図２１に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル上に図１３に示す第４実施形態のｎ型ＭＩＳトランジスタが設けられ、ｎ型ウェル上には図１１に示す第３実施形態のｐ型ＭＩＳトランジスタが設けられた構成となっている。
本実施形態においては、ゲート電極８を構成する金属はどちらもＮｉシリサイドであるが、デバイス世代に応じて適宜最適な金属を用いればよい。また、本実施形態では、界面の添加位置が異なるものの導電型によらず同じエルビウム（Ｅｒ）が添加されており、エルビウム（Ｅｒ）の界面での最大面密度は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である。添加元素は、図１２で挙げた元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。それぞれのトランジスタはシリコン酸化膜からなる素子分離領域３４により分離されている。この２つのトランジスタはそれぞれ補償的に動作しＣＭＩＳデバイスを構成している。
本実施形態では、ｐ型ＭＩＳトランジスタには第３実施形態と同様に、界面のゲート電極側に希土類元素エルビウム（Ｅｒ）を添加することで、またｎ型ＭＩＳトランジスタには第４実施形態と同様に、界面のゲート絶縁膜側に希土類元素エルビウム（Ｅｒ）を添加することにより、ゲート電極の実効仕事関数Φｅｆｆをデバイス動作に最適な値に調整している。本実施形態においては、両導電型のＭＩＳトランジスタのゲート電極に同じメタル材料を用いかつ界面への添加元素として同じ元素を用いて、添加元素の位置を導電型に応じ制御するのみで、界面の実効仕事関数Φｅｆｆを自由に制御することができる。
したがって、本実施形態の半導体装置も第７実施形態と同様に、製造工程及びその開発コストが大幅に削減することができるとともにゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
本実施形態の変形例による半導体装置を図２２に示す。この変形例による半導体装置は、第９実施形態の半導体装置において、ｐウェル上に設けたｎ型ＭＩＳトランジスタを図１５に示す第４実施形態の第２変形例によるｎ型ＭＩＳトランジスタに置き換えた構成となっている。この変形例も、第９実施形態と同様に、製造工程及びその開発コストが大幅に削減することができるとともに、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第１０実施形態）
次に、本発明の第１０実施形態の半導体装置を図２３に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｎ型ウェル３２上に図１１に示す第３実施形態のｐ型ＭＩＳトランジスタが設けられ、ｐ型ウェル３１上にｎ型ＭＩＳトランジスタが設けられている。上記ｐ型ＭＩＳトランジスタは、第４実施形態と同様に、界面に添加されたエルビウム（Ｅｒ）によりゲート電極のＮｉシリサイドの実効仕事関数Φｅｆｆは大きい値に変調されている
一方、ｐウェル３１上に設けられたｎ型ＭＩＳトランジスタは、ｐウェル３１上に膜厚２ｎｍ以下のシリコン熱酸化膜からなるゲート絶縁膜４が設けられ、このゲート絶縁膜４上には積層構造のゲート電極が形成されている。この積層構造の上層８はｐ型ＭＩＳトランジスタと同じＮｉシリサイドからなっており、下層３６はエルビウム（Ｅｒ）とシリコン（Ｓｉ）の化合物であるＥｒシリサイドからなっている。Ｅｒシリサイドはシリコンの伝導帯Ｅｃ端付近に相当する実効仕事関数Φｅｆｆ（３．７ｅＶ〜４．０ｅＶ）を有し、ｎ型ＭＩＳトランジスタのゲート電極の実効仕事関数Φｅｆｆとして好ましい値である。Ｅｒシリサイドの膜厚は１原子層以上であればよく、その比抵抗がＮｉシリサイドに比較して大きいのでできる限り薄い方が好ましい。ｐ型ウェル３１中には、ゲート絶縁膜４を挟むように、ｎ型高濃度不純物領域であるエクステンション層１２およびソース・ドレイン領域１４が設けられている。また、ソース・ドレイン領域上にはＮｉシリサイドからなるコンタクト電極１６が設けられている。
それぞれのトランジスタはシリコン酸化膜からなる素子分離領域３４により分離されている。これらの２つのトランジスタはそれぞれ補償的に動作しＣＭＩＳデバイスを構成している。
本実施形態においては、ｐ型ＭＩＳトランジスタおよびｎ型ＭＩＳトランジスタのゲート電極を構成する元素はどちらもニッケル（Ｎｉ）、シリコン（Ｓｉ）及びエルビウム（Ｅｒ）であるが導電型によりその構造及び添加量を制御することで界面の実効仕事関数Φｅｆｆを最適な値に調整している。したがって、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
また、本実施形態では、エルビウム（Ｅｒ）を添加元素として用いているが、デバイス世代に応じて適宜最適な電気陰性度の小さい金属を用い、図１２に示した元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。
本実施形態の半導体装置は、ｐ型ＭＩＳトランジスタおよびｎ型ＭＩＳトランジスタのゲート電極を構成する元素はおなじであるので、製造工程及びその開発コストが大幅に削減することができる。
また、本実施形態では、添加元素であるエルビウム（Ｅｒ）は導電型によらずゲート電極側に添加されているので、エルビウム（Ｅｒ）によるゲート絶縁膜の劣化及び固定電荷数の増大による移動度劣化などトランジスタ特性を劣化させる要因を排除することができる。
（第１１実施形態）
次に、本発明の第１１実施形態による半導体装置を図２４に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル３１上にｎ型ＭＩＳトランジスタが設けられ、ｎ型ウェル３２上に図１１に示す第３実施形態と同じ構造のｐ型ＭＩＳトランジスタが設けられた構成となっている。上記ｎ型ＭＩＳトランジスタは、図１に示す第１実施形態のｎ型ＭＩＳトランジスタにおいて、ゲート電極８とゲート絶縁膜４との界面の電極側の１層目に設けられたリン（Ｐ）が添加された１原子層５の代わりに窒素（Ｎ）が１原子層以下添加された１原子層３７を設けた構成となっている。
上記ｎ型ＭＩＳトランジスタの界面に添加される窒素（Ｎ）及び上記ｐ型ＭＩＳトランジスタの界面に添加されるエルビウム（Ｅｒ）の添加量は、面密度１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である。
本実施形態においては、ｐ型ＭＩＳトランジスタおよびｎ型ＭＩＳトランジスタのゲート電極を構成する金属はどちらもＮｉシリサイドであるが、デバイス世代に応じて適宜最適な金属を用いればよい。ゲート電極の実効仕事関数Φｅｆｆ制御の観点からはシリコン禁制帯中央にフェルミ準位を有する金属及び金属化合物が好ましい。
添加元素は、窒素（Ｎ）及びエルビウム（Ｅｒ）以外にも図５及び図１２で挙げた元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。それぞれのトランジスタはシリコン酸化膜からなる素子分離領域３４により分離されている。これらの２つのトランジスタはそれぞれ補償的に動作しＣＭＩＳデバイスを構成している。
本実施形態も、界面のゲート電極側に添加された不純物元素により、それぞれの導電型において第１実施形態及び第３実施形態の場合と同様に、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
特に、本実施形態では、添加元素は導電型によらず、界面のゲート電極側に添加されているので、ゲート絶縁膜の劣化及び固定電荷数の増大による移動度劣化などトランジスタ特性を劣化させる要因をゲート絶縁膜中には有していない。添加元素は、第１実施形態及び第２実施形態で挙げた元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。また、添加元素による実効仕事関数Φｅｆｆの変化は、下地の絶縁膜には依存しない。このため、ゲート絶縁膜の材料及び構造とはまったく独立にゲート電極構造が形成できるので、ゲート絶縁膜の材料種によらずゲート電極材料を選択することが可能である。
（第１２実施形態）
次に、本発明の第１２実施形態による半導体装置を図２５に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル３１上に図１３に示す第４実施形態と同じ構造を有するｎ型ＭＩＳトランジスタを設け、ｎウェル３２上にｐ型ＭＩＳトランジスタを設けた構成となっている。このｐ型ＭＩＳトランジスタは、図６に示す第２実施形態のｐ型ＭＩＳトランジスタにおいて、ボロン（Ｂ）が添加された層６の代わりに、ゲート電極とゲート絶縁膜との界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合する窒素が１原子密度以下添加された層３８を設けた構成となっている。
本実施形態においては、ｐ型ＭＩＳトランジスタおよびｎ型ＭＩＳトランジスタのゲート電極を構成する金属はどちらもＮｉシリサイドであるが、デバイス世代に応じて適宜最適な金属を用いればよい。ゲート電極の実効仕事関数Φｅｆｆ制御の観点からはシリコン禁制帯中央にフェルミ準位を有する金属及び金属化合物が好ましい。添加元素は、図５及び図１２で挙げた元素に適宜変更して構わないし、その密度についてもデバイスの動作電圧にしたがって適宜変更すればよい。
それぞれのトランジスタはシリコン酸化膜からなる素子分離領域３４により分離されている。これら２つのトランジスタはそれぞれ補償的に動作しＣＭＩＳデバイスを構成している。
本実施形態も、ゲート電極界面に添加された不純物元素により、それぞれの導電型において第４実施形態及び第２実施形態と同様に、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
特に、本実施形態におけるｎ型ＭＩＳトランジスタでは、ゲート絶縁膜に希土類金属元素が添加されていることで、ゲート絶縁膜の比誘電率が上昇しデバイス特性が向上する。一方、ｐ型ＭＩＳトランジスタでは、界面近傍に窒素（Ｎ）が存在することで、ゲート電極を構成する金属原子のゲート絶縁膜への拡散が抑制され、ゲート電極の構造的な信頼性が改善される。
（第１３実施形態）
次に、本発明の第１３実施形態による半導体装置を図２６に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル３１上にｎ型ＭＩＳトランジスタが設けられ、ｎ型ウェル３２上にｐ型ＭＩＳトランジスタが設けられた構成となっている。
ｎ型ＭＩＳトランジスタは、ｐ型ウェル３１上に膜厚２ｎｍ以下のシリコン熱酸化膜からなるゲート絶縁膜４が設けられ、このゲート絶縁膜４上にゲート電極３９が設けられている。そして、ゲート電極３９とゲート絶縁膜４との界面のゲート電極側に窒素（Ｎ）が１原子層以下添加された１原子層３７が設けられている。ゲート電極３９の側部には絶縁体からなるゲート側壁１０が設けられている。また、ゲート電極３９の両側のｐ型ウェル３１にはｎ型高濃度不純物領域であるエクステンション層１２およびソース・ドレイン領域１４が設けられ、ソース・ドレイン領域１４にはＮｉシリサイドからなるコンタクト電極１６が設けられている。
一方、ｐ型ＭＩＳトランジスタは、ｎ型ウェル３２上に膜厚２ｎｍ以下のシリコン熱酸化膜からなるゲート絶縁膜４が設けられ、このゲート絶縁膜４上にゲート電極３９が設けられている。ゲート電極３９の側部には絶縁体からなるゲート側壁１０が設けられている。また、ゲート電極３９の両側のｎ型ウェル３２にはｐ型高濃度不純物領域であるエクステンション層１３およびソース・ドレイン領域１５が設けられ、ソース・ドレイン領域１５にはＮｉシリサイドからなるコンタクト電極１６が設けられている。
本実施形態においては、ゲート電極３９のゲート電極材料として、実効仕事関数Φｅｆｆが４．７ｅＶよりも大きな金属及び金属化合物、例えばＲｕ、Ｐｔ、ＮｉＧｅ、ＴａＣなどを用いられる。したがって、ｎ型ＭＩＳトランジスタのみ、ゲート電極とゲート絶縁膜との界面に元素（窒素（Ｎ））を添加し、界面の電気双極子の効果により界面での実効仕事関数Φｅｆｆを４．６ｅＶ以下にした構成となっている。なお、添加元素の添加量は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である必要がある。
本実施形態のように、一方の導電型のトランジスタに適した金属を、両方の導電型の金属ゲート電極に用い、もう片方の界面の実効仕事関数Φｅｆｆのみ添加元素によりトランジスタ動作に最適な値に調整する構造にすることで１種類の元素のみの元素添加であること、および製造プロセスもフォトリソグラフィ及び元素添加プロセスが少なくとも１回は省略できるため、両導電型の界面に元素添加する場合に比べて大幅に簡略なものになる。
本実施形態も、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第１４実施形態）
次に、本発明の第１４実施形態による半導体装置を図２７に示す。この実施形態の半導体装置は、図２６に示す第１３実施形態の半導体装置において、ｎ型ＭＩＳトランジスタのゲート電極とゲート絶縁膜との界面のゲート電極側に窒素（Ｎ）が添加された層３７の代わりに、上記界面のゲート絶縁膜側に酸素を介してゲート電極３９の元素と結合するエルビウム（Ｅｒ）が１原子密度以下添加された層２１ａを設けた構成となっている。
本実施形態においては、第１３実施形態と同様に、ゲート電極３９のゲート電極材料として、実効仕事関数Φｅｆｆが４．７ｅＶよりも大きな金属及び金属化合物、例えばＲｕ、Ｐｔ、ＮｉＧｅ、ＴａＣなどを用いられる。したがって、ｎ型ＭＩＳトランジスタのみ、ゲート電極とゲート絶縁膜との界面に元素（窒素（Ｎ））を添加し、界面の電気双極子の効果により界面での実効仕事関数Φｅｆｆを４．６ｅＶ以下にした構成となっている。なお、添加元素の添加量は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である必要がある。
本実施形態のように、一方の導電型のトランジスタに適した金属を、両方の導電型の金属ゲート電極に用い、もう片方の界面の実効仕事関数Φｅｆｆのみ添加元素によりトランジスタ動作に最適な値に調整する構造にすることで１種類の元素のみの元素添加であること、および製造プロセスもフォトリソグラフィ及び元素添加プロセスが少なくとも１回は省略できるため、両導電型の界面に元素添加する場合に比べて大幅に簡略なものになる。
本実施形態も、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第１５実施形態）
次に、本発明の第１５実施形態による半導体装置を図２８に示す。この実施形態の半導体装置は、ｐ型シリコン基板２のｐ型ウェル３１上にｎ型ＭＩＳトランジスタが設けられ、ｎ型ウェル３２上にｐ型ＭＩＳトランジスタが設けられた構成となっている。
ｎ型ＭＩＳトランジスタは、ｐ型ウェル３１上に膜厚２ｎｍ以下のシリコン熱酸化膜からなるゲート絶縁膜４が設けられ、このゲート絶縁膜４上にゲート電極４０が設けられている。ゲート電極４０の側部には絶縁体からなるゲート側壁１０が設けられている。また、ゲート電極４０の両側のｐ型ウェル３１にはｎ型高濃度不純物領域であるエクステンション層１２およびソース・ドレイン領域１４が設けられ、ソース・ドレイン領域１４にはＮｉシリサイドからなるコンタクト電極１６が設けられている。
一方、ｐ型ＭＩＳトランジスタは、ｎ型ウェル３２上に膜厚２ｎｍ以下のシリコン熱酸化膜からなるゲート絶縁膜４が設けられ、このゲート絶縁膜４上にゲート電極４０が設けられている。そして、ゲート電極４０とゲート絶縁膜４との界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合する炭素（Ｃ）が１原子層密度以下添加された４１が設けられている。ゲート電極４０の側部には絶縁体からなるゲート側壁１０が設けられている。また、ゲート電極４０の両側のｎ型ウェル３２にはｐ型高濃度不純物領域であるエクステンション層１３およびソース・ドレイン領域１５が設けられ、ソース・ドレイン領域１５にはＮｉシリサイドからなるコンタクト電極１６が設けられている。
本実施形態においては、ゲート電極４０のゲート電極材料として、実効仕事関数Φｅｆｆが４．５ｅＶよりも小さな金属、例えばＴａ、ＨｆＳｉＮ、Ｔｉなどを用い、ｐ型ＭＩＳトランジスタのみゲート界面に元素を添加し界面の電気双極子の効果により界面での実効仕事関数Φｅｆｆを４．６ｅＶ以上にした構成となっている。なお、添加元素の添加量は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である必要がある。
本実施形態のように、一方の導電型のトランジスタに適した金属を、両方の導電型の金属ゲート電極に用い、もう片方の界面の実効仕事関数Φｅｆｆのみ添加元素によりトランジスタ動作に最適な値に調整する構造にすることで１種類の元素のみの元素添加であること、および製造プロセスもフォトリソグラフィ及び元素添加プロセスが少なくとも１回は省略できるため、両導電型の界面に元素添加する場合に比べて大幅に簡略なものになる。
本実施形態も、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第１６実施形態）
次に、本発明の第１６実施形態による半導体装置を図２９に示す。この実施形態の半導体装置は、図２８に示す第１５実施形態の半導体装置において、ｐ型ＭＩＳトランジスタのゲート電極とゲート絶縁膜との界面のゲート電極側に炭素（Ｃ）が添加された層４１の代わりに、上記界面のゲート絶縁膜側に酸素を介してゲート電極４０の元素と結合するエルビウム（Ｅｒ）が１原子密度以下添加された層２１ａを設けた構成となっている。
本実施形態においては、第１５実施形態と同様に、ゲート電極４０のゲート電極材料として、実効仕事関数Φｅｆｆが４．５ｅＶよりも小さな金属、例えばＴａ、ＨｆＳｉＮ、Ｔｉなどを用い、ｐ型ＭＩＳトランジスタのみゲート界面に元素を添加し界面の電気双極子の効果により界面での実効仕事関数Φｅｆｆを４．６ｅＶ以上にした構成となっている。なお、添加元素の添加量は１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下である必要がある。
本実施形態のように、一方の導電型のトランジスタに適した金属を、両方の導電型の金属ゲート電極に用い、もう片方の界面の実効仕事関数Φｅｆｆのみ添加元素によりトランジスタ動作に最適な値に調整する構造にすることで１種類の元素のみの元素添加であること、および製造プロセスもフォトリソグラフィ及び元素添加プロセスが少なくとも１回は省略できるため、両導電型の界面に元素添加する場合に比べて大幅に簡略なものになる。
本実施形態も、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御することができる。
（第１７実施形態）
次に、本発明による半導体装置の製造方法を図３０（ａ）乃至図３０（ｄ）に示す。この実施形態の製造方法は、図１に示す第１実施形態の半導体装置を製造するものであって、以下の工程を備えている。
まず、ｐ型シリコン基板２の表面にシリコン熱酸化膜４を形成する。その後、プラズマ化したＰＯ（ＯＣＨ３）３ガスを用いて、図３０（ａ）に示すようにｎ型ＭＩＳトランジス領域のシリコン熱酸化膜４の表面にリン（Ｐ）を面密度１×１０１３ｃｍ−２以上、一原子層以下吸着させた層５０を形成する。リン（Ｐ）の吸着後に、酸素との結合を促進するために３００℃〜１０００℃程度の熱処理を加えるのが好ましい。熱処理の条件はリン（Ｐ）の吸着条件により適宜最適なものを用いればよい。また、リン（Ｐ）が添加された層５０の成膜に際しての原料材料は、上記のＰＯ（ＯＣＨ３）３以外に、ＰＯ（ＯＣ２Ｈ５）３、ＰＯ（Ｏ−ｉ−Ｃ３Ｈ７）３、ＰＯ（Ｏ−ｎ−Ｃ３Ｈ７）３、ＰＯ（Ｏ−ｉ−Ｃ４Ｈ９）３、ＰＯ（Ｏ−ｎ−Ｃ４Ｈ９）３、ＰＯ（Ｏ−ｓｅｃ−Ｃ４Ｈ９）３、Ｐ（ＯＣＨ３）３、Ｐ（ＯＣ２Ｈ５）３等を用いてもよい。
次に、層５０上に多結晶シリコンを５０ｎｍ、ＣＶＤ(Chemical Vapor Deposition)により堆積しリソグラフィーと異方性エッチングを組み合わせて用いてパターニングすることで、ポリシリコン膜５２と、シリコン熱酸化膜からなるゲート絶縁膜４を形成する（図３０（ｂ）参照）。
次に、砒素（Ａｓ）をイオン注入することにより、エクステンション層１２を形成し、その後、ポリシリコン膜５２の側部に絶縁体（例えば、窒化シリコン）からなるゲート側壁１０を形成する。続いて、砒素（Ａｓ）をイオン注入することにより、ソース・ドレイン領域１４を形成し、ゲート電極とソース・ドレイン領域の絶縁のための側壁を成膜及び加工する（図３０（ｃ）参照）。
続いて、ポリシリコン膜５２をすべて完全にシリサイド化できる膜厚のＮｉをスパッタ成膜し、５００℃程度で熱処理を行うことで、ポリシリコン膜５２を完全にＮｉシリサイド化する。このとき同時にソース・ドレイン領域１４にも、トランジスタと上部配線を繋ぐコンタクト電極１６となるＮｉシリサイド層が形成される（図３０（ｄ）参照）。これにより、第１実施形態のｎ型ＭＩＳトランジスタ構造が得られる。
本実施形態ではＮｉシリサイドをゲート電極に用いており、ソース・ドレイン領域の不純物活性化のための熱工程に耐えることができないため、ソース・ドレイン領域１４のコンタクト電極１６の形成と同時にゲート電極を完全にシリサイド化することで、メタルゲート電極構造を実現している。不純物活性化のための熱処理に耐え得る金属及び金属化合物をゲート電極に用いる場合には、図３０（ｂ）に示した多結晶シリコンの成膜の代わりにその金属材料及び金属化合物材料を絶縁膜４上にＣＶＤまたはＰＶＤ(Physical Vapor Deposition)を用いて成膜すればよい。また、リン（Ｐ）以外の非金属元素をゲート電極とゲート絶縁膜との界面に添加する場合には、それぞれの元素を含有するＣＶＤ成膜用の原料を用いればよい。
この製造方法と同様の手法で図１１に示した第３実施形態による半導体装置の製造も可能である。その場合には、シリコン酸化膜４上に添加する非金属元素の代わりに図１２に示した金属元素を添加吸着してやればよく、例えばエルビウム（Ｅｒ）を吸着させる場合には、原料としてＥｒ（Ｏ−Ｉ−Ｃ３Ｈ７）３を用いてプラズマ吸着させればよい。その他の工程は図３０（ａ）〜図３０（ｄ）に示した、本実施形態の製造方法と同じ工程を用いればよい。
また、上記製造方法の非金属及びアルカリ系及び希土類系金属の添加工程の後に下記の工程を挿入すれば、図１０に示す第２実施形態の第２変形例による半導体装置及び図１５に示す第４実施形態の第２変形例による半導体装置を製造することが可能である。その工程は、添加元素がシリコン酸化膜４上に吸着した状態で、さらにその上部に酸素を一原子層、表面吸着させる工程を挿入する。方法としては、基板をゲート酸化膜の増膜が顕著に生じない条件下で酸素プラズマ中に短時間さらせばよい。この工程後に本実施形態の製造方法と同様にゲート電極形成以降の工程を行うことで図１０に示す第２実施形態の第２変形例による半導体装置及び図１５に示す第４実施形態の第２変形例による半導体装置を実現できる。
（第１８実施形態）
次に、本発明による第１８実施形態による半導体装置の製造方法を図３１（ａ）乃至図３１（ｃ）に示す。この実施形態の製造方法は、図１に示す第１実施形態の半導体装置を製造するものであって、以下の工程を備えている。
まず、ｐ型シリコン基板２の表面にシリコン熱酸化膜４を形成する。このシリコン熱酸化膜４上にはリン（Ｐ）が高濃度にドーピングされた多結晶シリコンを５０ｎｍ、ＣＶＤ法により堆積し、リソグラフィーと異方性エッチングを組み合わせて用いてパターニングすることで、多結晶シリコン膜５４と、シリコン熱酸化膜からなるゲート絶縁膜４を形成する（図３１（ａ）参照）。
次に、砒素をイオン注入することによりエクステンション層１２を形成し、その後、多結晶シリコン膜５４の側部に絶縁体（例えば、窒化シリコン）からなるゲート側壁１０を形成する。続いて、砒素をイオン注入することにより、ソース・ドレイン領域１４を形成する（図３１（ｂ）参照）。
次に、多結晶シリコン膜５４をすべて完全にシリサイド化できる膜厚のＮｉをスパッタ成膜し、４００℃程度で熱処理を行うことで、多結晶シリコン膜５４を完全にＮｉシリサイド化し、ゲート電極８を形成する。このとき多結晶シリコン膜中に均一にドープされているリン（Ｐ）はシリサイドの雪かき効果により、ゲート電極８とゲート絶縁膜４との界面に偏析して界面においてゲート絶縁膜４の酸素と結合を形成する。このリン−酸素結合により界面電気双極子が変調される。リン（Ｐ）の偏析量は事前の多結晶シリコン中へ添加するリン（Ｐ）の濃度により自由に制御することができる。この方法により電極構造を形成した場合には、界面から２原子層目以降のＮｉシリサイド中にも１０ａｔｏｍ％以下程度のリン（Ｐ）が混入しているが、その濃度は小さいのでＮｉシリサイドの仕事関数のバルク値を変化させることはない。ソース・ドレイン領域１４にもゲート電極のシリサイド時に、トランジスタと上部配線を繋ぐコンタクト電極１６となるＮｉシリサイドが形成される。これにより、第１実施形態のｎ型ＭＩＳトランジスタ構造が得られる（図３１（ｃ）参照）。
リン以外の元素を第１実施形態のように界面に添加する場合は、まず、不純物を添加していない多結晶シリコンをゲート絶縁膜上にＣＶＤ成膜し、その後に添加する図５に示す非金属元素を多結晶シリコン中にイオン注入する。その後に、リンの場合と同じようにシリサイドの不純物偏析効果を用いてゲート絶縁膜の界面に優先的に添加元素を導入する。但しこの方法を用いる場合、添加する元素の原子半径が小さい場合には、ゲート絶縁膜界面を突き抜けて絶縁膜の界面側に多くの不純物が導入され、第２実施形態の構造になる。よって、第１実施形態の構造を実現するには原子半径が大きくゲート絶縁膜中に侵入しにくい元素を選ぶ必要がある。シリコン酸化膜をゲート絶縁膜として用いる場合には、原子半径が０．９Å以上の元素である必要がある。それよりも原子半径の小さい０．９Å以下の元素を用いた場合には第２実施形態の構造が実現できる。例えばボロン（Ｂ）を添加元素として用いた場合にはボロン（Ｂ）は界面よりシリコン酸化膜側に偏析し、第２実施形態の構造となる。
ゲート電極材料としてジャーマナイドを用いる場合においても、金属とＧｅの固相反応時の雪かき現象を利用して、同様に界面に添加元素を優先的に導入することができる。
本実施形態の製造方法と同様の手法で図１１に示した第３実施形態による半導体装置の製造も可能である。その場合には、非金属元素をイオン注入する工程の代わりに図１２に示した金属元素を多結晶シリコン中にイオン注入すればよい。例えば、エルビウム（Ｅｒ）をイオン注入する場合には、加速電圧５０ｋｅＶ程度で加速し多結晶シリコン中に注入すればよい。その他の工程は図３１（ａ）乃至図３１（ｃ）に示した製造方法と同じ工程を用いればよい。図１２に示した各元素の原子半径はシリコン及び酸素のそれに比較し非常に大きいものが多く、ゲート絶縁膜中に進入することなくゲート電極側の界面の１層目に偏析し、容易に図１１に示した第３実施形態の構造が実現できる。
また、シリサイドの雪かき効果ではなくシリサイドゲート電極の形成後に添加元素をイオン注入により添加してもよい。イオン注入後に３００℃〜５００℃程度の熱処理を行うことで電極／ゲート絶縁膜界面に不純物を熱拡散させる。この方法によりＡｓを界面に導入した場合の界面近傍での深さ方向分布を図３８に示す。Ａｓの深さ方向分布の分析に際しては、ＭＯＳ構造のＳｉ基板をウェット処理で除去した後にゲート絶縁膜側から、加速電圧３５０ｅＶ程度の低エネルギーのＳＩＭＳ(Secondary Ion Mass Spectroscopy) 分析を用いて行った。この方法を用いることで、通常の電極表面側からのＳＩＭＳ分析の場合に問題となる電極構成元素のノッキングやイオン照射による分析面の荒れが抑制でき界面付近の深さ分解能が増す。このことにより、界面を厳密に定義することができる。なお、シリサイドとＳｉＯ２との界面はＳＩＭＳ分析において界面の決定の際に一般的に用いられる定義方法である主成分（本実施形態の場合はＮｉ）のカウント値が電極中の１／２になる深さで定義した。
図３８からＸＰＳ分析の結果と同様にＡｓはＮｉ電極中に主に分布していることがわかる。また、シリサイドとＳｉＯ２との界面でのシリサイド形成後にＡｓをイオン注入で導入した場合の方が、界面でのＡｓのプロファイルが急峻になっておりシリサイド化反応に伴う雪かき効果の場合に比較し界面に効果的に不純物を導入できていることが分かる。これは、シリサイド形成後に添加元素を導入する場合には、シリサイドの結晶粒界及びシリサイドとゲート絶縁膜の界面を伝ってＡｓが界面に偏析するためであり、界面及び結晶粒界を伝った拡散はバルク中の元素拡散よりも１ケタ以上速いため、低温の熱処理においても不純物を効果的に界面に導入することが可能である。
本実施形態ではＮｉシリサイドをゲート電極に用いており、ソース・ドレイン領域１４の不純物活性化のための熱工程に耐えることができないため、ソース・ドレイン領域１４のコンタクト電極１６の形成と同時に多結晶シリコンを完全にシリサイド化することで、メタルゲート電極構造を実現している。不純物活性化のための熱処理に耐え得る金属及び金属化合物をゲート電極に用いる場合には、図３１（ａ）に示した多結晶シリコンの成膜の代わりにその金属材料及び金属化合物材料を絶縁膜上にＣＶＤまたはＰＶＤで成膜すればよい。その後、界面に添加する元素を金属電極中にイオン注入し、４００℃〜１０００℃の熱工程によりゲート電極界面まで拡散させればよい。この場合も電極中に含まれる不純物濃度は１０ａｔｏｍ％以下とし、電極の真空仕事関数は一定に保たれる。
（第１９実施形態）
次に、本発明の第１９実施形態による半導体装置の製造方法を図３２（ａ）乃至図３２（ｄ）に示す。この実施形態の製造方法は、図１３に示す第４実施形態による半導体装置を製造するものであって、以下の工程を備えている。
まず、図３２（ａ）に示すように、ｐ型シリコン基板２の表面にシリコン熱酸化膜４を形成する。その後、原料としてＥｒ−０３又はＳＹＭ−ＥＲ０１を用いスピンコートによりＥｒ２Ｏ３を１分子層表面に吸着させ、熱処理により焼き固め、Ｅｒ２Ｏ３からなる層２１ａを形成する。
次に、図３２（ｂ）に示すように、層２１ａ上に多結晶シリコン膜５４を５０ｎｍ、ＣＶＤにより堆積しリソグラフィーと異方性エッチングを組み合わせて用いることで、多結晶シリコン膜５４と、層２１ａ、シリコン熱酸化膜４のパターニングを行う。
次に、砒素のイオン注入により、エクステンション層１２を形成し、その後、多結晶シリコン膜５４の側部に絶縁体（例えば、窒化シリコン）からなるゲート側壁１０を形成する。続いて、砒素のイオン注入により、ソース・ドレイン領域１４を形成する（図３２（ｃ）参照）。
次に、多結晶シリコン膜５４をすべて完全にシリサイド化できる膜厚のニッケル（Ｎｉ）をスパッタ成膜し、４００℃程度で熱処理を行うことで、多結晶シリコン膜５４を完全にＮｉシリサイド化し、ゲート電極８を形成する。このとき、ソース・ドレイン領域１４にも、多結晶シリコン膜のシリサイド時に、トランジスタと上部配線を繋ぐコンタクト電極１６となるＮｉシリサイドが形成される。これにより、図１３に示す第４実施形態のｎ型ＭＩＳトランジスタが得られる（図３２（ｄ）参照）。
上記、第１７乃至第１９実施形態の製造方法と基本的に同様の製造法方法、及びそれらの組み合わせにより、添加元素及びゲート電極、絶縁膜材料を変更するのみで、その他の実施形態の半導体装置も簡単に製造することができる。
（第２０実施形態）
次に、本発明の第２０実施形態による半導体装置を図３３に示す。図３３は本実施形態の半導体装置の斜視図である。
ｐ型シリコン基板６０上に、酸化シリコンを堆積することによって形成された埋め込み酸化膜６２が設けられている。この埋め込み酸化膜６２上にトランジスタのチャネル領域およびソース・ドレイン領域を成すＦｉｎ構造が形成されている。本実施形態においては、このＦｉｎ構造は、ｎ型ＭＩＳトランジスタではｐ型シリコン層６４と、ＳｉＮ層６６との積層構造、一方、ｐ型ＭＩＳトランジスタでは、ｎ型シリコン層６５と、ＳｉＮ層６６との積層構造から構成される。しかし、Ｆｉｎ構造は、シリコン単層か、またはシリコン層と、ＳｉＮ以外の材料からなる絶縁層との積層構造としてもよい。
こうしたＦｉｎ構造と交差するようにＮｉシリサイドから成るゲート電極６８が設けられている。ゲート電極６８と、Ｆｉｎ構造をなすシリコン層６４、６５との接触界面には、それぞれゲート絶縁膜７０としてシリコン酸化膜が設けられている。この構造は、Ｆｉｎ構造をなすシリコン層６４、６５のそれぞれの両側面部分にチャネル領域を有するＭＩＳトランジスタが形成された、いわゆるダブルゲートＭＩＳトランジスタである。Ｆｉｎ構造にシリコン単層を用いた場合には、Ｆｉｎの上部もチャネル領域となり、トライゲートＭＩＳトランジスタとなる。
ｎ型ＭＩＳトランジスタのゲート電極６８と、Ｆｉｎ構造をなすシリコン層６４との界面には、窒素（Ｎ）がＮｉシリサイド電極側に１×１０１３ｃｍ−２以上、１原子層以下の面密度で添加された層７２が設けられている。また、ｐ型ＭＩＳトランジスタにおいては、ゲート電極６８と、Ｆｉｎ構造をなすシリコン層６４との界面に、同じようにＮｉシリサイド電極側に１×１０１３ｃｍ−２以上、一原子層以下の面密度でエルビウム（Ｅｒ）が添加された層７４が設けられている。
チャネル領域を挟むように、ｐ型シリコン層６４にはｎ型高濃度不純物領域のソース・ドレイン領域７６が設けられ、ｎ型シリコン６５にはｐ型高濃度不純物領域のソース・ドレイン領域７８が設けられている。
また、本実施形態のような三次元構造のデバイス素子では、高さ方向における不純物濃度を均一にすることが極めて困難であるので、図１６に示した第５実施形態の半導体装置の場合と同様に、ショットキー・ソース・ドレイン構造をとってもよい。
本実施形態の半導体装置は、図２４に示したゲート電極界面構造を、Ｆｉｎ型トランジスタに適用した例である。このように、平面型のトランジスタに関わらず３次元構造のトランジスタにも、第１乃至第１９実施形態のゲート電極界面構造は適用できる。３次元構造のトランジスタの場合には、その形状加工は２次元のプレーナーのトランジスタに比較し飛躍的に困難になり、導電型によって異なる金属材料のゲート電極を用い、それを加工することはコストの増大のみならず、技術的にも非常に困難である。よって、界面に元素を添加するのみで動作閾値を最適なものにできる本実施形態の与える効果は絶大である。また、製造方法についても平面型の製造方法を最適化するのみで適用可能である。
本実施形態ではＦｉｎ構造のダブルゲートＭＩＳトランジスタを用いたが、平面型ダブルゲートＣＭＩＳトランジスタ、縦型ダブルゲートＣＭＩＳトランジスタ等、その他の三次元構造のデバイス素子を用いることもできる。
第１乃至第２０実施形態では、チャネル領域にはシリコン（Ｓｉ）を用いているが、シリコン（Ｓｉ）よりも移動度の大きいＳｉＧｅ、ゲルマニウム（Ｇｅ）、及び歪シリコン（Ｓｉ）等を用いても構わないし、ＳＯＩ(Silicon On Insulator)構造のシリコン層を用いても構わない。
以上説明したように、本発明の各実施形態によれば、ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものになるように制御することができる。
本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
本発明の第１実施形態による半導体装置の断面図。 第１実施形態による半導体装置のゲート電極とゲート絶縁膜との界面に挿入した１原子層のリン（Ｐ）の結合状態をＸＰＳ分析した結果を示す図。 ＮｉＳｉをゲート電極に用い、電極側１層目のリン添加による界面電気双極子の変調の様子を示す図。 Ｎｉシリサイド電極とＳｉＯ２との界面の電極側の１原子層目にＰを挿入させＰ−Ｏ−Ｓｉ結合を形成した場合と挿入しない場合のＭＯＳキャパシタのＣＶ特性を示す図。 電極側に添加した各非金属元素による実効仕事関数Φｅｆｆの変調量と添加面密度の関係を示す図。 本発明の第２実施形態による半導体装置の断面図。 第２実施形態による半導体装置のゲート電極とゲート絶縁膜との界面に挿入したボロン（Ｂ）の結合状態をＸＰＳ分析した結果を示す図。 ＮｉＳｉをゲート電極に用い、絶縁膜側に酸素を介して２層目のボロン添加による界面電気双極子の変調の様子を示す図。 第２実施形態の第１変形例による半導体装置の断面図。 第２実施形態の第２変形例による半導体装置の断面図。 本発明の第３実施形態による半導体装置の断面図。 ゲート電極側に添加した各金属元素による実効仕事関数Φｅｆｆの変調量と添加面密度の関係を示す図。 本発明の第４実施形態による半導体装置の断面図。 第４実施形態の第１変形例による半導体装置の断面図。 第４実施形態の第２変形例による半導体装置の断面図。 本発明の第５実施形態による半導体装置の断面図。 本発明の第６実施形態による半導体装置の断面図。 本発明の第７実施形態による半導体装置の断面図。 第７実施形態の変形例による半導体装置の断面図。 本発明の第８実施形態による半導体装置の断面図。 本発明の第９実施形態による半導体装置の断面図。 第９実施形態の変形例による半導体装置の断面図。 本発明の第１０実施形態による半導体装置の断面図。 本発明の第１１実施形態による半導体装置の断面図。 本発明の第１２実施形態による半導体装置の断面図。 本発明の第１３実施形態による半導体装置の断面図。 本発明の第１４実施形態による半導体装置の断面図。 本発明の第１５実施形態による半導体装置の断面図。 本発明の第１６実施形態による半導体装置の断面図。 本発明の第１７実施形態による半導体装置の製造方法の工程断面図。 本発明の第１８実施形態による半導体装置の製造方法の工程断面図。 本発明の第１９実施形態による半導体装置の製造方法の工程断面図。 本発明の第２０実施形態による半導体装置の斜視図。 第１実施形態において、２種類の元素を添加した場合のＣＶ特性を示す図。 実験的に求めた、ＢＦ２またはＢを添加した場合の実効仕事関数変調量の界面における不純物量依存性を示す図。 ＳｉＯ２からなるゲート絶縁膜の表面を窒素プラズマ雰囲気中に曝すことにより窒化した場合のＮｉシリサイドとＳｉＯ（Ｎ）との界面でのＢの添加効果を示す図。 図３６において、ボロン（Ｂ）の深さ方向濃度分布を示す図。 ＳＩＭＳ分析における界面の決定方法を説明する図。
符号の説明
２ ｐ型シリコン基板
３ ｎ型シリコン基板
４ ゲート絶縁膜（シリコン酸化膜）
５ リン（Ｐ）が１原子層以下添加された１原子層
６ 界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合するボロン（Ｂ）が１原子層密度以下添加された層
７ ボロン（Ｂ）が１原子層以下添加された１原子層
８ ゲート電極（Ｎｉシリサイド）
８ａ ゲート電極（Ｔａシリサイド）
９ ゲート電極界面に挿入された酸素１原子層
１０ ゲート側壁
１２ エクステンション層
１３ エクステンション層
１４ ソース・ドレイン領域（ｎ型高濃度不純物領域）
１５ ソース・ドレイン領域（ｐ型高濃度不純物領域）
１６ コンタクト電極（Ｎｉシリサイド）
２１ エルビウム（Ｅｒ）が１原子層以下添加された１原子層
２１ａ 界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合するエルビウム（Ｅｒ）が１原子層密度以下添加された層
２２ エルビウム（Ｅｒ）が１原子層以下添加された１原子層
２３ フッ素（Ｆ）が１原子層以下添加された１原子層
２４ 界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合するルビジウム（Ｒｂ）が１原子層密度以下添加された層
２５ 界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合する炭素（Ｃ）が１原子層密度以下添加された層
２６ インジウム（Ｉｎ）が１原子層以下添加された１原子層
２７ 界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合するリン（Ｐ）が１原子層密度以下添加された層
２８ 炭素（Ｃ）が１原子層以下添加された１原子層
２９ Ｔａカーバイド
３６ Ｅｒシリサイド
３７ 窒素（Ｎ）が１原子層以下添加された１原子層
３８ 界面のゲート絶縁膜側に酸素を介してゲート電極の元素と結合する窒素（Ｎ）が１原子層密度以下添加された層
３９ 真空仕事関数が４．７ｅＶ以上の金属又は金属化合物
４０ 真空仕事関数が４．５ｅＶ以下の金属又は金属化合物

Claims (16)

  1. 半導体基板と、
    前記半導体基板上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、
    前記ゲート電極と前記ゲート絶縁膜との界面に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、
    を備えたことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、
    前記ゲート電極と前記ゲート絶縁膜との界面の少なくとも前記ゲート電極側の１層目に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、
    を備えたことを特徴とする半導体装置。
  3. 半導体基板と、
    前記半導体基板上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、
    前記ゲート電極と前記ゲート絶縁膜との界面の少なくともゲート絶縁膜側の２層目以降に酸素原子を介して前記ゲート電極を構成する元素と結合し、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、
    を備えたことを特徴とする半導体装置。
  4. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、前記ゲート絶縁膜中の酸素または窒素との結合を有することを特徴とする２または３記載の半導体装置。
  5. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素のポーリングの電気陰性度が１．９より大きいことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素のポーリングの電気陰性度が１．９より小さいことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  7. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、前記ゲート電極を構成する元素よりも大きいポーリングの電気陰性度を有していることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  8. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、前記ゲート電極を構成する元素よりも小さいポーリングの電気陰性度を有していることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  9. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、前記ゲート絶縁膜を構成する元素よりも大きいポーリングの電気陰性度を有していることを特徴とする請求項１、３、４のいずれかに記載の半導体装置。
  10. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、前記ゲート電極を構成する元素よりも小さいポーリングの電気陰性度を有していることを特徴とする請求項１、３、４のいずれかに記載の半導体装置。
  11. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、Ｂ、Ｓｂ、Ｐ、Ａｓ、Ｃ、Ｎ、Ｃｌ、Ｆ、Ｓｎ、Ｐｂ、Ｂｉ、Ｇｅ、Ｘｅからなる群から選択される少なくとも１種の元素であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  12. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素は、Ｉｎ、Ａｌ、Ｙ、Ｄｙ、Ｅｒ、Ｃｓ、Ｓｒ、Ｂａ、Ｒｂからなる群から選択される少なくとも１種の元素であることを特徴とする請求項１、２、３、４、６のいずれかに記載の半導体装置。
  13. 前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する前記元素の、前記ゲート電極とゲート絶縁膜との界面における最大面密度が
    １×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下であることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。
  14. 半導体基板と、
    前記半導体基板上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域と、
    前記ゲート電極と前記ゲート絶縁膜との界面の少なくとも前記ゲート電極側の１層目に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する第１元素を含む第１の層と、
    前記ゲート電極と前記ゲート絶縁膜との界面の少なくともゲート絶縁膜側の２層目以降に酸素原子を介して前記ゲート電極を構成する元素と結合し、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する第２元素を含む第２の層と、
    を備えたことを特徴とする半導体装置。
  15. 前記第１および第２の元素の、前記ゲート電極とゲート絶縁膜との界面における最大面密度が１×１０１３ｃｍ−２以上かつ１×１０１５ｃｍ−２以下であることを特徴とする請求項１４記載の半導体装置。
  16. 基板上に形成された絶縁層上に設けられた凸状の半導体層と、
    前記半導体層と交差し前記半導体層を跨ぐように設けられたゲート電極と、
    前記半導体層と前記ゲート電極との間の交差領域に設けられたゲート絶縁膜と、
    前記ゲート電極の両側の前記半導体層に設けられたソース・ドレイン領域と、
    前記ゲート電極と前記ゲート絶縁膜との界面に、前記ゲート電極および前記ゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層と、
    を備えたことを特徴とする半導体装置。
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