JP4401358B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、高誘電率ゲート絶縁膜（ｈｉｇｈ−ｋゲート絶縁膜）およびシリサイド・ゲート電極を有する半導体装置の製造方法に関する。

半導体集積回路で使用されるＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) として、ＭＯＳ(Metal Oxide Semiconductor) ＦＥＴが知られている。ＭＯＳＦＥＴでは、ゲート絶縁膜がシリコン酸化膜で形成され、且つ、ゲート電極がポリシリコンで形成される。

集積回路の高集積化等に伴い、ＦＥＴの微細化が進んでおり、このため、ゲート絶縁膜の面積も小さくなる傾向にある。ゲート絶縁膜は、面積が小さくなるほど、薄く形成する必要がある。ＦＥＴを高周波で動作させるためには、ゲート絶縁膜の誘電率を十分に大きくする必要があるからである。

ゲート絶縁膜の膜厚が薄くなると、ゲート電極を形成するポリシリコンの空乏化の影響が無視できなくなる。ゲート絶縁膜が薄いほど、ゲート電極に印加される電場が大きくなり、したがってゲート電極中に発生する空乏層が大きくなるからである。その結果、ゲート絶縁膜が実質的に厚くなってしまう（下記特許文献１の段落０００２〜０００３等参照）。空乏層の発生を防止するためには、金属ゲート電極を採用することが望ましい。金属ゲート電極を形成する技術としては、例えばフルシリサイド化技術が知られている。フルシリサイド・ゲート電極は、ポリシリコン膜上に金属膜を堆積した後、比較的低い温度で熱拡散させることによって、形成することができる（下記特許文献２の段落００２５等参照）。この技術は、従来のＭＯＳＦＥＴ用プロセス技術をそのまま利用できるという利点を有する。したがって、フルシリサイド・ゲート電極を採用することにより、ゲート酸化膜が十分に薄いＭＯＳＦＥＴを、安価に提供することが可能になる。

また、ゲート絶縁膜の膜厚を薄くすると、量子トンネル効果によりリーク電流が増大するという欠点が生じる。このような欠点を解決する技術として、高誘電率ゲート絶縁膜を使用する技術が既に提案されている（下記特許文献２の段落０００２〜０００３等参照）。高誘電率ゲート絶縁膜とは、ｈｉｇｈ−ｋゲート絶縁膜とも称され、シリコン酸化膜よりも誘電率ｋが高い絶縁膜を意味する。高誘電率ゲート絶縁膜を採用することにより、シリコン酸化膜と同等或いはそれ以上の誘電率を確保しつつ膜厚を厚くすることができるので、量子トンネル効果を抑制することが可能になる。高誘電率ゲート絶縁膜としては、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）系の酸化膜等が知られている。

このように、高集積度且つ高性能の集積回路を実現するためには、フルシリサイド・ゲート電極を採用することが望ましく、且つ、高誘電率ゲート絶縁膜を採用することが望ましい。

しかしながら、高誘電率ゲート絶縁膜上にフルシリサイド・ゲート電極を形成した場合、ＦＥＴの動作閾値電圧がシフトしてしまうという欠点が生じる。例えば、高誘電率ゲート絶縁膜としてＨｆＡｌＯ膜を採用したｎ型ＦＥＴの場合、フルシリサイド・ゲート電極を用いたときの閾値電圧は、ポリサイド・ゲート電極を用いた場合と比較して、０．４ボルト程度高くなる。さらには、高誘電率ゲート絶縁膜上にフルシリサイド・ゲート電極を形成した場合、ＦＥＴの閾値電圧をゲート電極への不純物ドープによって制御することが困難になる。

これに対して、フルシリサイド・ゲート電極の組成を適当に選択することによって、閾値電圧を調整することが可能である。すなわち、ｐ型ＦＥＴのゲート電極を構成するシリサイドの組成と、ｎ型ＦＥＴのゲート電極を構成するシリサイドの組成とを個別に選択することにより、これらのＦＥＴの閾値電圧を共に最適化することができる。また、ｐ型ＦＥＴまたはｎ型ＦＥＴの一方にポリサイド・ゲート電極を採用することにより、閾値電圧を調整することも可能である。

所望の組成を有するフルシリサイド・ゲート電極を形成するためには、ポリシリコン膜および金属膜の膜厚を調整すればよい。例えば、ポリシリコン膜と金属膜（ここではニッケル膜）との膜厚比ＴNi／ＴSiが０．６７以下の場合にはシリサイド化によりＮｉＳｉが形成されるが、ＴNi／ＴSiが１．３３以上の場合にはＮｉ₃Ｓｉ が形成される（下記非特許文献１の図１、図２参照）。このため、従来は、ｐ型ＦＥＴ形成領域およびｎ型ＦＥＴ形成領域に均一なポリシリコン膜或いは金属膜を形成した後、一方の領域の膜を選択的にエッチングすることによって、膜厚の調整を行っていた。

しかしながら、エッチングによってポリシリコン膜の厚さを高精度に調整することは困難であり、また、エッチング・ダメージや汚染により、ＭＯＳＦＥＴの性能が悪化しやすいという欠点があった。

さらに、上述のフルシリサイド化プロセスでは、幅の広いゲート電極と幅の狭いゲート電極とが混在する場合に、ゲート幅が狭いほど金属（Ｎｉ、Ｐｔ等）がリッチになりやすい。したがって、膜厚が同一であるにも拘わらず異なる組成のフルシリサイド・ゲート電極が形成されてしまう場合がある（下記非特許文献２参照）。このため、ゲート電極の広狭に応じて閾値電圧が異なるゲート電極が形成されてしまうという欠点があった。
特開２００６−２４５９４号公報 特開２００５−２４３６７８号公報 Kensuke Takahashi等、‘Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices’Electron Devices Meeting, 2004. IEDM Technical Digest. IEEE International. 13-15 Dec. 2004 J.A.Kittl等、‘Scalability of Ni FUSI gate processes:phase and Vt control to 30 nm gate lengths’2005 Symposium on VLSI Technology Digest of Technical Papers

この発明の課題は、高誘電率ゲート絶縁膜およびフルシリサイド・ゲート電極を用いて、高性能且つ高信頼性を有するＦＥＴを製造することができる、半導体装置の製造方法を提供する点にある。

この発明に係る半導体装置の製造方法は、半導体基板の表面に、第１、第２高誘電率ゲート絶縁膜と、第１、第２高誘電率ゲート絶縁膜上の第１、第２シリコン・ゲート電極とを形成する第１工程と、第１、第２シリコン・ゲート電極の表面が露出するように、半導体基板の表面に層間膜を形成する第２工程と、層間膜および第１、第２シリコン・ゲート電極の表面を覆うように、シリサイド形成用金属の第１膜を形成する第３工程と、第１膜の表面のうち第１シリコン・ゲート電極に対向する領域を含み且つ第２シリコン・ゲート電極に対向する領域を含まない部分にシリサイド形成用金属との間で化合物を形成する化合物形成用材料であるシリコンを供給するとともに、第１、第２シリコン・ゲート電極のシリサイド化を行う第４工程とを含む。

この発明によれば、第４工程の加熱処理で、第１シリコン・ゲート電極にのみ化合物形成用材料を供給するので、シリサイド化に寄与する金属の量を、第１ポリシリサイド・ゲート電極側と第２ポリシリサイド・ゲート電極側とで異ならせることができる。したがって、この発明によれば、ポリサイド・ゲート電極や所望の組成のフルシリサイド・ゲート電極を、ＦＥＴの性能や信頼性を損なうこと無しに形成することができる。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

第１の実施形態
以下、この発明の第１の実施形態に係る半導体装置の製造方法について、図１および図２を用いて説明する。

この実施形態は、ｎ型ＦＥＴの高誘電率ゲート絶縁膜上にはポリシリコンとポリサイドとが積層されたゲート電極を形成し、且つ、ｐ型ＦＥＴの高誘電率ゲート絶縁膜上にはＮｉＳｉフルシリサイド・ゲート電極を形成する製造方法の例である。

図１および図２は、この実施形態に係る半導体装置の製造方法を説明するための工程断面図である。

（１）まず、通常のプロセス技術を用いて、半導体基板１０１の表面に素子分離領域(STI:Shallow Trench Isoration)１０２を形成するとともに、不純物導入等により、ｐウェル１０３（すなわちｎ型ＦＥＴ形成領域）およびｎウェル１０４（すなわちｐ型ＦＥＴ形成領域）を形成する（図１（Ａ）参照）。

（２）次に、半導体基板１０１の全表面に、例えば１．６〜３ｎｍ程度の高誘電率膜（ｈｉｇｈ−ｋ膜）１０５ａを形成する。高誘電率膜１０５ａの形成材料としては、例えばＨｆＡｌＯを採用することができるが、特に限定されない。さらに、高誘電率膜１０５ａの表面に、通常の堆積技術等を用いて、例えば１００ｎｍのポリシリコン膜１０５ｂを形成する（図１（Ｂ）参照）。

（３）その後、通常のフォトリソグラフィ法等を用いて図示しないマスクパターンを形成した後、ドライエッチング法等を用いて高誘電率膜１０５ａおよびポリシリコン膜１０５ｂをパターニングすることにより、高誘電率ゲート絶縁膜１０６，１０７およびポリシリコン・ゲート電極１０８，１０９を形成する（図１（Ｃ）参照）。

（４）ｐウェル１０３にｎ型閾値制御用不純物をドープし、高誘電率ゲート絶縁膜１０６およびポリシリコン・ゲート電極１０８の側面を覆うサイドウォール１１０を形成し、さらに、ｎ型高濃度不純物をドープする。これにより、ｎ型エクステンション(extension) 領域１１１およびｎ型高濃度不純物領域１１２の形成と、ポリシリコン・ゲート電極１０８への不純物ドープとが行われる。但し、ｎ型閾値制御用不純物のドープは、行わない場合もあるし、カウンタ・ドープを行う場合もある。同様にして、ｎウェル１０４に、高誘電率ゲート絶縁膜１０７およびポリシリコン・ゲート電極１０９の側面を覆うサイドウォール１１３と、ｐ型エクステンション領域１１４と、ｐ型高濃度不純物領域１１５とを形成するとともに、ポリシリコン・ゲート電極１０９への不純物ドープを行う（図１（Ｄ）参照）。但し、ｐ型高濃度不純物をドープする際に、ボロンの突き抜けを防止するために、ポリシリコン・ゲート電極１０９上にハードマスクを形成して該電極１０９へのドープを行わない場合もある。

（５）続いて、半導体基板１０１の全面に例えば２００〜５００ｎｍ程度の絶縁膜を堆積し、さらに、化学機械研磨法(CMP:Chemical Mechanical Polising)等を用いて、ポリシリコン・ゲート電極１０８，１０９の表面を露出させる。これにより、層間膜１１６が形成される（図２（Ａ）参照）。

（６）その後、通常の薄膜形成法を用いて、層間膜１１６およびポリシリコン・ゲート電極１０８，１０９の表面を覆うように、Ｎｉ膜１１７を形成する。さらに、Ｎｉ膜１１７の表面のうち、ポリシリコン・ゲート電極１０８に対向する領域を含み且つポリシリコン・ゲート電極１０９に対向する領域を含まない部分に、Ｓｉ膜１１８を形成する。この実施形態では、ｐウェル１０３上にのみＳｉ膜１１８を形成し、ｎウェル１０４上にはＳｉ膜１１８を形成しない（図２（Ｂ）参照）。

この実施形態では、ポリシリコン・ゲート電極１０８，１０９の膜厚、Ｎｉ膜１１７の膜厚およびＳｉ膜１１８の膜厚を、後述の工程（７）でポリシリコン・ゲート電極１０９が完全にシリサイド化され且つポリシリコン・ゲート電極１０８が高誘電率ゲート絶縁膜１０６との界面付近を残してシリサイド化されるように選択する。ここでは、ポリシリコン・ゲート電極１０８，１０９の膜厚を１００ｎｍ、Ｎｉ膜１１７の膜厚を８０ｎｍとし、且つ、Ｓｉ膜１１８の膜厚を１００ｎｍとする。

（７）そして、半導体基板１０１を例えば４００〜５００℃で適当な時間加熱することにより、ポリシリコン・ゲート電極１０８，１０９のシリサイド化を行う（図２（Ｃ）参照）。

この加熱処理において、ｐウェル１０３上のＮｉ膜１１７は、ポリシリコン・ゲート電極１０８およびＳｉ膜１１８の両方と反応する。このため、Ｎｉ膜１１７は、ポリシリコン・ゲート電極１０８をすべてシリサイド化するに足りるニッケルを供給することができない。したがって、ゲート電極１０８を形成するポリシリコンは、上層部分（Ｎｉ膜１１７側の部分）のみがシリサイド化され、下層部分（高誘電率ゲート絶縁膜１０６との界面付近の部分）はシリサイド化されない。これにより、ｐウェル１０３のゲート電極は、ポリシリコン層１１９ａとシリサイド層１１９ｂの二層構造になる。

一方、ｎウェル１０４上のＮｉ膜１１７は、ポリシリコン・ゲート電極１０９のみと反応する。このため、ゲート電極１０９を形成するポリシリコンは、すべてシリサイドになる。これにより、ｎウェル１０４には、ＮｉＳｉフルシリサイド・ゲート電極１２０が形成される。

（８）その後、例えば化学機械研磨法を用いて層間膜１１６上の合金層を除去する。これにより、ゲート電極１１９，１２０が完成する（図２（Ｄ）参照）。

上述のように、この実施形態では、Ｎｉ膜１１７およびＳｉ膜１１８の膜厚を、上記工程（７）でポリシリコン・ゲート電極１０９が完全にシリサイド化され且つポリシリコン・ゲート電極１０８が高誘電率ゲート絶縁膜１０６との界面付近を残してシリサイド化されるように選択する。これにより、ポリシリコン膜１０５ｂやＮｉ膜１１７をエッチングで薄膜化すること無く、ＮｉＳｉフルシリサイド・ゲート電極１２０とポリシリコン・ゲート電極１１９ａとを同時に作成することができる。

したがって、この実施形態によれば、ＦＥＴの性能を損なうことなく、安価な製造コストで、ｎ型ＦＥＴおよびｐ型ＦＥＴの閾値電圧を調整することが可能である。この発明の発明者による検討では、例えば、ｎ型ＦＥＴおよびｐ型ＦＥＴの両方にＮｉＳｉフルシリサイド・ゲート電極を形成した場合にはｎ型ＦＥＴの閾値電圧＋０．８ボルト且つｐ型ＦＥＴの閾値電圧が−０．４５ボルトであったのに対し、この実施形態ではｎ型ＦＥＴの閾値電圧＋０．４５ボルト且つｐ型ＦＥＴの閾値電圧が−０．４５ボルトであった。

なお、この実施形態では、フルシリサイド・ゲート電極を、ＮｉＳｉで形成したが、他の金属とシリコンとで形成することも可能である。例えば、白金、チタン、コバルト、タングステン等をシリサイド化用の金属として採用することができる。すなわち、Ｎｉ膜１１７に代えて、これらの金属の膜を使用した場合にも、この実施形態に係る製造方法を適用することが可能である。

加えて、この実施形態では、Ｎｉ膜１１７の表面に形成する材料（すなわち膜１１８を形成する材料）としてシリコンを採用したが、膜１１７と反応する材料であれば、特にシリコンに限定されない。例えば、チタンやゲルマニウム等を、膜１１８の形成材料として使用することができる。
この実施形態では、シリコン・ゲート電極をポリシリコンで形成したが、アモルファスシリコンを用いて形成してもよい。

第２の実施形態
次に、この発明の第２の実施形態に係る半導体装置の製造方法について、図３を用いて説明する。

この実施形態は、ｎ型ＦＥＴの高誘電率ゲート絶縁膜上にはＮｉＳｉフルシリサイド・ゲート電極を形成し、且つ、ｐ型ＦＥＴの高誘電率ゲート絶縁膜上にはＮｉ₃Ｓｉフルシリサイド・ゲート電極を形成する製造方法の例である。

図３は、この実施形態に係る半導体装置の製造工程の要部を説明するための工程断面図である。

（１）まず、第１の実施形態の工程（１）〜（５）と同様にして（図１（Ａ）〜図２（Ａ）参照）、半導体基板１０１上に各部１０２〜１１６を形成する。

（２）次に、通常の薄膜形成法を用いて、層間膜１１６およびポリシリコン・ゲート電極１０８，１０９の表面を覆うように、Ｎｉ膜３０１を形成する。さらに、Ｎｉ膜３０１の表面のうち、ポリシリコン・ゲート電極１０８に対向する領域を含み且つポリシリコン・ゲート電極１０９に対向する領域を含まない部分に、Ｓｉ膜３０２を形成する（図３（Ａ）参照）。

上述のように、ＮｉとＳｉとからシリサイドを形成するときの組成は、Ｎｉ膜とＳｉ膜との膜厚比に依存する（非特許文献１参照）。これに対して、この実施形態で形成するシリサイド電極の組成は、ポリシリコン・ゲート電極１０８，１０９の膜厚、Ｎｉ膜３０１の膜厚およびＳｉ膜３０２の膜厚に応じて変化する。この実施形態では、ポリシリコン・ゲート電極１０８，１０９の膜厚を１００ｎｍ、Ｎｉ膜３０１の膜厚を１４０ｎｍ、Ｓｉ膜３０２の膜厚を１００ｎｍとする。

（３）半導体基板１０１を例えば４００〜５００℃で適当な時間加熱することにより、ポリシリコン・ゲート電極１０８，１０９のシリサイド化を行う（図３（Ｂ）参照）。

これにより、ゲート電極１０８はＮｉＳｉフルシリサイド・ゲート電極３０３になり、且つ、ゲート電極１０９はＮｉ₃ Ｓｉフルシリサイド・ゲート電極３０４になる。

（４）その後、例えば化学機械研磨法を用いて層間膜１１６上の膜を除去する。これにより、ゲート電極３０３，３０４が完成する（図３（Ｃ）参照）。

このように、この実施形態では、ＮｉＳｉフルシリサイド・ゲート電極３０３とＮｉ₃ Ｓｉフルシリサイド・ゲート電極３０４とを同時に作成することができる。

したがって、この実施形態によれば、ＦＥＴの性能を損なうことなく、安価な製造コストで、ｎ型ＦＥＴおよびｐ型ＦＥＴの閾値電圧を調整することが可能である。

なお、白金、チタン、コバルト、タングステン等の他の金属でゲート電極をシリサイド化できる点、および、チタンやゲルマニウム等で膜３０２を形成できる点は、第１の実施形態と同様である。Ｎｉ膜３０１に代えてＰｔ膜を使用する場合、例えば、ポリシリコン・ゲート電極１０８，１０９の膜厚を５０ｎｍ、Ｐｔ膜３０１の膜厚を２００ｎｍ、Ｓｉ膜３０２の膜厚を１５０ｎｍとすれば、ＰｔＳｉフルシリサイド・ゲート電極３０３とＰｔＳｉｘ（ｘ＜１）フルシリサイド・ゲート電極３０４とを同時に作成することができる。

第３の実施形態
次に、この発明の第３の実施形態に係る半導体装置の製造方法について、図４を用いて説明する。

この実施形態は、膜１１８に代えてイオン注入を用いる方法の例である。

図４は、この実施形態に係る半導体装置の製造工程の要部を説明するための工程断面図である。

（１）まず、第１の実施形態の工程（１）〜（５）と同様にして（図１（Ａ）〜図２（Ａ）参照）、半導体基板１０１上に各部１０２〜１１６を形成する。

（２）次に、通常の薄膜形成法を用いて、層間膜１１６およびポリシリコン・ゲート電極１０８，１０９の表面を覆うように、Ｎｉ膜４０１を形成する（図４（Ａ）参照）。

（３）続いて、Ｎｉ膜４０１の表面にレジスト膜を形成し、さらに、通常のフォトリソグラフィ法等を用いてパターニングすることにより、ポリシリコン・ゲート電極１０８に対向する領域を露出し且つポリシリコン・ゲート電極１０９に対向する領域を覆うレジスト・パターン４０２を形成する。そして、このレジスト・パターン４０２をマスクとしたイオン注入により、ポリシリコン・ゲート電極１０８に対向する領域のＮｉ膜４０１に、Ｓｉイオンを注入する（図４（Ｂ）参照）。イオン注入のドーズ量は、例えば１×１０¹⁶〜５×１０¹⁶ｃｍ^-2である。

この実施形態では、ポリシリコン・ゲート電極１０８，１０９の膜厚、Ｎｉ膜４０１の膜厚およびＳｉのイオン注入量を、後述の工程（４）でポリシリコン・ゲート電極１０９が完全にシリサイド化され且つポリシリコン・ゲート電極１０８が高誘電率ゲート絶縁膜１０６との界面付近を残してシリサイド化されるように選択する。

（４）レジスト・パターン４０２を除去した後、半導体基板１０１を例えば４００〜５００℃で適当な時間加熱することにより、ポリシリコン・ゲート電極１０８，１０９のシリサイド化を行う（図４（Ｃ）参照）。

この加熱処理において、ｐウェル１０３上のＮｉ膜４０１は、ポリシリコン・ゲート電極１０８および被注入Ｓｉイオンの両方と反応する。このため、ゲート電極１０８を形成するポリシリコンは、上層部分（Ｎｉ膜４０１側の部分）のみがシリサイド化され、下層部分（高誘電率ゲート絶縁膜１０６との界面付近の部分）はシリサイド化されない。したがって、ｐウェル１０３のゲート電極４０３は、ポリシリコン層４０３ａとシリサイド層４０３ｂの二層構造になる。

一方、ｎウェル１０４上のＮｉ膜４０１は、ポリシリコン・ゲート電極１０９のみと反応する。このため、ゲート電極１０９を形成するポリシリコンは、すべてシリサイドになる。これにより、ｎウェル１０４には、ＮｉＳｉフルシリサイド・ゲート電極４０４が形成される。

（５）その後、例えば化学機械研磨法を用いて層間膜１１６上の合金膜を除去する。これにより、ゲート電極４０３，４０４が完成する（図４（Ｄ）参照）。

上述のように、この実施形態によっても、ポリシリコン膜１０５ｂやＮｉ膜４０１をエッチングで薄膜化すること無く、ＮｉＳｉフルシリサイド・ゲート電極４０４とポリシリコン・ゲート電極４０３とを同時に作成することができる。

したがって、この実施形態によれば、ＦＥＴの性能を損なうことなく、安価な製造コストで、ｎ型ＦＥＴおよびｐ型ＦＥＴの閾値電圧を調整することが可能である。

なお、白金、チタン、コバルト、タングステン等の他の金属でゲート電極をシリサイド化できる点、および、チタンやゲルマニウム等で膜１１８を形成できる点は、第１の実施形態と同様である。

第４の実施形態
次に、この発明の第４の実施形態に係る半導体装置の製造方法について、図５および図６を用いて説明する。

この実施形態は、ゲート幅の広狭によらず、同じ組成のフルシリサイド・ゲート電極を形成する製造方法の例である。

図５および図６は、この実施形態に係る半導体装置の製造工程の要部を説明するための工程断面図である。

（１）まず、通常のプロセス技術を用いて、半導体基板５０１の表面に素子分離領域５０２を形成するとともに、不純物導入等により、ｐウェル５０３を形成する（図５（Ａ）参照）。

（２）次に、第１の実施形態と同様にして、半導体基板５０１の全表面に、例えば１．６〜３ｎｍ程度の高誘電率膜５０４を形成し、さらに、例えば１００ｎｍのポリシリコン膜５０５を形成する（図５（Ｂ）参照）。

（３）その後、第１の実施形態と同様にして、高誘電率ゲート絶縁膜５０６，５０７およびポリシリコン・ゲート電極５０８，５０９を形成する（図５（Ｃ）参照）。

この実施形態では、ポリシリコン・ゲート電極５０８のゲート幅を狭く形成し（例えば１００〜１５０ｎｍ以下）、且つ、ポリシリコン・ゲート電極５０９のゲート幅を広く形成する（例えば１００〜１５０ｎｍ以上）。

（４）第１の実施形態と同様にして、サイドウォール５１０，５１１、ｎ型エクステンション領域５１２，５１３、ｎ型高濃度不純物領域５１４，５１５および層間膜５１６を形成する（図５（Ｄ）参照）。

（５）その後、通常の薄膜形成法を用いて、層間膜５１６およびポリシリコン・ゲート電極５０８，５０９の表面を覆うように、Ｎｉ膜５１７を形成する。さらに、Ｎｉ膜５１７の表面のうち、ポリシリコン・ゲート電極５０８に対向する領域を含み且つポリシリコン・ゲート電極５０９に対向する領域を含まない部分に、Ｓｉ膜５１８を形成する（図６（Ａ）参照）。

この実施形態では、ポリシリコン・ゲート電極５０８，５０９の膜厚、Ｎｉ膜５１７の膜厚およびＳｉ膜５１８の膜厚が、ゲート幅の広狭によらず、同じ組成のフルシリサイド・ゲート電極が形成されるように選択される。

（６）そして、半導体基板５０１を例えば４００〜５００℃で適当な時間加熱することにより、ポリシリコン・ゲート電極５０８，５０９のシリサイド化を行う（図６（Ｂ）参照）。

この加熱処理において、ポリシリコン・ゲート電極５０８上のＮｉ膜５１７は、ポリシリコン・ゲート電極５０８およびＳｉ膜５１８の両方と反応する。このため、ゲート電極５０８は、ゲート電極５０９と比較して、Ｎｉがリッチにならない。したがって、ゲート電極５０８，５０９は、同じ組成のフルシリサイド・ゲート電極５１９，５２０になる。

（７）その後、第１の実施形態と同様にして、層間膜５１６上の膜を除去する。これにより、ゲート電極５１９，５２０が完成する（図６（Ｃ）参照）。

このように、この実施形態によれば、幅の広いゲート電極と幅の狭いゲート電極とが混在する場合でも、同じ組成のフルシリサイド・ゲート電極５１９，５２０を形成することができる。このため、ゲート電極の広狭に拘わらず、閾値電圧を同一にすることができる。

なお、Ｎｉ膜５１７に代えて白金、チタン、コバルト、タングステン等の他の金属膜を使用できる点、および、チタンやゲルマニウム等の他の金属で膜５１８を形成できる点は、第１の実施形態と同様である。

さらに、膜５１８に代えてイオン注入を行っても良い点は、第３の実施形態と同様である。

第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。

符号の説明

１０１ 半導体基板
１０２ 素子分離領域
１０３ ｐウェル
１０４ ｎウェル
１０５ａ 高誘電率膜
１０５ｂ ポリシリコン膜
１０６，１０７ 高誘電率ゲート絶縁膜
１０８，１０９ ポリシリコン・ゲート電極
１１０，１１３ サイドウォール
１１１ ｎ型エクステンション領域
１１２ ｎ型高濃度不純物領域
１１４ ｐ型エクステンション領域
１１５ ｐ型高濃度不純物領域
１１６ 層間膜
１１７ Ｎｉ膜
１１８ Ｓｉ膜
１１９，１２０ ゲート電極

Claims (9)

1. 半導体基板の表面に、第１、第２高誘電率ゲート絶縁膜と、該第１、第２高誘電率ゲート絶縁膜上の第１、第２シリコン・ゲート電極とを形成する第１工程と、
   前記第１、第２シリコン・ゲート電極の表面が露出するように、前記半導体基板の表面に層間膜を形成する第２工程と、
   前記層間膜および第１、第２シリコン・ゲート電極の表面を覆うように、シリサイド形成用金属の第１膜を形成する第３工程と、
   前記第１膜の表面のうち前記第１シリコン・ゲート電極に対向する領域を含み且つ前記第２シリコン・ゲート電極に対向する領域を含まない部分に前記シリサイド形成用金属との間で化合物を形成する化合物形成用材料であるシリコンを供給するとともに、前記第１、第２シリコン・ゲート電極のシリサイド化を行う第４工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第４工程が、前記第１膜の表面のうち前記第１シリコン・ゲート電極に対向する領域を含み且つ前記第２シリコン・ゲート電極に対向する領域を含まない部分に前記化合物形成用材料の第２膜を形成し、その後、加熱処理を行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１、第２シリコン・ゲート電極が異なる導電型の電界効果トランジスタに設けられたゲート電極であり、且つ、
   前記第１、第２シリコン・ゲート電極および前記第１、第２膜の膜厚が、前記第４工程で前記第２シリコン・ゲート電極が完全にシリサイド化され且つ前記第１シリコン・ゲート電極が前記第１高誘電率ゲート絶縁膜との界面付近を残してシリサイド化されるように選択される、
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１、第２シリコン・ゲート電極が異なる導電型の電界効果トランジスタに設けられたゲート電極であり、且つ、
   前記第１、第２シリコン・ゲート電極および前記第１、第２膜の膜厚が、前記第１、第２シリコン・ゲート電極が互いに異なる組成のシリサイド・ゲート電極になるように選択される、
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記第１、第２シリコン・ゲート電極が同一導電型の電界効果トランジスタに設けられたゲート電極であり、
   前記第１シリコン・ゲート電極のゲート幅が前記第２シリコン・ゲート電極のゲート幅よりも小さく、且つ、
   前記第１、第２シリコン・ゲート電極および前記第１、第２膜の膜厚が、前記第１、第２シリコン・ゲート電極が同じ組成のシリサイド・ゲート電極になるように選択される、
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
6. 前記第４工程が、前記第１膜の表面のうち前記第１シリコン・ゲート電極に対向する領域を含み且つ前記第２シリコン・ゲート電極に対向する領域を含まない部分に前記化合物形成用材料をイオン注入し、その後、加熱処理を行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記第１、第２シリコン・ゲート電極が異なる導電型の電界効果トランジスタに設けられたゲート電極であり、且つ、
   前記第１、第２シリコン・ゲート電極の膜厚、前記第１膜の膜厚および前記化合物形成用材料の注入量が、前記第４工程で前記第２シリコン・ゲート電極が完全にシリサイド化され且つ前記第１シリコン・ゲート電極が前記第１高誘電率ゲート絶縁膜との界面付近を残してシリサイド化されるように選択される、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第１、第２シリコン・ゲート電極が異なる導電型の電界効果トランジスタに設けられたゲート電極であり、且つ、
   前記第１、第２シリコン・ゲート電極の膜厚、前記第１膜の膜厚および前記化合物形成用材料の注入量が、前記第１、第２シリコン・ゲート電極が互いに異なる組成のシリサイド・ゲート電極になるように選択される、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記第１、第２シリコン・ゲート電極が同一導電型の電界効果トランジスタに設けられたゲート電極であり、
   前記第１シリコン・ゲート電極のゲート幅が前記第２シリコン・ゲート電極のゲート幅よりも小さく、且つ、
   前記第１、第２シリコン・ゲート電極の膜厚、前記第１膜の膜厚および前記化合物形成用材料の注入量が、前記第１、第２シリコン・ゲート電極が同じ組成のシリサイド・ゲート電極になるように選択される、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。