JP5291992B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴでＣＭＩＳ（Complementary MIS）素子を構成する半導体装置に適用して有効な技術に関するものである。

ｎチャネル型ＭＩＳＦＥＴ（以下、「ｎＭＩＳＦＥＴ」ともいう）およびｐチャネル型ＭＩＳＦＥＴ（以下、「ｐＭＩＳＦＥＴ」ともいう）で構成されるＣＭＩＳ（Complementary MIS）においては、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方において低い閾値電圧を実現するために、互いに異なる仕事関数（ポリシリコン（多結晶シリコン）を用いる場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。例えば、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ型不純物を導入することにより、ｎＭＩＳＦＥＴのゲート電極（ｎ型ゲート電極）材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともに、ｐＭＩＳＦＥＴのゲート電極（ｐ型ゲート電極）材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、閾値電圧の低下を図っている。

近年、半導体集積回路を構成するＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいる。このため、ＭＩＳＦＥＴをオン状態にするためにポリシリコンのゲート電極に電圧を印加した際、ゲート絶縁膜界面近傍のゲート電極内に生じる空乏化の影響が次第に顕著になり、ゲート絶縁膜の膜厚が見かけ上厚くなる結果、オン電流の確保が難しくなり、ＭＩＳＦＥＴの動作速度の低下が顕著になってきた。

また、ゲート絶縁膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐＭＩＳＦＥＴにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート絶縁膜を通じて半導体基板に拡散し、チャネル領域の不純物濃度を高めるために、閾値電圧が変動する。

そこで、ゲート絶縁膜材料を酸化シリコンから、より誘電率の高い絶縁膜（高誘電体膜、ｈｉｇｈ−ｋ膜）に置き換えると共に、ゲート電極材料をポリシリコンから金属あるいは金属シリサイドに置き換える検討が進められている。

これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、Ｈｆ（ハフニウム）酸化物やＺｒ（ジルコニウム）酸化物といった種々の金属酸化物が検討されている。また、半導体であるポリシリコンではなく、金属材料でゲート電極を構成することにより、前述した空乏化の影響によるオン電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。

特開２００７−１１００９１号公報（特許文献１）には、Ｈｆから作られたゲート絶縁膜と、同一材料で構成されるＰＭＯＳトランジスタのゲート電極およびＮＭＯＳトランジスタのゲート電極において、ＰＭＯＳトランジスタのゲート電極の厚さをＮＭＯＳトランジスタのゲート電極の厚さよりも大きくする技術が開示されている。

また、特開２００７−１９３９５号公報（特許文献２）には、ＮＭＯＳトランジスタがＨｆＯ_２からなるゲート絶縁膜と接してシリサイド層を含むゲート電極で構成され、ＰＭＯＳトランジスタがＨｆＯ_２からなるゲート絶縁膜と接して窒化チタン（ＴｉＮ）からなる金属層とシリサイド層を含むゲート電極で構成された技術が開示されている。

また、特開２００５−１２９５５１号公報（特許文献３）には、シリコン基板を熱酸化してゲート絶縁膜を形成した後、Ｎｉ／（Ｎｉ＋Ｓｉ）比が４０ａｔ％−６０ａｔ％であるＮｉ＋Ｓｉを母材としたゲート電極を形成する技術が開示されている。このＮｉ＋Ｓｉにｎ型不純物を含ませたゲート電極でｎチャネルＭＯＳＦＥＴを構成し、Ｎｉ＋Ｓｉにｐ型不純物を含ませたゲート電極でｐチャネルＭＯＳＦＥＴを構成させている。
特開２００７−１１００９１号公報 特開２００７−１９３９５号公報 特開２００５−１２９５５１号公報

ゲート絶縁膜としての高誘電体膜と、ゲート電極としての金属膜を組み合わせてＣＭＩＳを構成する場合も、閾値電圧の低下を図るため、通常は、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで異なる金属材料を用いられている。しかしながら、異なる金属材料を同時に精度良く安定に加工することは困難となり、微細加工寸法精度が低下してしまう。

一方、同一の金属材料でｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの金属ゲート電極（いわゆるシングルメタルゲート）を形成すると、ｎＭＩＳＦＥＴのゲート電極材料の仕事関数とｐＭＩＳＦＥＴのゲート電極材料の仕事関数との間の仕事関数の金属材料を用いるため、それぞれの閾値が高くなってしまうことが考えられる。

また、前記特許文献１のように、同一のゲート電極材料（金属膜）を用いてＭＩＰＳ（metal inserted poly-Si stacks）構造を構成し、ゲート絶縁膜と接する金属膜の膜厚をｎＭＩＳＦＥＴでは薄く、ｐＭＩＳＦＥＴでは厚くして、それぞれのＭＩＳＦＥＴの閾値を低減することが考えられる。しかし、本発明者が検討したところ、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴにおいて、同一のゲート電極材料のうちゲート絶縁膜と接する金属膜の膜厚を厚くすればするほど、ｐＭＩＳＦＥＴの性能に深く関与する正孔移動度が劣化する傾向にあることを見出した。

本発明の目的は、ＭＩＳＦＥＴの移動度劣化を抑制することのできる技術を提供することにある。

本発明の他の目的は、ＭＩＳＦＥＴの閾値を低減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一実施の形態は、半導体基板の主面に設けられたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを含んで構成するものである。

前記ｎチャネル型ＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介してｎ型ゲート電極を有している。前記ｎチャネル型ＭＩＳＦＥＴの前記ゲート絶縁膜は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。前記ｎ型ゲート電極は、前記ｎチャネル型ＭＩＳＦＥＴの前記ゲート絶縁膜上に窒化チタン膜と、前記窒化チタン膜上のニッケルリッチのフルシリサイド膜とを有している。

前記ｐチャネル型ＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介してｐ型ゲート電極を有している。前記ｐチャネル型ＭＩＳＦＥＴの前記ゲート絶縁膜は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。前記ｐ型ゲート電極は、前記ｐチャネル型ＭＩＳＦＥＴの前記ゲート絶縁膜上にニッケルリッチのフルシリサイド膜を有している。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

この一実施の形態によれば、ＭＩＳＦＥＴの移動度劣化を抑制することができる。また、ＭＩＳＦＥＴの閾値を低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本実施の形態では、ＳＲＡＭ（static random access memory）を備えた半導体装置に本発明を適用した場合について説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図１は、本実施の形態におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図１に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎＭＩＳＦＥＴＱｎで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐＭＩＳＦＥＴＱｐで構成されている。

メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＩＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＩＳインバータＩＮＶ２を構成している。これら一対のＣＭＩＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。

また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。

また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。

上記回路の動作を説明すると、一方のＣＭＩＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＩＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＩＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。

転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ、／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。

メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。

次に、上述したＳＲＡＭのレイアウト構成の一例について図２を参照しながら説明する。図２は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。ＳＲＡＭのメモリセルＭＣは、例えば、図２に示すように、半導体基板（以下単に「基板」という。）１に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。

具体的には、基板１を素子分離領域ＳＴＩで複数のアクティブ領域（活性領域）Ａｐ１、Ａｐ２、Ａｐ３、Ａｎ１、Ａｎ２に区画する。素子分離領域ＳＴＩで区画された複数のアクティブ領域Ａｐ１、Ａｐ２、Ａｐ３、Ａｎ１、Ａｎ２は、並んで基板１の第１方向（ｙ方向）に延在するように配置され、アクティブ領域Ａｐ１、Ａｐ２、Ａｐ３、Ａｎ１、Ａｎ２の周囲を素子分離領域ＳＴＩで囲む構造となっている。

ｎＭＩＳＦＥＴを形成するアクティブ領域Ａｐ１、Ａｐ２、Ａｐ３では、アクティブ領域Ａｐ１、Ａｐ２、Ａｐ３内にリンや砒素などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間のアクティブ領域Ａｐ１、Ａｐ２、Ａｐ３上にゲート絶縁膜を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、アクティブ領域Ａｐ１、Ａｐ２、Ａｐ３の延在する第１方向とは交差する第２方向（ｘ方向）に延在している。

このようにして、アクティブ領域Ａｐ１、Ａｐ２、Ａｐ３上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｐ１、Ａｐ２、Ａｐ３内に形成されているソース領域およびドレイン領域によりｎＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２）が形成される。同様に、アクティブ領域Ａｎ１、Ａｎ２上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｎ１、Ａｎ２内に形成されているソース領域およびドレイン領域によりｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が形成される。

例えば、ＳＲＡＭのメモリセルＭＣにおいて、アクティブ領域Ａｐ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ１および転送用ＭＩＳＦＥＴＱｔ１が同一のアクティブ領域Ａｐ１に形成されている。また、アクティブ領域Ａｎ１に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳＦＥＴＱｐ１が形成され、アクティブ領域Ａｎ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷ＭＩＳＦＥＴＱｐ２が形成されている。同様に、アクティブ領域Ａｐ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ２および転送用ＭＩＳＦＥＴＱｔ２が同一のアクティブ領域Ａｐ２に形成されている。

さらに、ＳＲＡＭにおいては、６つの電界効果トランジスタからなるメモリセルＭＣが複数形成されている以外に、ＳＲＡＭの構造上、駆動用トランジスタＱｄ１、Ｑｄ２のドレイン領域の電位を得るために、基板電位供給部Ｌｐ１、Ｌｐ２が設けられている。この基板電位供給部Ｌｐ１、Ｌｐ２は、ｐ型半導体領域から形成されている。同様に、基板１には、ｎ型半導体領域からなる基板電位供給部Ｌｎ１も形成されている。そして、メモリセルＭＣの形成領域と基板電位供給部Ｌｐ１、Ｌｐ２、Ｌｎ１との間の領域は、本来、ゲート電極Ｇを形成する必要のない領域であるが、基板１の全体にわたって、ゲート電極Ｇを均一に形成して加工精度を確保するために、ゲート電極Ｇの間隔に対応したダミー電極ＤＧが形成されている。以上のようにして、ＳＲＡＭが基板１に形成されている。

次に、本実施の形態におけるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの構成について説明するが、その一例として、図２のＹ１−Ｙ１線で切断した駆動用ＭＩＳＦＥＴＱｄ１と、図２のＹ２−Ｙ２線で切断した負荷用ＭＩＳＦＥＴＱｐ１の構成について図３を用いて説明する。駆動用ＭＩＳＦＥＴＱｄ１は、ｎＭＩＳＦＥＴから構成されているので、図３では、駆動用ＭＩＳＦＥＴＱｄ１をｎＭＩＳＦＥＴＱｎとする。同様に、負荷用ＭＩＳＦＥＴＱｐ１は、ｐＭＩＳＦＥＴから構成されているので、図３では、負荷用ＭＩＳＦＥＴＱｐ１をｐＭＩＳＦＥＴＱｐとする。

図３は、ＳＲＡＭを構成するｎＭＩＳＦＥＴＱｎとｐＭＩＳＦＥＴＱｐの断面構造を示す図である。なお、図３に示すｎＭＩＳＦＥＴＱｎもｐＭＩＳＦＥＴＱｐも同一の基板１上に設けられている。

まず、ｎＭＩＳＦＥＴＱｎの構成について説明する。図３に示すように、例えばｐ型単結晶シリコンから構成される基板１のｎＭＩＳＦＥＴ形成領域には、ｐ型ウェル２が形成されており、そのｐ型ウェル２において、ｎＭＩＳＦＥＴＱｎは、基板１上にゲート絶縁膜３を介してゲート電極４（ｎ型ゲート電極）を有している。

このｎ型ＭＩＳＦＥＴＱｎのゲート絶縁膜３は、基板１上の酸化シリコン（ＳｉＯ_２）と、その上に酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜の例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）との積層膜である。

また、ゲート電極４は、ｎＭＩＳＦＥＴＱｎのゲート絶縁膜３上に窒化チタン膜５と、窒化チタン膜５上にニッケルリッチのフルシリサイド膜６とを有している。窒化チタン膜５は、ゲート絶縁膜３と直接接しており、主としてｎＭＩＳＦＥＴＱｎの閾値電圧を調整するために用いられるものである。一方、フルシリサイド膜６は、主としてゲート電極４の低抵抗化のために用いられるものである。また、ゲート電極４の両側の側壁には、サイドウォール７が形成されている。このサイドウォール７は、例えば窒化シリコン膜などの絶縁膜から形成されている。

また、サイドウォール７直下のｐ型ウェル２内には、ゲート電極４に整合して設けられた浅いｎ型不純物拡散領域８が形成されている。この浅いｎ型不純物拡散領域８は、基板１にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入して形成された半導体領域である。そして、浅いｎ型不純物拡散領域８の外側のｐ型ウェル２内には、サイドウォール７に整合して深いｎ型不純物拡散領域９が形成されている。この深いｎ型不純物拡散領域９も、基板１にリンや砒素などのｎ型不純物を導入することにより形成されており、半導体領域となっている。このように一対の浅いｎ型不純物拡散領域８と、一対の深いｎ型不純物拡散領域９により、ｎＭＩＳＦＥＴＱｎのソース領域とドレイン領域が形成されている。

続いて、ｐＭＩＳＦＥＴＱｐの構成について説明する。図３に示すように、基板１のｐＭＩＳＦＥＴ形成領域には、ｎ型ウェル１０が形成されており、そのｎ型ウェル１０において、ｐＭＩＳＦＥＴＱｐは、基板１上にゲート絶縁膜１１を介してゲート電極１２（ｐ型ゲート電極）を有している。

このｐ型ＭＩＳＦＥＴＱｎのゲート絶縁膜１１は、基板１上の酸化シリコン（ＳｉＯ_２）と、その上に酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜の例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）との積層膜である。この積層膜の構成は、ゲート絶縁膜３の構成と同様である。

また、ゲート電極１２は、ｐＭＩＳＦＥＴＱｐのゲート絶縁膜１１上にニッケルリッチのフルシリサイド膜６を有している。フルシリサイド膜６は、ゲート絶縁膜１１と直接接しており、ｐＭＩＳＦＥＴＱｐの閾値電圧を調整するために用いられると共に、ゲート電極１２の低抵抗化のために用いられるものである。また、ゲート電極１２の両側の側壁には、サイドウォール１３が形成されている。このサイドウォール１３は、サイドウォール７と同様に例えば窒化シリコン膜などの絶縁膜から形成されている。

また、サイドウォール１３直下のｎ型ウェル１０内には、ゲート電極１２に整合して設けられた浅いｐ型不純物拡散領域１４が形成されている。この浅いｐ型不純物拡散領域１４は、基板１にホウ素（Ｂ）などのｐ型不純物を導入して形成された半導体領域である。そして、浅いｐ型不純物拡散領域１４の外側のｎ型ウェル１０内には、サイドウォール１３に整合して深いｐ型不純物拡散領域１５が形成されている。この深いｐ型不純物拡散領域１５も、基板１にホウ素などのｐ型不純物を導入することにより形成されており、半導体領域となっている。このように一対の浅いｐ型不純物拡散領域１４と、一対の深いｐ型不純物拡散領域１５により、ｐＭＩＳＦＥＴＱｐのソース領域とドレイン領域が形成されている。

以上のようにして、基板１のｎＭＩＳＦＥＴ形成領域にｎＭＩＳＦＥＴＱｎが設けられ、基板１のｐＭＩＳＦＥＴ形成領域にｐＭＩＳＦＥＴＱｐが設けられている。

ｎＭＩＳＦＥＴＱｎ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極４と、ｐＭＩＳＦＥＴＱｐ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極１２とは、図２に示すように１本のゲート電極Ｇとして形成されている。図４は、図２のＸ１−Ｘ１線で切断した断面図である。図４に示すように、基板１には、素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）であるｎＭＩＳＦＥＴ形成領域、ｐＭＩＳＦＥＴ形成領域、コンタクト形成領域のそれぞれにｎＭＩＳＦＥＴＱｎ、ｐＭＩＳＦＥＴＱｐ、基板コンタクトＣＮＴが設けられている。

例えば、図４に示す４つの素子分離領域ＳＴＩのうち、左側の素子分離領域ＳＴＩとそれに隣接する素子分離領域ＳＴＩで挟まれた活性領域（アクティブ領域）には、ｐ型ウェル２が形成されている。また、中央の２つの素子分離領域ＳＴＩで挟まれた活性領域（アクティブ領域）には、ｎ型ウェル１０が形成されている。さらに、右側の素子分離領域ＳＴＩとそれに隣接する素子分離領域ＳＴＩで挟まれた活性領域（アクティブ領域）には、ｎ型ウェル１０およびその表面にｐ型不純物拡散領域１６が形成されている。このｐ型不純物拡散領域１６は、ｎ型ウェル１０の表面にホウ素（Ｂ）などのｐ型不純物を導入して形成された半導体領域であり、例えば、ｐＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース領域およびドレイン領域を構成する浅いｐ型不純物拡散領域１４、深いｐ型不純物拡散領域１５と同一の工程により形成される。

そして、ｎＭＩＳＦＥＴ形成領域のｐ型ウェル２上にはゲート絶縁膜３が形成されている。また、ｐＭＩＳＦＥＴ形成領域のｎ型ウェル１０上にはゲート絶縁膜１１が形成されている。なお、本実施の形態では、ゲート絶縁膜３、１１共に基板１上の酸化シリコンと、その上の窒化ハフニウムシリケート（ＨｆＳｉＯＮ）との積層膜から構成されている。

また、ｎＭＩＳＦＥＴ形成領域のゲート絶縁膜３上およびコンタクト形成領域のｐ型不純物拡散領域１６上には、窒化チタン膜５が形成されている。さらに、ｎＭＩＳＦＥＴ形成領域の窒化チタン膜５上、ｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１上、およびコンタクト形成領域の窒化チタン膜５上には、ニッケルリッチのフルシリサイド膜６が形成されている。つまり、フルシリサイド膜６は、ｎＭＩＳＦＥＴ形成領域、ｐＭＩＳＦＥＴ形成領域およびコンタクト形成領域にわたって基板１上に形成されている。

したがって、ゲート電極Ｇは、ｎＭＩＳＦＥＴ形成領域ではｎＭＩＳＦＥＴＱｎのゲート電極４となり、ｐＭＩＳＦＥＴ形成領域ではｐＭＩＳＦＥＴＱｐのゲート電極１２となり、コンタクト形成領域では基板コンタクトＣＮＴ（蓄積ノードＢ）となっている。

コンタクト形成領域の基板１上にも形成された窒化チタン膜５は、ｐ型不純物拡散領域１６と接触している。本実施の形態では、ゲート電極材料としてニッケルリッチのフルシリサイド膜６を形成するため、コンタクト形成領域上にも厚いニッケル膜が形成され、シリサイド化が行われる。その際、ｐ型不純物拡散領域１６より深くニッケルが基板１内まで侵入することが考えられる。そこで、本実施の形態では、コンタクト形成領域の基板１とフルシリサイド膜６との間に窒化チタン膜５を挟むことで、基板１にニッケルが侵入して起こるリークを防止している。すなわち、コンタクト形成領域の基板１上に窒化チタン膜５を設けることで、基板コンタクトＣＮＴでの不具合を低減できる。

ここで、本実施の形態におけるＣＭＩＳを構成するｎＭＩＳＦＥＴＱｎおよびｐＭＩＳＦＥＴＱｐについて説明する。ＣＭＩＳを構成する一方のｎＭＩＳＦＥＴＱｎは、基板１上にゲート絶縁膜３を介してゲート電極４を有している。ゲート絶縁膜３は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜（高誘電体膜）を有している。ゲート電極４は、ゲート絶縁膜３上に窒化チタン膜５と、窒化チタン膜５上にニッケルリッチのフルシリサイド膜６とを有している。ＣＭＩＳを構成する他方のｐＭＩＳＦＥＴＱｐは、基板１上にゲート絶縁膜１１を介してゲート電極１２を有している。ゲート絶縁膜１１は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜（高誘電体膜）を有している。ゲート電極１２は、ゲート絶縁膜１１上にニッケルリッチのフルシリサイド膜６を有している。

従来、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴでは、ゲート電極としてポリシリコン膜が用いられている。そして、ｎＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．１ｅＶ近傍）に設定することで、ｎＭＩＳＦＥＴの閾値電圧の低下を図っている。一方、ｐＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．２ｅＶ近傍）に設定することで、ｐＭＩＳＦＥＴの閾値電圧の低下を図っている。これは、ゲート絶縁膜として酸化シリコン膜を使用した場合の例である。すなわち、ゲート絶縁膜として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。

また、ゲート電極材料にポリシリコンを用いるのと同様に、ニッケルシリサイド膜中に不純物を添加すると仕事関数が変化することが前記特許文献３に記載されており、さらにＮｉ／（Ｎｉ＋Ｓｉ）比が高いニッケルシリサイド膜をｐＭＩＳＦＥＴのゲート電極材料として用い、Ｎｉ／（Ｎｉ＋Ｓｉ）比が低いニッケルシリサイド膜をｎＭＩＳＦＥＴのゲート電極材料として用いる記載がされている。

ところが、ゲート絶縁膜として、ハフニウムを含む酸化膜のような高誘電体膜を使用すると、ポリシリコン膜よりなるゲート電極にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜として高誘電体膜を使用した場合、ｎＭＩＳＦＥＴでは、ゲート電極の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎＭＩＳＦＥＴの閾値電圧が上昇する。一方、ｐＭＩＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎＭＩＳＦＥＴと同様に閾値電圧が上昇する。このように、ゲート電極の仕事関数が閾値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。

そこで、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、ゲート絶縁膜上に配置されるゲート電極を、ポリシリコン膜ではなく金属膜から形成することが検討されている。ゲート電極を金属膜から形成すれば、ポリシリコン膜のように不純物を導入することで閾値を調整することなく、金属膜の種類を選択することで閾値電圧を調整することができる。このため、ゲート電極に金属膜を使用することで、上述したフェルミレベルピニングの問題を回避することができる。さらに、ゲート電極にポリシリコン膜を使用しないことから、ゲート電極の空乏化の問題も回避することができる。

ゲート電極に金属膜を使用する場合、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで異なる金属膜を用いることが考えられる。金属膜の種類によって仕事関数値は異なるが、ｎＭＩＳＦＥＴでは、閾値電圧を下げるため、シリコンの伝導帯近傍の仕事関数を有する金属膜を用いる必要がある一方、ｐＭＩＳＦＥＴでは、閾値電圧を下げるため、シリコンの価電子帯近傍の仕事関数を有する金属膜を用いる必要があるからである。したがって、ゲート電極に金属膜を使用する場合、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで異なる金属膜を使用することになる。

例えば、本発明者は、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのゲート絶縁膜として共に窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を用い、ｎＭＩＳＦＥＴの仕事関数制御金属としてシリコン窒化タンタル膜を用い、ｐＭＩＳＦＥＴの仕事関数制御金属ゲート電極として窒化チタン膜を用いた構造を検討している。窒化チタンは、耐熱性が高く、容易に薬液除去ができるため、従来の半導体装置でも用いられてきた使いやすい材料であり、また、仕事関数を低くするためにはシリコン窒化タンタルのようにシリコンを主成分レベルで多く含む金属材料の使用が有効だからである。また、仕事関数制御金属のシリコン窒化タンタル膜や窒化チタン膜自体では抵抗が高いため、低抵抗材料としてタングステン（Ｗ）膜や、前記特許文献２のようにシリサイド膜を仕事関数制御金属上に設けている。

ｐＭＩＳＦＥＴの仕事関数制御金属としては、窒化チタンの他に、窒化タングステン（ＴｉＷ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ_２）、酸化イリジウム（ＩｒＯ_２）、窒化モリブデン（ＭｏＮ）を挙げることができる。また、ｎＭＩＳＦＥＴの仕事関数制御金属としては、シリコン窒化タンタルの他に、チタン（Ｔｉ）、ジルコニア（Ｚｒ）、バナジウム（Ｖ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）を挙げることができる。

これらチタン、ジルコニア、バナジウム、タンタル、ニオブなどの一般的に仕事関数の低い金属は反応性が高く、高温の活性化熱処理などを行うと、下地の高誘電体膜と反応してリーク電流が増大してしまうことが問題となる。また、仕事関数を低くするためにはシリコン窒化タンタルのようにシリコンを主成分レベルで多く含む金属の使用が有効である。しかしながら、シリコン窒化タンタルと下地の高誘電体膜との界面に、下地の高誘電体膜より誘電率が低い酸化シリコン膜、あるいは電極内から相分離して形成された下地の高誘電体膜より誘電率が低い窒化シリコン膜が形成され、ゲート絶縁膜の酸化シリコン膜厚換算膜厚が厚くなってしまうことが問題となる。

そこで、本発明者は、同一の仕事関数制御金属として窒化チタン膜を用いたＭＩＰＳ（metal inserted poly-Si stacks）構造のゲート電極を備えたｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴについて検討を行っている。この窒化チタン膜は、前述したように、通常はｐＭＩＳＦＥＴの仕事関数制御金属として用いられるものであるが、耐熱性が高く、容易に薬液除去ができるため、従来の半導体装置でも用いられてきた使いやすい材料である。これらＭＩＳＦＥＴのゲート電極は、例えば、図３のｎＭＩＳＦＥＴＱｎにおいてフルシリサイド膜６を導電性のポリシリコン膜に置き換えた構造となる。なお、前記特許文献１には、ＴａＮ、ＴｉＳｉＮ、またはＴｉＮを仕事関数制御金属として用いたＭＩＰＳ構造が開示されている。

図５はＭＩＰＳ構造のゲート電極を備えたｎＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と電子移動度の関係を示す説明図であり、図６はＭＩＰＳ構造のゲート電極を備えたｐＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と正孔移動度の関係を示す説明図である。

図５および図６に示すように、ゲート絶縁膜と接する金属膜の膜厚をｎＭＩＳＦＥＴでは薄く、ｐＭＩＳＦＥＴでは厚くすることによって、ｎＭＩＳＦＥＴの実効仕事関数はシリコンの伝導帯近傍（４．１ｅＶ）に近づき、ｐＭＩＳＦＥＴの実効仕事関数はシリコンの価電子帯近傍（５．２ｅＶ）に近づくため、それぞれのＭＩＳＦＥＴの閾値を低減することができる。しかしながら、図６に示すように、窒化チタン膜の膜厚を厚くすればするほど、ｐＭＩＳＦＥＴの性能に深く関与する正孔移動度が劣化することがわかる。

このように、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの同一の仕事関数制御金属材料として窒化チタン膜を用いることによって、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで金属材料の差に起因する微細寸法精度を確保しつつ、ＭＩＳＦＥＴの閾値を低減することができるが、ＣＭＩＳの性能が低下してしまうことを本発明者は見出した。

ここで、本発明者は、同一の仕事関数制御金属材料を用いて、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの閾値を低減することができる効果を得るために、同一の仕事関数制御金属として窒化チタン膜を用いて、その上に低抵抗の金属膜であるタングステン膜を積層した構造のゲート電極を備えたｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴについて検討も行っている。しかしながら、窒化チタン膜の膜厚をｎＭＩＳＦＥＴでは薄く、ｐＭＩＳＦＥＴでは厚くしても、前述のＭＩＰＳ構造と同様の効果を得ることができなかった。

また、本発明者は、前述のＭＩＰＳ構造では、同一の仕事関数制御金属である窒化チタン膜上に、ポリシリコンを用いていることから、そのシリコンがゲート電極の実効仕事関数に影響を及ぼしているものと考え、ポリシリコン電極に十分に厚いニッケルを反応させたニッケルリッチのフルシリサイド膜を、同一の仕事関数制御金属である窒化チタン膜上に用いた構造について検討も行っている。例えば、発明者はニッケル／シリコンの比が２以上となるニッケルリッチのフルシリサイド膜を、窒化チタン膜上に用いた構造のｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを製造し、窒化チタン膜の膜厚依存性を評価している。なお、ゲート絶縁膜としては、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）／酸化シリコン（ＳｉＯ_２）を用いた。

同一の仕事関数制御金属として窒化チタン膜を用い、その上のポリシリコン層を低抵抗とするために金属であるニッケル膜とすべて反応させ、ニッケル／シリコンの比が２以上のニッケルシリサイド（ＮｉＳｉｘ）と窒化チタン膜を積層したゲート電極構造を形成した。

図７はニッケルリッチのフルシリサイド膜／窒化チタン膜のゲート電極を備えたｎＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と正孔移動度の関係を示す説明図であり、図８はニッケルリッチのフルシリサイド膜／窒化チタン膜のゲート電極を備えたｐＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と正孔移動度の関係を示す説明図である。

図７および図８に示すように、ゲート絶縁膜と接する窒化チタン膜の膜厚をｎＭＩＳＦＥＴでは薄く、ｐＭＩＳＦＥＴでは厚くすることによって、ｎＭＩＳＦＥＴの実効仕事関数はシリコンの伝導帯近傍（４．１ｅＶ）に近づき、ｐＭＩＳＦＥＴの実効仕事関数はシリコンの価電子帯近傍（５．２ｅＶ）に近づくため、それぞれのＭＩＳＦＥＴの閾値を低減することができる。すなわち、図５および図６で示したポリシリコン／ＴｉＮ積層電極構造の場合の結果と比較して同じ傾向にあることがわかる。このことから、前述した窒化チタン膜の膜厚依存性は、その上に積層される膜がポリシリコンに限定されるわけではなく、ニッケルリッチのフルシリサイド膜でも同じ傾向が得られることがわかる。

例えば、Ｎｉ／Ｓｉの比が２以上のＮｉＳｉｘと２ｎｍのＴｉＮ膜の積層ゲート電極は、ｎＭＩＳＦＥＴにおける高い電子移動度の維持に有効であり、かつ４．４５ｅＶ程度の低い実効仕事関数を示すことから、閾値の低減にも有効な電極構造であるといえる。

そこで、本実施の形態では、ｎＭＩＳＦＥＴＱｎは、図３に示したように、基板１上にゲート絶縁膜３を介してゲート電極４を有しており、ゲート絶縁膜３は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有しており、ゲート電極４は、ゲート絶縁膜３上に窒化チタン膜５と、窒化チタン膜５上にニッケルリッチのフルシリサイド膜６とを有している。

前述したように、通常は、ｐＭＩＳＦＥＴ用の仕事関数の高いゲート電極材料として、窒化チタン膜が用いられる。しかしながら、本実施の形態では、ｐＭＩＳＦＥＴＱｎに熱耐性の高い窒化チタン膜５、その上にニッケルリッチのフルシリサイド膜６を用いた積層構造とすることで、ゲートリーク電流および酸化シリコン換算膜厚の増大を抑制している。かつ、図７に示したように、窒化チタン膜５の膜厚を５ｎｍ以下とすることで、ｎＭＩＳＦＥＴとして適した実効仕事関数を得ることができ、また、高い電子移動度の維持することができる。

また、図７に示すように、ｎＭＩＳＦＥＴの電気特性の向上として、窒化チタン膜の膜厚は薄いほうが有利であり、２ｎｍ程度にすることがより望ましい。しかしながら、窒化チタン膜の膜厚が１ｎｍ未満になると、膜として構成することが困難になり、更に上部に設けられたフルシリサイド膜６中のシリコンの影響が見え始めるため、ＳｉＯ_２換算膜厚が増加してしまう。上記考察から、窒化チタン膜５の膜厚は、１ｎｍ以上、５ｎｍ以下に設定することが好ましく、最適には、２ｎｍ程度にすることが望ましい。

さらに、発明者は２ｎｍの窒化チタン（ＴｉＮ）膜をＨｆＳｉＯＮ／ＳｉＯ_２ゲート絶縁膜上に一旦形成し、４０〜８０℃のＨ_２Ｏ_２水溶液でＴｉＮ膜を除去した後に、ポリシリコン電極を形成し、その後Ｎｉ膜と反応させてＮｉ／Ｓｉの比が２以上のＮｉＳｉｘゲート電極を作製した。このゲート電極を有するＨｆＳｉＯＮ／ＳｉＯ_２をゲート絶縁膜とするＭＩＳＦＥＴの実効仕事関数及び移動度を評価した結果を図８に黒塗りの点としてプロットした（ＴｉＮ膜厚＝０ｎｍ）。

このようにして形成したＮｉ／Ｓｉの比が２以上のＮｉＳｉｘゲート電極は、ｐＭＩＳＦＥＴで高い正孔移動度を維持しつつ４．８ｅＶ程度の高い実効仕事関数を示すことを確認した。ゆえに、この電極はｐＭＩＳＦＥＴの閾値低減に有効であることが確かめられた。この高い実効仕事関数を得るには、Ｎｉ／Ｓｉの比を２以上にする必要がある。それは、Ｓｉリッチになると、ポリシリコン電極の場合と同様に、フェルミレベルピニング現象が問題になり、実効仕事関数が上昇するとともに、ｐＭＩＳＦＥＴの閾値が上昇するからである。

本実施の形態では、ｎＭＩＳＦＥＴＱｎにはＮｉ／Ｓｉの比が２のＮｉＳｉｘと、２ｎｍの窒化チタン膜５とが積層されたゲート電極４を用いた評価を行う。この場合、図７に示すように、高い移動度を維持しつつ４．４５ｅＶ程度の低い実効仕事関数を得ることができる。また、ｐＭＩＳＦＥＴＱｐにはＮｉ／Ｓｉの比が２のＮｉＳｉｘから構成されたゲート電極１２を用いた評価を行う。この場合、図８に示すように、高い正孔移動度を維持しつつ、４．８ｅＶ程度の高い実効仕事関数を得ることができる。

これらｎＭＩＳＦＥＴＱｎおよびｐＭＩＳＦＥＴＱｐのゲート電圧に対するドレイン電流の関係を図９に示す。Ｎｉ／Ｓｉの比が２のＮｉＳｉｘと、２ｎｍの窒化チタン膜５とが積層されたゲート電極４を有するｎＭＩＳＦＥＴＱｎでは０．２５Ｖ程度の低い閾値を得ることができる（図９中右側の白三角）。また、Ｎｉ／Ｓｉの比が２以上のＮｉＳｉｘから構成されたゲート電極１２を有するｐＭＩＳＦＥＴＱｐでは０．４Ｖ程度の低い閾値を得ることができる（図９中左側の黒丸）。

図９中には参考（Ｒｅｆ．）としてＮｉ／Ｓｉの比が２以上のＮｉＳｉｘと、２ｎｍの窒化チタン膜とが積層されたゲート電極を有するｐＭＩＳＦＥＴの特性も示している（図９中左の黒三角）。このｐＭＩＳＦＥＴでは０．７５Ｖ程度の高い閾値を示すことがわかる。これに対して、窒化チタン膜を除去して構成されたＮｉ／Ｓｉの比が２以上のＮｉＳｉｘのゲート電極１２を有するｐＭＩＳＦＥＴＱｐでは閾値が０．４Ｖ程度と、閾値を低減することができる。

このように本実施の形態における半導体装置は、ｐＭＩＳＦＥＴＱｎにはゲート絶縁膜１１と接して第１金属（Ｎｉ）／Ｓｉの比が２以上の金属シリサイド（シリサイド膜６）からなるゲート電極１２を、ｎＭＩＳＦＥＴＱｎにはゲート絶縁膜３と接して５ｎｍ以下の第２金属膜（窒化チタン膜５）と、その上に第１金属（Ｎｉ）／Ｓｉの比が２以上の金属シリサイド（シリサイド膜６）から構成される積層のゲート電極４を備えている。

次に、本実施の形態におけるｎＭＩＳＦＥＴＱｎおよびｐＭＩＳＦＥＴＱｐの製造方法について図面を参照して説明する。特に、図２のＹ１−Ｙ１線およびＹ２−Ｙ２線における断面（図１０〜図１８）での説明を行う。

まず、例えばｐ型単結晶シリコンから構成される基板１を準備した後、一般的な方法に従って、基板１の主面（素子形成面）に素子分離領域ＳＴＩおよびｐ型ウェル２およびｎ型ウェル１０を形成する（図４参照）。これにより、ｎＭＩＳＦＥＴＱｎ、ｐＭＩＳＦＥＴＱｐや基板コンタクトＣＮＴなどの下地（下地基板）が形成される。

素子分離領域ＳＴＩは、基板１に形成された例えば２５０ｎｍ〜４００ｎｍ程度の深さの素子分離溝に、例えばＣＶＤ法を用いて埋め込まれた酸化シリコン膜から構成される。また、ｐ型ウェル２は、イオン注入法を用いて、ホウ素（Ｂ）やフッ化ホウ素（ＢＦ_２）などのｐ型不純物を基板１内に導入することにより形成される。また、ｎ型ウェル１０は、イオン注入法を用いて、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を基板１内に導入することにより形成される。

このようにして、素子分離領域ＳＴＩで分離されて区画されたｎＭＩＳＦＥＴ形成領域（第１領域）の活性領域（アクティブ領域）にｐ型ウェル２が形成され、ｐＭＩＳＦＥＴ形成領域（第２領域）の活性領域（アクティブ領域）にｎ型ウェル１０が形成され、コンタクト形成領域にｎ型ウェル１０が形成される。

その後、本実施の形態では、リソグラフィ法を用いると共に、コンタクト形成領域のｎ型ウェル１０に、イオン注入法によってホウ素（Ｂ）やフッ化ホウ素（ＢＦ_２）などのｐ型不純物を導入することにより、ｐ型不純物拡散領域１６を形成する。このｐ型不純物拡散領域１６はゲート電極Ｇが基板コンタクトＣＮＴ部分において、接触抵抗を低減するために形成される。更に図示しないが、ｐ型不純物拡散領域１６は、例えば、タングステン（Ｗ）等の金属配線により、蓄積ノードＢ（図１、図２参照）を形成するｎＭＩＳＦＥＴＱｔ２、Ｑｄ２のソース領域及びドレイン領域（深いｎ型不純物拡散領域９）の一方側に電気的に接続される。

続いて、図１０に示すように、ｎＭＩＳＦＥＴ形成領域の基板１上にゲート絶縁膜３、およびｐＭＩＳＦＥＴ形成領域の基板１上にゲート絶縁膜１１を形成する。後述するが、本実施の形態では、ゲート絶縁膜３およびゲート絶縁膜１１は同一工程で形成され、同一材料で構成される。

ゲート絶縁膜３、１１は、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、例えばＣＶＤ法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて形成された酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜である窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜から構成される。また、本実施の形態では、このＨｆＳｉＯＮ膜の形成前に、別途酸化雰囲気での熱処理を行うことによって、基板１とＨｆＳｉＯＮ膜との間に酸化シリコン（ＳｉＯ_２）膜を形成している。すなわち、ゲート絶縁膜３、１１は、基板１上のＳｉＯ_２膜、その上のＨｆＳｉＯＮ膜の積層膜（ＨｆＳｉＯＮ／ＳｉＯ_２）として構成されている。これらの膜厚は、例えば、ＨｆＳｉＯＮ膜が１．５ｎｍ〜４．０ｎｍ程度、ＳｉＯ_２膜が１．０ｎｍ以下である。

本実施の形態では、ゲート絶縁膜３、１１をＨｆＳｉＯＮ膜で構成するが、例えばＨｆ-Ｓｉ-Ｏ、Ｈｆ-Ａｌ-Ｏ、Ｈｆ-Ａｌ-Ｏ-Ｎなどの酸化シリコンより誘電率が高いＨｆ系絶縁膜を適用することもできる。これらのＨｆ系絶縁膜は、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできる。物理膜厚を厚くすることによりリーク電流を低減することができる。

また、本実施の形態では、ゲート絶縁膜３、１１を構成するＳｉＯ_２膜は、ＨｆＳｉＯＮ膜の形成前に別途酸素雰囲気での熱処理によって形成することとしているが、基板１とＨｆＳｉＯ膜との界面層がＨｆＳｉＯ膜の形成中や形成後の熱処理によって形成しても良い。

なお、基板コンタクトＣＮＴを形成するために、コンタクト形成領域に形成されたゲート絶縁膜３（あるいはゲート絶縁膜１１）は、リソグラフィ法およびエッチング技術によって除去される。

続いて、ｎＭＩＳＦＥＴ形成領域のゲート絶縁膜３上およびｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１上に窒化チタン（ＴｉＮ）膜５を形成する。この窒化チタン膜５は、主として、閾値を調整するために形成される膜（仕事関数制御金属膜）であり、その膜厚を５ｎｍ以下（図７参照）とすることで、ｎＭＩＳＦＥＴとして適した実効仕事関数を得ることができ、また、高い電子移動度の維持することができる。本実施の形態では、窒化チタン膜５は、例えば、スパッタリング法を用いて、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、その膜厚が２ｎｍとなるように形成している。

窒化チタン膜５は、コンタクト形成領域の基板１上にも形成され、ｐ型不純物拡散領域１６と接触している。本実施の形態では、ゲート電極材料としてニッケルリッチのフルシリサイド膜６を形成するため、コンタクト形成領域上にも厚いニッケル膜が形成され、シリサイド化が行われる。その際、ｐ型不純物拡散領域１６より深くニッケルが基板１内まで侵入することが考えられる。そこで、本実施の形態では、コンタクト形成領域の基板１とフルシリサイド膜６との間に窒化チタン膜５を挟むことで、基板１にニッケルが侵入して起こるリークを防止している。すなわち、コンタクト形成領域の基板１上に窒化チタン膜５を設けることで、基板コンタクトＣＮＴでの不具合を低減できる。

その後、リソグラフィ法を用いて、ｐＭＩＳＦＥＴ形成領域を開口するレジストマスクＰＲを、ｐＭＩＳＦＥＴ形成領域以外の基板１上に形成する。図１０では、ｎＭＩＳＦＥＴ形成領域の基板１を被覆したレジストマスクＰＲが形成されている。

続いて、例えば４０〜８０℃の過酸化水素系水溶液（Ｈ_２Ｏ_２を含む水溶液）によってｐＭＩＳＦＥＴ形成領域の窒化チタン膜５を除去する。これにより、図１１に示すように、ｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１を露出する。その後、レジストマスクＰＲを溶解もしくはアッシングによって除去する。

続いて、図１２に示すように、ｎＭＩＳＦＥＴ形成領域の窒化チタン膜５上およびｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１上にシリコン膜２０を形成し、このシリコン膜２０上に窒化シリコン（ＳｉＮ）膜２１を形成する。シリコン膜２０は、例えば、ＣＶＤ法を用いて、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、その膜厚が５０ｎｍ程度となるように形成されたポリシリコン膜である。このシリコン膜２０を構成するポリシリコン膜は、後の工程で全部がシリサイド化され、ゲート電極材料として抵抗が低減される。また、窒化シリコン膜５は、例えばＣＶＤ法を用いてシリコン膜２０上に、その膜厚が３０ｎｍ程度となるように形成されている。この窒化シリコン膜２１は、ハードマスクとして機能する膜である。なお、シリコン膜２０は、多結晶状態でなくアモルファス状態であっても良い。

続いて、図１３に示すように、一般的な方法でゲート電極加工、エクステンション（浅いｎ型不純物拡散領域８および浅いｐ型不純物拡散領域１４）の形成、サイドウォール７、１３の形成、ソース領域およびドレイン領域（深いｎ型不純物拡散領域９および深いｐ型不純物拡散領域１５）の形成、不純物の活性化熱処理、およびソース領域およびドレイン領域表面のシリサイド電極（図示しない）の形成を行う。

ゲート電極加工は、まず、リソグラフィ法およびエッチングを用いて、窒化シリコン膜２１をパターニングする。次いで、パターニングした窒化シリコン膜２１をハードマスクとして、ｎＭＩＳＦＥＴ形成領域ではシリコン膜２０と窒化チタン膜５をパターニングし、ｐＭＩＳＦＥＴ形成領域ではシリコン膜２０をパターニングする。なお、このパターニングされた状態では高抵抗であるがゲート電極として説明する。

また、エクステンションの形成は、まず、リソグラフィ法およびイオン注入法を用いて、ｎＭＩＳＦＥＴ形成領域ではパターニングされたゲート電極に整合した浅いｎ型不純物拡散領域（エクステンション領域）８を形成する。浅いｎ型不純物拡散領域８は、半導体領域である。次いで、同様に、リソグラフィ法およびイオン注入法を用いて、ｐＭＩＳＦＥＴ形成領域ではパターニングされたゲート電極に整合した浅いｐ型不純物拡散領域（エクステンション領域）１４を形成する。浅いｐ型不純物拡散領域１４は、半導体領域である。

また、サイドウォール７、１３の形成は、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、例えばＣＶＤ法によって窒化シリコン膜を形成し、その窒化シリコン膜を異方性エッチングすることにより、パターニングされたゲート電極の側壁に形成する。

また、ソース領域およびドレイン領域の形成は、まず、リソグラフィ法およびイオン注入法を用いて、ｎＭＩＳＦＥＴ形成領域にサイドウォール７に整合した深いｎ型不純物拡散領域９を形成する。深いｎ型不純物拡散領域９は、半導体領域である。この深いｎ型不純物拡散領域９と浅いｎ型不純物拡散領域８によって、ＬＤＤ（Lightly Doped Drain）構造のソース領域、ドレイン領域が形成される。同様に、リソグラフィ法およびイオン注入法を用いて、ｐＭＩＳＦＥＴ形成領域にサイドウォール１３に整合した深いｐ型不純物拡散領域１５を形成する。深いｐ型不純物拡散領域１５は、半導体領域である。この深いｐ型不純物拡散領域１５と浅いｐ型不純物拡散領域１４によって、ＬＤＤ（Lightly Doped Drain）構造のソース領域、ドレイン領域が形成される。その後、イオン注入された不純物の活性化を行うため、例えば９００℃〜１０００℃の熱処理を行う。

また、シリサイド電極の形成は、ｎＭＩＳＦＥＴ形成領域の深いｎ型不純物拡散領域９の表面と、ｐＭＩＳＦＥＴ形成領域の深いｐ型不純物拡散領域１５の表面に低抵抗化のために、例えばニッケルシリサイド膜を形成する（図示しない）。あるいは、シリサイド電極の形成はコバルトシリサイド膜でも良い。このとき、コンタクト形成領域の基板１上にも、同様にニッケルシリサイド膜が形成される（図示しない）。このシリサイド膜により、図２におけるノード部分に形成されたタングステン配線とｐ型不純物拡散領域１６とのコンタクト抵抗を低減できる。

続いて、図１４に示すように、パターニングされたゲート電極間を埋め込むように基板１上に、ＰＭＤ（Pre-Metal Dielectric）として層間絶縁膜２２（例えば、酸化シリコン膜）を形成し、ＣＭＰ法によってゲート電極上の窒化シリコン膜２１を露出する。

続いて、図１５に示すように、例えば、ＲＩＥ（Reactive Ion Etching）によって、窒化シリコン膜２１を除去し、その下のシリコン膜２０を露出する。

続いて、図１６に示すように、例えば、スパッタリング法によって基板１上にニッケル膜２３を堆積して、ｎＭＩＳＦＥＴ形成領域のシリコン膜２０上およびｐＭＩＳＦＥＴ形成領域のシリコン膜２０上にニッケル膜２３を形成する。ニッケル膜２３は、後の工程でシリコン膜２０をシリサイド化してニッケルリッチのフルシリサイド膜となるような厚さで形成される。

例えば、ニッケル／シリコン比が１のフルシリサイド膜を形成するためには、ポリシリコン膜の膜厚を５０ｎｍとした場合、ニッケル膜の膜厚は３５ｎｍ程度とする。本実施の形態では、ポリシリコン膜からなるシリコン膜２０の膜厚を５０ｎｍとしているので、ニッケルリッチのフルシリサイド膜を形成するために、ニッケル膜２３の膜厚を３５ｎｍより厚くすれば良い。

特に、ニッケル／シリコン比を２以上のフルシリサイド膜を形成するためには、シリコン膜２０に対して１．４倍以上の膜厚のニッケル膜２３を形成する。本実施の形態では、ニッケル／シリコン比を２以上としたフルシリサイド膜を形成するため、ポリシリコン膜からなるシリコン膜２０の膜厚を５０ｎｍとしているので、ニッケル膜２３の膜厚は１００ｎｍとすれば良い。

続いて、図１７に示すように、ｎＭＩＳＦＥＴ形成領域ではシリコン膜２０とニッケル膜２３とでフルシリサイド膜６を形成し、ｐＭＩＳＦＥＴ形成領域ではシリコン膜２０とニッケル膜２３とでフルシリサイド膜６を形成する。具体的には、まず、４５０℃程度の熱処理によってシリコン膜２０をすべてニッケル膜２３と固相反応させ、ニッケルリッチのニッケルシリサイド（ＮｉＳｉｘ）を形成する。次いで、硫酸と過酸化水素水の混合溶液などによって未反応のニッケル膜２３を除去する。

これにより、ｎＭＩＳＦＥＴ形成領域では、ゲート絶縁膜３上の窒化チタン膜５と、その上のフルシリサイド膜６とが積層されてｎＭＩＳＦＥＴＱｎのゲート電極４が形成される。また、ｐＭＩＳＦＥＴ形成領域では、ゲート絶縁膜１１上のフルシリサイド膜６からｐＭＩＳＦＥＴＱｐのゲート電極１２が形成される。

続いて、図１８に示すように、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、例えばＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜２４を形成する。次いで、リソグラフィ法およびエッチングを用いて、層間絶縁膜２２、２４を貫通し、ｎＭＩＳＦＥＴＱｎのソース領域、ドレイン領域およびｐＭＩＳＦＥＴＱｐのソース領域、ドレイン領域に達するコンタクトホール２５を形成する。

次いで、コンタクトホール２５の底面および内壁を含む層間絶縁膜２２、２４上に、例えばスパッタリング法を用いてチタン／窒化チタン膜２６を形成した後、コンタクトホール２５を埋め込むように基板１上に、例えばＣＶＤ法を用いてタングステン膜２７を形成する。次いで、層間絶縁膜２４上に形成された不要なチタン／窒化チタン膜２６およびタングステン膜２７を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成する。チタン／窒化チタン膜２６は、タングステン膜２７中のタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

次いで、層間絶縁膜２４上およびプラグＰＬＧ上にチタン／窒化チタン膜２８、銅を含有するアルミニウム膜２９、チタン／窒化チタン膜３０を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｍ１を形成する。さらに、配線Ｍ１の上層に配線を形成して多層配線を形成する。

このようにして、基板１上にＳＲＡＭを含む集積回路を形成することができる。すなわち、本実施の形態では、ＳＲＡＭを構成するｎＭＩＳＦＥＴＱｎ（駆動用ＭＩＳＦＥＴＱｄ１）とｐＭＩＳＦＥＴＱｐ（負荷用ＭＩＳＦＥＴＱｐ１）を図示して半導体装置の製造工程について説明したが、ＳＲＡＭを構成するその他のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴなどを含む）も基本的に同様な工程で形成される。以上のようにして、本実施の形態における半導体装置を製造することができる。

また、本実施の形態により製造された半導体装置を構成するＭＩＳＦＥＴの移動度劣化を抑制することができ、ＭＩＳＦＥＴの閾値を低減することができる。

さらに、その形成方法としては、高誘電体膜上に窒化チタン膜を形成し、その後Ｈ_２Ｏ_２を主成分としる水溶液によってｐＭＩＳＦＥＴ形成領域の窒化チタン膜のみを除去し、その後ｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領域において同じ工程で同時にニッケル／シリコンの比が２以上のフルシリサイド膜の形成を行うことが望ましい。こうすることで、工程数の低減、及びＣＭＩＳにおける閾値ばらつきの低減を図ることができる。

（実施の形態２）
本実施の形態における半導体装置は、ｐＭＩＳＦＥＴにはゲート絶縁膜と接して第１金属／Ｓｉの比が２以上の金属シリサイドからなるゲート電極を、ｎＭＩＳＦＥＴＱｎにはゲート絶縁膜と接して５ｎｍ以下の第２金属膜と、その上に第１金属／Ｓｉの比が２以上の金属シリサイドから構成される積層のゲート電極を備えているものである。本実施の形態では、第１金属はニッケル（Ｎｉ）、第２金属は窒化チタン（ＴｉＮ）、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴのゲート絶縁膜は、ＨｆＳｉＯ_２／ＳｉＯ_２膜として説明する。

前記実施の形態１では、基板１上に窒化チタン膜５を形成する工程（図１０参照）の後、基板１上にシリコン膜２０を形成する工程（図１２参照）を行う場合について説明したが、本実施の形態では、これらの工程の間で、基板１上にシリコン膜２０よりも薄いシリコン膜を形成する工程を有する場合について説明する。なお、その他は前記実施の形態１と同様であるので、一部省略して説明する。

本実施の形態におけるｎＭＩＳＦＥＴＱｎおよびｐＭＩＳＦＥＴＱｐの製造方法について図面を参照して説明する。特に、図２のＹ１−Ｙ１線およびＹ２−Ｙ２線における断面（図１９〜図２７）での説明を行う。

まず、例えばｐ型単結晶シリコンから構成される基板１を準備した後、一般的な方法に従って、基板１の主面（素子形成面）に素子分離領域ＳＴＩおよびｐ型ウェル２およびｎ型ウェル１０を形成する（図４参照）。これにより、ｎＭＩＳＦＥＴＱｎ、ｐＭＩＳＦＥＴＱｐや基板コンタクトＣＮＴなどの下地（下地基板）が形成される。

続いて、図１９に示すように、ｎＭＩＳＦＥＴ形成領域の基板１上にゲート絶縁膜３、およびｐＭＩＳＦＥＴ形成領域の基板１上にゲート絶縁膜１１を形成する。本実施の形態では、ゲート絶縁膜３およびゲート絶縁膜１１は同一工程で形成され、同一のゲート絶縁膜材料としてＨｆＳｉＯＮ／ＳｉＯ_２積層膜で構成される。このＨｆＳｉＯＮは、酸化シリコン（ＳｉＯ_２）よりも誘電率の高い、ハフニウムを含む酸化膜である。これらの膜厚は、例えば、ＨｆＳｉＯＮ膜が１．５ｎｍ〜４．０ｎｍ程度、ＳｉＯ_２膜が１．０ｎｍ以下である。

続いて、ｎＭＩＳＦＥＴ形成領域のゲート絶縁膜３上およびｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１上に窒化チタン（ＴｉＮ）膜５を形成する。この窒化チタン膜５は、ｎＭＩＳＦＥＴにおいて、主として閾値を調整するために形成される膜（仕事関数制御金属膜）であり、その膜厚を５ｎｍ以下（図７参照）とすることで、ｎＭＩＳＦＥＴとして適した実効仕事関数を得ることができ、また、高い電子移動度の維持することができる。本実施の形態では、窒化チタン膜５は、例えば、スパッタリング法を用いて、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、その膜厚が２ｎｍとなるように形成している。

次いで、膜厚が１０ｎｍ以下となるように、スパッタ法でアモルファスのシリコン膜２０ａ（第１シリコン膜）を形成する。本実施の形態では、シリコン膜２０ａの膜厚は５ｎｍとしている。

その後、リソグラフィ法を用いて、ｐＭＩＳＦＥＴ形成領域を開口するレジストマスクＰＲを、ｐＭＩＳＦＥＴ形成領域以外の基板１上に形成する。図１９では、ｎＭＩＳＦＥＴ形成領域の基板１を被覆したレジストマスクＰＲが形成されている。

前記実施の形態１のように、２ｎｍと薄い窒化チタン膜５上にレジストマスクＰＲを形成した場合、レジストマスクＰＲを除去する工程によっては薄い窒化チタン膜５が酸化し、特性を変化させる場合が考えられる。そこで、本実施の形態では、そのような窒化チタン膜５の酸化を抑制するために、シリコン膜２０ａを保護膜として窒化チタン膜５とレジストマスクＰＲの間に挿入している。

続いて、例えば４０〜８０℃のアンモニア水などのウエットエッチングによってｐＭＩＳＦＥＴ形成領域のシリコン膜２０ａを除去した後、例えば４０〜８０℃の過酸化水素系水溶液（Ｈ_２Ｏ_２を含む水溶液）によってｐＭＩＳＦＥＴ形成領域の窒化チタン膜５を除去する。これにより、図２０に示すように、ゲート絶縁膜１１を露出する。その後、レジストマスクＰＲを溶解もしくはアッシングによって除去する。

続いて、図２１に示すように、ｎＭＩＳＦＥＴ形成領域のシリコン膜２０ａ上およびｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１上にシリコン膜２０（第２シリコン膜）を形成し、このシリコン膜２０上にハードマスクとなる窒化シリコン（ＳｉＮ）膜２１を形成する。シリコン膜２０は、例えば、ＣＶＤ法を用いて、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、その膜厚が５０ｎｍ程度となるように形成されたポリシリコン膜である。このシリコン膜２０とその下のシリコン膜２０ａを構成するポリシリコン膜は、後の工程で全部がシリサイド化され、ゲート電極材料として抵抗が低減される。なお、シリコン膜２０は、多結晶状態でなくアモルファス状態であっても良い。

続いて、図２２に示すように、一般的な方法でゲート電極加工、エクステンション（浅いｎ型不純物拡散領域８および浅いｐ型不純物拡散領域１４）の形成、サイドウォール７、１３の形成、ソース領域およびドレイン領域（深いｎ型不純物拡散領域９および深いｐ型不純物拡散領域１５）の形成、不純物の活性化熱処理、およびソース領域およびドレイン領域表面のシリサイド電極（図示しない）の形成を行う。

続いて、図２３に示すように、パターニングされたゲート電極間を埋め込むように基板１上に、ＰＭＤ（Pre-Metal Dielectric）として層間絶縁膜２２（例えば、酸化シリコン膜）を形成し、ＣＭＰ法によってゲート電極上の窒化シリコン膜２１を露出する。

続いて、図２４に示すように、例えば、ＲＩＥ（Reactive Ion Etching）によって、窒化シリコン膜２１を除去し、その下のシリコン膜２０を露出する。

続いて、図２５に示すように、例えば、スパッタリング法によって基板１上にニッケル膜２３を堆積して、ｎＭＩＳＦＥＴ形成領域のシリコン膜２０上およびｐＭＩＳＦＥＴ形成領域のシリコン膜３０上にニッケル膜２３を形成する。ニッケル膜２３は、後の工程でシリコン膜２０をシリサイド化してニッケルリッチのフルシリサイド膜となるような厚さで形成される。特に、ニッケル／シリコン比を２以上のフルシリサイド膜を形成するためには、シリコン膜２０およびシリコン膜２０ａに対して１．４倍以上の膜厚のニッケル膜２３を形成する。本実施の形態では、ニッケル／シリコン比を２以上としたフルシリサイド膜を形成するためには、ポリシリコン膜からなるシリコン膜２０の膜厚を５０ｎｍとしているので、ニッケル膜２３の膜厚は例えば８０ｎｍとすれば良い。

続いて、図２６に示すように、ｎＭＩＳＦＥＴ形成領域ではシリコン膜２０、２０ａとニッケル膜２３とでフルシリサイド膜６を形成し、ｐＭＩＳＦＥＴ形成領域ではシリコン膜２０とニッケル膜２３とでフルシリサイド膜６を形成する。具体的には、まず、４５０℃程度の熱処理によってシリコン膜２０、２０ａをすべてニッケル膜２３と固相反応させ、ニッケルリッチのニッケルシリサイド（ＮｉＳｉｘ）を形成する。次いで、硫酸と過酸化水素水の混合溶液などによって未反応のニッケル膜２３を除去する。

続いて、図２７に示すように、前記実施の形態１で説明したような配線プロセスを行うことによって、本実施の形態における半導体装置を製造することができる。

本実施の形態では、５ｎｍ以下で形成する窒化チタン膜５の酸化を抑制するために、ｎＭＩＳＦＥＴ形成領域ではＴｉＮ膜上に１０ｎｍ以下のシリコン膜２０ａ（保護膜）を積層している。これによって、窒化チタン膜５の剥離プロセスにおけるプロセスマージンを拡大させることができ、製品の歩留を向上することができる。

（実施の形態３）
本実施の形態における半導体装置は、ｐＭＩＳＦＥＴにはゲート絶縁膜と接して第１金属／Ｓｉの比が２以上の金属シリサイドからなるゲート電極を、ｎＭＩＳＦＥＴＱｎにはゲート絶縁膜と接して５ｎｍ以下の第２金属膜と、その上に第１金属／Ｓｉの比が２以上の金属シリサイドから構成される積層のゲート電極を備えているものである。本実施の形態では、第１金属はニッケル（Ｎｉ）、第２金属は窒化チタン（ＴｉＮ）、ｎＭＩＳＦＥＴのゲート絶縁膜はＨｆＬａＡｌＯ_ｘ／ＳｉＯ_２膜、ｐＭＩＳＦＥＴのゲート絶縁膜はＨｆＡｌＯ_ｘ／ＳｉＯ_２膜として説明する。これらのゲート絶縁膜材料をｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴにそれぞれ用いることによって閾値低減に有効となる。

前記実施の形態１では、ｎＭＩＳＦＥＴＱｎのゲート絶縁膜３およびｐＭＩＳＦＥＴＱｐのゲート絶縁膜１１ともに、同一のゲート絶縁膜材料のＨｆＳｉＯＮ／ＳｉＯ_２積層膜を用いた場合について説明した。本実施の形態では、ｎＭＩＳＦＥＴＱｎのゲート絶縁膜３とｐＭＩＳＦＥＴＱｐのゲート絶縁膜１１とで異なるゲート絶縁膜材料を用いる場合について説明する。なお、その他は前記実施の形態１と同様であるので、一部省略して説明する。

本実施の形態におけるｎＭＩＳＦＥＴＱｎおよびｐＭＩＳＦＥＴＱｐの製造方法について図面を参照して説明する。特に、図２のＹ１−Ｙ１線およびＹ２−Ｙ２線における断面（図２８〜図３６）での説明を行う。

まず、例えばｐ型単結晶シリコンから構成される基板１を準備した後、一般的な方法に従って、基板１の主面（素子形成面）に素子分離領域ＳＴＩおよびｐ型ウェル２およびｎ型ウェル１０を形成する（図４参照）。これにより、ｎＭＩＳＦＥＴＱｎ、ｐＭＩＳＦＥＴＱｐや基板コンタクトＣＮＴなどの下地（下地基板）が形成される。

続いて、図２８に示すように、ｎＭＩＳＦＥＴ形成領域の基板１上にゲート絶縁膜３ａ、３ｂ、およびｐＭＩＳＦＥＴ形成領域の基板１上にゲート絶縁膜１１を形成する。本実施の形態では、ゲート絶縁膜３ａおよびゲート絶縁膜１１は同一工程で形成され、同一のゲート絶縁膜材料として例えばＣＶＤ法またはＡＬＤ法によって形成されたＨｆＡｌＯ_ｘ膜（第１酸化膜）で構成される。また、ゲート絶縁膜３ｂは、ゲート絶縁膜３ａおよびゲート絶縁膜１１上に例えばＣＶＤ法またはＡＬＤ法によって形成されたＬａＯ_ｘ膜（第２酸化膜）で構成される。

続いて、ｎＭＩＳＦＥＴ形成領域のゲート絶縁膜３ｂ上およびｐＭＩＳＦＥＴ形成領域のゲート絶縁膜３ｂ上に窒化チタン（ＴｉＮ）膜５を形成する。この窒化チタン膜５は、ｎＭＩＳＦＥＴにおいて、主として閾値を調整するために形成される膜（仕事関数制御金属膜）であり、その膜厚を５ｎｍ以下（図７参照）とすることで、ｎＭＩＳＦＥＴとして適した実効仕事関数を得ることができ、また、高い電子移動度の維持することができる。本実施の形態では、窒化チタン膜５は、例えば、スパッタリング法を用いて、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、その膜厚が２ｎｍとなるように形成している。

その後、リソグラフィ法を用いて、ｐＭＩＳＦＥＴ形成領域を開口するレジストマスクＰＲを、ｐＭＩＳＦＥＴ形成領域以外の基板１上に形成する。図２８では、ｎＭＩＳＦＥＴ形成領域の基板１を被覆したレジストマスクＰＲが形成されている。

続いて、ｐＭＩＳＦＥＴ形成領域において、例えば４０〜８０℃の過酸化水素系水溶液（Ｈ_２Ｏ_２を含む水溶液）によって窒化チタン膜５を除去した後、希塩酸等の水溶液によってＬａＯ_ｘ膜から構成されるゲート絶縁膜３ｂを除去し、ゲート絶縁膜１１を露出する。これにより、図２９に示すように、ゲート絶縁膜１１を露出する。その後、レジストマスクＰＲを溶解もしくはアッシングによって除去する。

続いて、図３０に示すように、ｎＭＩＳＦＥＴ形成領域の窒化チタン膜５上およびｐＭＩＳＦＥＴ形成領域のゲート絶縁膜１１上にシリコン膜２０を形成し、このシリコン膜２０上にハードマスクとなる窒化シリコン（ＳｉＮ）膜２１を形成する。シリコン膜２０は、例えば、ＣＶＤ法を用いて、ｎＭＩＳＦＥＴ形成領域およびｐＭＩＳＦＥＴ形成領域を含む基板１上に、その膜厚が５０ｎｍ程度となるように形成されたポリシリコン膜である。このシリコン膜２０を構成するポリシリコン膜は、後の工程で全部がシリサイド化され、ゲート電極材料として抵抗が低減される。なお、シリコン膜２０は、多結晶状態でなくアモルファス状態であっても良い。

続いて、図３１に示すように、一般的な方法でゲート電極加工、エクステンション（浅いｎ型不純物拡散領域８および浅いｐ型不純物拡散領域１４）の形成、サイドウォール７、１３の形成、ソース領域およびドレイン領域（深いｎ型不純物拡散領域９および深いｐ型不純物拡散領域１５）の形成、不純物の活性化熱処理、およびソース領域およびドレイン領域表面のシリサイド電極（図示しない）の形成を行う。本実施の形態では、この活性化熱処理によって、ｎＭＩＳＦＥＴ領域のゲート絶縁膜３ａを構成するＨｆＡｌＯ_ｘ膜とゲート絶縁膜３ｂを構成するＬａＯ_ｘ膜は混合（ミシキング）し、ＨｆＬａＡｌＯ_ｘ膜から構成されるゲート絶縁膜３が形成される。なお、不純物の活性化熱処理とは別に、ＨｆＡｌＯ_ｘ膜とＬａＯ_ｘ膜を混合するための熱処理を行っても良い。

続いて、図３２に示すように、パターニングされたゲート電極間を埋め込むように基板１上に、ＰＭＤ（Pre-Metal Dielectric）として層間絶縁膜２２（例えば、酸化シリコン膜）を形成し、ＣＭＰ法によってゲート電極上の窒化シリコン膜２１を露出する。

続いて、図３３に示すように、例えば、ＲＩＥ（Reactive Ion Etching）によって、窒化シリコン膜２１を除去し、その下のシリコン膜２０を露出する。

続いて、図３４に示すように、例えば、スパッタリング法によって基板１上にニッケル膜２３を堆積して、ｎＭＩＳＦＥＴ形成領域のシリコン膜２０上およびｐＭＩＳＦＥＴ形成領域のシリコン膜３０上にニッケル膜２３を形成する。ニッケル膜２３は、後の工程でシリコン膜２０をシリサイド化してニッケルリッチのフルシリサイド膜となるような厚さで形成される。特に、ニッケル／シリコン比を２以上のフルシリサイド膜を形成するためには、シリコン膜２０に対して１．４倍以上の膜厚のニッケル膜２３を形成する。本実施の形態では、ニッケル／シリコン比を２としたフルシリサイド膜を形成するためには、ポリシリコン膜からなるシリコン膜２０の膜厚を５０ｎｍとしているので、ニッケル膜２３の膜厚は７０ｎｍとすれば良い。

続いて、図３５に示すように、ｎＭＩＳＦＥＴ形成領域ではシリコン膜２０とニッケル膜２３とでフルシリサイド膜６を形成し、ｐＭＩＳＦＥＴ形成領域ではシリコン膜２０とニッケル膜２３とでフルシリサイド膜６を形成する。具体的には、まず、４５０℃程度の熱処理によってシリコン膜２０をすべてニッケル膜２３と固相反応させ、ニッケルリッチのニッケルシリサイド（ＮｉＳｉｘ）を形成する。次いで、硫酸と過酸化水素水の混合溶液などによって未反応のニッケル膜２３を除去する。

続いて、図３６に示すように、前記実施の形態１で説明したような配線プロセスを行うことによって、本実施の形態における半導体装置を製造することができる。

このように本実施の形態では、ｎＭＩＳＦＥＴＱｎのゲート絶縁膜３にＨｆＬａＡｌＯ_ｘ／ＳｉＯ_２膜を、ｐＭＩＳＦＥＴＱｐのゲート絶縁膜１１にＨｆＡｌＯ_ｘ／ＳｉＯ_２膜を適用することができる。これにより、ｎＭＩＳＦＥＴＱｎにおけるＮｉ／Ｓｉの比が２以上のフルシリサイド膜６と２ｎｍ厚の窒化チタン膜５の積層で構成されるゲート電極４と、ＨｆＬａＡｌＯ_ｘ／ＳｉＯ_２膜から構成されるゲート絶縁膜３との組合せでは、ゲート電極４の実効仕事関数を約４．２ｅＶまで低減することができる。また、ｐＭＩＳＦＥＴＱｐにおける窒化チタン膜５を剥離後に形成したＮｉ／Ｓｉの比が２以上のフルシリサイド膜６から構成されるゲート電極１２と、ＨｆＡｌＯ_ｘ／ＳｉＯ_２膜から構成されるゲート絶縁膜３との組合せでは、ゲート電極１２の実効仕事関数を約５．０ｅＶまで向上することができる。

本実施の形態では、ｎＭＩＳＦＥＴＱｎのゲート絶縁膜３には、ハフニウム（Ｈｆ）の酸化膜に、ランタン（Ｌａ）を含む場合について説明しているが、この他の希土類元素や、イットリウム（Ｙ）、アルカリ土類金属元素を含む場合であっても良い。また、ｐＭＩＳＦＥＴＱｐのゲート絶縁膜１１には、ハフニウム（Ｈｆ）の酸化膜に、アルミニウム（Ａｌ）を含む場合について説明しているが、アルミニウムを含まない場合であっても良い。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、ＳＲＡＭの製造技術を対象としているが、これに限定されるものではなく、例えば、ロジック回路を構成するＣＭＩＳの製造技術にも適用することができる。

また、前記実施の形態では、ニッケル（Ｎｉ）リッチのフルシリサイド膜をＭＩＳＦＥＴのゲート電極に用いて場合について説明したが、ニッケルの代わり白金（Ｐｔ）やパラジウム（Ｐｄ）、あるいはニッケルを含めたこれらを混合したものであっても良い。ニッケル、白金、パラジウムは同族であり、低温でシリコンと反応してフルシリサイド膜を構成できるからである。

また、前記実施の形態では、ｎＭＩＳＦＥＴのゲート電極構造を、ニッケルリッチのフルシリサイド（FUll SIlicide）膜／窒化チタン膜とし、ｐＭＩＳＦＥＴのゲート電極構造を、ニッケルリッチのフルシリサイド膜とする場合について説明した。このニッケルリッチのフルシリサイド膜は、特に、ポリシリコン膜の膜厚に対してニッケル膜の膜厚を１．４倍として、ニッケル／シリコン比が２以上とすることが好ましい。この他に、このポリシリコン膜をポリシリコンゲルマニウム（poly-SiGe）膜と置き換えて、ニッケル膜と反応させて、ニッケルリッチのフルシリサイドゲルマナイド（FUll SIlicide GErmanide）を用いても良い。また、ポリシリコン膜をポリゲルマニウム（poly-Ge）と置き換えて、ニッケル膜と反応させて、ニッケルリッチのフルゲルマナイド（FUll GErmanide）を用いても良い。また、ニッケル膜と置き換えて、白金膜やパラジウム膜を用いてポリシリコンゲルマニウム膜やポリゲルマニウム膜と固相反応させても良い。また、ポリシリコン膜、ポリシリコンゲルマニウム膜、ポリゲルマニウム膜のように多結晶状態でなくとも、アモルファス状態であっても良い。フルシリサイドゲルマナイドおよびフルゲルマナイドを用いることで、フルシリサイドの場合より、ｐＭＩＳＦＥＴの閾値を低減することができる。

また、前記実施の形態では、ｐＭＩＳＦＥＴのゲート電極として窒化チタン（ＴｉＮ）膜とその上のフルシリサイド（ＮｉＳｉｘ）膜との積層構造からなる場合について説明した。この窒化シリコン膜は閾値調整用に用いられるが、この窒化チタン膜にシリコンが含まれたＴｉＳｉＮ膜でも良い。例えば、このＴｉＳｉＮ膜は、スパッタ法によって形成される。

本発明は、半導体装置、特に、ＣＭＩＳを備えた半導体装置の製造業に幅広く利用されるものである。

本発明の一実施の形態におけるＳＲＡＭのメモリセルを示す等価回路図である。 図１のＳＲＡＭの平面レイアウトを示す平面図である。 図２のＹ１−Ｙ１線で切断した断面図とＹ２−Ｙ２線で切断した断面図を並べて示す図である。 図２のＸ１−Ｘ１線で切断した断面図である。 ＭＩＰＳ構造のゲート電極を備えたｎＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と電子移動度の関係を示す説明図である。 ＭＩＰＳ構造のゲート電極を備えたｐＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と正孔移動度の関係を示す説明図である。 ニッケルリッチのフルシリサイド膜／窒化チタン膜のゲート電極を備えたｎＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と正孔移動度の関係を示す説明図である。 ニッケルリッチのフルシリサイド膜／窒化チタン膜のゲート電極を備えたｐＭＩＳＦＥＴにおいて、ＴｉＮ膜の膜厚に対する実効仕事関数と正孔移動度の関係を示す説明図である。 本発明の一実施の形態におけるｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴにおけるゲート電圧に対するドレイン電流の関係を示す説明図である。 本発明の一実施の形態における製造工程中の半導体装置の要部断面図である。 図１０に続く製造工程中の半導体装置の要部断面図である。 図１１に続く製造工程中の半導体装置の要部断面図である。 図１２に続く製造工程中の半導体装置の要部断面図である。 図１３に続く製造工程中の半導体装置の要部断面図である。 図１４に続く製造工程中の半導体装置の要部断面図である。 図１５に続く製造工程中の半導体装置の要部断面図である。 図１６に続く製造工程中の半導体装置の要部断面図である。 図１７に続く製造工程中の半導体装置の要部断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の要部断面図である。 図１９に続く製造工程中の半導体装置の要部断面図である。 図２０に続く製造工程中の半導体装置の要部断面図である。 図２１に続く製造工程中の半導体装置の要部断面図である。 図２２に続く製造工程中の半導体装置の要部断面図である。 図２３に続く製造工程中の半導体装置の要部断面図である。 図２４に続く製造工程中の半導体装置の要部断面図である。 図２５に続く製造工程中の半導体装置の要部断面図である。 図２６に続く製造工程中の半導体装置の要部断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の要部断面図である。 図２８に続く製造工程中の半導体装置の要部断面図である。 図２９に続く製造工程中の半導体装置の要部断面図である。 図３０に続く製造工程中の半導体装置の要部断面図である。 図３１に続く製造工程中の半導体装置の要部断面図である。 図３２に続く製造工程中の半導体装置の要部断面図である。 図３３に続く製造工程中の半導体装置の要部断面図である。 図３４に続く製造工程中の半導体装置の要部断面図である。 図３５に続く製造工程中の半導体装置の要部断面図である。

符号の説明

１ 半導体基板
２ ｐ型ウェル
３、３ａ、３ｂ ゲート絶縁膜
４ ゲート電極
５ 窒化チタン膜
６ フルシリサイド膜
７ サイドウォール
８ 浅いｎ型不純物拡散領域
９ 深いｎ型不純物拡散領域
１０ ｎ型ウェル
１１ ゲート絶縁膜
１２ ゲート電極
１３ サイドウォール
１４ 浅いｐ型不純物拡散領域
１５ 深いｐ型不純物拡散領域
１６ ｐ型不純物拡散領域
２０ シリコン膜
２０ａ シリコン膜
２１ 窒化シリコン膜
２２ 層間絶縁膜
２３ ニッケル膜
２４ 層間絶縁膜
２５ コンタクトホール
２６ チタン／窒化チタン膜
２７ タングステン膜
２８ チタン／窒化チタン膜
２９ アルミニウム膜
３０ チタン／窒化チタン膜
Ａ 蓄積ノード
Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２、Ａｐ３ アクティブ領域
Ｂ 蓄積ノード
ＣＮＴ 基板コンタクト
ＤＧ ダミーゲート電極
ＤＬ データ線
／ＤＬ データ線
Ｇ ゲート電極
ＩＮＶ１、ＩＮＶ２ ＣＭＩＳインバータ
Ｌｎ１、Ｌｐ１、Ｌｐ２ 基板電位供給部
Ｍ１ 配線
ＭＣ メモリセル
ＰＬＧ プラグ
ＰＲ レジストマスク
Ｑｄ１、Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｎ ｎＭＩＳＦＥＴ
Ｑｐ ｐＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＳＴＩ 素子分離領域
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線

Claims (6)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）ｎチャネル型ＭＩＳＦＥＴが形成される第１領域の半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート絶縁膜、および、ｐチャネル型ＭＩＳＦＥＴが形成される第２領域の前記半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程；
   （ｂ）前記第１ゲート絶縁膜上に前記ｎチャネル型ＭＩＳＦＥＴのｎ型ゲート電極、および前記第２ゲート絶縁膜上に前記ｐチャネル型ＭＩＳＦＥＴのｐ型ゲート電極を形成する工程、
   更に、前記工程（ａ）は、
   （ａ１）前記第１領域および前記第２領域の前記半導体基板上にハフニウムとアルミニウムとを含み、酸化シリコンよりも誘電率の高い第１酸化膜を形成する工程；
   （ａ２）前記第１領域の前記第１酸化膜上および前記第２領域の前記第１酸化膜上にイットリウム、希土類元素もしくはアルカリ土類金属元素を含み、酸化シリコンよりも誘電率の高い第２酸化膜を形成する工程；
   （ａ３）前記工程（ａ２）の後、希塩酸を含む水溶液によって前記第２領域の前記第２酸化膜を除去して前記第１酸化膜を露出する工程；
   （ａ４）前記工程（ａ３）の後、熱処理によって前記第１領域の前記第２酸化膜および前記第１酸化膜を混合する工程を含み、
   前記工程（ｂ）は、
   （ｂ１）前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記第２ゲート絶縁膜上に窒化チタン膜を形成する工程；
   （ｂ２）前記工程（ｂ１）の後、Ｈ_２Ｏ_２を含む水溶液によって前記第２領域の前記窒化チタン膜を除去して前記第２ゲート絶縁膜を露出する工程；
   （ｂ３）前記工程（ｂ２）の後、前記第１領域の前記窒化チタン膜上および前記第２領域の前記第２ゲート絶縁膜上にシリコン膜を形成する工程；
   （ｂ４）前記工程（ｂ３）の後、前記第１領域の前記シリコン膜および前記第２領域の前記シリコン膜上にニッケル膜を形成する工程；
   （ｂ５）前記工程（ｂ４）の後、前記第１領域の前記シリコン膜と前記ニッケル膜とでフルシリサイド膜を形成し、前記第２領域の前記シリコン膜と前記ニッケル膜とでフルシリサイド膜を形成する工程を含む。
2. 前記工程（ｂ１）では、５ｎｍ以下の前記窒化チタン膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記工程（ｂ４）では、前記シリコン膜に対して１．４倍以上の膜厚の前記ニッケル膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
4. 以下の工程を含む半導体装置の製造方法：
   （ａ）ｎチャネル型ＭＩＳＦＥＴが形成される第１領域の半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート絶縁膜、および、ｐチャネル型ＭＩＳＦＥＴが形成される第２領域の前記半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程；
   （ｂ）前記第１ゲート絶縁膜上に前記ｎチャネル型ＭＩＳＦＥＴのｎ型ゲート電極、および前記第２ゲート絶縁膜上に前記ｐチャネル型ＭＩＳＦＥＴのｐ型ゲート電極を形成する工程、
   更に、前記工程（ａ）は、
   （ａ１）前記第１領域および前記第２領域の前記半導体基板上にハフニウムとアルミニウムとを含み、酸化シリコンよりも誘電率の高い第１酸化膜を形成する工程；
   （ａ２）前記第１領域の前記第１酸化膜上および前記第２領域の前記第１酸化膜上にイットリウム、希土類元素もしくはアルカリ土類金属元素を含み、酸化シリコンよりも誘電率の高い第２酸化膜を形成する工程；
   （ａ３）前記工程（ａ２）の後、希塩酸を含む水溶液によって前記第２領域の前記第２酸化膜を除去して前記第１酸化膜を露出する工程；
   （ａ４）前記工程（ａ３）の後、熱処理によって前記第１領域の前記第２酸化膜および前記第１酸化膜を混合する工程を含み、
   前記工程（ｂ）は、
   （ｂ１）前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記第２ゲート絶縁膜上に窒化チタン膜を形成する工程；
   （ｂ２）前記工程（ｂ１）の後、前記第１領域の前記第１ゲート絶縁膜上および前記第２領域の前記第２ゲート絶縁膜上に第１シリコン膜を形成する工程；
   （ｂ３）前記工程（ｂ２）の後、ウエットエッチングによって前記第２領域の前記第１シリコン膜を除去して前記窒化チタン膜を露出する工程；
   （ｂ４）前記工程（ｂ３）の後、Ｈ_２Ｏ_２を主成分として含む水溶液によって前記第２領域の前記窒化チタン膜を除去して前記第２ゲート絶縁膜を露出する工程；
   （ｂ５）前記工程（ｂ４）の後、前記第１領域の前記第１シリコン膜上および前記第２領域の前記第２ゲート絶縁膜上に第２シリコン膜を形成する工程；
   （ｂ６）前記工程（ｂ５）の後、前記第１領域の前記第２シリコン膜および前記第２領域の前記第２シリコン膜上にニッケル膜を形成する工程；
   （ｂ７）前記工程（ｂ６）の後、前記第１領域の前記第１シリコン膜および前記第２シリコンと前記ニッケル膜とでフルシリサイド膜を形成し、前記第２領域の前記第２シリコン膜と前記ニッケル膜とでフルシリサイド膜を形成する工程を含む。
5. 前記工程（ｂ１）では、５ｎｍ以下の前記窒化チタン膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記工程（ｂ６）では、前記第２シリコン膜の厚さに対して１．４倍以上の膜厚の前記ニッケル膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。

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