JP2009302085A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】nMISFETQnは、基板1上にゲート絶縁膜3を介してゲート電極4を有している。ゲート絶縁膜3は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極4は、ゲート絶縁膜3上に窒化チタン膜5と、窒化チタン膜5上にニッケルリッチのフルシリサイド膜6とを有している。pMISFETQpは、基板1上にゲート絶縁膜11を介してゲート電極12を有している。ゲート絶縁膜11は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極12は、ゲート絶縁膜11上にニッケルリッチのフルシリサイド膜6を有している。
【選択図】図3
Description
本実施の形態では、SRAM(static random access memory)を備えた半導体装置に本発明を適用した場合について説明する。まず、SRAMを構成するメモリセルMCの等価回路について説明する。図1は、本実施の形態におけるSRAMのメモリセルMCを示す等価回路図である。図1に示すように、このメモリセルMCは、一対の相補性データ線(データ線DL、データ線/(バー)DL)とワード線WLとの交差部に配置され、一対の駆動用MISFETQd1、Qd2、一対の負荷用MISFETQp1、Qp2および一対の転送用MISFETQt1、Qt2により構成されている。駆動用MISFETQd1、Qd2および転送用MISFETQt1、Qt2はnMISFETQnで構成され、負荷用MISFETQp1、Qp2はpMISFETQpで構成されている。
本実施の形態における半導体装置は、pMISFETにはゲート絶縁膜と接して第1金属/Siの比が2以上の金属シリサイドからなるゲート電極を、nMISFETQnにはゲート絶縁膜と接して5nm以下の第2金属膜と、その上に第1金属/Siの比が2以上の金属シリサイドから構成される積層のゲート電極を備えているものである。本実施の形態では、第1金属はニッケル(Ni)、第2金属は窒化チタン(TiN)、nMISFETおよびpMISFETのゲート絶縁膜は、HfSiO2/SiO2膜として説明する。
本実施の形態における半導体装置は、pMISFETにはゲート絶縁膜と接して第1金属/Siの比が2以上の金属シリサイドからなるゲート電極を、nMISFETQnにはゲート絶縁膜と接して5nm以下の第2金属膜と、その上に第1金属/Siの比が2以上の金属シリサイドから構成される積層のゲート電極を備えているものである。本実施の形態では、第1金属はニッケル(Ni)、第2金属は窒化チタン(TiN)、nMISFETのゲート絶縁膜はHfLaAlOx/SiO2膜、pMISFETのゲート絶縁膜はHfAlOx/SiO2膜として説明する。これらのゲート絶縁膜材料をnMISFETおよびpMISFETにそれぞれ用いることによって閾値低減に有効となる。
2 p型ウェル
3、3a、3b ゲート絶縁膜
4 ゲート電極
5 窒化チタン膜
6 フルシリサイド膜
7 サイドウォール
8 浅いn型不純物拡散領域
9 深いn型不純物拡散領域
10 n型ウェル
11 ゲート絶縁膜
12 ゲート電極
13 サイドウォール
14 浅いp型不純物拡散領域
15 深いp型不純物拡散領域
16 p型不純物拡散領域
20 シリコン膜
20a シリコン膜
21 窒化シリコン膜
22 層間絶縁膜
23 ニッケル膜
24 層間絶縁膜
25 コンタクトホール
26 チタン/窒化チタン膜
27 タングステン膜
28 チタン/窒化チタン膜
29 アルミニウム膜
30 チタン/窒化チタン膜
A 蓄積ノード
An1、An2、Ap1、Ap2、Ap3 アクティブ領域
B 蓄積ノード
CNT 基板コンタクト
DG ダミーゲート電極
DL データ線
/DL データ線
G ゲート電極
INV1、INV2 CMISインバータ
Ln1、Lp1、Lp2 基板電位供給部
M1 配線
MC メモリセル
PLG プラグ
PR レジストマスク
Qd1、Qd2 駆動用MISFET
Qn nMISFET
Qp pMISFET
Qp1、Qp2 負荷用MISFET
Qt1、Qt2 転送用MISFET
STI 素子分離領域
Vcc 電源電圧
Vss 基準電圧
WL ワード線
Claims (14)
- 半導体基板の主面に設けられたnチャネル型MISFETを備えており、
前記nチャネル型MISFETは、前記半導体基板上にゲート絶縁膜を介してn型ゲート電極を有しており、
前記nチャネル型MISFETの前記ゲート絶縁膜は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有しており、
前記n型ゲート電極は、前記nチャネル型MISFETの前記ゲート絶縁膜上に窒化チタン膜と、前記窒化チタン膜上にニッケルリッチのフルシリサイド膜とを有していることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記n型ゲート電極の前記フルシリサイド膜ではシリコンに対するニッケルの比が2以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記nチャネル型MISFETの前記窒化チタン膜の膜厚が5nm以下であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記nチャネル型MISFETの前記酸化膜には、イットリウム、希土類元素もしくはアルカリ土類金属元素も含まれていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記nチャネル型MISFETと隣接した前記半導体基板の主面に設けられたpチャネル型MISFETを備えており、
前記pチャネル型MISFETは、前記半導体基板上にゲート絶縁膜を介してp型ゲート電極を有しており、
前記pチャネル型MISFETの前記ゲート絶縁膜は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有しており、
前記p型ゲート電極は、前記pチャネル型MISFETの前記ゲート絶縁膜上にニッケルリッチのフルシリサイド膜を有していることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記pチャネル型MISFETの前記酸化膜には、アルミニウムも含まれていることを特徴とする半導体装置。 - 以下の工程を含む半導体装置の製造方法:
(a)nチャネル型MISFETが形成される第1領域の半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記nチャネル型MISFETの第1ゲート絶縁膜、および、pチャネル型MISFETが形成される第2領域の前記半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記pチャネル型MISFETの第2ゲート絶縁膜を形成する工程;
(b)前記第1ゲート絶縁膜上に前記nチャネル型MISFETのn型ゲート電極、および前記第2ゲート絶縁膜上に前記pチャネル型MISFETのp型ゲート電極を形成する工程、
更に、前記工程(b)は、以下の下位工程を含む:
(b1)前記第1領域の前記第1ゲート絶縁膜上および前記第2領域の前記第2ゲート絶縁膜上に窒化チタン膜を形成する工程;
(b2)前記工程(b1)の後、H2O2を含む水溶液によって前記第2領域の前記窒化チタン膜を除去して前記第2ゲート絶縁膜を露出する工程;
(b3)前記工程(b2)の後、前記第1領域の前記窒化チタン膜上および前記第2領域の前記第2ゲート絶縁膜上にシリコン膜を形成する工程;
(b4)前記工程(b3)の後、前記第1領域の前記シリコン膜および前記第2領域の前記シリコン膜上にニッケル膜を形成する工程;
(b5)前記工程(b4)の後、前記第1領域の前記シリコン膜と前記ニッケル膜とでフルシリサイド膜を形成し、前記第2領域の前記シリコン膜と前記ニッケル膜とでフルシリサイド膜を形成する工程。 - 前記工程(b1)では、5nm以下の前記窒化チタン膜を形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記工程(b4)では、前記シリコン膜に対して1.4倍以上の膜厚の前記ニッケル膜を形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記工程(a)は、以下の下位工程を含む:
(a1)前記第1領域および前記第2領域の前記半導体基板上にハフニウムとアルミニウムとを含み、酸化シリコンよりも誘電率の高い第1酸化膜を形成する工程;
(a2)前記第1領域の前記第1酸化膜上および前記第2領域の前記第1酸化膜上にイットリウム、希土類元素もしくはアルカリ土類金属元素を含み、酸化シリコンよりも誘電率の高い第2酸化膜を形成する工程;
(a3)前記工程(a2)の後、希塩酸を含む水溶液によって前記第2領域の前記第2酸化膜を除去して前記第1酸化膜を露出する工程;
(a4)前記工程(a3)の後、熱処理によって前記第1領域の前記第2酸化膜および前記第1酸化膜を混合する工程。 - 以下の工程を含む半導体装置の製造方法:
(a)nチャネル型MISFETが形成される第1領域の半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記nチャネル型MISFETの第1ゲート絶縁膜、および、pチャネル型MISFETが形成される第2領域の前記半導体基板上に酸化シリコンよりも誘電率が高く、ハフニウムを含む前記pチャネル型MISFETの第2ゲート絶縁膜を形成する工程;
(b)前記第1ゲート絶縁膜上に前記nチャネル型MISFETのn型ゲート電極、および前記第2ゲート絶縁膜上に前記pチャネル型MISFETのp型ゲート電極を形成する工程、
更に、前記工程(b)は、以下の下位工程を含む:
(b1)前記第1領域の前記第1ゲート絶縁膜上および前記第2領域の前記第2ゲート絶縁膜上に窒化チタン膜を形成する工程;
(b2)前記工程(b1)の後、前記第1領域の前記第1ゲート絶縁膜上および前記第2領域の前記第2ゲート絶縁膜上に第1シリコン膜を形成する工程;
(b3)前記工程(b2)の後、ウエットエッチングによって前記第2領域の前記第1シリコン膜を除去して前記窒化チタン膜を露出する工程;
(b4)前記工程(b3)の後、H2O2を主成分として含む水溶液によって前記第2領域の前記窒化チタン膜を除去して前記第2ゲート絶縁膜を露出する工程;
(b5)前記工程(b4)の後、前記第1領域の前記第1シリコン膜上および前記第2領域の前記第2ゲート絶縁膜上に第2シリコン膜を形成する工程;
(b6)前記工程(b5)の後、前記第1領域の前記第2シリコン膜および前記第2領域の前記第2シリコン膜上にニッケル膜を形成する工程;
(b7)前記工程(b6)の後、前記第1領域の前記第1シリコン膜および前記第2シリコンと前記ニッケル膜とでフルシリサイド膜を形成し、前記第2領域の前記第2シリコン膜と前記ニッケル膜とでフルシリサイド膜を形成する工程。 - 前記工程(b1)では、5nm以下の前記窒化チタン膜を形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記工程(b6)では、前記第2シリコン膜の厚さに対して1.4倍以上の膜厚の前記ニッケル膜を形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記工程(a)は、以下の下位工程を含む:
(a1)前記第1領域および前記第2領域の前記半導体基板上にハフニウムとアルミニウムとを含み、酸化シリコンよりも誘電率の高い第1酸化膜を形成する工程;
(a2)前記第1領域の前記第1酸化膜上および前記第2領域の前記第1酸化膜上にイットリウム、希土類元素もしくはアルカリ土類金属元素を含み、酸化シリコンよりも誘電率の高い第2酸化膜を形成する工程;
(a3)前記工程(a2)の後、希塩酸を含む水溶液によって前記第2領域の前記第2酸化膜を除去して前記第1酸化膜を露出する工程;
(a4)前記工程(a3)の後、熱処理によって前記第1領域の前記第2酸化膜および前記第1酸化膜を混合する工程。
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