JP2007110091A - トランジスタ、およびその製造方法 - Google Patents

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Abstract

【課題】ＣＭＯＳデバイス設計に適した仕事関数をもつメタルゲート電極を提供する。
【解決手段】
トランジスタおよびその製造工程が開示されている。相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１の厚さを有する第１ゲート電極を含むＰＭＯＳトランジスタと、第２の厚さを有する第２ゲート電極を含むＮＭＯＳトランジスタとを含み、第１の厚さは、第２の厚さよりも大きい。第１ゲート電極および第２ゲート電極は、同じ材料を含んでいることが好ましく、例として、ＴｉＳｉＮ、ＴａＮまたはＴｉＮを含んでいるとよい。第１ゲート電極および第２ゲート電極の厚さによって、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの仕事関数が設定される。
【選択図】なし

Description

本発明は、一般的には、半導体デバイスに関するものであり、特に、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、およびその製造方法に関するものである。
半導体デバイスは、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、およびその他の電子機器のような、さまざまな電子実用機器に用いられている。半導体デバイスは、一般的に、絶縁層または誘電層、導電層、および半導体層の材料を順次半導体基板上に蒸着し、リソグラフィを用いて各種層をパターニングすることによって、各種層の上に回路の構成要素および素子を形成することにより形成される。
トランジスタは、半導体デバイスに広く利用されている素子である。例えば、単一集積回路（ＩＣ）上には何百万ものトランジスタが存在する。半導体デバイスの製造に用いられているトランジスタの一般的なタイプは、金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。
初期のＭＯＳＦＥＴプロセスでは、ｐチャネル型トランジスタまたはｎチャネル型トランジスタのどちらかを含む単一トランジスタを作り出すために、ひとつのタイプのドーピングを用いていた。相補型ＭＯＳ（ＣＭＯＳ）デバイスと称される、より新しい設計では、相補型構造において、ｐチャネル型およびｎチャネル型デバイス、例えば、ｐチャネル型金属酸化膜半導体（ＰＭＯＳ）トランジスタおよびｎチャネル型金属酸化膜半導体（ＮＭＯＳ）トランジスタの両方が用いられている。ＮＭＯＳデバイスは、トランジスタが電子の移動によってオンまたはオフされるように、負電荷に帯電している。一方で、ＰＭＯＳデバイスでは、正孔の移動が関与している。ＣＭＯＳトランジスタの製造では、より多くの製造工程およびより多くのトランジスタが必要とされるが、ＣＭＯＳトランジスタは低電力で利用できるため都合がよい。また、ＣＭＯＳトランジスタは、より小さく製造でき、より高速にすることが可能である。
従来、ＭＯＳＦＥＴデバイスに係るゲート誘電体は、一般的には二酸化ケイ素よりなり、その誘電率はおよそ３．９である。しかしながら、デバイスのサイズが小さくなると、ゲート誘電体材料として二酸化ケイ素を用いることによって、ゲートでの漏れ電流が生じるため、ゲート誘電体材料として二酸化ケイ素を用いることが問題となり、デバイス性能の低下を招く虞がある。従って、産業界では、ＭＯＳＦＥＴデバイスのゲート誘電体材料として、高誘電率（ｋ）をもつ材料を用いるための開発への動きがある。ここで用いられている「ｈｉｇｈ−ｋ誘電体材料」とは、例えば、およそ４．０またはそれ以上の誘電率をもつ誘電体材料のことである。
ｈｉｇｈ−ｋゲート誘電体材料の開発は、国際半導体技術ロードマップ（ＩＴＲＳ）２００２年版において、将来への課題の１つとして触れられている。この国際半導体技術ロードマップ（ＩＴＲＳ）２００２年版は、本明細書において参照文献として組み込まれており、今後１５年にわたり半導体産業が直面する、技術的な課題およびニーズに触れている。（例えば、携帯用電子実用機器のための）低電力論理回路では、バッテリーの寿命を長くするために、漏れ電流の小さいデバイスを用いることが重要である。ゲートでの漏れ電流は、サブスレッショルド領域での漏れ電流、接合での漏れ電流、バンド間のトンネリング効果と同様、低電力実用機器においては制御されるべきものである。
電子工学において、「仕事関数」は、たいていの場合電子ボルトで測定され、フェルミ準位から、物体表面の外側へ無限遠離れた地点まで電子を取り除くときに必要とされるエネルギーである。仕事関数は、あらゆる材料の材料特性であり、その材料は、伝導体、半導体、または誘電体であってもよい。
半導体材料の仕事関数は、半導体材料をドープすることによって変化する可能性がある。例えば、ドープされていない多結晶シリコンの仕事関数はおよそ４．６５ｅＶである一方で、ホウ素を用いてドープされた多結晶シリコンの仕事関数はおよそ５．１５ｅＶである。多結晶シリコンがゲート電極として用いられる場合、半導体または伝導体の仕事関数は、例えば、トランジスタの閾値電圧に直接影響を及ぼす。
ゲート誘電体材料としてＳｉＯ２を利用し、ゲート電極として多結晶シリコンを利用している従来のＣＭＯＳデバイスでは、多結晶シリコンの仕事関数を、多結晶シリコンをドープすること（例えば、ドーパントを多結晶シリコンに埋め込むこと）によって変化または調整することができる。しかしながら、ハフニウムから作られた誘電体材料のようなｈｉｇｈ−ｋゲート誘電体材料は、フェルミ準位ピンニング効果を示す。この効果は、ｈｉｇｈ−ｋゲート誘電体材料と隣接したゲート材料との相互作用に起因するものである。このｈｉｇｈ−ｋゲート誘電体材料がゲート誘電体として用いられる場合、いくつかのｈｉｇｈ−ｋゲート誘電体材料は、仕事関数を固定し動かないようにすることができ、その結果、多結晶シリコンゲート材料をドープすることによって仕事関数が変化しなくなる。従って、ゲート誘電体にｈｉｇｈ−ｋ誘電体材料をもつＣＭＯＳデバイスのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタに関する対称的な電圧Ｖｔを、二酸化ケイ素ゲート誘電体をもつＣＭＯＳデバイスのように、多結晶シリコンゲート材料をドープすることによって実現することができない。
ｈｉｇｈ−ｋゲート誘電体材料のフェルミ準位ピンニング効果によって、閾値電圧がシフトし、移動度が低くなる。これは、フェルミ準位ピンニング効果によって電荷が増加することに起因している。ｈｉｇｈ−ｋゲート誘電体材料のフェルミ準位ピンニングは、ＣＭＯＳデバイスのトランジスタに対して非対称のターンオン閾値電圧Ｖｔを生じさせ、これは望ましいことではない。ｈｉｇｈ−ｋ誘電体膜の質を改善し、フェルミ準位ピンニングの問題を解決するための試みが行われてきた。しかしながら、これらの試みは、ほとんど成功していない。
金属は、ゲートの消耗による影響を避け、ゲート誘電体の等価酸化膜厚（ＥＯＴ）を小さくするため、ゲート材料として多結晶シリコンよりも好まれる。しかしながら、ＣＭＯＳデバイス、特にゲート誘電体材料にｈｉｇｈ−ｋ誘電体材料を有するＣＭＯＳデバイスのメタルゲートとして用いるのに適した金属は、いまだに見つかっていない。
従って、業界において必要とされているものは、ＣＭＯＳデバイス設計に適した仕事関数をもつメタルゲート電極である。
これらの問題点および他の問題点は、本発明に係る好ましい実施形態によって、概ね解決されているか、または回避されている。また、本発明に係る好ましい実施形態によって、技術的に有利な点は概ね実現されている。これら実施形態には、半導体デバイスのゲート電極を形成する、今までにない構造および方法が含まれる。材料の厚さを変更することによって調整または調節できる仕事関数を有する金属が、ゲート電極材料として用いられ、その金属の厚さは、好ましい仕事関数を得るために、ＰＭＯＳデバイスおよびＮＭＯＳデバイスそれぞれに関して調節される。
本発明に係る好ましい実施形態によれば、半導体デバイスは、第１の厚さを有する第１ゲート電極を含む第１トランジスタと、上記第１トランジスタに近接する第２トランジスタとを含む。上記第２トランジスタは、上記第１の厚さとは異なる第２の厚さを有する第２ゲート電極を含む。
本発明に係る別の好ましい実施形態によれば、半導体デバイスは、第１の厚さを有する第１ゲート電極を含むＰＭＯＳトランジスタと、第２の厚さを有する第２ゲート電極を含むＮＭＯＳトランジスタとを含み、上記第２の厚さは、第１の厚さより小さく、上記第２ゲート電極は、上記第１ゲート電極と同じ材料で構成される。上記第１ゲート電極および第２ゲート電極の上記第１の厚さおよび第２の厚さによって、上記ＰＭＯＳトランジスタの仕事関数およびＮＭＯＳトランジスタの仕事関数がそれぞれ設定される。
本発明に係るさらに別の好ましい実施形態によれば、半導体デバイスの製造方法は、加工対象部品を供給する工程と、上記加工対象部品の上部にゲート誘電体材料を形成する工程と、上記ゲート誘電体材料の上部にゲート電極材料を形成する工程とを含む。上記ゲート電極材料は、第１領域における第１の厚さおよび第２領域における第２の厚さを有し、上記第２の厚さは、上記第１の厚さと異なる。上記ゲート電極材料および上記ゲート誘電体材料は、上記第１領域における第１トランジスタのゲート電極およびゲート誘電体と、上記第２領域における第２トランジスタのゲート電極およびゲート誘電体とを形成するためにパターニングされる。ソース領域およびドレイン領域は、上記第１トランジスタおよび上記第２トランジスタの上記ゲート誘電体に近接する上記加工対象部品に形成される。
本発明に係る好ましい実施形態の有利な点として、トランジスタデバイスおよびその構造を製造する、今までにない方法を提供することが挙げられる。ＣＭＯＳデバイスは、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが実質的に対称的な電圧Ｖｔを有するように製造される。メタルゲート材料の厚さによって、トランジスタのゲート電極の仕事関数が設定され、トランジスタの閾値電圧Ｖｔが確立される。ゲート誘電体材料に近接するゲート部分は金属であるため、ゲートの消耗による影響を避けることができ、結果として、等価酸化膜厚（ＥＯＴ）を小さくすることができる。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに対して同じ材料を用いることが好ましく、この結果として、２つの異なる材料の蒸着およびエッチングから生じる影響を減らすことができ、製造工程に用いられる用具における汚染を防ぐことができる。
先述の記載では、後述する発明の詳細な説明がより理解できるように、本発明に係る実施形態の特徴点および技術的に有利な点をかなり広く概説している。本発明に係る実施形態の、さらなる特徴点および有利な点は、本発明に係る請求項の主題を形成するものであり、後述される。開示された概念および具体的な実施形態を、例えばコンデンサもしくはゲートダイオードのような他の構造、または本発明と同じ目的を達成するための他の処理を修正または設計するための基盤として利用できることは、当業者によって十分に理解されるであろう。そのような等価な構成が、添付された請求項で説明するような本発明の精神および範囲から逸脱しないことも、当業者によって理解されるであろう。
本発明およびその有利な点は、添付図面を参照した次の説明により、さらに完全に理解することができるであろう。
なお、異なる図面での同じ参照符号は、断らない限り、同じ部材を参照することとする。図は、好ましい実施形態の該当する状況をはっきりと示すために描かれており、必ずしもスケールどおりに描かれているものではない。
本発明に係る半導体デバイスは、以上のように、第１の厚さを有する第１ゲート電極を含む第１トランジスタと、上記第１トランジスタに近接する第２トランジスタとを含み、上記第２トランジスタは、上記第１の厚さと異なる第２の厚さを有する第２ゲート電極を含む。これにより、仕事関数は、ゲート層の厚さを異ならせることによって規定または調節されるという効果を奏する。
本発明に係る好ましい実施形態を製造し、利用することについて以下に詳細に説明されている。しかしながら、本発明は、応用できる多くの発明概念を提供するものであり、その概念が多種多様の具体的な状況の中で具現化されることは十分に理解されるであろう。論じられている具体的な実施形態は、本発明を実現し、利用するための具体的な方法の例にすぎず、本発明の範囲を限定するものではない。
ｈｉｇｈ−ｋゲート誘電体材料は、トランジスタのゲート誘電体として用いられる場合、一般的に、同じ等価酸化膜厚（ＥＯＴ）を有するＳｉＯ２ゲート誘電体材料よりも数オーダ低いゲート漏れ電流しか引き起こさないことがわかっている。低待機電力（ＬＳＴＰ）および高性能（ＨＰ）実用機器において、ｈｉｇｈ−ｋゲート誘電体材料は、先端技術のノードに関するロードマップにおいて、可能性ある解決策であるとされている。ｈｉｇｈ−ｋゲート誘電体材料は、ＬＳＴＰ実用機器に必要とされる、ＥＯＴ、ゲート漏れ電流（Ｊｇ）、移動度、およびヒステリシスパラメータを実現できるものとして期待されている。
しかしながら、ｈｉｇｈ−ｋゲート誘電体材料におけるＶｔ制御性には、課題があることがわかっている。例えば、ｈｉｇｈ−ｋゲート誘電体材料をＣＭＯＳ実用機器に利用するためには、ＣＭＯＳデバイスは、対称的な電圧ＶｔｎおよびＶｔｐ（例えば、Ｖｔｎ＝＋０．３Ｖ、Ｖｔｐ＝−０．３Ｖ）を必要とする。
ゲート誘電体材料としてｈｉｇｈ−ｋ誘電体材料を用いることへの試みは、問題を抱えるものであった。特に、ＣＭＯＳデバイスの、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴのゲート誘電体として、誘電率約２５のｈｉｇｈ−ｋ誘電体材料であるＨｆＯ２を用いる試みがなされてきた。多結晶シリコンがゲート誘電体として用いられる場合、ＨｆＯ２ゲート誘電体を用いている多結晶シリコンゲートの仕事関数は、フェルミ準位ピンニングの結果として、多結晶シリコンの伝導帯に近い地点に固定されることがわかっている。これにより、ＰＭＯＳデバイスのための、Ｐタイプのドーパントがドープされた多結晶シリコンに関しても、多結晶シリコンゲートをＮタイプの多結晶シリコンとして機能させてしまう。また、そして、これは、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタに関する非対称の閾値電圧Ｖｔを引き起こすことがわかっている。さらに、例えば、ゲート電極の材料として用いられる多結晶シリコンは、ポリデプレッション（poly depletion）の原因ともなる。
フェルミ準位ピンニング効果により、多結晶シリコンは、（例えば、ゲート誘電体に直接的に近接するように用いられる）ゲート材料として用いられることには相性が悪いため、ＰＭＯＳデバイスおよびＮＭＯＳデバイスにゲート材料として用いられる金属を見つけ出すことが好ましい。
従来のバルク単一ゲートプレーナ型ＭＯＳＦＥＴデバイスは、おそらく、次世代技術の４５ｎｍノードおよびそれを超えるノードに対して要求される性能を実現できない。古典的なバルクデバイスの概念は、複雑な３次元のドーピングプロファイルに基づいており、チャネル注入、ソース／ドレイン領域注入、軽度ドープドレイン領域（ＬＤＤ）拡散注入およびポケット／ハロー注入を含み、さらに、拡大縮小可能ではない（例えば、大きさをさらに小さくすることはできない）。なぜなら、チャネル領域および深い基板における潜在的な制御欠陥に起因して、ドーパントの揺れおよびより強い過流による短チャネル効果が増加するためである。従って、提案されている１つの新しい設計概念として、ＳＯＩ基板上に形成される、十分に消耗したプレーナ型ＳＯＩＭＯＳＦＥＴデバイスがある。
古典的なバルクＭＯＳＦＥＴデバイスに関して、これらデバイスを、（例えば、ゲート材料に関して）１ｎｍの等価酸化膜厚（ＥＯＴ）にまでスケールダウンする場合、従来の高性能なＣＭＯＳデバイスには、ポリデプレッションを排除するために、ｈｉｇｈ−ｋ誘電体材料およびメタルゲート電極の両方が必要であると予想されている。可能性のあるメタルゲート材料は、バンドエッジの仕事関数を示し、温度に応じて安定した仕事関数を示し、内在する誘電体において熱耐性を維持する必要がある。半導体産業では、従来のバルクＭＯＳＦＥＴのゲート電極として用いるために、適切なｎタイプ金属材料およびｐタイプ金属材料を必死になって探している。この適切なｎタイプ金属およびｐタイプ金属の仕事関数は、ｎタイプではおよそ４．１ｅＶ、ｐタイプではおよそ５．２ｅＶである。
本発明に係る実施形態では、ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方のための、ゲート材料として有用な金属を開示することにより、技術的に有利な点を実現している。一実施形態においては、ゲート材料がＴｉＳｉＮを含むことが好ましい。他の実施形態においては、ゲート材料がＴａＮまたはＴｉＮを含むことが好ましい。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの仕事関数は、ゲート材料の厚さを調整または調節することによって調節されている。ゲート誘電体に近接したゲート材料が金属であるため、ゲート誘電体にｈｉｇｈ−ｋ誘電体材料を使用することによって生じるフェルミ準位ピンニング効果は回避される。いくつかの実施形態おいては、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートは、例えば、その上面に配置された半導体材料の層も含んでいてもよい。
本発明は、具体的な状況、すなわちＣＭＯＳデバイスにおける好ましい実施形態に関して記載されている。しかしながら、本発明に係る実施形態は、例として、２以上のトランジスタが利用されている他の半導体デバイス実用機器にも応用されてもよい。なお、示されている図面では、１つのＣＭＯＳデバイスのみが示されているが、ここに記載された各製造工程中の半導体の加工対象部品（workpiece）上には、多くのトランジスタが形成される。
本発明は、例えばＳＯＩ基板上に作製されたＣＭＯＳデバイスの処理工程において、ミッドギャップ付近の二元メタルゲートを使用する手段を備えている。二つの異なるゲート材料を使用する代わりに、必要とされる仕事関数は、層蒸着処理およびエッチング処理を用いてゲート層の厚さを異ならせることによって規定または調節される。本発明に係る実施形態は、ＣＭＯＳデバイスのメタルゲートを形成することを含み、その金属は、その仕事関数が上記層厚を調節することよって調整される可能性がある材料を含む。例えば、化学的気相成長法（ＣＶＤ）によって蒸着したＴｉＳｉＮは、ＣＭＯＳデバイスのメタルゲート材料として用いられてもよい。ＴｉＳｉＮの仕事関数は、その厚さによって調整される。例えば、ＴｉＳｉＮに関して、およそ２５オングストロームの厚さを有するより薄い膜の仕事関数は、Ｈｆから作られたｈｉｇｈ−ｋ膜上では４．４ｅＶ前後である。また、例えば、およそ２００オングストロームの厚さを有するより厚い膜の仕事関数は、Ｈｆから作られたｈｉｇｈ−ｋ膜上では４．８ｅＶ前後である。ＴｉＳｉＮのような金属は、ＣＭＯＳデバイスのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方のメタルゲートとして用いられることが好ましい。（例えば、チャネル領域の）ドーピングプロファイルを有するＭＯＳＦＥＴの閾値電圧を調節する代わりに、ＣＭＯＳデバイスのチャネル領域がドープされていない場合には、ここに開示されたメタルゲート材料が用いられてもよい。
次に、ここで用いられているいくつかの文言の定義は、以下に記載のとおりである。「ミッドギャップゲート仕事関数」という文言は、ここでは４．６５ｅＶ前後であるものとして定義している。なぜなら、この値が、「ミッド」すなわち中央の値を示しているからである。中央の値とは、例として、およそ４．１ｅＶである、負電荷がドープされた多結晶シリコンの仕事関数と、およそ５．２ｅＶである、正電荷がドープされた多結晶シリコンの仕事関数との中間値のことである。例えば、４．１ｅＶと５．２ｅＶとの差は、シリコンの価電子帯と伝導帯との間の１．１ｅＶのエネルギーギャップである。ここで用いられた「ミッドギャップ付近」という文言は、およそ４．６５ｅＶに近い仕事関数であるものとして定義している。例えば、４．４５ｅＶは、ＣＭＯＳデバイスのＮＭＯＳトランジスタに関するミッドギャップ付近の仕事関数であり、４．８５ｅＶは、ＣＭＯＳデバイスのＰＭＯＳトランジスタに関するミッドギャップ付近の仕事関数である。
本発明に係る実施形態では、およそ４．４５ｅＶおよび４．８５ｅＶの仕事関数を有する２つのミッドギャップ付近のメタルゲート層を供給する工程を含む。本発明に係る別の実施形態では、これら２つのメタルゲート層をＣＭＯＳデバイスの製造工程フローに組み込む工程を含む。ＰＭＯＳデバイスおよびＮＭＯＳデバイスの仕事関数は、材料の層厚によって調節される。ここに記載されている金属層は、処理状況を変化させることによって、極めて正確に蒸着およびエッチングされる。「ゲート」および「ゲート電極」という文言は、トランジスタのゲートに言及しており、これら文言は、ここでは同義的に用いられている。
図１ないし図５は、本発明に係る好ましい実施形態に従った、さまざまな製造段階における半導体デバイス１００の断面図を示している。まず、図１を参照すると、加工対象部品１０２を含む断面図における半導体デバイス１００が示されている。加工対象部品１０２は、例えば、シリコン、または絶縁層によって覆われた他の半導体材料を含む半導体基板を含んでいてもよい。また、加工対象部品１０２は、図示しないが、他の能動的な部品または回路を含んでいてもよい。例えば、加工対象部品１０２は、単結晶シリコン上に酸化ケイ素を含んでいてもよい。また、加工対象部品１０２は、他の伝導層、またはトランジスタ、ダイオード等の他の半導体素子を含んでいてもよい。化合物半導体（例えば、例として、ＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣ）は、シリコンの代わりに用いられてもよい。一実施形態では、加工対象部品１０２は、シリコンオンインシュレータ（ＳＯＩ）基板を含むことが好ましく、例えば、半導体材料からなる第１層（図示しない）、半導体材料の第１層上に配置された、埋め込み絶縁層または酸化物層（図示しない）、および埋め込み絶縁層上に配置された半導体材料からなる第２層を含む。
加工対象部品１０２は、例えば、Ｐ型ウェルおよびＮ型ウェルそれぞれを形成するために、ＰタイプのドーパントおよびＮタイプのドーパントがドープされていてもよい（図示しない）。例えば、ＰＭＯＳデバイスでは、例えば第１領域１０４内にＮタイプのドーパントが注入されるのが一般的であり、ＮＭＯＳデバイスでは、例えば第２領域１０６内にＰタイプのドーパントが注入されるのが一般的である。加工対象部品１０２は、加工対象部品１０２の上面から汚染物質および自然酸化物を取り除くためのプレゲート洗浄処理を行うことにより、洗浄されていてもよい。プレゲート処理は、例として、ＨＦ、ＨＣｌ、またはオゾンに基づく洗浄処理を含むものであるが、代わりに他の化学物質を含んでいてもよい。
シャロートレンチアイソレーション（ＳＴＩ）領域１０８は、加工対象部品１０２の第１領域１０４および第２領域１０６の活性領域の間に形成される。加工対象部品１０２がＳＯＩ基板１０２を含む場合、シャロートレンチアイソレーション領域１０８は、加工対象部品１０２の半導体材料からなる第２層をパターニングし、パターニングされた半導体材料からなる第２層を、例えば二酸化ケイ素のような絶縁材料で充填することによって形成されてもよい。または、他の材料が用いられてもよい。ＳＴＩ領域１０８は、加工対象部品１０２の半導体材料からなる第２層内に形成されてもよく、例えば、ＳＴＩ領域１０８の溝に対するエッチング処理は、ＳＯＩ基板１０２の埋め込み絶縁層上で止まるようになされてもよい。
ゲート誘電体材料１１０は、加工対象部品１０２上に形成される。ゲート誘電体材料１１０は、例えば、一実施形態において、誘電率がおよそ４．０かそれ以上であるｈｉｇｈ−ｋ誘電体材料を含むことが好ましいが、例えば、ＳｉＯ２のような誘電体材料を代わりに含んでいてもよい。ゲート誘電体材料１１０は、例として、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、ＳｉＯ２、これらの化合物またはこれらの多層を含むことが好ましいが、代わりに他のｈｉｇｈ−ｋ誘電体材料または他の誘電体材料を含んでいてもよい。
ゲート誘電体材料１１０は、単一の材料層を含んでいてもよい。また代わりに、ゲート誘電体材料１１０は、２以上の層を含んでいてもよい。一実施形態では、これらの材料のうちの１つ、またはそれ以上の材料が、異なる化合物または積み重ねられた層におけるゲート誘電体材料１１０に含まれている。ゲート誘電体材料１１０は、例として、化学的気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、有機金属気相成長法（ＭＯＣＶＤ）、物理的気相成長法（ＰＶＤ）、またはジェット気相成長法（ＪＶＤ）によって形成されてもよいが、代わりに他の技術を用いて形成されてもよい。
ゲート誘電体材料１１０は、一実施形態において、およそ５０オングストローム以下の厚さを有することが好ましいが、代わりに、一例として、およそ８０オングストローム以下のような他の寸法であってもよい。ゲート誘電体材料１１０は、例えば一実施形態において、およそ２０〜３０オングストロームの厚さを有していることが好ましい。
ゲート誘電体材料１１０は、一実施形態において、加工対象部品１０２上に配置されたおよそ１０オングストローム厚のＳｉＯ２、およびＳｉＯ２上に配置されたおよそ３０オングストローム厚のＨｆＳｉＯ２を含むことが好ましいが、例として、他の材料、他の材料の化合物、および他の厚さであってもよい。
次に、ゲート材料１１２は、図２に示すように、ゲート誘電体材料１１０上に形成されている。ゲート材料１１２は、本発明のいくつかの実施形態に従って、ＴｉＳｉＮ層を含むことが好ましい。しかしながら代わりに、ゲート材料１１２は、例えば、金属の仕事関数が金属の厚さによって調節、調整、または変更される、ＴｉＮまたはＴａＮのような他の金属を含んでいてもよく、さらにこの代わりとして他の金属材料を含んでいてもよい。ゲート材料１１２は、一実施形態においてはＭＯＣＶＤ法を用いて好適に蒸着されているが、代わりに、例として、ＡＬＤ法、ＰＶＤ法または他の蒸着技術によって形成されてもよい。
ゲート材料１１２は、第１の厚さｄ１を有していることが好ましい。一実施形態では、第１の厚さｄ１は、およそ５００オングストローム以下の厚さであることが好ましいが、例として、およそ２００オングストローム以下の厚さであることがさらに好ましい。しかしながら代わりに、第１の厚さｄ１は他の寸法であってもよい。
次に、フォトレジスト層１１４は、図３に示すように、ゲート材料１１２上に蒸着される。フォトレジスト層１１４は、加工対象部品１０２の第２領域１０６上からフォトレジスト層１１４を取り除くために、リソグラフィ技術を用いてパターニングされる。ゲート材料１１２の少なくとも一部は、図３に示すように、エッチング処理によってエッチングされる。エッチング処理は、例として、時限的なエッチング処理および／またはウェットエッチング処理を含んでいてもよいが、代わりに他のエッチング処理が用いられてもよい。フォトレジスト層１１４は、例えば、エッチング処理中にゲート材料１１２を保護している。
エッチング処理後の第２領域１０６のゲート材料１１２は、図３に示すように、第２の厚さｄ２を有していることが好ましい。第２の厚さｄ２は、例えば、第１の厚さｄ１よりも小さいことが好ましいが、さらに好ましくは、第１の厚さｄ１が、例えば、第２の厚さｄ２よりも少なくとも５０オングストローム以上大きいとよい。第２の厚さｄ２は、例として、およそ１００オングストローム以下の厚さであることが好ましいが、より好ましくは、およそ２５オングストロームの厚さであるとよい。しかしながら代わりに、第２の厚さｄ２は他の寸法であってもよい。フォトレジスト層１１４はその後取り除かれる。
次に、任意ではあるが、半導体材料１１６は、図４に示すように、ゲート材料１１２上に蒸着される。半導体材料１１６は、例えば、第１領域１０４および第２領域１０６に形成されるトランジスタのゲート電極の一部を含む。半導体材料１１６は、例えば、およそ１０００オングストローム厚の多結晶シリコンを含むことが好ましいが、代わりに、他の寸法および他の材料であってもよい。
次に、ゲート材料１１６および１１２、並びにゲート誘電体材料１１０は、図５に示すように、第１領域１０４のＰＭＯＳトランジスタ１２０および第２領域１０６のＮＭＯＳトランジスタ１２２の、ゲート１１２／１１６およびゲート誘電体材料１１０を形成するために、リソグラフィを用いてパターニングされる。例えば、フォトレジスト層（図示しない）は、ゲート材料である半導体材料１１６上に蒸着されてもよく、そのフォトレジストは、リソグラフィでのマスクおよび露光処理を用いてパターニングされてもよい。フォトレジストは現像され、当該フォトレジストは、ゲート材料１１６および１１２、並びにゲート誘電体材料１１０の一部がエッチングされる間、マスクとして用いられる。
加工対象部品１０２には、ゲート誘電体材料１１０のすぐ近くに、ソース領域およびドレイン領域（図示しない）を形成するためのドーパントが注入されていてもよい。酸化物、窒化物またはその化合物のような絶縁材料を含むスペーサー１１８は、図５に示すように、ゲート１１２／１１６およびゲート誘電体材料１１０の側壁上に形成されてもよい。
その後も、半導体デバイス１００の処理は続けられる。例として、トランジスタ１２０および１２２上に絶縁層および伝導層を形成するような処理である（図示しない）。例えば、１つ以上の絶縁層（図示しない）がトランジスタ１２０および１２２上に蒸着されてもよく、ゲート１１２／１１６と、ソース領域および／またはドレイン領域とを電気的に接触させるために、コンタクトが絶縁材料内に形成されてもよい。金属処理されて絶縁されたさらなる層が、絶縁材料およびコンタクトの上面に形成およびパターニングされてもよい。パシベーション層（図示しない）は、絶縁層上、またはトランジスタ１２０および１２２上に蒸着されてもよい。ボンディングパッド（図示しない）はコンタクト上に形成され、その後、複数の半導体デバイス１００は、個別化されるか、個々のダイに切り離される。ボンディングパッドは、半導体デバイス１００のトランジスタ１２０および１２２に電気的な接続を与えるために、例えば、集積回路パッケージ（図示しない）または他のダイのリードに接続されてもよい。
トランジスタ１２０および１２２は、一実施形態において、ＰＭＯＳトランジスタ１２０およびＮＭＯＳトランジスタ１２２を含むことが好ましい。ＰＭＯＳトランジスタ１２０の金属層１１２は、本発明に係る実施形態に従って、ＮＭＯＳトランジスタ１２２の金属層１１２よりも厚いことが好ましい。一実施形態では、ＰＭＯＳトランジスタ１２０の金属層１１２の第１の厚さｄ１によって、ゲート材料１１２は、およそ４．８５ｅＶの仕事関数を有することとなる。一実施形態では、ＮＭＯＳトランジスタ１２２の金属層１１２の第２の厚さｄ２によって、ゲート材料１１２は、およそ４．４５ｅＶの仕事関数を有することとなる。トランジスタ１２０および１２２は、一実施形態において、実質的には、例えばおよそ＋０．３Ｖおよび−０．３Ｖの対称的な閾値電圧をそれぞれ有していることが好ましいが、閾値電圧は、代わりに他の電圧レベルを含んでいてもよい。
本発明に係る別の好ましい実施形態は、図６ないし図８のさまざまな製造段階における断面図に示されている。図６ないし図８において、図１ないし図５で用いられている素子には同じ参照符号を用い、繰り返しを避けるために、その同じ素子および構造の説明は、ここでは繰り返さないこととする。
この実施形態では、図６に示すように、第２領域２０６の金属層２１２の厚さを減少させるためのエッチング処理中に、全ての金属層２１２が第２領域２０６から取り除かれる。その後、別の金属層２３０が、図７に示すように、第１領域２０４の第１金属層２１２上、および第２領域２０６の露出しているゲート誘電体２１０上に蒸着される。半導体デバイス２００の処理は、その後、図５を参照しながら説明したように続けられ、図８に示す構造が形成される。
蒸着した第１金属層２１２は、一実施形態において、およそ２００オングストロームの厚さであることが好ましい。第２金属層２３０は、およそ２５オングストロームの厚さであることが好ましい。第１領域２０４におけるＰＭＯＳトランジスタ２２０のゲート２１２／２３０の金属部分の厚さｄ３は、例えば、およそ２２５オングストロームであることが好ましい。第２領域２０６におけるＮＭＯＳトランジスタ２２２のゲート２３０の金属部分の厚さｄ２は、例えば、およそ２５オングストロームであることが好ましい。しかしながら代わりに、金属層２１２および２３０は、例えば他の寸法であってもよい。
なお、半導体材料２１６の層を蒸着した後、半導体材料２１６の層は、ドーパントを用いた注入処理によりドーピングされる。例えば、トランジスタ２２０がＰＭＯＳトランジスタを含む場合、半導体材料２１６には、Ｐタイプのドーパントが注入されることが好ましいが、代わりにＮタイプのドーパントが注入されてもよい。しかしながら代わりに、半導体材料２１６には他のタイプのドーパントが注入されてもよいし、半導体材料２１６が全くドーピングされなくてもよい。
ドーパントを半導体材料２１６に注入した後、半導体材料２１６の層、ゲート材料２３０および２１２、並びにゲート誘電体材料２１０はパターニングされ、半導体デバイス２００の処理は、その後、図１ないし図５を参照しながら説明したように続けられ、図８に示すようになる。
図９ないし図１２は、ＮＭＯＳトランジスタに対するさまざまな試験条件およびデバイス構造において、電圧（Ｖ）におけるフラットバンド電圧（Ｖｆｂ）に対する等価酸化膜厚（ＥＯＴ）の、実験から得た試験結果を示すグラフである。これらのグラフは、ＴｉＳｉＮが、その厚さを変化させることによって、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの好ましい仕事関数を実現するためのゲート材料として用いられる有効な材料であることを示している。
例えば、次に図９を参照すると、半導体デバイス１００の試験結果のグラフが示されている。ここで、メタルゲート材料はＴｉＳｉＮを含み、ＮＭＯＳデバイスおよびＰＭＯＳデバイスの両方のゲート誘電体はおよそ２０オングストローム厚のＨｆＯｘを含む。グラフ３４０は、フラットバンド電圧とＮｆに対するＥＯＴ（ｎｍ）とに関する試験結果を示している。Ｎｆは、誘電体膜および基板間の接触面での固定電荷を示すものであり、その電荷数は、およそ５．９３×１０１１／ｃｍ２である。また、グラフ３４０は、およそ４．４ｅＶの仕事関数を有し、およそ２５オングストローム厚の金属層を用いた場合の結果である。グラフ３４２は、およそ６．０６×１０１１／ｃｍ２の電荷数であるＮｆに対する試験結果を示しており、およそ４．４３ｅＶの仕事関数を有し、およそ５０オングストローム厚の金属層を用いた場合の結果である。グラフ３４４は、およそ７．１７×１０１１／ｃｍ２の電荷数であり、およそ４．６３ｅＶの仕事関数を有し、およそ１００オングストローム厚の金属層を用いた場合の試験結果を示している。グラフ３４６は、およそ６．８２×１０１１／ｃｍ２の電荷数であり、およそ４．８１ｅＶの仕事関数を有し、およそ２００オングストローム厚の金属層を用いた場合の試験結果を示している。グラフ３４８は、およそ７．５４×１０１１／ｃｍ２の電荷数であり、およそ４．７９ｅＶの仕事関数を有し、およそ４００オングストローム厚の金属層を用いた場合の試験結果を示している。なお、およそ２００オングストローム厚のときに、ＴｉＳｉＮの仕事関数は飽和状態となっており、例えば、ＴｉＳｉＮの厚さを２００オングストロームから４００オングストロームまで増加させても、仕事関数がさらに増加することはない。
図１０は、ＴｉＳｉＮを含むゲート、およびおよそ３０オングストローム厚のＨｆＳｉＯｘを含むゲート誘電体をもつＮＭＯＳデバイスに関して、図９と同様にプロットしたものである。グラフ３５０は、ＶｆｂとＥＯＴ Ｎｆとに関する試験結果を示すものであり、Ｎｆはおよそ５．４９×１０１0／ｃｍ２の電荷数であり、およそ４．４４ｅＶの仕事関数を有し、およそ２５オングストローム厚の金属層を用いた場合の結果である。グラフ３５２は、およそ１．１６×１０１１／ｃｍ２の電荷数であるＮｆに対する試験結果を示すものであり、およそ４．５ｅＶの仕事関数を有し、およそ５０オングストローム厚の金属層を用いた場合の結果である。グラフ３５４は、およそ２．４８×１０１１／ｃｍ２の電荷数であり、およそ４．６９ｅＶの仕事関数を有し、およそ１００オングストローム厚の金属層を用いた場合の試験結果を示している。グラフ３５６は、およそ４．５８×１０１１／ｃｍ２の電荷数であり、およそ４．８３ｅＶの仕事関数を有し、およそ２００オングストローム厚の金属層を用いた場合の試験結果を示している。グラフ３５８は、およそ３．６３×１０１１／ｃｍ２の電荷数であり、およそ４．８ｅＶの仕事関数を有し、およそ４００オングストローム厚の金属層を用いた場合の試験結果を示している。この場合も、ＴｉＳｉＮの仕事関数は、およそ２００オングストロームの厚さのときに飽和状態となる。
図１１は、ｎ型多結晶キャップを用いた場合とｐ型多結晶キャップを用いた場合とをそれぞれ比較した結果を示している。例えば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート電極は、任意の半導体材料１１６または２１６を含む。ここで、各多結晶キャップは、２０オングストローム厚のＨｆＯｘ構造上部のＴｉＳｉＮにおいて、およそ１０００オングストロームの厚さを有している。３６０では、２０オングストローム厚のＨｆＯｘ上のおよそ２５オングストローム厚のＴｉＳｉＮ上に配置されたｐ型多結晶に関する試験結果を示しており、Ｎｆが５．９５×１０１１／ｃｍ２であり、仕事関数が４．３９ｅＶである。３６２では、２０オングストローム厚のＨｆＯｘ上のおよそ２５オングストローム厚のＴｉＳｉＮ上に配置されたｎ型多結晶に関する試験結果を示しており、Ｎｆが５．９３×１０１１／ｃｍ２であり、仕事関数が４．４ｅＶである。ｎ型多結晶キャップおよびｐ型多結晶キャップの両方のゲート電極において、仕事関数が同一であるということは、たとえＴｉＳｉＮ層が薄い（２５オングストローム厚）場合であっても、その膜が切れ目なく続いており、仕事関数を制御するのに十分であることを示している。「切れ目なく続く」という文言は、本発明の発明者による以下の研究の成果に言及している。すなわち、研究の成果として、２５オングストローム厚は極めて薄いけれども、２５オングストローム厚で形成されたＴｉＳｉＮは、ある種の膜を用いた場合に生じるように、材料が島状に点在するように生じていないことがわかった。むしろ、有利な点として、２５オングストローム厚のＴｉＳｉＮ層は、下敷きになっている材料層を切れ目なく覆う薄い材料層を形成することがわかった。従って、そのような薄いＴｉＳｉＮ層は、例えば、トランジスタのゲート誘電体材料として有用である。
図１２は、ＨｆＳｉＯｘ構造上のＴｉＳｉＮにおいて、およそ１０００オングストロームの厚さをそれぞれもつｎ型多結晶キャップとｐ型多結晶キャップとを用いた場合を比較した結果を示している。３７０では、２５オングストローム厚のＴｉＳｉＮ／ＨｆＳｉＯｘ構造上部に配置されたｐ型多結晶に関する試験結果を示しており、Ｎｆが６．６４９５×１０１0／ｃｍ２であり、仕事関数が４．４４ｅＶである。３７２では、２５オングストローム厚のＴｉＳｉＮ／ＨｆＳｉＯｘ構造上部に配置されたｎ型多結晶に関する試験結果を示しており、Ｎｆが５．４９×１０１0／ｃｍ２であり、仕事関数が４．４４ｅＶである。この場合も、有利な点として、２５オングストローム厚のＴｉＳｉＮは、切れ目なく続いており、仕事関数を制御するのに十分であることがわかった。
図９ないし図１２に示された結果は、仕事関数が、試されたさまざまなＴｉＳｉＮの厚さに対して信頼性のあることを示している。ここに記載された、今までにない発明の実験結果のとおり、２５オングストローム厚のＴｉＳｉＮ層の仕事関数は、このＴｉＳｉＮ層がＨｆＳｉＯｘを含む誘電体層上に配置された場合でおよそ４．４４ｅＶであり、ＨｆＯｘを含む誘電体層上に配置された場合でおよそ４．４０ｅＶであることがわかった。２００オングストローム厚のＴｉＳｉＮ層の仕事関数は、このＴｉＳｉＮ層がＨｆＳｉＯｘを含む誘電体層上に配置された場合でおよそ４．８３ｅＶであり、ＨｆＯｘを含む誘電体層上に配置された場合でおよそ４．８１ｅＶであることがわかった。有利な点として、これらＴｉＳｉＮ材料層は、ＣＭＯＳデバイスの好ましい仕事関数および閾値電圧を実現するために、ＣＭＯＳデバイスに導入されてもよい。例えば、ＣＭＯＳデバイスに関する対称的な電圧Ｖｔを実現するために、ゲート誘電体がＨｆから作られたゲート誘電体を含む場合には、およそ２５オングストローム厚のＴｉＳｉＮ層は、ＮＭＯＳデバイスのゲート電極として用いられ、およそ２００オングストローム厚のＴｉＳｉＮ層は、ＰＭＯＳデバイスのゲート電極として用いられることが好ましい。
ＴａＮおよびＴｉＮに関する試験結果は含まれていないが、これら材料についても、膜厚に基づいて調節できる仕事関数を有することがわかっている。
本発明に係る実施形態は、いくつかの異なるデバイス実用機器において、技術的に有利な点を実現している。例えば、本発明に係る実施形態は、例として、ＮＭＯＳ高性能（ＨＰ）デバイス、ＮＭＯＳ低駆動電力（ＬＯＰ）デバイス、ＮＭＯＳ低待機電力（ＬＳＴＰ）デバイス、ＰＭＯＳ高性能デバイス、ＰＭＯＳ低駆動電力デバイス、およびＰＭＯＳ低待機電力デバイスに導入されてもよい。これらＨＰデバイス、ＬＯＰデバイスおよびＬＳＴＰデバイスに関するパラメータは、本明細書において参照文献として組み込まれている国際半導体技術ロードマップ（ＩＴＲＳ）２００２年版において定義されている。本実施形態に従うと、１つのタイプ（例えば、ＮＭＯＳまたはＰＭＯＳ）のデバイスの全ては、ドーピングの注入レベルが同じであることが好ましい。しかしながら、１つのタイプのデバイスの全ては、デバイスのタイプ、例えば、ＨＰ、ＬＯＰ、またはＬＳＴＰに応じて、異なるゲート電極層厚を有していてもよい。さらに、例えば、付加的な注入処理は任意で行われるものであり、必ずしも必要とされるものではない。
従って、今までにない半導体デバイス１００および２００は、金属を含むＰＭＯＳデバイスおよびＮＭＯＳデバイスを有するＣＭＯＳデバイスを含み、本発明に係る実施形態に従って形成される。本発明に係る好ましい実施形態の有利な点は、半導体デバイス１００および２００を製造する方法およびその構造を提供することにある。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、実質的に対称的な電圧Ｖｔを有する。例えば、Ｖｔｐはおよそ−０．３Ｖであり、Ｖｔｎは実質的に同じ正の値、例えばおよそ＋０．３Ｖであることが好ましい。メタルゲート層の厚さによって、例えば、トランジスタデバイス１２０、１２２、２２０および２２２のゲート１１２、（例えば、ゲートが半導体材料層１１６を含む場合には）１１２／１１６、２１２／２３０、２３０、２１２／２３０／２１６および２３０／２１６の仕事関数が設定される。
本発明に係る実施形態およびその有利な点は詳細に記載されているけれども、さまざまな変更、置き換えおよび修正が、添付された請求項によって定義されるような発明の精神および範囲から逸脱することなくなされることは、十分に理解されるであろう。例えば、ここに記載された多くの特徴、機能、処理および材料が本発明の範囲内で変更されてもよいことは、当業者によって容易に理解されるであろう。さらに、本実用機器の範囲は、明細書に記載の処理、装置、製品、物質の組成、手段、方法および工程の特定の実施形態に限定されるものではない。業界における通常の技術のうちの１つが、本発明の開示により容易に理解されるならば、ここに記載された対応する実施形態と実質的に同じ機能を有するか、または実質的に同じ結果を実現できる、現存する、または後に開発される数々の処理、装置、製品、物質の組成、手段、方法または工程は、本発明に従って用いられてもよい。従って、添付された請求項は、そのような数々の処理、装置、製品、物質の組成、手段、方法または工程をその範囲に含むものである。
図１は、本発明の好ましい実施形態に従った、さまざまな製造段階における半導体デバイスの断面図であり、ＣＭＯＳデバイスは、異なるゲート材料の厚さを有するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含んでいる図である。 図２は、本発明の好ましい実施形態に従った、さまざまな製造段階における半導体デバイスの断面図であり、ＣＭＯＳデバイスは、異なるゲート材料の厚さを有するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含んでいる図である。 図３は、本発明の好ましい実施形態に従った、さまざまな製造段階における半導体デバイスの断面図であり、ＣＭＯＳデバイスは、異なるゲート材料の厚さを有するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含んでいる図である。 図４は、本発明の好ましい実施形態に従った、さまざまな製造段階における半導体デバイスの断面図であり、ＣＭＯＳデバイスは、異なるゲート材料の厚さを有するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含んでいる図である。 図５は、本発明の好ましい実施形態に従った、さまざまな製造段階における半導体デバイスの断面図であり、ＣＭＯＳデバイスは、異なるゲート材料の厚さを有するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含んでいる図である。 図６は、本発明の実施形態に対応した、別の製造方法を示すＣＭＯＳデバイスの断面図である。 図７は、本発明の実施形態に対応した、別の製造方法を示すＣＭＯＳデバイスの断面図である。 図８は、本発明の実施形態に対応した、別の製造方法を示すＣＭＯＳデバイスの断面図である。 図９は、さまざまな試験条件およびデバイス構造における、フラットバンド電圧に対する等価酸化膜厚（ＥＯＴ）の、実験から得た試験結果を示すグラフであり、ＴｉＳｉＮが、その厚さを変化させることによって、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの好ましい仕事関数を実現するためのゲート材料として用いられる有効な材料であることを示すグラフである。 図１０は、さまざまな試験条件およびデバイス構造における、フラットバンド電圧に対する等価酸化膜厚（ＥＯＴ）の、実験から得た試験結果を示すグラフであり、ＴｉＳｉＮが、その厚さを変化させることによって、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの好ましい仕事関数を実現するためのゲート材料として用いられる有効な材料であることを示すグラフである。 図１１は、さまざまな試験条件およびデバイス構造における、フラットバンド電圧に対する等価酸化膜厚（ＥＯＴ）の、実験から得た試験結果を示すグラフであり、ＴｉＳｉＮが、その厚さを変化させることによって、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの好ましい仕事関数を実現するためのゲート材料として用いられる有効な材料であることを示すグラフである。 図１２は、さまざまな試験条件およびデバイス構造における、フラットバンド電圧に対する等価酸化膜厚（ＥＯＴ）の、実験から得た試験結果を示すグラフであり、ＴｉＳｉＮが、その厚さを変化させることによって、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの好ましい仕事関数を実現するためのゲート材料として用いられる有効な材料であることを示すグラフである。

Claims (26)

  1. 第１の厚さを有する第１ゲート電極を含む第１トランジスタと、
    上記第１トランジスタに近接する第２トランジスタとを含み、
    上記第２トランジスタは、上記第１の厚さと異なる第２の厚さを有する第２ゲート電極を含むことを特徴とする半導体デバイス。
  2. 上記第１ゲート電極および上記第２ゲート電極は、ＴｉＳｉＮ、ＴａＮまたはＴｉＮを含むことを特徴とする請求項１に記載の半導体デバイス。
  3. 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを含み、
    上記第１トランジスタは、ＰＭＯＳトランジスタを含み、
    上記第２トランジスタは、ＮＭＯＳトランジスタを含み、
    上記第１の厚さは、上記第２の厚さよりも大きいことを特徴とする請求項１に記載の半導体デバイス。
  4. 上記第１の厚さは、上記第２の厚さよりも、およそ５０オングストローム以上大きいことを特徴とする請求項３に記載の半導体デバイス。
  5. 上記第１の厚さは、およそ５００オングストローム以下であり、
    上記第２の厚さは、およそ１００オングストローム以下であることを特徴とする請求項３に記載の半導体デバイス。
  6. 上記第１の厚さは、およそ２００オングストロームであり、
    上記第２の厚さは、およそ２５オングストロームであることを特徴とする請求項５に記載の半導体デバイス。
  7. 上記第１ゲート電極は、上記第２ゲート電極と同じ材料を含むことを特徴とする請求項１に記載の半導体デバイス。
  8. 上記第１ゲート電極および上記第２ゲート電極は、第１層、および上記第１層の上に配置された第２層を含み、
    上記第１層は、金属を含み、
    上記第２層は、半導体材料を含むことを特徴とする請求項１に記載の半導体デバイス。
  9. 上記第２層は、およそ２０００オングストローム以下の厚さを有すると共に、多結晶シリコンを含むことを特徴とする請求項８に記載の半導体デバイス。
  10. 上記第１ゲート電極は、第１金属層、および上記第１金属層の上に配置された第２金属層を含み、
    上記第２ゲート電極は、上記第２金属層を含むことを特徴とする請求項１に記載の半導体デバイス。
  11. 上記第１ゲート電極および上記第２ゲート電極の下に配置されたゲート誘電体と、
    上記ゲート誘電体の下に配置された加工対象部品とをさらに含み、
    上記加工対象部品は、各ゲート誘電体に近接するソース領域およびドレイン領域を含むことを特徴とする請求項１に記載の半導体デバイス。
  12. 上記ゲート誘電体は、ハフニウムから作られた誘電体、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、ＳｉＯ２、これらの化合物またはこれらの多層を含むことを特徴とする請求項１１に記載の半導体デバイス。
  13. 上記第１ゲート電極および上記第２ゲート電極は、およそ４．４ｅＶから４．９ｅＶの仕事関数を有することを特徴とする請求項１に記載の半導体デバイス。
  14. 第１の厚さを有する第１ゲート電極を含むｐチャネル型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
    第２の厚さを有する第２ゲート電極を含むｎチャネル型金属酸化膜半導体（ＮＭＯＳ）トランジスタとを含み、
    上記第２の厚さは、上記第１の厚さよりも小さく、
    上記第２ゲート電極は、上記第１ゲート電極と同じ材料で構成され、
    上記第１ゲート電極および上記第２ゲート電極の上記第１の厚さおよび上記第２の厚さによって、上記ＰＭＯＳトランジスタおよび上記ＮＭＯＳトランジスタの仕事関数がそれぞれ設定されることを特徴とする半導体デバイス。
  15. 上記第１ゲート電極および上記第２ゲート電極は、ＴｉＳｉＮ、ＴａＮまたはＴｉＮを含むことを特徴とする請求項１４に記載の半導体デバイス。
  16. 上記ＰＭＯＳトランジスタは、第１ＰＭＯＳトランジスタを含み、
    上記ＮＭＯＳトランジスタは、第１ＮＭＯＳトランジスタを含み、
    さらに、第３の厚さを有する第３ゲート電極を含む少なくとも１つの第２ＰＭＯＳトランジスタと、
    第４の厚さを有する第４ゲート電極を含む少なくとも１つの第２ＮＭＯＳトランジスタとを含み、
    上記第３の厚さおよび上記第４の厚さは、上記第１の厚さおよび上記第２の厚さと異なることを特徴とする請求項１４に記載の半導体デバイス。
  17. 上記第１ＰＭＯＳトランジスタおよび上記第１ＮＭＯＳトランジスタは、第１ＣＭＯＳデバイスを含み、
    上記少なくとも１つの第２ＰＭＯＳトランジスタ、および上記少なくとも１つの第２ＮＭＯＳトランジスタは、少なくとも１つの第２ＣＭＯＳデバイスを含み、
    上記第１ＣＭＯＳデバイスは、第１デバイスタイプを含み、
    上記少なくとも１つの第２ＣＭＯＳデバイスは、第２デバイスタイプを含み、
    上記第２デバイスタイプは、上記第１デバイスタイプと異なり、
    上記第１デバイスタイプおよび上記第２デバイスタイプは、高性能（ＨＰ）デバイス、低駆動電力（ＬＯＰ）デバイスまたは低待機電力（ＬＳＴＰ）デバイスを含むことを特徴とする請求項１６に記載の半導体デバイス。
  18. 加工対象部品を供給する工程と、
    上記加工対象部品の上にゲート誘電体材料を形成する工程と、
    上記ゲート誘電体材料の上にゲート電極材料を形成する工程とを含み、
    上記ゲート電極材料は、第１領域における第１の厚さおよび第２領域における第２の厚さを有し、上記第２の厚さは、上記第１の厚さと異なり、
    さらに、上記第１領域における第１トランジスタのゲート電極およびゲート誘電体と、上記第２領域における第２トランジスタのゲート電極およびゲート誘電体とを形成するために、上記ゲート電極材料および上記ゲート誘電体材料をパターニングする工程と、
    上記第１トランジスタおよび上記第２トランジスタの上記ゲート誘電体に近接する上記加工対象部品に、ソース領域およびドレイン領域を形成する工程とを含むことを特徴とする半導体デバイスの製造方法。
  19. 上記ゲート電極材料を形成する工程は、ＴｉＳｉＮ、ＴａＮまたはＴｉＮを形成する工程を含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
  20. 上記ゲート電極材料を形成する工程は、上記第１領域および上記第２領域上の上記ゲート誘電体材料の上に第１金属層を蒸着する工程と、
    上記第２領域における上記ゲート電極材料の少なくとも一部を取り除く工程とを含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
  21. 上記第２領域における上記ゲート電極材料の少なくとも一部を取り除く工程は、上記第２領域における上記ゲート電極材料の全てを取り除く工程を含むことを特徴とする請求項２０に記載の半導体デバイスの製造方法。
  22. さらに、少なくとも上記第２領域における上記ゲート誘電体材料の上に、第２金属層を蒸着する工程を含むことを特徴とする請求項２１に記載の半導体デバイスの製造方法。
  23. 上記ゲート誘電体材料の上に上記第２金属層を蒸着する工程は、さらに、上記第１領域において第２金属層を蒸着する工程を含むことを特徴とする請求項２２に記載の半導体デバイスの製造方法。
  24. 上記ゲート誘電体を形成する工程は、ハフニウムから作られた誘電体、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、ＳｉＯ２、これらの化合物またはこれらの多層を形成する工程を含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
  25. 上記加工対象部品を供給する工程は、シリコンオンインシュレータ（ＳＯＩ）基板を供給する工程を含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
  26. 上記ゲート電極材料を形成する工程は、
    金属層を形成する工程と、
    上記金属層の上に半導体材料層を形成する工程とを含むことを特徴とする請求項１８に記載の半導体デバイスの製造方法。
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