JP2921889B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浅い不純物拡散層を必要とする半導体装置
に係わり、特に拡散層上にメタルシリサイドを形成した
半導体装置の製造方法に関する。
（従来の技術） 従来、LSIを構成する基本素子としてMOS型の電界効果
トランジスタ（FET）が用いられており、LSIの性能向上
のためMOSトランジスタの高性能化が要求されている。M
OSトランジスタの高性能化のためには、ソース・ドレイ
ン領域等の拡散層を浅く形成することが重要である。
MOSトランジスタの拡散層の形成方法としては、低加
速イオン注入法が広く用いられ、最近ではAs等の不純物
拡散法が用いられている。このような方法を用いること
によって、0.1μｍ程度の浅いソース・ドレイン領域を
形成でき、より高性能で微細化したMOSトランジスタを
形成でき、n+/p接合に関しては、0.1μｍ程度の深さが
実現可能である。また、p+/n接合に関しては、Si+,Ge+,
Sn+イオン注入でSi単結晶の表面層を非晶質化した後に
低加速BF2注入を行う方法を用いることにより、活性化
の熱処理を行った後でも0.1μｍ程度の深さを達成する
ことが可能となっている。
ところが、0.1μｍ程度の拡散層は抵抗が高く100Ω／
□以上のシート抵抗となってしまう。半導体素子の高速
化のためには拡散層表面を金属化することによって低抵
抗化する必要性が出てくる。
そこで最近、シリサイドと呼ばれる選択的なシリサイ
ド化を行う方法が検討されている。この方法は、Si露出
部に不純物拡散層を形成した後に、基板全面にタングス
テン（Ｗ）等を堆積し、ランプアニールで不純物拡散し
たSi層上にのみＷシリサイドを形成し、未反応のＷ膜を
エッチング除去するというものである。金属シリサイド
を用いた従来のMOSトランジスタの製造方法を、第８図
に示して説明する。
この方法では、まず第８図（ａ）に示す如くフィール
ド酸化膜82及びゲート電極の側壁に形成された約50nmの
側壁絶縁膜85に囲まれてシリコン表面が露出した構造を
有する基板81上に、Ｗ膜86を堆積する。ここで、83はゲ
ート酸化膜、84aは多結晶シリコン膜、84bはＷシリサイ
ド膜を示している。次いで、この試料をランプアニール
で加熱して、第８図（ｂ）に示す如くSiの露出面にＷシ
リサイド層87を形成する。次いで、第８図（ｃ）に示す
如く、未反応のＷ膜86をエッチングし、イオン注入法を
用いてＷシリサイド層87中に不純物元素を打ち込み、こ
の上をランプアニールで加熱して浅い不純物拡散層88を
形成する。最後に、層間絶縁膜91を設け、開口を開けた
のち配線93を形成する。この方法を用いることにより、
例えば150nm厚のＷシリサイド層を形成することがで
き、しかもシート抵抗は３〜５Ω／□に低減することが
できる。
しかしながら、この種の方法にあっては次のような問
題があった。即ち、Ｗシリサイド層は基板の深さ方向に
成長するのと同時に、基板と平行な方向にも同じ速度で
成長する。このため、ゲート電極の側壁に形成された側
壁絶縁膜の下部にもＷシリサイド層が形成され、ゲート
電極を破壊する不良を引き起こした。これは、Ｗシリサ
イド層が基板と平行な方向にも成長するので、ゲート電
極の両端にストレスが加わり、ゲート酸化膜に損傷を与
えるためである。
第９図は形成したＷシリサイドの膜厚を変化させた場
合の、ゲート印加電界EGとゲートリーク電流Ｉとの関係
を示す特性図である。この図から、Ｗシリサイドの膜厚
がゲート電極の側壁に形成された絶縁膜の膜厚（50nm）
以上になると、ゲート耐圧が急激に悪化することが明ら
かである。シート抵抗を低減するためにはＷシリサイド
の膜厚を厚くしなければならないが、上述した形成方法
ではゲート電極の側壁に形成された絶縁膜の膜厚以上の
Ｗシリサイド層を形成することが不可能であるため、シ
ート抵抗を十分下げることは困難であった。
また、650℃に以上の高温熱処理が必要なため、Si表
面に自然酸化膜やドライエッチング等による表面層の存
在によって、シリサイドの均一反応が難しく、後から不
純物を導入する工程を加えても、第10図に示す如く著し
い不均一の境界構造が形成される。このような不均一境
界が形成されると局所的に電界集中が起こり、pn接合リ
ーク電流が増大する等してpn接合破壊が起こり得る。特
に、拡散層の不純物濃度が低いと、この問題は顕著に生
じる。従って、0.1μｍ及びそれ以下の深さのpn接合形
成はこの方法では非常に難しい。なお、第10図において
89はゲート保護膜を示している。
（発明が解決しようとする課題） このように従来、金属シリサイドを用いて拡散層の低
抵抗化をはかった半導体装置においては、シリサイド層
がゲート電極の側壁に形成された絶縁膜の下部に侵入
し、ゲート電極を破壊してしまう問題があった。
また、シリサイド層が基板を不均一に浸蝕して形成さ
れるため、拡散層を薄く（500Å以下）すると、シリサ
イド層と拡散層の間の電界集中により、電流が基板側に
漏れてしまう。さらに、シリサイド層と拡散層の合計の
厚みがソース・ドレイン領域の深さになるため、ソース
・ドレイン領域を薄膜化すると、この領域の抵抗が高く
なるという問題があった。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、不純物拡散層を浅く形成すると共
に、基板側に電流が漏れるのを防止することができ、且
つ、ソース・ドレイン等の不純物拡散層の低減化をはか
り得る半導体装置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、金属化合物層を形成する金属材料を
選択することにより、金属化合物層の基板表面と平行な
方向への成長を抑制することにある。また本発明は、不
純物を拡散する際の温度分布を最適化することにより、
拡散層の不純物濃度を高めることにある。
即ち本発明は、浅い不純物拡散層を有する半導体装置
の製造方法において、所定の素子形成加工が施された第
１導電型半導体基板上に金属膜を被着したのち、この金
属膜の基板との接触部に該金属及び基板半導体との合金
からなる金属化合物層を自己整合的に形成し、さらに金
属膜又は合金化した金属化合物層に基板と逆の導電型を
有する不純物を導入し、次いで基板側が高く金属化合物
層側が低くなる温度勾配を生じさせることによって、金
属化合物層の底部に不純物を集積させると共に基板に不
純物を拡散せしめ、金属化合物層と基板との間に第２導
電型の不純物拡散層を形成するようにした方法である。
（作用） 本発明では、基板上に被着した金属膜又は金属化合物
層に不純物を導入した後、基板と金属化合物層との間に
温度勾配を設けることにより、金属化合物層の底部に不
純物を集積させると共に、基板側に不純物を拡散して第
２導電型不純物拡散層を形成している。金属化合物層よ
り基板側の方が高温となるようにすることによって、金
属化合物層と基板間の不純物の偏析係数を基板側で大き
くなるように設定し、半導体基板表面のドーパント濃度
を最大にする。金属化合物層及び基板の界面から均一な
厚さに不純物を拡散しているため、拡散層から金属化合
物層が突き出ることがなく、また不純物を金属化合物層
底部に集積させてから拡散を行っているので、浅くても
不純物濃度の高い拡散層を得ることができ、拡散層の低
抵抗化をはかることができる。しかも、拡散層の不純物
濃度が高くなるため、電界集中によるリーク電流の増大
を緩和することが可能となる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
第１図は本発明の第１の実施例に係わる半導体装置の
製造工程を示す断面図である。まず、第１図（ａ）に示
す如く、（100）面を主面とするｎ型Si基板（第１導電
型半導体基板）11上に熱酸化により厚さ800nmのフィー
ルド酸化膜12を形成する。この基板11の主面は（100）
面の代わりに、（010）面或いは（001）面であってもよ
い。この酸化膜12で囲まれた素子形成領域に、厚さ10nm
のゲート酸化膜13,厚さ150nmのAsドープした多結晶シリ
コン膜14a及び厚さ150nmの珪化タングステン（WSi2）膜
14bを順次積層したのち、これらをゲート電極形状にエ
ッチング加工してゲート電極部を設ける。この後、CVD
−SiO2膜を50nmの厚さに堆積した後、異方性エッチング
で加工してゲートの側壁にSiO2膜（側壁絶縁膜）15を形
成する。
次いで、第１図（ｂ）に示す如く、全面にスパッタリ
ング法を用いて、例えばNi膜16を40nm厚さに堆積する。
次いで、N2雰囲気中で850℃,1時間のアニールを行うこ
とで、第１図（ｃ）に示す如く約150nm厚さの珪化ニッ
ケル（NiSi2）層（金属化合物層）17を形成する。ここ
で、16′は反応せずに残ったNi層である。
次いで、第１図（ｄ）に示す如く、HClとH2O2との混
合液を用いて未反応のNi層16′を常温にて除去する。こ
のとき、混合溶液はHCl:H2O2＝3:1とした。これによ
り、ソース・ドレイン領域に自己整合的にNiSi2層17が
形成された。このとき、NiSi2層17はSi基板11の深さ方
向には約150nmの厚さに成長したが、Si基板11の表面に
平行な方向には殆ど成長が認められず、ゲート電極部の
側壁に形成されたSiO2膜15の下部には侵入しなかった。
さらに、NiSi2層17の底部はSiの（100）面、周辺部は
（111）面で囲まれるように形成された。
次いで、ボロン（B+）イオンを加速電圧40keV,ドーズ
量１×1016cm-2にてNiSi2層17中に注入する。その後、1
050℃,20秒間のランプアニールを行う。これにより、珪
化ニッケルからボロンがSi基板11中に拡散し、約0.1μ
ｍの浅い拡散層（第２導電型不純物拡散層）18が形成さ
れた。
次いで、第１図（ｅ）に示す如く、層間絶縁膜として
CVD−SiO2膜21を１μｍ厚さで全面に堆積した後、ソー
ス・ドレイン領域上にコンタクトホールを設け、ここに
例えばTiN膜22とAl・Si合金膜23の積層膜の電極配線を
形成して電界効果トランジスタが完成する。
以上の方法によって形成されたMOS−FETのゲート耐圧
を調べた。第２図はゲートの側壁のSiO2膜15の膜厚50n
m,形成したNiSi2層17の膜厚150nmの場合の、ゲート電界
EGとリーク電流Ｉとの関係を測定した結果である。また
この図には、本実施例の方法で形成したFETとの比較の
ために、従来の方法で形成したFET（ゲートの側壁のSiO
2膜厚50nm,形成したWSi2膜厚150nm）の場合の測定結果
もそれぞれ示した。この第２図から明らかなように、金
属シリサイドの厚さがゲートの側壁のSiO2膜の厚さに比
べ３倍の場合、従来のＷシリサイドを用いた技術では完
全にゲート破壊が生じているのに対し、本実施例で示し
たNiシリサイドを用いて形成したFETの場合、ゲート破
壊は全く生じておらず、良好なＩ−Ｖ特性を示してい
る。
このようにゲート破壊を防止できた理由は、次のよう
に説明される。即ち、従来の技術では、Ｗシリサイドの
成長速度が、基板の深さ方向〈100〉と基板と平行な方
向〈111〉とで略同一であるために、ゲート電極側壁に
形成されたSiO2膜の下部にも膜厚と同程度のＷシリサイ
ドが食い込んでしまう。これに対し本実施例では、Niシ
リサイドの〈111〉方向の成長速度が〈100〉方向の成長
速度に対して格段に遅い（約1/10）ために、基板と平行
な方向の成長が著しく抑制され、150nmの膜厚のNiシリ
サイドを形成した場合でも、ゲート側壁に形成されたSi
O2膜の下部への食い込みは殆ど観察されない程度に抑え
られたためである。
かくして本実施例によれば、金属シリサイドを用いた
浅い接合を有する半導体装置において、金属シリサイド
としてNiSi2を選択することにより、ゲート側壁のSiO2
膜の下部へのNiSi2層の食い込みを防止することができ
る。このため、ゲート電極の破壊を引き起こさず、同時
に低いシート抵抗を得るのに必要な十分厚いNiSi2層を
形成したMOS−FETを実現することができる。
なお、上記実施例では金属シリサイドとして珪化ニッ
ケルを用いたが、金属化合物の成長速度が〈100〉方向
に比べて〈111〉方向の方が遅く、珪化ニッケルと同様
に扱える他の金属化合物を用いてもよい。具体的には、
Si表面にエピタキシャル成長する金属化合物であればよ
く、珪化コバルト，珪化パラジウム，珪化白金，珪化イ
リジウム，珪化ロジウム，珪化鉄，珪化ルテニウム，珪
化オスミウム又は珪化ハフニウムを用いることができ
る。また、実施例では金属シリサイド層を形成した後に
不純物拡散層を形成したが、不純物拡散層を形成した後
に金属シリサイド層を形成するようにしてもよい。さら
にまた、実施例ではNiSi2の形成を直接行ったが、まずN
i2Si又はNiSiを形成した後、未反応のNiを除去し、その
後にNiSi2を形成する工程を用いてもよい。
第３図は本発明の第２の実施例に係わる半導体装置の
製造工程を示す断面図である。まず、第３図（ａ）に示
す如く、面方位（100），比抵抗４〜５Ωcmのｎ型Si基
板（第１導電型半導体基板）11上に厚さ0.6μｍのフィ
ールド酸化膜12を形成する。続いて、酸化膜12で囲まれ
た素子形成領域に厚さ100Åのゲート酸化膜13,厚さ3000
ÅのAsドープ多結晶Si膜14を形成し、反応性イオンエッ
チング（RIE）で各層13,14をゲート電極形状に加工す
る。そして、ゲート電極部の側壁に厚さ0.15μｍのSiO2
膜（側壁絶縁膜）15を形成する。その後、希弗酸処理で
Si表面の自然酸化膜を除去し、酸素濃度が1ppm以下の純
水中で洗浄し、N2中で乾燥させ、真空槽に入れる。１×
10-5Pa以下に減圧した後、全面に厚さ300ÅのNi膜16を
電子ビーム蒸着又は0.5〜0.7PaのAr中におけるスパッタ
法で形成する。次いで、Ni膜16に加速電圧15keVのB+イ
オンを１×1016cm-2注入する。
次いで、Ar中800℃で40分間の熱処理を行い、第３図
（ｂ）に示す如く1000ÅのNiSi2層（金属化合物層）17
を形成する。次いで、第３図（ｃ）に示す如く、未反応
のNi膜16′を過酸化水素水と塩酸の混合液で除去する。
次いで、後述する加熱処理装置を用い、表面にHeガス
を吹き付けて表面冷却しながら、裏面を850℃で30分間
加熱してNiSi2層17の底部にB+イオンを集積させ、第３
図（ｄ）に示す如く深さ400Åのp+型拡散層（第２導電
型不純物拡散層）18を形成する。なお、ボロンドープｐ
型Si上にｎチャネルMOSFETを形成する場合は、B+の代り
に80keVのAs+イオンを１×1016cm-2注入し、その後同様
の工程を行って、250〜300Åのn+型拡散層を形成すれば
よい。
かくして得られるMOS−FETにおいて、拡散層18の不純
物濃度を調べたところ、第４図に示す結果が得られた。
なお、この図には比較例として拡散工程におけるシリサ
イド側と基板側の温度とを等しくした例を示す。比較例
に比べ実施例では、NiSi2とSiとの界面における不純物
濃度が高くなり、拡散層の不純物濃度も高くなっている
のが判る。これは、NiSi2層17よりSi基板11側の方が高
温となるようにすることによって、NiSi2層17と基板11
間の不純物の偏析係数を基板11側で大きくなるように設
定し、半導体基板表面のドーパント濃度を最大にしてい
るためである。そして、界面の不純物濃度が高いため
に、拡散層18の不純物濃度も高くなるのである。
従って本実施例では、浅くても不純物濃度の高い拡散
層18を得ることができ、拡散層18の低抵抗化をはかるこ
とができる。また、拡散層18の不純物濃度が高くなるた
め、NiSi2層17とSi基板11との界面が例え不均一となっ
ても、この不均一界面での電界集中によるリーク電流の
増大を緩和することが可能となる。
第５図は本発明の第３の実施例を説明するための工程
断面図である。この実施例が先に説明した第２の実施例
と異なる点は、Ni膜にイオン注入する代りに、シリサイ
ド化した後のNiSi2層にイオン注入した点にある。
まず、第５図（ａ）に示す如く、先の第２の実施例と
同様に、ｎ型Si基板11上にフィールド酸化膜12,ゲート
酸化膜13,多結晶Si膜14及び側壁絶縁膜15をそれぞれ形
成し、さらに全面に厚さ300ÅのNi膜16を形成する。
次いで、Ar中850℃で60分間の熱処理を行い、第５図
（ｂ）に示す如く1000ÅのNiSi2層17を形成する。次い
で、未反応のNi膜16′を過酸化水素水と塩酸の混合液で
除去した後、第５図（ｃ）に示す如く全面に加速電圧20
〜25keVのB+イオンを１×1016cm-2注入する。
次いで、先の第２の実施例と同様に表面にHeガスを吹
き付けて表面冷却しながら、裏面を850℃で30分間加熱
してNiSi2層17の底部にB+イオンを集積させ、第５図
（ｄ）に示す如く深さ400Åのp+型拡散層18を形成す
る。
かくして得られるMOS−FETにおいても、拡散層18の不
純物濃度を高くすることができ、先の第２の実施例と同
様の効果が得られるのは勿論である。
次に、本発明の第４の実施例について説明する。先の
第２の実施例と同様にSi基板11上にフィールド酸化膜1
2,ゲート酸化膜13,多結晶シリコン膜14及び側壁絶縁膜1
5を形成した後、この試料を真空チャンバ内に収容す
る。チャンバ内を１×10-5Paに減圧後、0.3〜0.7Paで30
0ÅのNiをスパッタし、これと同時に基板を400〜500℃
となるようにタングステンハロゲンランプで熱処理し、
Si露出面に650〜700ÅのNiSi層17を形成する。
次いで、基板をチャンバから外に取り出し、絶縁膜上
の未反応のNi膜を過酸化水素水と塩酸の混合液を用いて
除去する。その後、加速電圧20〜25keVのB+イオンを１
×1016cm-2注入し、次いで酸素濃度が1ppm以下のN2中又
はAr中で800〜900℃、30〜60分間の熱処理を行い、約10
00ÅのNiSi2層17を形成する。このとき、熱処理の完了
直後に、表面側に冷却用ガス、例えばHe等を吹き付け、
Si基板の表面が裏面より温度が低くなるようにし、NiSi
2層17の底部にB+イオンを集積させる。この後の処理は
第２の実施例と同じである。
次に、本発明の第５の実施例について説明する。この
実施例は、基板の加熱処理に用いる過熱処理装置の例で
ある。
第６図に示す如く、チャンバ61の中のサセプタ62の内
部に基板64の裏面加熱用のヒータ63を設ける。また、基
板表面側の加熱用にチャンバ61の上方にランプヒータ66
を設ける。ガス導入管67をガス流68が基板64の表面の薄
膜層65に均一にあたるように設ける。この装置を用いて
温度勾配を生成する際には、ヒータ63で約850℃に設定
昇温する。ランプヒータ66を切り、表面側にガス導入管
67からHeガス又はArガス流68を吹き付け、表面薄膜層65
より基板64の方が高温になるようにする。
この装置を用いれば、先の第２〜第４の実施例におい
て、ヒータ63,66をON状態にすることにより、Ni膜16の
シリサイド化を行うことができる。さらに、ヒータ63を
ON,ヒータ66をOFF,さらにガス導入管67から表面側に冷
却ガスを吹き付けることにより、基板側が高くなる温度
勾配を生成し、NiSi2層17とSi基板11との界面にB+イオ
ンを集積させることができる。
また、この装置を用いれば、先の第４の実施例と同様
に形成されたNiSi2層17にB+イオンを注入した後、900〜
1050℃で８〜30秒間の熱処理を行い、その完了直後に表
面側の加熱を止め、表面に冷却用ガスを吹き付け、基板
内に温度勾配を生じさせてB+イオンをNiSi2層17の底部
に集積させる。この工程により、B+イオンをNiSi2層17
の底部に効率良く集積させることができる。これ以降の
処理は、第２の実施例と同様にすればよい。
第７図は本発明の第６の実施例に係わる熱処理装置を
示す概略構成図である。チャンバ71の上下にランプヒー
タ73,76を、内部にサセプタ72を設け、サセプタ72の上
に基板74を置く。また、図のようにガス導入管77を設
け、ガス流78が基板表面の薄膜層75にあたるようにす
る。この装置によると、表面と裏面側の加熱温度が容易
に制御でき、基板内に温度勾配を作ることが容易にでき
る。
この装置を用いれば、先の第５の実施例装置と同様に
NiSi2の底部にB+イオンを集中させるための温度勾配を
生成することができる。また、先の第３の実施例におい
て、NiSi2層17にB+イオンを注入した後、90〜1000℃、
８〜10秒間の熱処理を行い、その完了直後に表面側の加
熱を止め、表面に冷却用ガスを吹き付け、基板内の温度
勾配を生じさせ、B+イオンをNiSi2層17の底部に集積さ
せることができる。
なお、本発明は上述した各実施例に限定されるもので
はない。実施例では、基板としてSiを用いたが、Ge或い
は化合物半導体、例えばGaAsやInPを用いることができ
る。また、基板は半導体のインゴットから切り出したウ
ェハだけでなく、基板表面に半導体層が形成されている
ものならよく、例えばSOS或いはSOI基板等であっても構
わない。またMOS型FETをに限らず他のFET、例えばショ
ットキー接合型FET、pn接合型FETやヘテロ接合型FETに
対しても、或いはFET以外の浅い不純物拡散層を備える
他の半導体素子、例えばダイオードやバイポーラトラン
ジスタに適用することも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
［発明の効果］ 以上詳述したように本発明によれば、金属化合物層が
ゲート電極の側壁に形成された絶縁膜の下部に侵入する
のを防止することができ、ゲート破壊を起こさない信頼
性の高い半導体装置を実現することができる。また本発
明によれば、拡散層を形成する際に基板側が金属化合物
層よりも高くなる温度分布を設定することにより、ソー
ス・ドレイン等となる浅い不純物拡散層の抵抗低減化を
実現することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係わる半導体装置の製
造工程を示す断面図、第２図は上記実施例の作用を説明
するためのものでゲート印加電界EGとゲートリーク電流
Ｉとの関係を示す特性図、第３図は本発明の第２の実施
例に係わる半導体装置の製造工程を示す断面図、第４図
は第２の実施例における不純物濃度の分布を示す特性
図、第５図は本発明の第３の実施例に係わる半導体装置
の製造工程を示す断面図、第６図は本発明の第４の実施
例に係わる加熱処理装置を示す概略構成図、第７図は本
発明の第５の実施例に係わる加熱処理装置を示す概略構
成図、第８図乃至第10図は従来の問題点を説明するため
のもので、第８図は工程断面図、第９図はEG−Ｉ特性
図、第10図は素子構造断面図である。 11……ｎ型Si基板（第１導電型基板）、 12……フィールド酸化膜、 13……ゲート酸化膜、 14,14a,14b……ゲート電極、 15……SiO2膜（側壁絶縁膜）、 16……Ni膜、 17……NiSi2層（金属化合物層）、 18……p+型層（第２導電型不純物拡散層）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−63983（ＪＰ，Ａ) 特開 昭63−58928（ＪＰ，Ａ) 特開 昭57−124476（ＪＰ，Ａ) 特開 昭59−161869（ＪＰ，Ａ) 特開 昭62−22486（ＪＰ，Ａ) 特開 昭60−193343（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/46 H01L 29/784

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の素子形成加工が施された第１導電型
    半導体基板上に金属膜を被着する工程と、前記金属膜に
    前記基板と逆の導電型を有する不純物を導入する工程
    と、前記金属膜の前記基板との接触部に該金属及び前記
    基板を構成する半導体材料との合金からなる金属化合物
    層を形成する工程と、前記基板側が高く前記金属化合物
    層側が低くなる温度勾配を生じさせることによって、前
    記金属化合物層の底部に前記不純物を集積させると共
    に、前記基板に前記不純物を拡散せしめ、前記金属化合
    物層と基板との間に第２導電型の不純物拡散層を形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】所定の素子形成加工が施された第１導電型
    半導体基板上に金属膜を被着する工程と、前記金属膜の
    前記基板との接触部に該金属及び前記基板を構成する半
    導体材料との合金からなる金属化合物層を形成する工程
    と、前記金属化合物層に前記基板と逆の導電型を有する
    不純物を導入する工程と、前記基板側が高く前記金属化
    合物層側が低くなる温度勾配を生じさせることによっ
    て、前記金属化合物層の底部に前記不純物を集積させる
    と共に、前記基板に前記不純物を拡散せしめ、前記金属
    化合物層と基板との間に第２導電型の不純物拡散層を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
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