KR100911743B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

반도체 디바이스 및 그 제조 방법이 개시된다. 상보적 금속 산화물 반도체(CMOS) 디바이스는 제 1 파라미터를 포함하는 2 이상의 제 1 게이트 전극을 갖는 PMOS 트랜지스터, 및 제 2 파라미터를 포함하는 2 이상의 제 2 게이트 전극을 갖는 NMOS 트랜지스터를 포함하고, 제 2 파라미터는 제 1 파라미터와 상이하다. 제 1 파라미터 및 제 2 파라미터는 PMOS 및 NMOS 트랜지스터의 게이트 전극 물질의 도펀트 프로파일 또는 두께를 포함할 수 있다. 2 이상의 제 1 게이트 전극 및 2 이상의 제 2 게이트 전극의 제 1 파라미터 및 제 2 파라미터는 각각 PMOS 및 NMOS 트랜지스터의 일 함수를 형성한다.

Description

반도체 디바이스 및 이의 제조 방법{Semiconductor Devices and Methods of Manufacture Thereof}
본 발명의 보다 완벽한 이해와 그 장점을 위해 첨부한 도면들과 연계하여 다음의 도면설명이 행해진다.
도 1 내지 도 5는 CMOS 디바이스가 상이한 게이트 물질 두께를 갖는 멀티-게이트 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 본 발명의 바람직한 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도;
도 6 및 도 7은 본 발명의 일 실시예에 따른 멀티-게이트 트랜지스터를 포함하고 상이한 게이트 물질 두께를 갖는 CMOS 디바이스를 제조하는 또 다른 방법의 단면도;
도 8은 본 발명의 실시예들에 따른 게이트 유전 물질의 두께 및 여러 가지 타입에 대한 일 함수(work function)를 나타내는 그래프;
도 9는 게이트 물질로서 폴리실리콘 및 도핑되지 않은 채널을 갖는 PMOS 및 NMOS FinFET의 전달 특성을 나타내는 도면으로, 본 발명의 실시예들이 이러한 FinFET CMOS 디바이스의 전달 특성에 영향을 줄 수 있다는 것을 예시하는 도면;
도 10은 도펀트 스피시즈(dopant species)를 게이트 물질 안으로 주입함으로써 NMOS 트랜지스터의 일 함수가 조정되는 본 발명의 또 다른 실시예의 단면도;
도 11은 본 발명의 일 실시예에 따른 다양한 게이트 유전 물질을 갖는 실리콘의 다양한 도핑 레벨에서의 다양한 타입의 트랜지스터 디바이스에 대한 TiSiN의 일 함수의 그래프;
도 12는 트리-게이트(tri-gate) 트랜지스터 디바이스에서 구현되는 본 발명의 일 실시예의 단면도;
도 13은 FinFET 디바이스 상에서의 상부 금속화(metallization) 및 절연 층의 형성 이후에 본 발명의 실시예들에 따른 FinFET 디바이스를 나타내는 도면;
도 14는 도 13에 도시된 도면에 대해 수직인 도면에서 도 13에 도시된 FinFET 디바이스의 핀 구조체를 나타내는 도면;
도 15는 본 발명의 일 실시예에 따른 NMOS 게이트 안으로 주입된 Si를 갖는 TiSiN 게이트 물질을 포함하는 낮은 대기 전력(low standby power: LSTP)의 측정된 전달 특성을 나타내는 도면;
도 16은 본 발명의 일 실시예에 따른 NMOS 게이트 안으로 주입된 Si를 갖는 TiSiN 게이트 물질을 포함하는 고성능(HP) CMOS 트리-게이트 디바이스의 추정된 전달 특성을 나타내는 도면; 및
도 17은 본 발명의 일 실시예에 따른 NMOS 게이트 안으로 주입된 Si를 갖는 TiSiN 게이트 물질을 포함하는 낮은 작동 전력(LOP) CMOS 트리-게이트 디바이스의 추정된 전달 특성을 나타내는 도면이다.
상이한 도면 내의 대응하는 번호 및 부호는 다르게 표시되지 않았다면 일반적으로 대응하는 부분들을 나타낸다. 이러한 도면들은 바람직한 실시예들의 관련 사항만을 명확히 예시하도록 그려졌으며 축척대로 되어 있지는 않다.
본 발명은 일반적으로 반도체 디바이스 및 더 상세하게는 다중 게이트를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 디바이스는, 예를 들어 개인 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같이 다양한 전자 어플리케이션에 사용된다. 통상적으로 반도체 디바이스는 회로 구성요소 및 소자를 형성하기 위해 반도체 기판 위에 절연 물질 또는 유전 물질 층, 도전 물질 층 및 반도체 물질 층을 차례로 증착하고, 리소그래피를 이용하여 다양한 층들을 패터닝함으로써 제조된다.
트랜지스터는 반도체 디바이스에서 광범위하게 사용되는 소자이다. 예를 들어, 단일 집적 회로(IC) 상에는 수백만 개의 트랜지스터가 존재할 수 있다. 반도체 디바이스 제조에 사용되는 통상적인 타입의 트랜지스터는 MOSFET(metal oxide semiconductor field effect transistor)이다. 종래의 MOSFET은 채널 영역을 제어하는 하나의 게이트 전극을 가지며, 흔히 단일 게이트 트랜지스터라고도 칭해진다. 이전의 MOSFET 공정들은 포지티브(positive) 또는 네거티브(negative) 채널 트랜지스터로 구성된 단일 트랜지스터를 생성하기 위해 한가지 타입의 도핑을 사용하였다. 그 밖에 CMOS(complementary MOS)라고도 칭해지는 더 최근의 설계는, 상보적인 구성으로 포지티브 및 네거티브 채널 디바이스, 예를 들어 PMOS(positive channel metal oxide semiconductor) 트랜지스터 및 NMOS(negative channel metal oxide semiconductor) 트랜지스터를 모두 사용한다.
종래의 벌크(bulk) 단일-게이트 플래너 MOSFET 디바이스는 45 nm 또는 그 이상의 향후 기술 노드(technology node)에 대해 요청된 성능을 달성할 수 없다. 보편적인 벌크 디바이스 개념은 채널 주입, 소스 및 드레인 영역 주입, LDD(lightly doped drain) 익스텐션 주입(extension implantation) 및 포켓/헤일로(halo) 주입 공정들을 포함하는 3-차원의 복잡한 도핑 프로파일에 기초하며, 이러한 공정들은 깊은(deep) 기판 및 채널 영역 내의 잠재 제어의 부족으로 인한 더 강한 기생 쇼트 채널 효과(parasitic short channel effect) 및 도펀트 변동(dopant fluctuation)의 증가로 인해 크기가 더 축소될 수(scalable)는 없다. 그러므로, 예를 들어 본 명세서에서 인용 참조되고 있는 International Technology Roadmap for Semiconductors(ITRS)의 2002년판에 개시된 ITRS 로드맵은 두 가지 새로운 설계 개념: 완전 공핍된 플래너(fully depleted planar) SOI(silicon-on-insulator) MOSFET 디바이스 및 수직 다중-게이트 FinFET(fin field effect transistor) 또는 트리-게이트(Tri-gate) 디바이스를 제안하였다.
따라서, 다중 게이트를 갖는 트랜지스터는 새롭게 부각되는 트랜지스터 기술이다. 이중 게이트 트랜지스터는 서로를 향하고 동일한 채널 영역을 제어하는 2 개의 병렬 게이트를 갖는다. FinFET은 수직 이중 게이트 디바이스이며, 채널은 통상적으로 SOI 기판 상에 형성된 반도체 물질을 포함하는 수직 핀(fin)을 포함한다. FinFET의 두 게이트는 수직 핀의 대향 측벽 상에 형성된다. 트리-게이트 트랜지스 터는 동일한 채널 영역을 제어하는 3 개의 게이트를 갖고, 예를 들어 채널은 수직 핀을 포함하여, 그 중 2 개의 게이트는 수직 핀의 측면 상에 형성되고, 세번째 게이트는 핀의 최상부 상에 형성된다. FinFET 구조체는 세번째 게이트가 핀의 최상부 상에 배치된 하드 마스크 또는 절연 물질에 의해 차단되는 트리-게이트 트랜지스터와 유사하다. FinFET 및 트리-게이트 트랜지스터, 이러한 트랜지스터를 형성하는데 따른 몇 가지 제조상의 과제는 본 명세서에서 인용 참조되고 있는 IEEE Circuits & Devices Magazine에서의 "Turning Silicon on its Edge: Overcoming Silicon Scaling Barriers with Double Gate and FinFET Technology(Nowak, E.J. 외, 2004년 1월/2월 20 내지 31 페이지, IEEE)"라는 제목의 논문에 개시되어 있다.
FinFET 및 트리-게이트 트랜지스터는 CMOS 디바이스를 형성하는데 사용될 수 있다. 1 이상의 FinFET은 PMOS 및/또는 NMOS 트랜지스터로서 사용될 수 있다: 흔히, 2 이상의 병렬 핀은 단일 PMOS 또는 NMOS 트랜지스터를 형성하는데 사용된다. FinFET은 플래너 트랜지스터 구조체보다 더 용이하게(aggressively) 축소될 수 있으며, 본 명세서에서 인용 참조되고 있는 Proceedings of the IEEE에서의 "Extremely Scaled Silicon Nano-CMOS Device(Chang, L. 외, 2003년 11월, Vol. 91, No. 11, 1860 내지 1873 페이지, IEEE)"라는 제목의 논문에 개시된 바와 같이 더 낮은 게이트-유도 드레인 누설(gate-induced drain leakage: GIDL) 전류를 나타낸다. 하지만, FinFET과 같은 다중 게이트 트랜지스터는 제조에 있어서 플래너 CMOS 디바이스보다 더 어렵고 복잡하고, 확연히 다른 물질을 요구하며 다양한 처리 과제를 도입한다.
나아가, CMOS 디바이스의 NMOS 및 PMOS 트랜지스터들에 대한 대칭적 임계 전압(Vt)이 달성되도록 CMOS 디바이스를 설계하는 것이 중요하다. 하지만, 디바이스가 더욱 소형화됨에 따라, 특히 다중 게이트를 갖는 진보된 트랜지스터 설계로 인해, 대칭적 임계 전압(Vt)을 달성하게 하는 물질, 디바이스 구조체, 및 제조 공정들을 찾아내는 것이 어렵다.
따라서, 당업계에서 요구되는 것은 다중 게이트 트랜지스터에 대한 개선된 구조체 및 제조 공정이다.
이러한 문제들 및 다른 문제들은 다중 게이트 트랜지스터의 게이트 전극을 형성하는 새로운 방법 및 구조체를 포함하는 본 발명의 바람직한 실시예들에 의해, 일반적으로 해결되거나 회피되며, 기술적인 장점들이 일반적으로 달성된다. PMOS 및 NMOS 디바이스에 대한 게이트 전극 물질의 제 1 파라미터 및 제 2 파라미터는 게이트 전극 물질의 일 함수(work function)를 조절(tune)함으로써 조정된다. 몇몇 실시예들에서 게이트 전극 물질로는 게이트 물질의 두께를 변동시킴으로써 조절가능한 또는 조정가능한 일 함수를 갖는 금속이 사용되며, 원하는 일 함수를 달성하기 위해 PMOS 및 NMOS 다중 게이트 트랜지스터에 대해 금속 두께가 조정된다. 다른 실시예들에서는 원하는 일 함수를 달성하기 위해 게이트 물질에 도펀트 스피시즈(dopant species)가 주입된다.
본 발명의 바람직한 실시예에 따르면, 반도체 디바이스는 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 파라미터를 갖는다. 반도체 디바이스는 제 1 트랜지스터에 가까운 제 2 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함한다. 상기 2 이상의 제 2 게이트 전극은 제 2 파라미터를 갖는다. 상기 제 2 파라미터는 상기 제 1 파라미터와 상이하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 반도체 디바이스는 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 두께를 갖는다. 상기 제 1 트랜지스터에 가깝게 제 2 트랜지스터가 배치되고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께와 상이하다. 상기 제 1 두께는 상기 2 이상의 제 1 게이트 전극의 제 1 일 함수를 형성하고, 상기 제 2 두께는 상기 2 이상의 제 2 게이트 전극의 제 2 일 함수를 형성하며, 상기 제 2 일 함수는 상기 제 1 일 함수와 상이하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 반도체 디바이스는 2 이상의 제 1 게이트 전극을 포함하는 제 1 트랜지스터를 포함하고, 상기 2 이상의 제 1 게이트 전극은 제 1 도펀트 레벨을 갖는다. 상기 제 1 트랜지스터에 가깝게 제 2 트랜지스터가 배치되고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 도펀트 레벨을 갖는다. 상기 제 2 도펀트 레벨은 상기 제 1 도펀트 레벨과 상이하다. 상기 제 1 도펀트 레벨은 상기 2 이상의 제 1 게이트 전극의 제 1 일 함수를 형성하고, 상기 제 2 도펀트 레벨은 상기 2 이상의 제 2 게이트 전극의 제 2 일 함수를 형성한다. 상기 제 2 일 함수는 상기 제 1 일 함수와 상이하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 반도체 디바이스를 제조하는 방법은 제 1 트랜지스터를 형성하는 단계를 포함하고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 파라미터를 갖는다. 상기 제 1 트랜지스터에 가깝게 제 2 트랜지스터를 형성하는 단계를 포함하고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 파라미터를 갖는다. 상기 제 2 파라미터는 상기 제 1 파라미터와 상이하다.
본 발명의 바람직한 실시예들의 장점들은 트랜지스터 디바이스를 제조하는 새로운 방법 및 그 구조체들을 제공하는 것을 포함한다. 다중 게이트 CMOS 디바이스가 제조될 수 있으며, 다중 게이트 CMOS 디바이스의 PMOS 트랜지스터 및 NMOS 트랜지스터는 실질적으로 대칭 Vt를 갖는다. 게이트 전극 물질의 도펀트 레벨 및/또는 금속 게이트 물질의 두께는 트랜지스터 게이트 전극의 일 함수를 형성함에 따라, 트랜지스터의 임계 전압(Vt)을 형성한다. 몇몇 실시예들에서는 바람직하게 PMOS 및 NMOS 트랜지스터의 게이트에 동일한 물질이 사용됨에 따라, 2 개의 상이한 게이트 물질을 증착하고 에칭하는데 요구되는 노력이 감소되고, 또한 제조 공정 툴의 오염이 방지된다. 다른 실시예들에서 단일 타입의 게이트 물질이 증착되며, 일 함수를 조정하기 위해 PMOS 디바이스 또는 NMOS 트랜지스터 게이트 전극 물질에 도펀트 스피시즈가 주입된다.
앞선 설명은 뒤따르는 발명의 구성이 더 쉽게 이해될 수 있도록 본 발명의 실시예들의 기술적인 장점들 및 특징들을 다소 광범위하게 요약한 것이다. 이후, 본 발명의 청구항들의 대상(subject)을 형성하는 본 발명의 실시예들의 또 다른 특징들 및 장점들이 설명될 것이다. 당업자라면, 예를 들어 캐패시터 또는 게이트 다이오드(gated diode)와 같은 다른 구조체를 수정하거나 설계하기 위한 기초로서, 개시된 특정 실시예 및 개념, 또는 본 발명의 동일한 목적을 수행하는 다른 공정들이 용이하게 사용될 수 있다는 것을 이해하여야 한다. 또한, 당업자라면, 이러한 균등론적 구성들은 첨부된 청구항들에 설명된 바와 같이 본 발명의 기술적 사상 및 범위를 벗어나지 않는다는 것이 실현되어야 한다.
이하, 현재 바람직한 실시예들의 시행 및 이용이 상세히 설명된다. 하지만, 본 발명은 광범위하고 다양한 특정 내용들에서 구현될 수 있는 다수의 적용가능한 새로운 개념을 제공한다는 것을 이해하여야 한다. 서술된 특정 실시예들은 본 발명을 시행하고 이용하는데 있어서 특정한 방식을 예시할 뿐, 본 발명의 범위를 제한하지 않는다.
전자 공학에서 "일 함수"는 통상적으로 전자 볼트(electron volt)로 측정되며, 표면의 외부에서 무한 거리로 페르미 준위(Fermi level)로부터 어떤 지점까지 전자를 떼어내는데 요구되는 에너지이다. 일 함수는 물질이 도전체, 반도체 또는 유전체인지에 따른 여하한의 물질의 물질 특성이다.
반도체 물질은 트랜지스터 디바이스에 대한 게이트 전극 물질로서 이전부터 통상적으로 사용되었다. 반도체 물질의 일 함수는 반도체 물질을 도핑함으로써 변화될 수 있다. 예를 들어, 도핑되지 않은 폴리실리콘은 약 4.65 eV의 일 함수를 갖는 반면, 붕소로 도핑된 폴리실리콘은 약 5.15 eV의 일 함수를 갖는다. 게이트 전극으로서의 사용 시, 반도체 또는 도전체의 일 함수는, 예를 들어 트랜지스터의 임계 전압에 직접적인 영향을 준다.
진보된 트랜지스터 설계에서 요구되는 디바이스 성능을 달성하기 위해서, 게이트 유전 물질로서 높은 k 유전 물질 및 금속 게이트 전극 물질의 사용 쪽으로 이동이 존재한다. 게이트 공핍 효과를 없애고 등가 산화물 두께(equivalent oxide thickness: EOT)를 감소시키기 위해 종래의 폴리실리콘 게이트 위에는 금속-게이트가 바람직하다. 하지만, CMOS 디바이스, 특히 게이트 유전 물질에 대해 높은 k 유전 물질을 갖는 CMOS 디바이스의 금속 게이트로서 사용할만한 적절한 물질이 아직 밝혀지지 않았다. 특히, 다중 게이트 트랜지스터에 대한 게이트 재료 공학은 계속 도전받고 있다.
여기서 "중간-갭(mid-gap)" 게이트 일 함수라는 용어는 약 4.65 eV으로 정의되는데, 그 이유는 이것이 약 4.1 eV인 n-도핑된 다결정 실리콘과 약 5.2 eV인 p-도핑된 다결정 실리콘의 일 함수의 중간값이기 때문이다. 4.1 eV와 5.2 eV의 차이는, 예를 들어 가전자대(valence band)와 전도대(conduction band) 사이의 1.1 eV의 에너지 갭이다. 여기서 "거의-중간-갭(near-mid-gap)"이라는 용어는 약 4.65 eV 에 근사한 일 함수로 정의된다. 예를 들어, 약 4.45 eV는 NMOS 디바이스에 대한 거의-중간-갭 일 함수이고 약 4.85 eV는 PMOS 디바이스에 대한 거의-중간-갭 일 함수이다.
당업계에서 요구되는 것은 다중 게이트 CMOS 디바이스에 적절한 일 함수를 갖는 금속 게이트 전극들이다. 벌크-Si CMOS 기술을 능가하는 최대 성능 이점을 제공하는 CMOS FinFET 기술의 경우, 해결되어야 할 한가지 사항은 임계 전압(Vt) 제어에 필요한 조절가능한 일 함수 게이트 기술의 개발이다.
본 발명의 실시예들의 일 실시형태는 다중 게이트 NMOS 디바이스 및 다중 게이트 PMOS 디바이스에 대해 각각 약 4.45 eV 및 4.85 eV의 일 함수를 갖는 2 개의 거의-중간-갭 금속 게이트 물질을 찾아내는 것이다. 이러한 일 함수들은 CMOS 디바이스에 요구되는 대칭적 Vtn 및 Vtp(예를 들어, Vtn = + 0.3 V 및 Vtp = - 0.3 V)를 달성할 것이다. 본 발명의 실시예들의 또 다른 실시형태는 이러한 2 개의 금속 게이트 물질을 멀티-게이트 디바이스 공정 흐름 안에 통합시키는 것이다.
본 발명의 실시예들은 멀티-게이트 CMOS 트랜지스터 내의 게이트 물질로서 NMOS 트랜지스터 및 PMOS 트랜지스터에 모두 유용한 금속을 밝혀냄으로써 기술적인 장점들을 달성한다. 일 실시예에서 게이트 물질은 바람직하게 TiSiN을 포함한다. 다른 실시예에서 게이트 물질은 바람직하게 TaN 또는 TiN을 포함한다. 또한, 게이트 물질은 다른 물질들을 포함할 수도 있다. 몇몇 실시예에서 NMOS 트랜지스터 및 PMOS 트랜지스터의 일 함수는 게이트 물질의 두께를 조절 또는 조정함으로써 조정 된다. 게이트 유전체에 인접한 게이트 물질이 금속이므로, 게이트 유전체에 대한 높은 k 유전 물질의 사용으로 인해 발생될 수 있는 페르미-피닝 효과(Fermi-pinning effect)가 회피된다. 또한, 몇몇 실시예에서 NMOS 및 PMOS 트랜지스터의 다중 게이트는, 예를 들어 최상부 표면에 배치된 반도체 반도전성 물질 층을 포함할 수도 있다.
본 발명은 특정한 내용, 즉 CMOS FinFET 디바이스에서의 바람직한 실시예에 대해 설명될 것이다. 하지만, 본 발명의 실시예들은 일 예시로서 트리-게이트 디바이스와 같이 2 이상의 게이트 전극을 갖는 트랜지스터가 사용되는 여타의 반도체 디바이스 어플리게이션에 적용될 수 있다. 도면에는 하나의 CMOS 디바이스만이 도시되어 있지만; 본 명세서에서 서술되는 각각의 제조 공정 시, 반도체 작업물 상에 형성되는 다수의 트랜지스터가 존재할 수 있음을 유의한다.
본 명세서에 서술되는 금속 층은 공정 조건들을 변화시킴으로써 매우 정확하게 증착되고 에칭될 수 있다. "게이트" 및 "게이트 전극"이라는 용어는 트랜지스터의 게이트를 지칭하며, 이러한 용어들은 본 명세서에서 상호교환적으로 사용된다.
도 1 내지 도 5는 CMOS 디바이스가 상이한 게이트 물질 두께를 갖는 멀티-게이트 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 본 발명의 바람직한 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스(100)의 단면도를 나타낸다. 도 1을 참조하면, 작업물(102)을 포함하는 반도체 디바이스(100)가 단면도로 도시되어 있다. 상기 작업물(102)은 바람직하게 SOI 기판을 포함한다. 상기 SOI 기판은, 예를 들어 기판을 포함하는 제 1 반도전성 물질 층(104), 매입된(buried) 절연 층(106) 또는 상기 제 1 반도전성 물질 층(104) 위에 배치된 매입된 산화물 층, 및 상기 매입된 절연 층(106) 위에 배치된 제 2 반도전성 물질 층(108)을 포함한다. 또한, 작업물(102)은 도시되지 않은 상기 작업물(102)의 다른 영역 내에 형성된 다른 능동(active) 구성요소 또는 회로를 포함할 수도 있다. 작업물(102)은 예를 들어 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 작업물(102)은 여타의 도전성 층 또는 여타의 반도체 소자, 예를 들어 트랜지스터, 다이오드 등을 포함할 수 있다. 화합물 반도체, 예컨대 GaAs, InP, Si/Ge 또는 SiC가 실리콘 대신에 사용될 수 있다. 작업물(102)은, 예를 들어 P 웰(well) 및 N 웰(도시되지 않음)을 형성하기 위해 각각 P 타입 도펀트 및 N 타입 도펀트로 도핑될 수 있다. 제 2 반도체 물질 층(108)은 예를 들어 100 nm의 두께를 갖는 실리콘(Si)을 포함할 수 있으나, 대안적으로 제 2 반도체 물질 층(108)은 다른 물질 및 치수를 포함할 수 있다.
상기 작업물(102) 위에 하드 마스크(110/112/114)가 형성된다. 상기 하드 마스크(110/112/114)는 작업물(102) 위에 형성된 약 5 nm 미만의 SiO2를 포함하는 제 1 산화물 층(110)을 포함한다. 상기 제 1 산화물 층(110) 위에는 약 20 nm의 SixNy를 포함하는 질화물 층(112)이 형성된다. 상기 질화물 층(112) 위에는 약 20 nm 미만의 SiO2를 포함하는 제 2 산화물 층(114)이 형성된다. 대안적으로, 하드 마스크(110/112/114)는 예를 들어 다른 물질 및 치수를 포함할 수 있다.
도시된 바와 같이, 반도체 디바이스(100)는 PMOS 디바이스가 형성될 1 이상의 제 1 영역(117) 및 NMOS 디바이스가 형성될 1 이상의 제 2 영역(118)을 포함한 다. 도면에는 하나의 제 1 영역(117) 및 하나의 제 2 영역(118)만이 도시되어 있다; 하지만, 예를 들어 반도체 디바이스(100) 상에 형성된 다수의 제 1 영역(117) 및 제 2 영역(118)이 존재할 수 있다. 제 1 영역(117) 및 제 2 영역(118)은 격리 영역(isolation region)에 의해 분리될 수 있다(도 1에 도시되어 있지 않지 않지만; 예를 들어 도 14의 도면번호(392)를 참조한다).
하드 마스크(110/112/114)는, 예를 들어 상기 하드 마스크(110/112/114)를 패터닝하기 위해 리소그래피를 이용하여, 예를 들어 하드 마스크(110/112/114) 위에 포토레지스트 층을 증착하고, 리소그래피 마스크를 이용하여 에너지로 상기 포토레지스트 층을 노광하며, 상기 포토레지스트 층을 현상하고, 마스크로서 상기 포토레지스트 층을 이용함으로써 패터닝된다. 하드 마스크(110/112/114) 및 선택적으로 포토레지스트 층은 도 2에 도시된 바와 같이 작업물(102)의 제 2 반도체 층(108)을 패터닝하기 위해 마스크로서 사용된다. 매입된 절연 층(106)은, 예를 들어 제 2 반도체 물질 층(108)의 에칭 공정에 대한 에칭 정지 층(etch stop layer)을 포함할 수 있다. 제 2 반도체 물질 층(108)의 에칭 공정 시, 도시된 바와 같이 매입된 절연 층(106)의 최상부 부분이 제거될 수 있다. 예를 들어, 매입된 절연 층(106)은 약 150 nm의 두께를 가질 수 있으며, 약 15 nm 미만을 포함하는 크기량(d1)까지 에칭될 수 있으나, 대안적으로 d1은 다른 치수를 포함할 수 있다.
제 2 반도체 물질 층(108)은 작업물(102)의 수평 방향으로부터 수직 방향으로 연장되는 반도체 물질의 수직 핀(108)을 형성한다. 핀 구조체(108)는 본 명세서 에서 보다 상세히 설명될 PMOS 및 NMOS 디바이스의 채널들로서 기능할 것이다. 핀 구조체(108)는 일 예시로서 약 50 nm 미만을 포함할 수 있는 두께(d2)를 가지나, 대안적으로 핀은 다른 치수를 포함할 수 있다. 예를 들어, 핀 구조체(108)의 두께(d2)는 몇몇 적용예에서 약 5 내지 60 nm를 포함할 수 있다. 또 다른 예시로서 핀 구조체의 두께(d2)는 약 100 내지 1000 nm의 두께(d2)를 갖는 것과 같이 더 클 수 있다. 핀 구조체(108)의 두께(d2)는 예컨대 채널 도핑 및 핀 구조체(108)의 다른 치수의 함수로서 변동될 수 있으나, 다른 파라미터들이 치수(d2)의 결정에 영향을 줄 수도 있다.
핀 구조체(108)는, 예를 들어 제 2 반도체 물질 층(108)의 두께와 동등한 높이를 갖는다. 반도체 디바이스(100)의 제 1 영역(117) 및 제 2 영역(118)에는 2 개의 핀 구조체(108)만이 도시되어 있다; 하지만, 예컨대 각각의 PMOS 및 NMOS 디바이스에 대해 다수의 핀 구조체, 예를 들어 약 1 개 내지 200 개의 핀 구조체가 존재할 수 있으나, 대안적으로 다른 개수의 핀 구조체(108)가 사용될 수 있다.
도 2에 도시된 바와 같이 반도체 물질 핀(108)의 측벽 상에 게이트 유전체(116)가 형성된다. 상기 게이트 유전체(116)는, 예를 들어 열 산화 공정을 이용하여 형성될 수 있으며, 도시된 바와 같이 반도체 물질(108)만이 산화된다. 대안적으로, 게이트 유전체(116)는 증착 공정을 이용하여 형성될 수 있으며, 예를 들어 매입된 절연 층(106) 및 하드 마스크(110/112/114)(도시되지 않음) 상에는 게이트 유전체(116)의 얇은 층이 형성되게 된다. 예컨대 게이트 유전체는 바람직하게 하프늄계 유전체, HfO2, Al2O3, ZrO2, Ta2O5, La2O3, SiON, 또는 SiO2와의 조합을 포함하나, 대안적으로 게이트 유전체(116)는 다른 물질을 포함할 수 있다.
게이트 유전체(116)는 몇몇 실시예에서 SiO2의 유전 상수보다 더 큰 유전 상수를 갖는 높은 k 유전체를 바람직하게 포함한다. 예를 들어, 게이트 유전 물질(116)은, 예를 들어 약 4.0 이상의 유전 상수를 갖는 높은 k 유전 물질을 바람직하게 포함한다. 일 실시예에서 게이트 유전 물질(116)은 바람직하게 약 50 옹스트롬 미만의 두께를 포함하나, 대안적으로 게이트 유전 물질(116)은 다른 치수를 포함할 수 있다.
다음, 도 3에 도시된 바와 같이 제 1 영역(117) 및 제 2 영역(118) 내의 핀 구조체 상에 두께(d3)를 갖는 게이트 전극 물질(120)이 형성된다. 게이트 전극 물질(120)은 바람직하게, 예를 들어 약 500 옹스트롬 미만의 두께(d3)를 포함하나, 대안적으로 게이트 전극 물질(120)은 다른 치수를 포함할 수도 있다.
일 실시예에서 게이트 전극 물질(120)은 두께에 따라 가변하는 일 함수를 갖는 물질인 TiSiN을 바람직하게 포함한다. 대안적으로 상기 게이트 전극 물질(120)은 예컨대 TaN 또는 TiN을 포함할 수 있다. 다른 실시예에서, 게이트 전극 물질(120)은 바람직하게 예컨대 TiSiN, TiN, TaN, Ta, Ru, HfN, W, Al, Ru, RuTa, TaSiN, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh; Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW의 붕산화물, 인화물 또는 안티모나이드(antimonide), 부분적으로 실리사이드된(silicided) 물질, 또는 전체적으로 실리사이드된 물질을 포함하나, 대안적으로 게이트 전극 물질(120)은 다른 물질도 포함할 수 있다. 게이트 전극 물질(120)은, 예를 들어 물질의 두께를 변화시킴으로써 일 함수가 변화될 수 있는 물질을 바람직하게 포함한다.
게이트 전극 물질(120)은 예컨대 화학 기상 증착(CVD), 원자 층 증착(ALD), 금속 유기 화학 기상 증착(MOCVD), 물리 기상 증착(PVD) 또는 분사 기상 증착(jet vapor deposition: JVD)에 의해 증착될 수 있으나, 대안적으로 게이트 전극 물질(120)은 다른 적절한 증착 기술을 이용하여 증착될 수도 있다.
게이트 전극 물질(120)은 반도체 물질 핀(108)의 제 1 측벽 상의 제 1 게이트 전극 및 상기 제 1 측벽에 대향하는 반도체 물질 핀(108)의 제 2 측벽 상의 제 2 게이트 전극을 포함한다. 따라서, 이중 게이트 전극 구조체를 갖는 FinFET은 각각의 반도체 물질 핀(108) 상에 형성된다. 또한, 예를 들어 작업물(102)의 제 1 영역(117) 내에 PMOS 디바이스를 형성하거나 제 2 영역(118) 내에 NMOS를 형성하기 위해 수개의 핀(108)이 병렬로 배치될 수 있다.
게이트 전극 물질(120)이 TiSiN을 포함하는 경우, 바람직하게는 게이트 전극 물질(120)은 예컨대 약 60 Torr의 압력 및 약 340 ℃의 온도에서 약 5,800 s.c.c.m.(standard cubic centimeters per minute)에서의 NH3, 약 100 s.c.c.m.에서의 SiH4, 0.11 g/min에서의 TDEAT의 가스 및 전구체(precursor)를 이용하여 CVD에 의해 형성되나, 게이트 전극 물질(120)을 형성하기 위해 다른 방법 및 처리 파라미터가 사용될 수도 있다.
다음, 도 4에 도시된 바와 같이 작업물(102)의 제 1 영역(117)은 마스크(112)로 덮인다. 예를 들어, 상기 마스크(122)는 작업물(102)의 전체 표면 상에 증착될 수 있으며, 제 2 영역(118) 내의 게이트 전극 물질을 노광하기 위해 리소그래피를 이용하여 제 2 영역(118)에서 제거될 수 있다. 상기 마스크(122)는, 예를 들어 하드 마스크 및/또는 포토레지스트 층을 포함할 수 있다. 일 실시예에서 상기 마스크(122)는 예컨대 SixNy와 같은 질화물 물질을 바람직하게 포함하나, 다른 물질도 사용될 수 있다.
도 4에 도시된 바와 같이 마스크로서 마스크(122)가 사용될 수 있는 한편, 게이트 전극 물질(120)의 적어도 최상부는 작업물(102)의 제 2 영역(118)으로부터 제거된다. 게이트 전극 물질(120)의 최상부 부분에 대한 제거 공정은 예컨대 시간조정된(timed) 에칭 공정 및/또는 습식 에칭 공정과 같은 에칭 공정을 포함할 수 있으나, 대안적으로 다른 에칭 공정들이 사용될 수도 있다. 상기 에칭 공정은 예컨대 반응성 이온 에칭(RIE)과 같은 등방성 건식 에칭, 습식 에칭, 또는 리버스(reverse) ALD 공정과 같은 원자 층 에칭을 포함할 수 있다. 상기 마스크(122) 는, 예를 들어 제 1 영역(117) 내의 게이트 물질(120)이 에칭 공정 중에 제거되는 것으로부터 보호한다.
제 2 영역(118) 내의 게이트 전극 물질(120)은, 예를 들어 게이트 전극 물질(120)의 최상부 부분을 제거하는 에칭 공정 이후에 약 100 옹스트롬 미만의 두께(d4)를 바람직하게 포함한다. PMOS 디바이스에 대한 제 1 영역(117) 내의 게이트 전극(120)의 두께(d3)는, 예를 들어 NMOS 디바이스의 제 2 영역(118) 내의 게이트 전극 물질(120)의 두께(d4)보다 바람직하게 더 크다. 게이트 전극 물질(120) 두께(d3 및 d4)는, 예를 들어 본 발명의 실시예들에 따른 제 1 영역(117) 및 제 2 영역(118) 내의 게이트 전극 물질(120)의 원하는 일 함수에 따라 바람직하게 선택된다.
하드 마스크(122)가 실리콘 질화물을 포함하는 경우, 하드 마스크(122)는 예를 들어 고온의 인산을 이용하여 제거되나, 다른 화학제들도 사용될 수 있다. 도 5에 도시된 바와 같이 게이트 전극 물질(120) 위에는 선택적인 반도체 물질 층(124)이 형성될 수 있다. 예를 들어, 상기 반도체 물질 층(124)은 약 2000 옹스트롬 미만의 두께를 갖는 폴리실리콘을 포함할 수 있으나, 대안적으로 반도체 물질 층(124)은 다른 치수 및 물질을 포함할 수도 있다. 상기 반도체 물질(124)은, 예를 들어 작업물(102)의 제 1 영역(117) 및 제 2 영역(118) 내에 형성된 트랜지스터의 게이트 전극의 일부분을 포함한다.
도면에 도시되지 않은 일 실시예에서 에칭 공정 시 제 2 영역(118)에서 모든 게이트 전극(120)이 바람직하게 제거된다. 그 후, 이 실시예에서는 제 2 영역(118) 및 하드 마스크(122) 위에 게이트 전극 물질의 또 다른 층이 증착된다. 또는, 대안적으로, 작업물의 제 2 영역(118) 상에 게이트 전극 물질을 재-증착하기 위해, 게이트 전극 물질의 추가 층이 증착되기 이전에 하드 마스크(122)가 제거될 수 있다. 예를 들어, 상기 게이트 전극 물질의 추가 층은 바람직하게 게이트 전극 물질(120) 용으로 나열된 바람직한 물질과 동일한 물질을 포함한다.
그 후, 반도체 디바이스(100)에 대한 제조 공정이 계속된다. 예를 들어, 게이트 전극 물질(120)의 일부분들은 CMOS FinFET용 게이트 전극을 형성하기 위해 제거될 수 있으며, 게이트 전극 물질(120) 및 선택적인 반도체 물질(124)은 예를 들어 제 1 영역(117) 및 제 2 영역(118) 내에 각각 PMOS 및 NMOS 다중 게이트 트랜지스터의 게이트 전극을 형성하기 위해 제 1 영역(117) 및 제 2 영역(118)에 대해 동시에 패터닝된다. 게이트 전극 위에 추가 절연 물질 층이 형성될 수 있다. (본 명세서에서 보다 상세히 서술될) 도 13 및 도 14에 도시된 바와 같이, 예를 들어 FinFET의 소스, 드레인 및 게이트 전극에 대해 접촉이 행해질 수 있다.
유익하게 CMOS FinFET이 형성되며, 제 1 영역(117) 내의 다중 게이트 PMOS 디바이스는 제 2 영역(118) 내의 다중 게이트 NMOS 디바이스보다 더 두꺼운 게이트 전극(120)을 포함한다. 예를 들어, 다중 게이트 PMOS 디바이스의 게이트 전극(120)은 바람직하게 다중 게이트 NMOS 디바이스의 게이트 전극(120)의 두께보다 약 50 옹스트롬 이상 더 큰 두께를 갖는다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 상이한 게이트 물질 두께를 갖 고 멀티-게이트 트랜지스터를 포함하는 CMOS 디바이스를 제조하는 또 다른 방법의 단면도를 도시한다. 도 1 내지 도 5에서 사용된 것과 동일한 참조번호들이 도 6 및 도 7에서도 사용되며, 이전에 설명된 실시예들에 대해 설명된 바와 같은 유사한 물질 및 두께가 바람직하게 사용된다.
이 실시예에서는 도 6에 도시된 바와 같이 핀 구조체(208) 위에(예를 들어, 핀 구조체(208) 위에 배치된 하드 마스크(210, 212, 214) 및 게이트 유전체(216) 위에) 두께(d5)를 갖는 제 1 게이트 물질(220a)이 형성된다. 예컨대 반도체 디바이스(200)의 제 2 영역(218) 위에 하드 마스크 및 포토레지스트 층을 포함하는 마스크(230)가 형성된다. 제 1 영역(217) 내의 제 1 게이트 물질(220a) 및 제 2 영역(218) 내의 마스크(230) 위에 제 2 게이트 물질(220b) 두께(d6)가 형성된다. 도 7에 도시된 바와 같이, 마스크(230)가 제거되는 경우에 리프트-오프(lift-off) 기술을 이용하여 제 2 영역(218)에서 제 2 게이트 물질(220b)이 제거된다.
따라서, 도 1 내지 도 5에 도시된 실시예에서와 마찬가지로 제 1 영역(217) 내의 게이트 전극(220a/220b)은 도시된 바와 같이 제 2 영역(218) 내의 게이트 전극(220a)의 두께(d5)보다 더 큰 두께(d5 + d6)를 포함한다. 또한, 도 7에 도시된 바와 같이 제 1 영역(217) 내의 게이트 전극 물질(220a/220b) 및 제 2 영역(218) 내의 게이트 전극 물질(220a) 위에 반도체 물질 층(224)이 형성된다.
도 8은 본 발명의 실시예들에 따른 몇몇 타입의 게이트 유전 물질 상에서 상이한 두께를 갖는 TiSiN의 일 함수를 나타내는 그래프이다. 게이트 유전체 SiO2를 포함하는 다양한 두께를 갖는 TiSiN 게이트 전극 물질(116/216)은 도면번호(232)에 도시되어 있고; 게이트 유전체 HfOx를 포함하는 TiSiN 게이트 전극 물질(116/216)은 도면번호(234)에 도시되어 있으며; 게이트 유전체 HfSiOx를 포함하는 TiSiN 게이트 전극 물질(116/216)은 도면번호(236)에 도시되어 있다. y 축선 상에 나타낸 일 함수는 x 축선 상에 나타낸 옹스트롬 단위의 TiSiN 게이트 전극 물질(116/216) 두께에 따라 변동된다.
도 9는 2 개의 상이한 드레인 대 소스 전압(VDS) 각각에 대해 게이트 물질로서 폴리실리콘 및 도핑되지 않은 채널을 갖는 PMOS 및 NMOS FinFET의 전달 특성을 나타내며, 본 발명의 실시예들이 이러한 전달 특성에 영향을 줄 수 있다는 것을 예시한다. x 축선 상에서의 게이트 대 소스 전압(VGS)의 함수로서 y 축선 상에는 드레인 전류(ID)가 표시된다. 도면번호(238)에서의 곡선들은 게이트 물질로서 폴리실리콘 및 도핑되지 않은 채널들을 갖는 PMOS FinFET의 전달 특성을 나타내며(예를 들어, 종래의 플래너 PMOS 쇼트 채널 디바이스는 도면번호(238)와 유사한 곡선을 나타냄), 도면번호(240)에서의 곡선들은 게이트 물질로서 폴리실리콘 및 도핑되지 않은 채널들을 갖는 NMOS FinFET의 전달 특성을 나타낸다(예를 들어, 종래의 플래너 NMOS 쇼트 채널 디바이스는 도면번호(240)와 유사한 곡선을 나타냄). 곡선(238 및 240)의 2 개의 세트는 종래 기술의 CMOS 디바이스의 경우 약 1.00E-05 내지 1.00E-06의 드레인 전류(ID)에서 0의 VGS와 교차한다(영역 242 참조). 본 발명의 실시예에 따르면, 게이트 전극 물질 두께를 이용하여 일 함수가 유익하게 조정되기 때문에, 전달 특성 곡선들은 도면번호(244)에 나타낸 바와 같이 약 1.00E-12 내지 1.00E-10의 ID에서 교차하도록 조절될 수 있다. 예를 들어, 1.00E-11의 트랜지스터 오프-전류(off-current)는 몇몇 CMOS 디바이스에 대한 1.00E-5의 오프-전류보다 더 양호하며, 이는 전체 전자 회로, 예를 들어 다른 트랜지스터 및 회로 소자를 포함할 수 있는 CMOS가 형성된 전자 회로의 전력 소모를 크게 감소시킬 것이기 때문이다. 전력 소모가 감소되면, 예를 들어 휴대폰, PDA(personal digital assistant), 랩톱 컴퓨터(laptop computer)와 같은 모바일 어플리케이션에 트랜지스터가 사용되는 경우, 이러한 모바일 어플리케이션은 배터리를 충전할 필요 없이 대기 모드로 더 오래 작동될 수 있어 유익할 수 있다.
본 명세서에서 더 상세히 설명될 본 발명의 실시예들에 따른 PMOS 및 NMOS 트랜지스터 및 게이트 전극 물질의 일 함수를 조절하도록 게이트 전극 물질의 다른 파라미터들이 변동될 수 있다.
본 명세서에서 인용 참조되고 있는 IEEE Electron Device Letters에서의 "An Adjustable Work Function Technology Using Mo Gate for CMOS Devices(Lin, R. 외, 2002년 1월, 49 내지 51 페이지, Vol. 23, No.1, IEEE)"라는 제목의 논문에서는, Mo를 포함하는 게이트 전극의 일 함수를 약간 변위시키는 것으로 밝혀진 Mo에 N을 주입하는 방법이 개시된다. 하지만, 높은 에너지(29 keV) 및 높은 도즈(5E15cm-2)를 사용하는 질소 주입에 기초한 비교적 두꺼운 Mo 필름(650A)에서의 일 함수 변위는 얇은 핀을 갖는 FinFET 또는 트리-게이트 디바이스에서는 불충분한데, 그 이유는 이러한 질소 주입은 통상적으로 보다 낮은 에너지 및 도즈에 의해 형성된 소스 및 드레인 영역을 저하시킬 것이기 때문이다.
다음 도 10을 참조하면, 본 발명의 실시예들은 금속 게이트 전극(320/360)의 일 함수를 조절하기 위해, CMOS FinFET 디바이스의 1 이상의 트랜지스터의 금속 게이트 전극(320) 안으로 도펀트 스피시즈(352/354)를 주입함으로써 기술적인 장점들을 달성한다. 도 10은 게이트 전극 물질(320) 안으로 도펀트 스피시즈(352/354)를 주입함으로써 제 2 영역(318) 내의 NMOS FinFET 트랜지스터의 일 함수가 조정되는 본 발명의 일 실시예의 단면도를 도시한다. 이전의 도면에서 사용된 것과 동일한 참조번호들이 사용된다.
바람직하게는, 몇몇 실시예에서, 예를 들어 적어도 200 mV의 일 함수 변위가 달성되도록 게이트 전극 물질(320/360) 및 도펀트 스피시즈(352/354)가 선택되나, 대안적으로 다른 일 함수 변위가 달성될 수 있다. 또한, 다른 실시예에서 게이트 임플란트에 사용되는 도펀트 또는 도펀트들은 다중 게이트 디바이스의 소스 및 드레인 영역을 형성하는데 사용되는 동일한 도펀트를 포함한다(도 10에는 도시되지 않았으나; 도 14의 소스 영역(308b) 및 드레인 영역(308c)을 참조). 예를 들어, 게이트 도펀트 주입 공정은 소스 영역(308b) 및 드레인 영역(308c)을 형성하는데 사용되는 주입 공정으로서 보다 낮은 에너지 및 보다 낮은 도즈를 바람직하게 가지므로, 이러한 게이트 주입은 소스 영역(308b) 및 드레인 영역(308c)을 과보상(overcompensate)하지 않을 것이다.
다시 도 10을 참조하면, 일 실시예에서 게이트 전극 물질(320)은 바람직하게 TiSiN을 바람직하게 포함하며, 1 이상의 트랜지스터, 예를 들어 제 2 영역(318) 내의 NMOS 트랜지스터에는 Si를 포함하는 도펀트 스피시즈(352/354)가 주입된다. 다른 실시예에서 게이트 전극(320)의 물질은 바람직하게 TiSiN, TiN, TaN, Ta, Ru, Mo, HfN, W, Al, Ru, RuTa, TaSiN, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh; Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW의 붕산화물, 인화물 또는 안티모나이드, 부분적으로 실리사이드된 게이트 물질, 전체적으로 실리사이드된 게이트 물질(FUSI), 또는 다른 금속을 포함한다. 1 이상의 게이트 전극 물질(320) 안으로 주입된 도펀트 스피시즈(352/354)는 바람직하게 Si, B, As, P, C, Ge 또는 Sb을 포함한다.
예를 들어, 질소(N) 주입은 통상적으로 너무 강하고 소스 및 드레인 영역에 유해한 영향을 줄 수 있기 때문에, 몇몇 실시예에서 도펀트 스피시즈(352/354)는 질소(N) 이외의 물질을 바람직하게 포함한다(도 14의 영역(308b 및 308c)을 참조). 바람직하게는 예를 들어, 도펀트 스피시즈(352, 354)를 주입하는 주입 공정은, 예를 들어 소스(308b) 및 드레인(308c) 영역 주입 공정을 과보상하지 않도록, 주입 도즈 및 전력 레벨에서 소스 영역(308b) 및 드레인 영역(308c)을 형성하는 주입 공정보다 더 약하거나, 그보다 강하지 않다. 예를 들어, 몇몇 실시예에서는 소스(308b) 및 드레인(308c) 영역을 형성하는데 사용되는 게이트 전극 물질(320) 안으로 동일한 도펀트 스피시즈가 주입될 수 있다.
다시 도 10을 참조하면, 제 1 영역(317) 및 제 2 영역(318) 위에 게이트 전극 물질(320)이 모두 증착된 이후, 제 1 영역(317) 상에 마스크(350)가 형성된다. 예를 들어, 상기 마스크(350)는 제 1 영역(317) 및 제 2 영역(318) 위에 모두 형성될 수 있으며, 그 후 제 2 영역(318)으로부터 제거될 수 있다. 상기 마스크(350)는 예컨대 절연체를 포함하는 하드 마스크 또는 포토레지스트 층을 포함할 수 있다.
도시된 바와 같이 제 2 영역(318) 내의 게이트 전극 물질에는 도펀트 스피시즈(352)가 주입된다. 마스크(350)는 주입 공정 시 제 1 영역(317) 내의 게이트 전극 물질(320)을 보호한다. 게이트 전극 물질(360)은 제 2 영역(318) 내에서 변경되며, 게이트 전극 물질(320)의 전역에 걸쳐 도펀트 스피시즈(352)의 등급화된 농도(graded concentration)를 포함할 수 있다. 예를 들어, 게이트 전극 물질(360)은 매입된 절연 층(306)에 가까운 저부 표면 또는 핀(308)의 측벽 표면에서보다 게이트 전극 물질(360)의 최상부에서 도펀트 스피시즈(352)의 더 높은 농도를 포함할 수 있다.
몇몇 실시예에서, 제 1 영역(317) 및 제 2 영역(318) 내의 게이트 전극 물질(320)에 제 1 도펀트 레벨이 주입될 수 있다. 그 후, 제 1 영역(317)이 차단(mask)되며, 제 2 영역(318) 내의 게이트 전극 물질(320)에는, 예를 들어 제 1 영역(317) 내의 제 1 도펀트 레벨과 상이한 제 2 영역(318) 내의 제 2 도펀트 레벨을 설정하도록 추가된 양의 도펀트가 주입된다.
일 실시예에서, 주입 공정은 도면번호(354)에 도시된 바와 같이 소정 각도에서 작업물(302) 쪽으로 바람직하게 지향된다. 상기 각도는 예컨대 (0 도 일 수 있는) 작업물(302)의 최상부 표면에 대해 약 30 내지 60 도의 각도를 바람직하게 포함한다. 예를 들어, 핀(308)은 비교적 높은 가로세로비(aspect ratio)를 포함할 수 있으며, 주입 공정(354)의 방향을 굽히는(angling) 것은 핀(308)의 측벽을 따라 게이트 전극 물질(320) 내에 도펀트 스피시즈(354)를 주입하는데 도움을 준다.
몇몇 실시예에서, 작업물(302)은 여러 번 회전되며, 소정 각도로 지향된 주입 공정(354)은 핀(308) 상에 게이트 전극 물질(360)의 각각의 측면을 주입하기 위해 반복된다. 예를 들어, 작업물(302)이 맨 먼저 주입될 수 있으며, 작업물(302)이 90 도로 회전될 수 있다. 그 후 작업물(302)이 다시 한번 주입되며, 작업물(302)이 다시 한번 90 도로 회전된다. 예를 들어, 4 번의 주입 공정 및 3 번의 회전을 포함하는 몇몇 실시예에서는 게이트 전극 물질(360)의 모든 측벽을 주입하기 위해 작업물이 바람직하게 주입되고 회전된다.
다른 실시예들에서는, 바람직하게 게이트 전극 물질(360)의 1 이상의 측면에는, 예를 들어 핀(308)의 일 측벽을 따라, 핀(308)의 또 다른 측벽 상에서보다 더 높은 농도의 도펀트가 주입된다. 이러한 실시예들에서 작업물(302)은 모든 곳에서 회전될 수 없으며, 단일 도펀트 주입 단계를 가질 수 있다. 대안적으로, 작업물(302)은 제 2 도펀트 주입 공정이 수행되기 이전에, 예를 들어 단 한번만 회전될 수 있다. 예를 들어, 도펀트 스피시즈는 핀 구조체의 제 1 측벽 상에 주입될 수 있으나 핀 구조체의 제 2 측벽 상에는 주입될 수 없다.
다음에는 일 함수를 조정하도록 도펀트 스피시즈를 주입한 실험 결과가 설명될 것이다. 약 25 내지 30 %의 초기 Si 농도를 갖는 두께가 250 옹스트롬인 TiSiN을 포함하는 게이트 전극 물질이 증착되었다. 중간-갭 레벨 (4.65 eV) 정도의 대칭적 일 함수를 가지며, 6 개의 상이한 종류의 디바이스를 갖는 CMOS FinFET 공정의 일계가 표 1에 도시된다:
디바이스 종류 게이트 유전체 Si 추가 도즈 일 함수
PMOS 고-성능 HfSiOx 0.3E15cm-2 4.85 eV
PMOS 저-전력 SiO2 없음 4.75 eV
PMOS 저-대기-전력 SiO2 0.3E15cm-2 4.65 eV
NMOS 저-대기-전력 SiO2 0.3E15cm-2 4.65 eV
NMOS 저-전력 SiO2 1E15cm-2 4.55 eV
NMOS 고-성능 SiO2 2E15cm-2 4.45 eV
표 1
주입 도즈를 변화시켜 일 함수에 가장 큰 영향을 준 가장 성공적인 결과들은, 예를 들어 SiO2 유전체로 구성된 게이트 유전체를 갖는 PMOS 및 NMOS 디바이스에서 모두 나타났다.
도 11은 본 발명의 일 실시예에 따른 다양한 게이트 유전 물질을 갖는 실리콘의 다양한 도핑 레벨에서의 다양한 타입의 트랜지스터 디바이스에 대한 TiSiN의 일 함수의 그래프이다. 표 2는 도 11에 도시된 그래프에서의 물질 및 소자 개수를 나타낸다.
도 11에서의 소자 개수 게이트 물질 게이트 유전체 물질
370 TiSiN SiO2
372 TiN SiO2
374 TiSiN HfSiOx
376 TiN HfOx
378 TiN HfSiOx
380 TiSiN HfOx
표 2
도 12는 트리-게이트 트랜지스터 디바이스에서 구현되는 본 발명의 일 실시예의 단면도를 나타낸다. 이 실시예에서는 SOI 기판(402)의 제 2 반도체 물질 층(408)의 최상부 표면 상에서 하드 마스크가 사용되지 않으며, 또는 대안적으로 핀 구조체(408)를 형성하기 위해 제 2 반도체 물질 층(408)이 패터닝된 이후에 하드 마스크가 제거된다. 이 실시예에서 각각의 트랜지스터는 핀 구조체(408) 위에 3 개의 제 1 게이트 전극을 포함한다. 핀 구조체(408)의 제 1 측벽 상에 제 1 게이트 전극이 배치되고, 핀 구조체(408)의 제 2 측벽 상에 제 2 게이트 전극이 배치되며, 제 2 측벽은 동일한 핀 구조체(408)의 제 1 측벽과 대향한다. 각각의 핀 구조체(408)의 최상부 표면 상에 제 3 게이트 전극이 배치된다. 핀 구조체(408)는, 예를 들어 제 1 영역(417) 및 제 2 영역(418)에서 트랜지스터의 채널로서 기능한다. 게이트 전극(420)은 도 1 내지 도 5, 및 도 6 및 도 7을 참조하여 설명된 바와 같이 게이트 전극 두께에 의해 조절되는 일 함수를 가질 수 있으며, 또는 대안적으로 게이트 전극(420)은, 예를 들어 상이한 도핑 레벨에서 제 1 영역(417) 또는 제 2 영역(418) 안으로, 또는 제 1 영역(417) 또는 제 2 영역(418) 안으로 도펀트 스피시즈를 주입함으로써 조절되는 일 함수를 가질 수 있다.
그 후, FinFET 디바이스 상에서의 상부 금속화 및 절연 층의 형성 이후에 본 발명의 실시예들에 따른 다중 게이트 FinFET 디바이스를 포함하는 반도체 디바이스(300)를 나타내는 도 13에 도시된 바와 같이 반도체 디바이스의 처리가 계속된다. 도 14는 도 13에 도시된 도면에 대해 수직인 도면에서 도 13에 도시된 FinFET 디바이스의 핀 구조체를 도시한다.
도 14에 도시된 바와 같이 소스 영역(308b) 및 드레인 영역(308c)을 형성하기 위해 핀 구조체(308)의 일부분들에 도펀트가 주입될 수 있다. 또한, 소스 영역(308b)과 드레인 영역(308c) 사이에 배치된 채널(308a)은, 예를 들어 도 14에 도 시된 도면에서 볼 수 있다. 대안적으로, 소스 영역(308b) 및 드레인 영역(308c)을 형성하는 주입 단계는, 예를 들어 몇몇 실시예에서 본 명세서에 서술된 제조 공정 단계 이전에 행해질 수 있다. 또한, 도 14에 도시된 바와 같이, 하드 마스크(310/312/314) 및 게이트 전극(324/320)의 측벽 상에는 산화물, 질화물 또는 그 조합과 같은 절연 물질을 포함하는 스페이서(spacer: 394)가 형성될 수 있다. CMOS FinFET 또는 트리-게이트 트랜지스터 상에는 절연 층(384 및 390)과 같은 절연 층 및 도전 층이 형성될 수 있다.
콘택(386a)(도 13)은, 예를 들어 반도체 물질(324) 위에 형성된 실리사이드 물질(382)과 접촉하여 다중 게이트 디바이스의 게이트에 전기적인 접촉을 제공한다. 또한, 콘택(386b)(도 14)은 소스(308b) 위에 형성된 실리사이드(382)를 통해 소스(308b)에 전기적인 접촉을 제공하고, 콘택(386c)은 드레인(308c) 위에 형성된 실리사이드(382)를 통해 드레인(308c)에 전기적인 접촉을 제공한다.
추가적인 금속화 및 절연 층들이 형성될 수 있으며, 콘택(386a, 386b 및 386c)에 전기적으로 접촉하는 도전성 라인(388a, 388b 및 388c)과 같은 콘택들 및 절연 물질의 최상부 표면 위에서 패터닝된다. 본드 패드(bond pad: 도시되지 않음)가 콘택 위에 형성될 수 있으며, 그 후 복수의 반도체 디바이스(300)가 싱귤레이트(singulate)되거나 개개의 다이로 분리될 수 있다. 반도체 디바이스(300)의 다중 게이트 트랜지스터에 전기적인 접촉을 제공하기 위해서, 본드 패드는, 예를 들어 집적 회로 패키지(도시되지 않음) 또는 다른 다이의 리드(lead)에 연결될 수 있다.
일 실시예에서 다중 게이트 트랜지스터는 제 1 영역(317) 내의 PMOS 트랜지 스터 및 제 2 영역(318) 내의 NMOS 트랜지스터를 바람직하게 포함한다. 본 발명의 실시예들에 따르면, 게이트 전극 물질(320)은 NMOS 트랜지스터 내에서보다 PMOS 트랜지스터 내에서 바람직하게 더 두껍거나, 게이트 전극 물질(320)은 PMOS 트랜지스터 내에서보다 NMOS 트랜지스터에서 더 높은 도펀트 농도를 바람직하게 포함한다. 게이트 전극 물질(320)의 두께 또는 게이트 전극 물질(320)의 도펀트 레벨은 PMOS 트랜지스터의 게이트 물질이 일 실시예에서 약 4.85 eV의 일 함수를 갖도록 유도하고, NMOS 트랜지스터의 게이트 물질이 일 실시예에서 약 4.45 eV의 일 함수를 갖도록 유도한다. 예를 들어 다른 실시예에서는 PMOS 트랜지스터 게이트 전극의 일 함수는 약 4.5 내지 4.9 eV를 바람직하게 포함하고, NMOS 트랜지스터 게이트 전극의 일 함수는 약 4.2 내지 4.6 eV를 바람직하게 포함한다. 일 실시예에서 트랜지스터(120 및 122)는 각각 예컨대 약 + 0.3 및 - 0.3 V의 실질적으로 대칭적 임계 전압을 바람직하게 가지나, 대안적으로 임계 전압은 예컨대 약 +/- 0.1 V 내지 약 15 V의 대칭적 Vt 값과 같은 다른 전압 레벨을 포함할 수도 있다.
본 발명의 실시예들은 몇몇 다른 다중 게이트 트랜지스터 디바이스 어플리케이션에 있어서 기술적인 장점들을 달성한다. 예를 들어, 본 발명의 실시예들은 예컨대 NMOS 고성능(HP) 디바이스, NMOS 낮은 작동 전력(LOP) 디바이스, NMOS 낮은 대기 전력(LSTP) 디바이스, PMOS 고성능 디바이스, PMOS 낮은 작동 전력 디바이스 및 PMOS 낮은 대기 전력 디바이스에서 구현될 수 있다. 이러한 HP 디바이스, LOP 디바이스 및 LSTP 디바이스에 대한 파라미터는 본 명세서에서 인용 참조되고 있는 International Technology Roadmap for Semiconductors(ITRS)의 2002년 판에 정의되어 있다. 바람직하게는, 본 발명의 몇몇 실시예에 따르면, 하나의 타입(예를 들어, NMOS 또는 PMOS)의 모든 디바이스는 동일한 주입 도핑 레벨을 가질 것이지만, 디바이스의 타입, 예를 들어 HP, LOP 또는 LSTP에 따라 상이한 게이트 전극 층 두께를 가질 수 있다. 예를 들어, 추가 주입 공정은 필수적인 것이 아니라 선택이다.
도 15 내지 도 17은 디바이스의 타입, 예를 들어 낮은 대기 전력, 낮은 작동 전력 또는 고성능에 기초하여 원하는 전달 특성을 달성하도록 주입 도즈가 변화될 수 있다는 것을 예시한다. 예를 들어, 본 발명의 일 실시예에 따르면, 도 15는 낮은 대기 전력 디바이스에 대해 최적화된 양만큼 NMOS 게이트 안으로 Si가 주입된 약 100 옹스트롬의 두께를 갖는 TiSiN 게이트 물질을 포함하는 낮은 대기 전력 CMOS 트리-게이트 디바이스의 측정된 전달 특성을 나타낸다. 이 그래프는 PMOS 및 NMOS 트랜지스터의 각각 2 개의 상이한 드레인 대 소스 전압(VDS)에 대해 게이트 물질로서 폴리실리콘 및 도핑되지 않은 채널을 갖는 PMOS 및 NMOS 트리-게이트에 대해 계산되었다. 도면번호(538a)에서의 곡선은 PMOS 트랜지스터의 1.2 V의 드레인 전압(Vd)에서의 게이트 대 소스 전압 레벨(VGS)의 범위에 대한 드레인 전류(ID)를 나타내며, 도면번호(538b)에서의 곡선은 PMOS 트랜지스터에 대한 0.05 V의 Vd에서의 ID 대 VGS를 나타낸다. 도면번호(540a)에서의 곡선은 NMOS 트랜지스터에 대한 1.2 V의 Vd에서의 ID 대 VGS를 나타내고, 도면번호(540b)에서의 곡선은 NMOS 트랜지스터에 대한 0.05 V의 Vd에서의 ID 대 VGS를 나타낸다. 곡선(538a 및 540a, 및 538b 및 540b)은, 예를 들어 영역(544) 내의 약 1.00E-11의 드레인 전류(ID)에서 0 의 VGS와 교차한다.
도 16은 PMOS 디바이스에 대해서는 약 200 옹스트롬의 두께 및 NMOS 디바이스에 대해서는 약 75 옹스트롬의 두께를 갖는 TiSiN 게이트 물질을 포함하는 고성능 CMOS 트리-게이트 디바이스의 추정된 전달 특성을 나타낸다. 고 전력 디바이스에 대해 최적화된 농도에서 NMOS 디바이스 게이트 물질에 Si가 주입되었다. 도면번호(638a)에서의 곡선은 PMOS 트랜지스터에 대한 1.2 V의 Vd에서의 ID 대 VGS를 나타내고, 도면번호(638b)에서의 곡선은 PMOS 트랜지스터에 대한 0.05 V의 Vd에서의 ID 대 VGS를 나타낸다. 도면번호(640a)에서의 곡선은 NMOS 트랜지스터에 대한 1.2 V의 Vd에서의 ID 대 VGS를 나타내고, 도면번호(640b)에서의 곡선은 NMOS 트랜지스터에 대한 0.05 V의 Vd에서의 ID 대 VGS를 나타낸다. 곡선(638a 및 640a, 및 638b 및 640b)은, 예를 들어 영역(644) 내의 약 1.00E-8 내지 1.00E-9 범위 내의 드레인 전류(ID)에서 0의 VGS와 교차한다.
도 17은 PMOS 디바이스에 대해서는 약 200 옹스트롬의 두께 및 NMOS 디바이스에 대해서는 약 75 옹스트롬의 두께를 갖는 TiSiN 게이트 물질을 포함하는 낮은 작동 전력 CMOS 트리-게이트 디바이스의 추정된 전달 특성을 나타낸다. 낮은 작동 전력 디바이스에 대해 최적화된 농도에서 NMOS 디바이스 게이트 물질에 Si가 주입되었다. 도면번호(738a)에서의 곡선은 PMOS 트랜지스터에 대한 1.2 V의 Vd에서의 ID 대 VGS를 나타내고, 도면번호(738b)에서의 곡선은 PMOS 트랜지스터에 대한 0.05 V의 Vd에서의 ID 대 VGS를 나타낸다. 도면번호(740a)에서의 곡선은 NMOS 트랜지스터에 대한 1.2 V의 Vd에서의 ID 대 VGS를 나타내고, 도면번호(740b)에서의 곡선은 NMOS 트랜지스터에 대한 0.05 V의 Vd에서의 ID 대 VGS를 나타낸다. 곡선(738a 및 740a, 및 738b 및 740b)은, 예를 들어 영역(744) 내의 약 1.00E-10에서의 드레인 전류(ID)에서 0의 VGS와 교차한다.
따라서, 도 15 내지 도 17에 나타내고 본 명세서에 서술된 바와 같이, 본 발명에 따르면, CMOS 디바이스에 대한 원하는 성능 및 전달 특성을 달성하기 위해서 PMOS 및 NMOS 트랜지스터에 대해 다중 게이트 CMOS 디바이스의 게이트 물질의 두께 및 도핑 주입 레벨이 조정될 수 있다.
금속을 포함하는 PMOS 및 NMOS 디바이스를 갖는 CMOS 다중 게이트 디바이스를 포함하는 새로운 반도체 디바이스가 본 발명의 일 실시예에 따라 형성된다. 본 발명의 바람직한 실시예들의 장점은 반도체 디바이스(100, 200, 300 및 400)를 제조하는 방법 및 그 구조체를 제공하는 것을 포함한다. 제 1 영역(117, 217, 317 및 417) 및 제 2 영역(118, 218, 318 및 418)에 각각 형성된 다중 게이트 PMOS 및 NMOS 트랜지스터는 실질적으로 대칭적 Vt를 바람직하게 갖는다. 예를 들어, Vtp는 약 - 0.3 V일 수 있으며, Vtn은 실질적으로 동일한 양의 값, 예를 들어 + 0.3 V일 수 있다. 도펀트 주입 레벨 및/또는 금속 게이트 층의 두께는, 예를 들어 다중 게이트 PMOS 및 NMOS 디바이스의 게이트 전극 물질의 일 함수를 형성한다. 본 발명에 따르면, PMOS 및 NMOS 트랜지스터의 게이트 물질 두께, 게이트 물질의 도펀트 주입 레벨, 또는 둘 모두는 PMOS 및 NMOS 트랜지스터의 일 함수를 조정하는데 사용될 수 있다.
본 발명의 실시예들 및 그 장점들이 상세히 서술되었지만, 첨부된 청구항에 정의되어 있는 바와 같은 본 발명의 기술적 사상과 범위를 벗어나지 않고 본 명세서에서 다양한 변형, 대체 및 변경이 행해질 수 있다는 것을 이해하여야 한다. 예를 들어, 당업자라면 본 발명의 범위 내에서 본 명세서에 서술된 많은 특징, 기능, 공정 및 물질들이 변동될 수 있다는 것을 쉽게 알 수 있을 것이다. 더욱이, 본 출원서의 범위는 본 명세서에서 서술된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예들로 제한하려는 것이 아니다. 보통의 당업자라면, 본 발명의 서술내용으로부터 본 명세서에 서술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 이미 존재하거나 이후에 개발될 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 발명에 따라 사용될 수 있다는 것을 쉽게 할 수 있을 것이다. 따라서, 첨부된 청구항은 이들 범위 내에서 이러한 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 포함하도록 의도된다.
본 발명에 따르면, 다중 게이트 트랜지스터에 대한 개선된 구조체 및 제조 공정을 갖는 반도체 디바이스 및 그 제조 방법이 제공된다.

Claims (41)

  1. 반도체 디바이스에 있어서,
    제 1 트랜지스터를 포함하여 이루어지고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 파라미터를 갖고; 및
    상기 제 1 트랜지스터에 가까운 제 2 트랜지스터를 포함하여 이루어지고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 파라미터를 갖고, 상기 제 2 파라미터는 상기 제 1 파라미터와 상이하며,
    상기 제 1 트랜지스터는 1 이상의 제 1 핀 구조체를 포함하고, 상기 2 이상의 제 1 게이트 전극은 상기 1 이상의 제 1 핀 구조체의 제 1 측벽 및 상기 1 이상의 제 1 핀 구조체의 상기 제 1 측벽에 대향하는 상기 1 이상의 제 1 핀 구조체의 제 2 측벽 상에 배치되며, 상기 1 이상의 제 1 핀 구조체는 상기 제 1 트랜지스터의 채널을 포함하고, 상기 제 2 트랜지스터는 1 이상의 제 2 핀 구조체를 포함하고, 상기 2 이상의 제 2 게이트 전극은 상기 1 이상의 제 2 핀 구조체의 제 1 측벽 및 상기 1 이상의 제 2 핀 구조체의 상기 제 1 측벽에 대향하는 상기 1 이상의 제 2 핀 구조체의 제 2 측벽 상에 배치되며, 상기 1 이상의 제 2 핀 구조체는 상기 제 2 트랜지스터의 채널을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 파리미터는 제 1 두께를 포함하고, 상기 제 2 파라미터는 제 2 두께를 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 파라미터는 제 1 도펀트 레벨을 포함하고, 상기 제 2 파라미터는 제 2 도펀트 레벨을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 파라미터는 상기 제 1 트랜지스터의 제 1 일 함수를 형성하고, 상기 제 2 파라미터는 상기 제 2 트랜지스터의 제 2 일 함수를 형성하며, 상기 제 2 일 함수는 상기 제 1 일 함수와 상이한 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 NMOS 트랜지스터를 포함하며, 상기 제 1 일 함수는 4.5 내지 4.9 eV를 포함하고, 상기 제 2 일 함수는 4.2 내지 4.6 eV를 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 3 개의 제 1 게이트 전극을 포함하고, 상기 3 개의 제 1 게이트 전극 중 하나는 상기 1 이상의 제 1 핀 구조체의 최상부 표면 상에 배치되며, 상기 제 2 트랜지스터는 3 개의 제 2 게이트 전극을 포함하고, 상기 3 개의 제 2 게이트 전극 중 하나는 상기 1 이상의 제 2 핀 구조체의 최상부 표면 상에 배치되는 것을 특징으로 하는 반도체 디바이스.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 2 이상의 제 1 게이트 전극 및 상기 2 이상의 제 2 게이트 전극은 제 1 층 및 상기 제 1 층 위에 배치된 제 2 층을 포함하고, 상기 제 1 층은 금속을 포함하며, 상기 제 2 층은 반도전성 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    복수의 제 1 트랜지스터 및 복수의 제 2 트랜지스터를 더 포함하여 이루어지고, 각각의 제 1 트랜지스터 및 각각의 제 2 트랜지스터는 각각 CMOS의 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 제 1 CMOS 디바이스는 제 1 디바이스 타입을 포함하고, 제 2 CMOS 디바이스는 제 2 디바이스 타입을 포함하며, 상기 제 2 디바이스 타입은 상기 제 1 디바이스 타입과 상이하고, 상기 제 1 디바이스 타입 및 상기 제 2 디바이스 타입은 고성능(HP) 디바이스, 낮은 작동 전력(LOP) 디바이스, 또는 낮은 대기 전력(LSTP) 디바이스를 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 파라미터는 제 1 두께 및 제 1 도펀트 레벨을 포함하고, 상기 제 2 파라미터는 제 2 두께 및 제 2 도펀트 레벨을 포함하며, 상기 제 2 두께는 상기 제 1 두께와 상이하고, 상기 제 2 도펀트 레벨은 상기 제 1 도펀트 레벨과 상이한 것을 특징으로 하는 반도체 디바이스.
  12. 반도체 디바이스에 있어서,
    제 1 트랜지스터를 포함하여 이루어지고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 두께를 갖고; 및
    상기 제 1 트랜지스터에 가까운 제 2 트랜지스터를 포함하여 이루어지고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께와 상이하며, 상기 제 1 두께는 상기 2 이상의 제 1 게이트 전극의 제 1 일 함수를 형성하고, 상기 제 2 두께는 상기 2 이상의 제 2 게이트 전극의 제 2 일 함수를 형성하며, 상기 제 2 일 함수는 상기 제 1 일 함수와 상이하며,
    상기 제 1 트랜지스터는 1 이상의 제 1 핀 구조체를 포함하고, 상기 2 이상의 제 1 게이트 전극은 상기 1 이상의 제 1 핀 구조체의 제 1 측벽 및 상기 1 이상의 제 1 핀 구조체의 상기 제 1 측벽에 대향하는 상기 1 이상의 제 1 핀 구조체의 제 2 측벽 상에 배치되며, 상기 1 이상의 제 1 핀 구조체는 상기 제 1 트랜지스터의 채널을 포함하고, 상기 제 2 트랜지스터는 1 이상의 제 2 핀 구조체를 포함하고, 상기 2 이상의 제 2 게이트 전극은 상기 1 이상의 제 2 핀 구조체의 제 1 측벽 및 상기 1 이상의 제 2 핀 구조체의 상기 제 1 측벽에 대향하는 상기 1 이상의 제 2 핀 구조체의 제 2 측벽 상에 배치되며, 상기 1 이상의 제 2 핀 구조체는 상기 제 2 트랜지스터의 채널을 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 2 이상의 제 1 게이트 전극 및 상기 2 이상의 제 2 게이트 전극은 TiSiN, TaN 또는 TiN을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 삭제
  15. 제 12 항에 있어서,
    상기 반도체 디바이스는 상보적 금속 산화물 반도체(CMOS) 디바이스를 포함하고, 상기 제 1 트랜지스터는 PMOS 트랜지스터를 포함하며, 상기 제 2 트랜지스터는 NMOS 트랜지스터를 포함하고, 상기 제 1 두께는 상기 제 2 두께보다 더 큰 것을 특징으로 하는 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 두께는 상기 제 2 두께보다 50 옹스트롬 이상 큰 것을 특징으로 하는 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 제 1 두께는 0 초과 500 옹스트롬 미만이고, 상기 제 2 두께는 0 초과 100 옹스트롬 미만인 것을 특징으로 하는 반도체 디바이스.
  18. 제 12 항에 있어서,
    상기 2 이상의 제 1 게이트 전극은 상기 2 이상의 제 2 게이트 전극과 동일 한 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 반도체 디바이스에 있어서,
    제 1 트랜지스터를 포함하여 이루어지고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 도펀트 레벨을 갖고; 및
    상기 제 1 트랜지스터에 가까운 제 2 트랜지스터를 포함하여 이루어지고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 도펀트 레벨을 갖고, 상기 제 2 도펀트 레벨은 상기 제 1 도펀트 레벨과 상이하며, 상기 제 1 도펀트 레벨은 상기 2 이상의 제 1 게이트 전극의 제 1 일 함수를 형성하고, 상기 제 2 도펀트 레벨은 상기 2 이상의 제 2 게이트 전극의 제 2 일 함수를 형성하며, 상기 제 2 일 함수는 상기 제 1 일 함수와 상이하며,
    상기 제 1 트랜지스터는 1 이상의 제 1 핀 구조체를 포함하고, 상기 2 이상의 제 1 게이트 전극은 상기 1 이상의 제 1 핀 구조체의 제 1 측벽 및 상기 1 이상의 제 1 핀 구조체의 상기 제 1 측벽에 대향하는 상기 1 이상의 제 1 핀 구조체의 제 2 측벽 상에 배치되며, 상기 1 이상의 제 1 핀 구조체는 상기 제 1 트랜지스터의 채널을 포함하고, 상기 제 2 트랜지스터는 1 이상의 제 2 핀 구조체를 포함하고, 상기 2 이상의 제 2 게이트 전극은 상기 1 이상의 제 2 핀 구조체의 제 1 측벽 및 상기 제 1 측벽에 대향하는 상기 1 이상의 제 2 핀 구조체의 제 2 측벽 상에 배치되며, 상기 1 이상의 제 2 핀 구조체는 상기 제 2 트랜지스터의 채널을 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 NMOS 트랜지스터를 포함하며, 상기 제 2 도펀트 레벨은 상기 제 1 도펀트 레벨보다 더 큰 것을 특징으로 하는 반도체 디바이스.
  21. 제 19 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 NMOS 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 도펀트 스피시즈(dopant species)가 주입되지 않고, 상기 제 2 트랜지스터는 상기 도펀트 스피시즈가 주입되는 것을 특징으로 하는 반도체 디바이스.
  22. 삭제
  23. 삭제
  24. 제 21 항에 있어서,
    상기 제 2 트랜지스터의 상기 도펀트 스피시즈는 Si, B, As, P, C, Ge 및 Sb로 구성되는 그룹에서 1 이상 선택되는 것을 특징으로 하는 반도체 디바이스.
  25. 삭제
  26. 제 19 항에 있어서,
    상기 제 2 트랜지스터의 도펀트 프로파일은 상기 1 이상의 제 2 핀 구조체의 상기 제 1 측벽 상의 상기 제 2 게이트 전극에 대해 상기 1 이상의 제 2 핀 구조체의 상기 제 2 측벽 상의 제 2 게이트 전극의 도펀트 프로파일과 상이한 것을 특징으로 하는 반도체 디바이스.
  27. 제 19 항에 있어서,
    상기 제 2 트랜지스터의 도펀트 프로파일은 상기 1 이상의 제 2 핀 구조체의 상기 제 1 측벽 상의 상기 제 2 게이트 전극에 대해 상기 1 이상의 제 2 핀 구조체의 상기 제 2 측벽 상의 제 2 게이트 전극의 도펀트 프로파일과 동일한 것을 특징으로 하는 반도체 디바이스.
  28. 제 19 항에 있어서,
    상기 제 1 도펀트 레벨은 도펀트 스피시즈를 포함하고, 상기 제 2 도펀트 레벨은 도펀트 스피시즈를 포함하며, 상기 제 1 트랜지스터는 상기 1 이상의 제 1 핀 구조체 내에 형성된 제 1 소스 영역 및 제 1 드레인 영역을 포함하고, 상기 제 2 트랜지스터는 상기 1 이상의 제 2 핀 구조체 내에 형성된 제 2 소스 영역 및 제 2 드레인 영역을 포함하며, 상기 제 1 소스 영역, 상기 제 1 드레인 영역, 상기 제 2 소스 영역, 및 상기 제 2 드레인 영역은 상기 도펀트 스피시즈를 포함하는 것을 특징으로 하는 반도체 디바이스.
  29. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 트랜지스터를 형성하는 단계를 포함하여 이루어지고, 상기 제 1 트랜지스터는 2 이상의 제 1 게이트 전극을 포함하며, 상기 2 이상의 제 1 게이트 전극은 제 1 파라미터를 갖고; 및
    상기 제 1 트랜지스터에 가깝게 제 2 트랜지스터를 형성하는 단계를 포함하여 이루어지고, 상기 제 2 트랜지스터는 2 이상의 제 2 게이트 전극을 포함하며, 상기 2 이상의 제 2 게이트 전극은 제 2 파라미터를 갖고, 상기 제 2 파라미터는 상기 제 1 파라미터와 상이하며,
    상기 제 1 파라미터는 제 1 두께를 포함하고, 상기 제 2 파라미터는 제 2 두께를 포함하고,
    상기 제 1 트랜지스터를 형성하는 단계 및 상기 제 2 트랜지스터를 형성하는 단계 이전에,
    작업물을 제공하는 단계를 더 포함하여 이루어지고, 상기 작업물은 기판, 상기 기판 위에 배치된 매입된 절연 층(buried insulating layer), 및 상기 매입된 절연 층 위에 배치된 반도체 물질 층을 갖는 SOI(silicon-on-insulator) 기판을 포함하며, 상기 작업물은 제 1 영역 및 제 2 영역을 포함하고;
    상기 제 1 영역 및 상기 제 2 영역 내의 상기 반도체 물질 층 내에 1 이상의 제 1 핀 구조체 및 1 이상의 제 2 핀 구조체를 각각 형성하는 단계를 더 포함하여 이루어지고, 상기 1 이상의 제 1 핀 구조체의 각각 및 상기 1 이상의 제 2 핀 구조체의 각각은 제 1 측벽 및 대향하는 제 2 측벽을 포함하며; 및
    상기 1 이상의 제 1 핀 구조체 및 상기 1 이상의 제 2 핀 구조체의 1 이상의 상기 제 1 측벽 및 상기 제 2 측벽 상에 게이트 유전 물질을 형성하는 단계를 더 포함하여 이루어지고, 상기 제 1 트랜지스터를 형성하는 단계는 상기 제 1 영역 내의 상기 게이트 유전 물질 위에 상기 2 이상의 제 1 게이트 전극을 형성하는 단계를 포함하고, 상기 2 이상의 제 1 게이트 전극, 상기 게이트 유전 물질, 및 상기 1 이상의 제 1 핀 구조체는 제 1 트랜지스터를 포함하며, 상기 제 2 트랜지스터를 형성하는 단계는 상기 제 2 영역 내의 상기 게이트 유전 물질 위에 상기 2 이상의 제 2 게이트 전극을 형성하는 단계를 포함하고, 상기 2 이상의 제 2 게이트 전극, 상기 게이트 유전 물질, 및 상기 1 이상의 제 2 핀 구조체는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  30. 삭제
  31. 삭제
  32. 제 29 항에 있어서,
    상기 제 1 트랜지스터를 형성하는 단계 및 상기 제 2 트랜지스터를 형성하는 단계는 상기 게이트 유전 물질 위에 제 1 게이트 물질을 증착하는 단계 및 상기 제 2 트랜지스터 상으로부터 상기 제 1 게이트 물질의 전체 또는 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  33. 제 32 항에 있어서,
    상기 제 2 트랜지스터 상으로부터 상기 제 1 게이트 물질의 전체 또는 일부분을 제거하는 단계는 상기 제 2 트랜지스터 상으로부터 상기 제 1 게이트 물질을 모두 제거하는 단계를 포함하고, 적어도 상기 제 2 트랜지스터 위에 제 2 게이트 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 제조 하는 방법.
  34. 제 33 항에 있어서,
    상기 제 1 트랜지스터를 형성하는 단계 및 상기 제 2 트랜지스터를 형성하는 단계는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 상에 제 1 게이트 물질을 증착하는 단계, 상기 제 2 트랜지스터를 마스크로 덮는 단계, 상기 제 1 게이트 물질 및 상기 마스크 위에 제 2 게이트 물질을 증착하는 단계, 및 상기 제 2 트랜지스터 상으로부터 상기 제 2 게이트 물질 및 상기 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
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