JP2007123867A - 半導体デバイスおよびその製造方法 - Google Patents

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Abstract

【課題】仕事関数の調整された複数ゲート電極を形成するための製造方法を提供する。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極１２０を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極１２０を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。
【選択図】図４

Description

発明の詳細な説明
〔技術分野〕
本発明は、一般的には半導体デバイス、特に複数のゲートを有するトランジスタおよびその製造方法に関する。
〔背景〕
半導体デバイスは、例えばパーソナルコンピュータ、携帯電話、デジタルカメラ、およびその他の電子機器など、様々な電子アプリケーションに用いられている。半導体デバイスは、一般的には、材料の絶縁層または誘電体層、導電層、および半導体層を半導体基板上に順番に堆積し、そしてリソグラフィを用いてこれらの様々な層をパターン形成して、半導体基板上に回路部品および素子を形成することによって製造される。
トランジスタは、半導体デバイスに幅広く用いられている素子である。例えば、１つの集積回路（integrated circuit; IC）上に数百ものトランジスタが搭載される場合もある。半導体デバイスの製造に用いられるトランジスタの種類としては、金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor; MOSFET）が一般的である。従来のＭＯＳＦＥＴは、チャネル領域を制御するゲート電極を１つ有しており、単一ゲートトランジスタと称されることが多い。初期のＭＯＳＦＥＴプロセスは、ＰまたはＮチャネルトランジスタを有する単一トランジスタを製造するために、１種類のドーパントを用いていた。相補型ＭＯＳ（ＣＭＯＳ）と称される、より最近の設計では、ＰチャネルデバイスとＮチャネルデバイスとの両方、例えばＰチャネル金属酸化膜半導体（positive channel metal oxide semiconductor; PMOS）トランジスタと、Ｎチャネル金属酸化膜半導体(negative channel metal oxide semiconductor; NMOS）トランジスタとが、相補的な構成で用いられている。
従来のバルク単一ゲートプレーナＭＯＳＦＥＴデバイスは、４５ｎｍ以上のノードを有する次世代技術に要求される性能を実現することができない。従来のバルクデバイスの概念は、チャネル注入、ソースおよびドレイン領域注入、低不純物濃度のドレイン（lightly doped drain; LDD）拡張注入、およびポケット／ハロ（halo）注入プロセスを含む、複雑な３次元ドーピング特性に基づいている。これらは、チャネル領域および基板深部における電位制御不足のためドーパント変動が大きくなり、また寄生短チャネル効果が高まるため、さらに微細化されることはない。このため、例えばInternational Technology Roadmap for Semiconductors (ITRS)の２００２年版に開示されたITRS Roadmapでは、２つの新規な設計概念が提案されている。すなわち、完全空乏型プレーナＳＯＩ（silicon-on-insulator）ＭＯＳＦＥＴデバイス、および垂直複数ゲートＦｉｎＦＥＴ（fin field effect transistor）またはトリゲート（Tri-Gate）デバイスである。なお、上記文献は本明細書に参照として援用される。
このように、複数のゲートを有するトランジスタの技術が台頭してきている。ダブルゲートトランジスタは、同一のチャネル領域を制御する、互いに対向した２つの平行なゲートを有している。ＦｉｎＦＥＴは、垂直ダブルゲートデバイスであって、チャネルが、一般的にはＳＯＩ（silicon-on-insulator）基板上に形成されている半導体材料を有する垂直フィンを備えている。ＦｉｎＦＥＴの２つのゲートは、垂直フィンの対向する側壁に形成されている。トリゲートトランジスタは、同一のチャネル領域を制御する３つのゲートを備えている（例えば、チャネルは垂直フィンを有し、２つのゲートは垂直フィンの側面に形成されており、３つ目のゲートはフィンの最上部に形成されている）。ＦｉｎＦＥＴ構造は、フィンの最上部に配置された絶縁材またはハードマスクによって第３のゲートが遮断されたトリゲートトランジスタと類似している。ＦｉｎＦＥＴ、トリゲートトランジスタ、およびこれらを形成する際のいくつかの課題について、Nowak, E.J.らによる"Turning Silicon on its Edge: Overcoming Silicon Scaling Barriers with Double Gate and FinFET Technology," IEEE Circuits & Devices Magazine, January/February 2004, pp. 20-31, IEEEに記載されている。上記文献は参照として本明細書に援用される。
ＦｉｎＦＥＴおよびトリゲートトランジスタは、ＣＭＯＳデバイスの形成に用いられ得る。ＰＭＯＳおよび／またはＮＭＯＳトランジスタとして、１つ以上のＦｉｎＦＥＴを用いることができる。１つのＰＭＯＳまたはＮＭＯＳトランジスタの形成に、２つ以上の平行したフィンが用いられる場合が多い。ＦｉｎＦＥＴは、プレーナトランジスタ構造よりも積極的に寸法を縮小することができると共に、ゲート誘起ドレインリーク（gate-induced drain leakage; GIDL）電流が低い。これについては、Chang, L.らによる"Extremely Scaled Silicon Nano-CMOS Devices," Proceedings of the IEEE, November 2003, Vol. 91, No. 11, pp. 1860-1873, IEEEに記載されている。上記文献は、参照として本明細書に援用される。しかし、ＦｉｎＦＥＴなどの複数ゲートトランジスタは、プレーナＣＭＯＳデバイスよりも製造が困難かつ複雑であり、また全く異なる材料を必要とし、さらにプロセスに関する様々な課題がある。
さらに、ＣＭＯＳデバイスのＮＭＯＳおよびＰＭＯＳトランジスタの閾値電圧Ｖｔが対称性を持つようにＣＭＯＳデバイスを設計することが重要である。しかし、特に複数のゲートを有する先進的なトランジスタなどのデバイスの微細化が進むにつれて、対称性を有する閾値電圧Ｖｔを達成できる材料、デバイス構造、および製造プロセスを見出すには困難が伴う。
従って当技術分野においては、複数ゲートトランジスタの改良された構造、およびその製造プロセスが必要とされている。
〔発明の概要〕
複数ゲートトランジスタのゲート電極の新規的構造および形成方法を備えた本発明の好ましい形態によって、上記および上記以外の問題は一般的に解決または回避され、さらには技術的優位性が一般的に得られる。ゲート電極材料の仕事関数を調整するために、ＰＭＯＳおよびＮＭＯＳデバイス用のゲート電極材料の第１のパラメータおよび第２のパラメータが調節される。一部の形態では、ゲート電極材料として、ゲート材料の厚さを変えることによって調整または調節可能な仕事関数を有する金属が用いられる。そして、所望の仕事関数を得るために、ＰＭＯＳおよびＮＭＯＳ複数ゲートトランジスタに対して上記金属の厚さが調節される。別の形態では、所望の仕事関数を得るために、ゲート材料にドーパント種が注入される。
本発明の好ましい形態によると、半導体デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。上記半導体デバイスは、上記第１のトランジスタに近接していると共に少なくとも２つの第２のゲート電極を有している第２のトランジスタを備えている。上記少なくとも２つの第２のゲート電極は、第２のパラメータを有している。この第２のパラメータは、上記第１のパラメータとは異なる。
本発明の好ましい別の形態によると、半導体デバイスは、第１の厚さを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。この第１のトランジスタに近接して第２のトランジスタが配置されている。この第２のトランジスタは、上記第１の厚さとは異なる第２の厚さを有する少なくとも２つの第２のゲート電極を有している。上記第１の厚さは、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、そして上記第２の厚さは、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定する。上記第２の仕事関数は、上記第１の仕事関数とは異なる。
本発明の好ましいさらに別の形態によると、半導体デバイスは、第１のドーパントレベルを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを備えている。上記第１のトランジスタに近接して第２のトランジスタが配置されている。この第２のトランジスタは、第２のドーパントレベルを有する少なくとも２つの第２のゲート電極を有している。上記第２のドーパントレベルは、上記第１のドーパントレベルとは異なる。上記第１のドーパントレベルは、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、そして上記第２のドーパントレベルは、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定する。上記第２の仕事関数は、上記第１の仕事関数とは異なる。
本発明の好ましい別の形態によると、半導体デバイスの製造方法は、第１のパラメータを有する少なくとも２つの第１のゲート電極を有する第１のトランジスタを形成する工程を含んでいる。第２のパラメータを有する少なくとも２つの第２のゲート電極を有する第２のトランジスタが、上記第１のトランジスタに近接して形成される。上記第２のパラメータは、上記第１のパラメータとは異なる。
本発明の好ましい形態の利点として、トランジスタデバイスおよびその構造を製造するための新規な方法を提供している点が含まれる。複数ゲートＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが略対称的なＶｔを有する、複数ゲートＣＭＯＳデバイスが製造される。金属ゲート材料の厚さ、および／またはゲート電極材料のドーパントレベルは、トランジスタゲート電極の仕事関数を規定し、従ってトランジスタの閾値電圧Ｖｔを規定する。一部の形態では、ＰＭＯＳおよびＮＭＯＳトランジスタのゲートに対して同一の材料が用いられることが好ましい。同一の材料を用いることによって、２つの異なるゲート材料を堆積およびエッチングするために要する処理が少なくなり、さらに製造プロセス工具の汚染を予防できる。別の形態では、１種類のゲート材料が堆積され、そしてＰＭＯＳデバイスまたはＮＭＯＳトランジスタゲート電極材料のいずれかにドーパント種が注入されて、仕事関数が調節される。
以下に記載する本発明の詳細な説明がよりよく理解されるように、本発明の形態の特徴および技術的利点について、やや大まかに概説した。本発明の形態のさらなる特徴および利点について以下に説明する。これらのさらなる特徴および利点は、本発明の請求項の主部を構成する。開示されている概念および具体的な形態は、例えばキャパシタまたはゲートダイオード（gated diode）などの別の構造、あるいは、本発明と同一の目的を達成するための別のプロセスを変更および設計するための基礎として用いられることは、当業者は容易に理解するであろう。またこのような同等の構成は、特許請求の範囲に記載された本発明の精神および範囲を逸脱するものではない点についても、当業者は理解するであろう。
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
図１〜図５は、本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。
図６および図７は、ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。
図８は、本発明の実施形態に従った様々な仕事関数およびゲート絶縁膜材料の厚さを示すグラフである。
図９は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの変換特性（transfer characteristic）であって、ＦｉｎＦＥＴ ＣＭＯＳデバイスの変換特性に対して本発明の実施形態が及ぼす影響を示す図である。
図１０は、ゲート材料にドーパント種を注入することによってＮＭＯＳトランジスタの仕事関数が調節された、本発明の別の実施形態の断面図である。
図１１は、本発明の一実施形態に従って、シリコンの様々なドーピングレベル、および様々なゲート絶縁膜材料を用いた場合における、様々な種類のトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示すグラフである。
図１２は、トリゲートトランジスタデバイスとして実施された本発明の一実施形態の断面図である。
図１３は、上部金属層および絶縁層がＦｉｎＦＥＴデバイス上に形成された後の状態を示す、本発明の実施形態によるＦｉｎＦＥＴデバイスを示す図である。
図１４は、図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に示されている図に対して垂直な方向から見た場合の図である。
図１５は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低待機電力（ＬＳＴＰ）のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。
図１６は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、高性能（ＨＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
図１７は、本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低動作電力（ＬＯＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。
それぞれに図において対応している数字および符号は、特に記載がない限り同じ部品を表している。これらの図は、好ましい実施形態に関連した形態を分かりやすく示したものであって、サイズを縮小するために描かれたものでは必ずしもない。
〔実施形態の詳細な説明〕
好ましい実施形態の実施および使用について以下に詳述する。しかし本発明は、様々な具体的状況において応用可能な多くの概念を提供していることについて理解されたい。本明細書に記載の具体的な実施形態は、単に本発明の具体的な実施および使用方法を示したものであって、本発明の範囲を限定するものではない。
電子工学における「仕事関数」とは、一般的には電子ボルトで示されるエネルギーであって、電子をフェルミ準位から表面の外側へ無限遠に取り出すために必要なエネルギーである。仕事関数は、導体、半導体、あるいは絶縁体に関わらず、あらゆる材料の材料特性である。
半導体材料は、これまではトランジスタデバイスのためのゲート電極材料として用いられてきた。半導体材料の仕事関数は、半導体材料をドーピングすることによって変えることができる。例えば、非ドープポリシリコンの仕事関数は約４．６５ｅＶであるが、ホウ素がドープされたポリシリコンの仕事関数は約５．１５ｅＶである。例えば、ゲート電極として用いられた場合は、半導体または導体の仕事関数はトランジスタの閾値電圧に直接影響を及ぼす。
先進的なトランジスタ設計に必要なデバイス性能を得るためには、ゲート絶縁膜材料として、金属ゲート電極材料および高誘電率絶縁材料を用いる傾向がある。ゲート空乏化効果を回避し、酸化膜換算膜厚（equivalent oxide thickness; EOT）を減少させるためには、従来のポリシリコンよりも金属ゲートが好ましい。しかし、ＣＭＯＳデバイス（特に、ゲート絶縁材料として高誘電率絶縁材料を有するＣＭＯＳデバイス）の金属ゲートとしては、適切な材料がまだ発見されていない。特に、複数ゲートトランジスタのためのゲート材料工学は困難であることが分かってきている。
「ミッドギャップ」ゲート仕事関数は、本明細書では約４．６５ｅＶに規定されている。なぜなら、上記値が、ｎドープされた多結晶シリコンの仕事関数（すなわち約４．１ｅＶ）と、ｐドープされた多結晶シリコンの仕事関数（すなわち約５．２ｅＶ）の中間値であるためである。４．１ｅＶと５．２ｅＶとの差は、例えば価電子帯と伝導帯との間の１．１ｅＶのエネルギーギャップである。「準ミッドギャップ（near-mid-gap）」は、本明細書では約４．６５ｅＶ近辺の仕事関数として規定されている。例えば、約４．４５ｅＶはＮＭＯＳデバイスの準ミッドギャップ仕事関数であり、約４．８５ｅＶはＰＭＯＳデバイスの準ミッドギャップ仕事関数である。
当技術分野では、複数ゲートＣＭＯＳデバイスに対して適切な仕事関数を有する金属ゲート電極が必要とされている。ＣＭＯＳ ＦｉｎＦＥＴ技術が、バルクＳｉ ＣＭＯＳ技術に勝る最大性能利益をもたらすためには、１つの問題を解決しなければならない。すなわち、閾値電圧Ｖｔを制御するための調整可能な仕事関数を有するゲート技術の開発という問題である。
本発明の実施形態の１つの特徴は、例えば複数ゲートＮＭＯＳデバイスおよび複数ゲートＰＭＯＳデバイスに対して、仕事関数がそれぞれ約４．４５ｅＶおよび４．８５ｅＶである２つの準ミッドギャップ金属ゲート材料を発見することにある。これらの仕事関数は、ＣＭＯＳデバイスに必要とされる対称性を持つＶｔｎおよびＶｔｐ（例えば、Ｖｔｎ＝＋０．３Ｖ、Ｖｔｐ＝−０．３Ｖ）を達成する。本発明の実施形態の別の特徴は、これら２つの金属ゲート材料を複数ゲートデバイスの１つのプロセスフローに統合することにある。
本発明の実施形態は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方の複数ゲートＣＭＯＳトランジスタに用いられるゲート材料として有用な金属を開示することによって、技術的優位性を達成する。一実施形態では、上記ゲート材料は、ＴｉＳｉＮを含んでいることが好ましい。別の実施形態では、上記ゲート材料は、ＴａＮまたはＴｉＮを含んでいることが好ましい。上記ゲート材料は、別の材料を含んでいてもよい。一部の実施形態では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの仕事関数は、ゲート材料の厚さを調節または調整することによって調節される。ゲート絶縁膜に隣接したゲート材料が金属であるので、ゲート絶縁膜として高誘電率絶縁材料を用いることによって生じるフェルミピニング効果（Fermi-pinning effect）が回避される。一部の実施形態では、ＮＭＯＳおよびＰＭＯＳトランジスタの複数ゲートは、例えば、最上面に配置された半導体材料の層を含んでいてもよい。
本発明については、具体的状況（すなわちＣＭＯＳ ＦｉｎＦＥＴデバイス）において、好ましい実施形態に関連して説明する。しかし本発明の実施形態は、例えばトリゲートデバイスなど、トランジスタに２つ以上のゲート電極が用いられた他の半導体デバイスアプリケーションへ応用することも可能である。なお、図面にはＣＭＯＳデバイスのみが示されている。しかし、本明細書に記載の各製造プロセス中に、半導体基板上に多くのトランジスタを形成することができる。
本明細書に記載の金属層は、プロセス条件を変えることによって非常に正確に堆積およびエッチングされる。「ゲート」および「ゲート電極」という用語はトランジスタのゲートを表し、またこれらの用語は、本明細書では同義的に用いられている。
図１〜図５は、本発明の好ましい実施形態に従った様々な製造段階における半導体デバイス１００の断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。まず図１には、基材１０２を含む半導体デバイス１００の断面図が示されている。基材１０２は、ＳＯＩ基板を含んでいることが好ましい。ＳＯＩ基板は、例えば、基板を含む半導体材料１０４からなる第１の層と、埋め込み絶縁層１０６、または半導体材料１０４の第１の層上に配置された埋め込み酸化物層と、埋め込み絶縁層１０４上に配置された半導体材料１０８からなる第２の層と、を有している。基材１０２は、その別の領域内に形成された別の能動部品または回路（図示せず）をさらに有していてもよい。基材１０２は、例えば単結晶シリコンを酸化ケイ素で覆ったものを有していてもよい。基材１０２は、別の導電層、またはトランジスタ、ダイオード等の別の半導体素子を有していてもよい。例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣ等の化合物半導体をシリコンの代わりに用いてもよい。基材１０２は、ＰウェルおよびＮウェル（図示せず）をそれぞれ形成するために、例えばＰ型ドーパントおよびＮ型ドーパントによってドープされてもよい。半導体材料１０８の第２の層は、例えば、厚さが約１００ｎｍのシリコン（Ｓｉ）を有していてもよい。しかし半導体材料１０８の第２の層は、別の寸法の別の材料を有していてもよい。
基材１０２上にハードマスク１１０／１１２／１１４が形成される。ハードマスク１１０／１１２／１１４は、基材１０２上に形成された、厚さが約５ｎｍ以下のＳｉＯ２からなる第１の酸化物層１１０を有している。この第１の酸化物層１１０上には、厚さが約２０ｎｍのＳｉｘＮｙからなる窒化物層１１２が形成される。窒化物層１１２上に、約２０ｎｍ以下のＳｉＯ２を有する第２の酸化物層１１４が形成される。あるいは、ハードマスク１１０／１１２／１１４は、例えば別の寸法の別の材料を有していてもよい。
半導体デバイス１００は、図示されているように、ＰＭＯＳデバイスが形成される少なくとも１つの第１の領域１１７と、ＮＭＯＳデバイスが形成される少なくとも１つの第２の領域１１８とを有している。第１の領域１１７および第２の領域１１８が１つのみ図示されているが、例えば多数の第１の領域１１７および第２の領域１１８が半導体デバイス１００上に形成されていてもよい。第１の領域１１７および第２の領域１１８は、素子分離用領域によって分離されていてもよい（図１には示されていないため、例えば図１４の３９２を参照）。
ハードマスク１１０／１１２／１１４は、リソグラフィによってパターン形成される。このリソグラフィでは、例えばハードマスク１１０／１１２／１１４上にフォトレジスト層が堆積され、このフォトレジスト層がリソグラフィマスクを用いてエネルギーに暴露され、上記フォトレジスト層が現像され、そして上記フォトレジスト層がマスクとして用いられてハードマスク１１０／１１２／１１４がパターン形成される。図２に示されているように、ハードマスク１１０／１１２／１１４、さらに任意でフォトレジスト層がマスクとして用いられて、基材１０２の半導体材料１０８の第２の層がパターン形成される。埋め込み絶縁層１０６は、例えば、半導体材料１０８の第２の層をエッチングプロセスするためのエッチストップを有していてもよい。埋め込み絶縁層１０６の最上部は、図示されているように、半導体材料１０８の第２の層のエッチングプロセス中に除去してもよい。埋め込み絶縁層１０６は、例えば厚さが約１５０ｎｍであって、約１５ｎｍ以下の量ｄ１がエッチングされてもよい。しかしｄ１は別の大きさであってもよい。
半導体材料１０８の第２の層は、半導体材料１０８の垂直フィンを形成する。この垂直フィンは、基材１０２の水平方向から垂直方向に伸びる。フィン構造１０８は、ＰＭＯＳおよびＮＭＯＳデバイスのチャネルとして機能する。これについては本明細書においてさらに説明する。フィン構造１０８の厚さｄ２は、例えば約５０ｎｍ以下であってもよいが、別の大きさであってもよい。フィン構造１０８の厚さｄ２は、例えば一部のアプリケーションでは約５〜６０ｎｍ、またはそれ未満であってもよい。フィン構造１０８の厚さｄ２は、別の例ではより大きくてもよく、例えば約１００〜１、０００ｎｍであってよい。フィン構造１０８の厚さｄ２は、例えばチャネルドーピングおよびフィン構造１０８の別の寸法に応じて異なっていてもよい。しかしパラメータの変更は、寸法ｄ２の決定に影響を及ぼすことがある。
フィン構造１０８の高さは、例えば半導体材料１０８の第２の層の厚さと等しい。半導体デバイス１００の第１の領域１１７内および第２の領域１１８内には、フィン構造１０８が２つのみ図示されているが、各ＰＭＯＳおよびＮＭＯＳデバイスに対して多数のフィン構造（例えば１〜２００）が存在していてもよい。しかし、上記以外の数のフィン構造１０８を用いてもよい。
図２に示されているように、半導体材料１０８のフィンの側壁にゲート絶縁膜１１６が形成される。ゲート絶縁膜１１６は、図示されているように、例えば半導体材料１０８のみが酸化される熱酸化プロセスによって形成される。あるいは、ゲート絶縁膜１１６は堆積プロセスによって形成されてもよい。この結果、埋め込み絶縁層１０６上とハードマスク１１０／１１２／１１４（図示せず）上とにゲート絶縁膜１１６の薄い層が形成される。ゲート絶縁膜は、例えば、ハフニウムベースの絶縁膜、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、これらの組み合わせ、あるいはこれらの組み合わせとＳｉＯ２との組み合わせを含んでいてもよい。しかしゲート絶縁膜１１６は、上記以外の材料を含んでいてもよい。
ゲート絶縁膜１１６は、一部の実施形態では、ＳｉＯ２よりも誘電率が高い高誘電率絶縁材料を含んでいることが好ましい。ゲート絶縁材料１１６は、例えば誘電率が約４．０またはそれ以上の高誘電率材料を含んでいることが好ましい。ゲート絶縁材料１１６の厚さは、一実施形態では約５０オングストロームであることが好ましいが、しかしこれ以外の寸法であってもよい。
次に、図３に示されているように、第１の領域１１７内および第２の領域１１８内のフィン構造上に、厚さが約ｄ３のゲート電極材料１２０が形成される。ゲート電極材料１２０の厚さは、例えば約５００オングストローム以下であることが好ましいが、これ以外の寸法であってもよい。
ゲート電極材料１２０は、一実施形態では、厚さに応じて仕事関数を変更できる材料であるＴｉＳｉＮを含んでいることが好ましい。あるいは、ゲート電極材料１２０は、例えばＴａＮまたはＴｉＮを含んでいてもよい。別の実施形態では、ゲート電極材料１２０は、例えばＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいることが好ましい。しかし、ゲート電極材料１２０は、上記以外の材料を含んでいてもよい。ゲート電極材料１２０は、例えば材料の厚さを変えることによって仕事関数が変更可能な材料を含んでいることが好ましい。
ゲート電極材料１２０は、例えば化学気相堆積（chemical vapor deposition; CVD）、原子層堆積（atomic layer deposition; ALD）、有機金属化学気相堆積（metal organic chemical vapor deposition; MOCVD）、物理的気相成長法（physical vapor deposition; PVD）、あるいはジェット気相堆積（jet vapor deposition; JVD）によって堆積させ得る。しかしゲート電極材料１２０は、上記以外の適切な堆積法を用いて堆積させてもよい。
ゲート電極材料１２０は、半導体材料１０８のフィンの第１の側面上の第１のゲート電極と、第１の側面に対向する半導体材料１０８のフィンの側面上の第２のゲート電極とを有している。従って、半導体材料１０８の各フィン上に、デュアルゲート電極構造を有するＦｉｎＦＥＴが形成される。ここでも再び、例えば基材１０２の第１の領域１１７内にＰＭＯＳデバイスを形成するか、あるいは第２の領域１１８内にＮＭＯＳデバイスを形成するために、複数のフィン１０８を平行に配置させてもよい。
ゲート電極材料１２０は、ＴｉＳｉＮを含んでいる場合は、例えば、用いる原料およびガスとしてＴＤＥＡＴを０．１１ｇ／ｍｉｎ、ＳｉＨ４を約１００立方センチメートル／ｍｉｎ（standard cubic centimeters per minute; s.c.c.m.）、ＮＨ３を約５、８００s.c.c.m、そして温度約３４０℃、圧力約６０ＴｏｒｒにてＣＶＤを行うことによって形成されることが好ましい。しかし、上記以外の方法およびプロセスパラメータを用いてゲート電極材料１２０を形成してもよい。
次に、図４に示されているように、基材１０２の第１の領域１１７がマスク１２２によって覆われる。マスク１２２は、例えば基材１０２の表面全体に堆積され、リソグラフィによって第２の領域１１８から除去されて、第２の領域１１８内のゲート電極材料１２０が暴露される。マスク１２２は、例えばフォトレジスト層、および／またはハードマスクを含んでいてもよい。マスク１２２は、一実施形態では、例えばＳｉｘＮｙなどの窒化物材料を含んでいることが好ましいが、これ以外の材料を用いてもよい。
図４に示すように、マスク１２２は、基材１０２の第２の領域１１８からゲート電極材料１２０の少なくとも最上部が除去される間に、マスクとして用いられる。ゲート電極材料１２０の最上部を除去するプロセスは、例えば時限エッチングプロセス（timed etch process）、および／またはウェットエッチングプロセスなどのエッチングプロセスを含んでいてもよいが、これ以外のエッチングプロセスを用いてもよい。エッチングプロセスは、例えば反応性イオンエッチング（reactive ion etch; RIE）などの等方性ドライエッチング、ウェットエッチング、または逆ＡＬＤプロセス（reverse ALD process）などの原子層エッチングを含んでいてもよい。マスク１２２は、例えばエッチングプロセス中に、第１の領域１１７内のゲート材料１２０が除去されないように保護する。
第２の領域１１８内のゲート電極材料１２０の厚さは、例えば、ゲート電極材料１２０の最上部を除去するためのエッチングプロセス後には、約１００オングストロームまたはそれ未満のｄ４であることが好ましい。例えば、ＰＭＯＳデバイスのための第１の領域１１７内のゲート電極材料１２０の厚さｄ３は、ＮＭＯＳデバイスのための第２の領域１１８内のゲート電極材料１２０の厚さｄ４よりも大きいことが好ましい。ゲート電極材料１２０の厚さｄ３およびｄ４は、本発明の実施形態に従って、例えば第１の領域１１７内および第２の領域１１８内のゲート電極材料１２０の所望の仕事関数に従って選択されることが好ましい。
ハードマスク１２２は、窒化ケイ素を含んでいる場合は、熱リン酸を用いて除去されるが、他の化学物質を用いてもよい。図５に示されるように、ゲート電極材料１２０上に半導体材料１２４の任意の層が形成されてもよい。半導体材料１２４の層は、例えば厚さが約２、０００オングストロームまたはそれ未満のポリシリコンを含んでいてもよいが、他の寸法の他の材料を含んでいてもよい。半導体材料１２４は、例えば基材１０２の第１の領域１１７および第２の領域１１８のゲート電極の一部を含んでいる。
一実施形態では、図示されていないが、エッチングプロセスにおいて全てのゲート電極材料１２０が、第２の領域１１８から除去される。この実施形態では、第２の領域１１８およびハードマスク１２２上に、ゲート電極材料の別の層が堆積されることが好ましい。あるいは、ゲート電極材料の追加的な層が堆積される前にハードマスク１２２が除去されて、基材の第２の領域１１８上のゲート電極材料を再堆積させてもよい。ゲート電極材料の上記追加的な層は、例えばゲート電極材料１２０のための好ましい材料として列記した材料と同じ材料を含んでいることが好ましい。
半導体デバイス１００の製造プロセスを継続する。例えば、ゲート電極材料１２０の一部が除去されて、ＣＭＯＳ ＦｉｎＦＥＴ用のゲート電極が形成される。例えば、ゲート電極材料１２０および任意の半導体材料１２４が、第１の領域１１７および第２の領域１１８に対して同時にパターン形成されて、第１の領域１１７および第２の領域１１８内にそれぞれ、ＰＭＯＳおよびＮＭＯＳ複数ゲートトランジスタのゲート電極が形成される。ゲート電極上に追加的な絶縁材料層が形成されてもよい。図１３および図１４に示すように、例えばＦｉｎＦＥＴのソース、ドレイン、およびゲート電極にコンタクトが形成される（これについては、本明細書においてさらに説明する）。
有利なことに、第１の領域１１７内の複数ゲートＰＭＯＳデバイスのゲート電極１２０が、第２の領域１１８内の複数ゲートＮＭＯＳデバイスのゲート電極１２０よりも厚い、ＣＭＯＳ ＦｉｎＦＥＴデバイスが形成される。複数ゲートＰＭＯＳデバイスのゲート電極１２０の厚さは、複数ゲートＮＭＯＳデバイスのゲート電極１２０の厚さよりも、例えば５０オングストロームまたはそれ以上厚いことが好ましい。
図６および図７は、本発明の一実施形態に従って、ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの別の製造方法を示す断面図である。図６および図７では、図１〜図５において用いられた数字と同様の数字が用いられており、またこれまで説明してきた実施形態と同様の材料および厚さが用いられることが好ましい。
この実施形態では、図６に示されているように、フィン構造２０８上（例えば、フィン構造２０８上に配置されたゲート絶縁膜２１６上、およびハードマスク２１０／２１２／２１４上）に、厚さｄ５を有する第１のゲート材料２２０ａが形成される。例えば、フォトレジスト層またはハードマスクを有するマスク２３０が、半導体デバイス２００の第２の領域２１８に形成される。第１の領域２１７内の第１のゲート材料２２０ａ上、および第２の領域２１８内のマスク２３０上に、厚さｄ６を有する第２のゲート材料２２０ｂが形成される。図７に示されているように、マスク２３０の除去時に、第２のゲート材料２２０ｂは第２の領域２１８からリフトオフ法によって除去される。
従って、図１〜図５に示されている実施形態のように、第１の領域２１７内のゲート電極２２０ａ／２２０ｂの厚さｄ５＋ｄ６は、図示されているように、第２の領域２１８内のゲート電極２２０ａの厚さｄ５よりも大きい。ここでもまた、図７に示されているように、第１の領域２１７内のゲート電極材料２２０ａ／２２０ｂ上、および第２の領域２１８内のゲート電極材料２０ａ上に、半導体材料２２４の層が形成される。
図８は、本発明の実施形態に従って、数種類のゲート絶縁材からなる様々な厚さのＴｉＳｉＮゲート電極の仕事関数を示すグラフである。２３２は、ゲート絶縁膜ＳｉＯ２を有する様々な厚さのＴｉＳｉＮゲート電極材料１１６／２１６を示している。２３４は、ゲート絶縁膜ＨｆＯｘを有するＴｉＳｉＮゲート電極材料１１６／２１６を示している。２３６は、ゲート絶縁膜ＨｆＳｉＯｘを有するＴｉＳｉＮゲート電極材料１１６／２１６を示している。ｙ軸に示されている仕事関数は、ｘ軸にオングストロームで示されているＴｉＳｉＮゲート電極材料１１６／２１６の厚さに応じて変化する。
図９は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの、２つの異なるドレイン／ソース間電圧（drain to source voltage; VDS）に対する変換特性であって、本発明の実施形態がこの変換特性に対して及ぼし得る影響を示す図である。ｙ軸には、ｘ軸のゲート／ソース間電圧（gate to source voltage; VGS）に応じたドレイン電流ＩＤが示されている。２３８の曲線は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳ ＦｉｎＦＥＴの変換特性を示している（例えば、従来のプレーナＰＭＯＳ短チャネルデバイスは、２３８と同様の曲線を示す）。２４０の曲線は、非ドープチャネル、およびゲート材料としてポリシリコンを有するＮＭＯＳ ＦｉｎＦＥＴの変換特性を示している（例えば、従来のプレーナＮＭＯＳ短チャネルデバイスは、２４０と同様の曲線を示す）。従来技術によるＣＭＯＳデバイスの場合は、２セットの曲線２３８および２４０は、ＶＧＳが０、ドレイン電流ＩＤが約１．００Ｅ−０５〜１．００Ｅ−０６（領域２４２を参照）の部分において交差している。本発明の実施形態によると、ゲート電極材料の厚さによって仕事関数が調節されるため、２４４に示されているように、変換特性曲線がＩＤ約１．００Ｅ−１２〜１．００Ｅ−１０において交差するように調整することができる。例えば、一部のＣＭＯＳデバイスにおいては、オフ電流が１．００Ｅ−５のトランジスタよりもオフ電流が１．００Ｅ−１１のトランジスタが好ましい。なぜなら、これによって電子回路（例えばＣＭＯＳトランジスタが内蔵されていて、別のトランジスタおよび回路素子をさらに備え得る電子回路）全体の消費電力を大幅に低減できるからである。消費電力が低減され、そして例えば、トランジスタが携帯電話、ＰＤＡ（personal digital assistant）、またはラップトップコンピュータなどのモバイルアプリケーションに用いられる場合、そのモバイルアプリケーションは、待機モードでバッテリーを充電することなく長時間動作できるため有利である。
本発明の実施形態に従って、ゲート電極材料、およびＰＭＯＳならびにＮＭＯＳトランジスタの仕事関数を調整するために、ゲート電極材料の他のパラメータを変えてもよい。これについては、本明細書においてさらに詳しく説明する。
Lin, R.らによる「An Adjustable Work Function Technology Using Mo Gate for CMOS Devices」、IEEE Electron Device Letters, January 2002, pp. 49-51, Vol. 23, No. 1, IEEEでは、Ｍｏをわずかに含むゲート電極の仕事関数をシフトするために、ＭｏにＮが注入される。この文献は、本明細書に参照として援用される。しかし、高エネルギー（２９ｋｅＶ）および高用量（５Ｅ１５ｃｍ−２）による窒素注入に基づいて、比較的厚いＭｏ膜（６５０Ａ）の仕事関数をシフトさせることは、ＦｉｎＦＥＴまたは薄いフィンを有するトリゲートデバイスに対しては不十分である。なぜなら、一般的に低エネルギーおよび低用量で形成されるソースおよびドレイン領域が、窒素注入によって劣化するからである。
次に図１０を参照すると、本発明の実施形態では、ＣＭＯＳ ＦｉｎＦＥＴデバイスの少なくとも１つのトランジスタの金属ゲート電極３２０にドーパント種３５２／３５４を注入して、金属ゲート電極３２０／３６０の仕事関数を調整することによって、技術的優位性を達成している。図１０は、ゲート電極材料３２０へドーパント種３５２／３５４を注入することによって、第２の領域３１８内のＮＭＯＳ ＦｉｎＦＥＴトランジスタの仕事関数が調節された、本発明の一実施形態の断面図を示している。図１０では、これまでの図において用いられた数字と同様の数字が用いられている。
ゲート電極材料３２０／３６０およびドーパント種３５２／３５４は、例えば一部の実施形態においては、仕事関数が少なくとも２００ｍＶシフトするように選択されることが好ましいが、得られる仕事関数のシフトは上記以外であってもよい。さらに、別の実施形態では、ゲート注入に用いられるドーパントまたは複数のドーパントは、複数ゲートデバイスのソースおよびドレイン領域（図１０には示されていないため、図１４のソース領域３０８ｂおよびドレイン領域３０８ｃを参照）を形成するために用いられるドーパントと同一のドーパントを含んでいる。ゲートドーパント注入プロセスは、ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するために用いられる注入プロセスと同様の低エネルギーおよび低用量にて行われることが好ましい。これにより、例えばソース領域３０８ｂ／ドレイン領域３０８ｃ注入プロセスが、ゲート注入によって過補償されることはない。
再び図１０を参照すると、一実施形態では、ゲート電極材料３２０はＴｉＳｉＮを含んでいることが好ましく、またトランジスタの少なくとも１つ（例えば、第２の領域３１８内のＮＭＯＳトランジスタ）に、Ｓｉを含有したドーパント種３５２／３５４が注入される。別の実施形態では、ゲート電極３２０の材料は、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、Ｍｏ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、またはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、部分シリサイド化ゲート材料、完全シリサイド化ゲート材料（fully silicided gate material; FUSI）、別の金属、および／またはこれらの組み合わせを含んでいることが好ましい。ゲート電極材料３２０の少なくとも１つへ注入されたドーパント種３５２／３５４は、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、またはＳｂ、あるいはこれらの組み合わせを含んでいることが好ましい。
一部の実施形態では、ドーパント種３５２／３５４は、窒素（Ｎ）以外の材料を含んでいることが好ましい。なぜなら、Ｎ注入は一般的に過度に強力であり、ソースおよびドレイン領域（図４の領域３０８ｂおよび３０８ｃを参照）に悪影響を及ぼす可能性があるからである。ドーパント種３５２／３５４を注入するための注入プロセスは、例えばその注入量およびパワーレベルにおいて、例えばソース領域３０８ｂおよびドレイン領域３０８ｃを形成するための注入プロセスよりも弱い、あるいは強くないことが好ましい。これによって、ソース領域３０８ｂおよびドレイン領域３０８ｃの注入プロセスが過補償されることはない。一部の実施形態では、例えば、ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するために用いるドーパント種と同様のドーパント種をゲート電極材料３２０へ注入してもよい。
再び図１０を参照すると、第１の領域３１７と第２の領域３１８との上にゲート電極材料３２０が堆積された後に、第１の領域３１７上にマスク３５０が形成される。マスク３５０は、例えば第１の領域３１７上および第２の領域３１８上に形成され、そして第２の領域３１８上から除去される。マスク３５０は、例えばフォトレジスト層、または絶縁体を含むハードマスクを有していてもよい。
図示されているように、第２の領域３１８内のゲート電極にドーパント種３５２が注入される。マスク３５０は、注入プロセス中において、第１の領域３１７内のゲート電極材料３２０を保護する。ゲート電極材料３６０は、第２の領域３１８内において修正され、またゲート電極材料３２０全体において、段階的な濃度のドーパント種３５２を含み得る。例えば、ゲート電極材料３６０におけるドーパント種３５２の濃度が、埋め込み絶縁層３０６に隣接した底面あるいはフィン３０８の側壁面よりも、最上面において高くなるようにしてもよい。
一部の実施形態では、第１の領域３１７内および第２の領域３１８内のゲート電極材料３２０に、第１のレベルのドーパントが注入される。次いで、例えば、第１の領域３１７がマスクされ、そして第２の領域３１８内のゲート電極材料３２０に追加量のドーパントが注入されて、第１の領域３１７内のドーパントの第１のレベルとは異なる第２の領域３１８内のドーパントの第２のレベルが設定される。
一実施形態では、３５４に示されているように、基材３０２方向の角度に注入プロセスが向けられることが好ましい。この角度は、例えば基材３０２の最上面（０度）に対して約３０〜６０度であることが好ましいが、他の角度であってもよい。例えば、フィン３０８のアスペクト比は比較的高くてもよく、また注入プロセス３５４方向の角度付けによって、フィン３０８の側壁に沿ったゲート電極材料３２０内へのドーパント種３５４の注入が補助される。
一部の実施形態では、基材３０２が複数回回転され、そして一定の角度に向けられた注入プロセス３５４が繰り返されて、フィン３０８上のゲート電極材料３６０の各側への注入が行われる。例えば、基材３０２へ１度目の注入が行われ、そして基材３０２が９０度回転される。基材３０２へ２度目の注入が行われ、そして基材３０２が再び９０度回転される。一部の実施形態では、基材は、ゲート電極材料３６０の全ての側壁へ注入を行うために、注入および回転されることが好ましい。これには、例えば４つの注入プロセスおよび３つの回転が含まれる。
別の実施形態では、例えば、ゲート電極材料３６０の少なくとも１つの側面では、フィン３０８の１方の側壁に沿って、フィン３０８の他方の側壁よりも高濃度のドーパントが注入されることが好ましい。これらの実施形態では、基材３０２は全く回転されず、ドーパント注入工程は１工程のみであり得る。あるいは、例えば第２のドーパント注入プロセスが行われる前に、基材３０２が一度のみ回転されるようにしてもよい。例えば、ドーパント種がフィン構造の第１の側壁へ注入されるが、フィン構造の第２の側壁へは注入されないようにしてもよい。
次に、ドーパント種を注入して仕事関数を調整した実験結果について説明する。ＴｉＳｉＮを含み、厚さが２５０オングストロームであり、最初のＳｉ濃度が約２５〜３０％であるゲート電極材料が堆積された。表１は、６つの異なるタイプのデバイスに対する、仕事関数がミッドギャップレベル（４．６５ｅＶ）周辺において対称的なＣＭＯＳ ＦｉｎＦＥＴプロセスの実施例を示している：
Figure 2007123867
注入量を変えることによって仕事関数に最大の影響を及ぼした最も成果の高い結果は、例えばＳｉＯ２絶縁膜からなるゲート絶縁膜を有するＰＭＯＳおよびＮＭＯＳデバイスであった。
図１１は、本発明の一実施形態に従って、様々なレベルでシリコンがドーピングされ、また様々なゲート絶縁材料を有した、様々なタイプのトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示したグラフである。表２は、図１１に示されているグラフの材料および素子数を示している：
Figure 2007123867
図１２は、トリゲートトランジスタデバイスにおいて実施した本発明の一実施形態の断面図を示している。この実施形態では、ＳＯＩ基板４０２の半導体材料４０８の第２の層の最上面においてハードマスクは用いられない。あるいは、ハードマスクは、フィン構造４０８を形成するために半導体材料４０８の第２の層がパターン形成された後に除去される。この実施形態では、各トランジスタは、フィン構造４０８上に第１のゲート電極を３つ有している。第１のゲート電極は、フィン構造４０８の第１の側壁に配置されていて、第２のゲート電極は、フィン構造４０８の第２の側壁に配置されている。この第２の側壁は、同一のフィン構造４０８の第１の側壁に対向している。第３のゲート電極は、各フィン構造４０８の最上面に配置されている。例えば、フィン構造４０８は、第１の領域４１７および第２の領域４１８内のトランジスタのチャネルとして機能する。例えば、図１〜図５、および図６ならびに図７を参照しながら説明したように、ゲート電極の厚さを用いてゲート電極４２０の仕事関数を調整することができる。あるいは、第１の領域４１７、第２の領域４１８、あるいは第１の領域４１７と第２の領域４１８との両方へ異なるドーピングレベルのドーパント種を注入することによって、ゲート電極４２０の仕事関数を調整することができる。
図１３に示されているように、半導体デバイスのプロセスを継続する。図１３は、本発明の実施形態に従って複数ゲートＦｉｎＦＥＴデバイスを有した半導体デバイス３００を示す図であって、上部金属層および絶縁層がＦｉｎＦＥＴデバイス上に形成された後の状態を示している。図１４は、図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に対して垂直に示した図である。
フィン構造３０８の一部にドーパントが注入されて、図１４に示されているようにソース領域３０８ｂおよびドレイン領域３０８ｃが形成される。ソース領域３０８ｂとドレイン領域３０８ｃとの間に配置されたチャネル３０８ａは、例えば図１４にも示されている。ソース領域３０８ｂおよびドレイン領域３０８ｃを形成するための注入工程は、例えば一部の実施形態では、本明細書に記載の製造プロセス工程の前に行ってもよい。図１４にも示されているように、ゲート電極３２４／３２０およびハードマスク３１０／３１２／３１４の側壁に、例えば酸化物、窒化物、またはこれらの組み合わせなどの絶縁材料からなるスペーサ３９４が形成される。ＣＭＯＳ ＦｉｎＦＥＴまたはトリゲートトランジスタ上に、例えば絶縁層３８４および３９０などの絶縁層および導電層が形成される。
コンタクト３８６ａ（図１３）は、複数ゲートデバイスのゲートに電気的接触を与える。例えば、半導体材料３２４上に形成されたケイ化物材料との接触を形成する。同様に、コンタクト３８６ｂ（図１４）は、ソース３０８ｂ上に形成されたケイ化物３８２を介して、ソース３０８ｂに電気的接触を与える。そしてコンタクト３８６ｃは、ドレイン３０８ｃ上に形成されたケイ化物３８２を介して、ドレイン３０８ｃに電気的接触を与える。
コンタクト３８６ａ、３８６ｂ、３８６ｃへ電気的接触を与える導電線３８８ａ、３８８ｂ、３８８ｃなどの絶縁材料およびコンタクトの最上面に、さらなる金属層および絶縁層を形成およびパターン形成してもよい。コンタクト上にボンドパッド（図示せず）が形成され、そして複数の半導体デバイス３００が個別または別々にされて、個々のダイとなる。ボンドパッドは、例えば集積回路パッケージ（図示せず）のリード（lead）に接続されて、半導体デバイス３００の複数ゲートトランジスタに電気的接触を与える。
複数ゲートトランジスタは、一実施形態では、第１の領域３１７にＰＭＯＳトランジスタを有し、そして第２の領域３１８にＮＭＯＳトランジスタを有していることが好ましい。本発明の実施形態によると、ゲート電極材料３２０は、ＮＭＯＳトランジスタにおける厚さよりもＰＭＯＳトランジスタにおける厚さの方が大きいことが好ましく、またＰＭＯＳトランジスタにおけるドーパント濃度よりもＮＭＯＳトランジスタにおけるドーパント濃度の方が高いことが好ましい。ゲート電極材料３２０の厚さ、またはゲート電極材料３２０のドーパントレベルによって、一実施形態では、ＰＭＯＳトランジスタのゲート材料の仕事関数が約４．８５ｅＶになり、また一実施形態では、ＮＭＯＳトランジスタのゲート材料の仕事関数が約４．４５ｅＶになる。別の実施形態では、例えばＰＭＯＳトランジスタのゲート電極の仕事関数は、約４．５〜４．９ｅＶであることが好ましく、またＰＭＯＳトランジスタのゲート電極の仕事関数は、約４．２〜４．６ｅＶであることが好ましい。一実施形態では、トランジスタ１２０および１２２は、例えばそれぞれ約＋０．３および−０．３Ｖなどの、ほぼ対称的な閾値電圧を有していることが好ましい。しかしこの閾値電圧は、例えば対称的なＶｔ値が約＋／−０．１Ｖ〜約１５Ｖなど、他の電圧レベルであってもよい。
本発明の実施形態は、いくつかの異なる複数ゲートトランジスタデバイスのアプリケーションにおいて技術的優位性を達成する。例えば、本発明の実施形態は、ＮＭＯＳ高性能（ＨＰ）デバイス、ＮＭＯＳ低動作電力（ＬＯＰ）デバイス、ＮＭＯＳ低待機電力（ＬＳＴＰ）デバイス、ＰＭＯＳ高性能デバイス、ＰＭＯＳ低動作電力デバイス、およびＰＭＯＳ低待機電力デバイスにおいて実施可能である。これらのＨＰデバイス、ＬＯＰデバイス、およびＬＳＴＰデバイスのパラメータは、２００２版のInternational Technology Roadmap for Semiconductors (ITRS)において規定されている。上記文献は本明細書に参照として引用される。本発明の一部の実施形態によると、１つのタイプ（例えばＮＭＯＳまたはＰＭＯＳ）の全てのデバイスは、注入ドーピングレベルが同一であって、デバイスのタイプ（例えばＨＰ、ＬＯＰ、またはＬＳＴＰ）に応じて異なる厚さのゲート電極を有していることが好ましい。例えば、さらなる注入プロセスを任意で行ってもよいが、必要ではない。
図１５〜図１７は、デバイスタイプ（例えば低待機電力、低動作電力、または高性能）に基づいて、所望の変換特性を得るために注入量を変えた場合の図を示している。例えば図１５は、本発明の一実施形態に従って、厚さが約１００オングストロームのＴｉＳｉＮゲート材料を有し、かつ低待機電力デバイスに対して最適化された量のＳｉがＮＭＯＳゲートに注入された、低待機電力のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。このグラフは、２つの異なるドレイン／ソース間電圧（ＶＤＳ）に対する、非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳトリゲートデバイスに対して計算されたものである。５３８ａの曲線は、ＰＭＯＳトランジスタに対するドレイン電圧（Ｖｄ）が１．２Ｖの場合のゲート／ソース電圧レベル（ＶＧＳ）に対するドレイン電流を示し、５３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。５４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤｖｓ．ＶＧＳを示し、５４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線５３８ａおよび５４０ａ、ならびに５３８ｂおよび５４０ｂは、ＶＧＳが０、そして領域５４４におけるドレイン電流ＩＤが約１．００Ｅ−１１の部分で交差している。
図１６は、ＰＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約２００オングストロームであり、ＮＭＯＳデバイス用のゲート材料の厚さが約７５オングストロームである高性能ＣＭＯＳトリゲートデバイスの推定変換特性を示している。ＮＭＯＳデバイスのゲート材料に、高性能デバイスに対して最適化された濃度のＳｉが注入される。６３８ａの曲線は、ＰＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、６３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．００５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。６４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、６４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．００５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線６３８ａおよび６４０ａ、ならびに６３８ｂおよび６４０ｂは、ＶＧＳが０、そして領域６４４におけるドレイン電流ＩＤが約１．００Ｅ−８〜１．００Ｅ−９の部分で交差している。
図１７は、ＰＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約２００オングストロームであり、ＮＭＯＳデバイス用のＴｉＳｉＮゲート材料の厚さが約７５オングストロームである低動作電力ＣＭＯＳトリゲートデバイスの推定変換特性を示している。ＮＭＯＳデバイスのゲート材料に、低動作電力デバイスに対して最適化された濃度のＳｉが注入される。７３８ａの曲線は、ＰＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、７３８ｂの曲線は、ＰＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。７４０ａの曲線は、ＮＭＯＳトランジスタに対するＶｄが１．２Ｖの場合のＩＤ ｖｓ．ＶＧＳを示し、７４０ｂの曲線は、ＮＭＯＳトランジスタに対するＶｄが０．０５Ｖの場合のＩＤ ｖｓ．ＶＧＳを示している。例えば、曲線７３８ａおよび７４０ａ、ならびに７３８ｂおよび７４０ｂは、ＶＧＳが０、そして領域７４４におけるドレイン電流ＩＤが約１．００Ｅ−１０の部分で交差している。
このように、図１５〜図１７に示し、かつ本明細書において説明したように、本発明の実施形態に従って、ＰＭＯＳおよびＮＭＯＳトランジスタに対して複数ゲートＣＭＯＳデバイスのゲート材料のドーピング注入レベルおよびゲート材料の厚さを調節して、ＣＭＯＳデバイスの変換特性および所望の性能を得ることができる。
本発明の実施形態に従って、金属を含有したＰＭＯＳおよびＮＭＯＳデバイスを有したＣＭＯＳ複数ゲートデバイスを備えた新規の半導体デバイスが形成される。本発明の好ましい実施形態は、半導体デバイス１００、２００、３００、４００、およびその構造を製造するための方法を提供することを利点の一つとする。第１の領域１１７、２１７、３１７、４１７、および第２の領域１１８、２１８、３１８、４１８にそれぞれ形成された複数ゲートＰＭＯＳおよびＮＭＯＳトランジスタは、ほぼ対称的なＶｔを有していることが好ましい。例えば、Ｖｔｐは約−０．３Ｖであり、Ｖｔｎはそのほぼ同じ正の値（例えば＋０．３Ｖ）であってよい。例えば金属ゲート層の厚さ、および／またはドーパント注入レベルによって、複数ゲートＰＭＯＳおよびＮＭＯＳデバイスのゲート電極材料の仕事関数が規定される。本発明の実施形態によると、ＰＭＯＳおよびＮＭＯＳトランジスタのゲート材料の厚さか、ゲート材料のドーパント注入レベルかのいずれか、あるいはこれら両方を用いて、ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を調節することができる。
本発明の実施形態およびその利点について詳しく説明してきたが、特許請求の範囲によって規定された本発明の精神および範囲を逸脱することなく、本明細書において様々な変更、置換、および修正を加えることができることについて理解されたい。例えば、本明細書に記載されている多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。さらに、本発明の応用範囲は、本明細書に記載のプロセス、機器、製造、組成物、手段、方法、および工程の具体的実施形態に限定されるものではない。当業者であれば本発明の開示内容から容易に理解できるように、本明細書に記載されている実施形態とほぼ同一の機能を行う、あるいはほぼ同様の結果をもたらす既存または後発のプロセス、機器、製造、組成物、手段、方法、および工程は、本発明に従って利用することができる。従って、このようなプロセス、機器、製造、組成物、手段、方法、または工程は、特許請求の範囲内に包含される。
本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。 本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。 本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。 本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。 本発明の好ましい実施形態に従った様々な製造段階における半導体デバイスの断面図であって、ＣＭＯＳデバイスは、ゲート材料の厚さが異なる複数ゲートＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。 ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。 ゲート材料の厚さが異なる複数ゲートトランジスタを備えたＣＭＯＳデバイスの、本発明の一実施形態に従った別の製造方法を示す断面図である。 本発明の実施形態に従った様々な仕事関数およびゲート絶縁膜材料の厚さを示すグラフである。 非ドープチャネル、およびゲート材料としてポリシリコンを有するＰＭＯＳおよびＮＭＯＳ ＦｉｎＦＥＴの変換特性（transfer characteristic）であって、ＦｉｎＦＥＴ ＣＭＯＳデバイスの変換特性に対して本発明の実施形態が及ぼす影響を示す図である。 ゲート材料にドーパント種を注入することによってＮＭＯＳトランジスタの仕事関数が調節された、本発明の別の実施形態の断面図である。 本発明の一実施形態に従ってシリコンの様々なドーピングレベル、および様々なゲート絶縁膜材料を用いた場合における、様々な種類のトランジスタデバイスに対するＴｉＳｉＮの仕事関数を示すグラフである。 トリゲートトランジスタデバイスとして実施された本発明の一実施形態の断面図である。 上部金属層および絶縁層をＦｉｎＦＥＴデバイス上に形成した後の状態を示す、本発明の実施形態によるＦｉｎＦＥＴデバイスを示す図である。 図１３に示されているＦｉｎＦＥＴデバイスのフィン構造を、図１３に示されている図に対して垂直な方向から見た場合の図である。 本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低待機電力（ＬＳＴＰ）のＣＭＯＳトリゲートデバイスの変換特性を測定した図である。 本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、高性能（ＨＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。 本発明の一実施形態に従って、ＮＭＯＳゲートにＳｉが注入されたＴｉＳｉＮゲートを備えた、低動作電力（ＬＯＰ）のＣＭＯＳトリゲートデバイスの推定変換特性を示す図である。

Claims (41)

  1. 第１のパラメータを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタと、
    上記第１のトランジスタに隣接していると共に、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えた第２のトランジスタと、を有している半導体デバイス。
  2. 上記第１のパラメータが第１の厚さを含み、上記第２のパラメータが第２の厚さを含んでいる、請求項１に記載の半導体デバイス。
  3. 上記第１のパラメータが第１のドーパントレベルを含み、上記第２のパラメータが第２のドーパントレベルを含んでいる、請求項１に記載の半導体デバイス。
  4. 上記第１のパラメータが、上記第１のトランジスタの第１の仕事関数を規定し、
    上記第２のパラメータが、上記第２のトランジスタの第２の仕事関数を規定し、
    上記第２の仕事関数は、上記第１の仕事関数とは異なっている、請求項１に記載の半導体デバイス。
  5. 上記第１のトランジスタがＰＭＯＳトランジスタを有し、上記第２のトランジスタがＮＭＯＳトランジスタを有し、
    上記第１の仕事関数が略４．５〜４．９ｅＶであり、上記第２の仕事関数が略４．２〜４．６ｅＶである、請求項４に記載の半導体デバイス。
  6. 上記第１のトランジスタが、少なくとも１つの第１のフィン構造を有し、
    上記少なくとも２つの第１のゲート電極が、上記少なくとも１つの第１のフィン構造の第１の側壁上と、上記少なくとも１つの第１のフィン構造の上記第１の側壁に対向する、上記少なくとも１つの第１のフィン構造の第２の側壁上と、に配置されており、
    上記少なくとも１つの第１のフィン構造が、上記第１のトランジスタのチャネルを有し、
    上記第２のトランジスタが、少なくとも１つの第２のフィン構造を有し、
    上記少なくとも２つの第２のゲート電極が、上記少なくとも１つの第２のフィン構造の第１の側壁上と、上記少なくとも１つの第２のフィン構造の上記第１の側壁に対向する、上記少なくとも１つの第２フィン構造の第２の側壁上と、に配置されており、
    上記少なくとも１つの第２のフィン構造が、上記第２のトランジスタのチャネルを有している、請求項１に記載の半導体デバイス。
  7. 上記第１のトランジスタが、３つの第１のゲート電極を有しており、
    上記３つの第１のゲート電極の１つが、上記少なくとも１つの第１のフィン構造の最上面上に配置されており、
    上記第２のトランジスタが、３つの第２のゲート電極を有しており、
    上記３つの第２のゲート電極の１つが、上記少なくとも１つの第２のフィン構造の最上面上に配置されている、請求項６に記載の半導体デバイス。
  8. 上記少なくとも１つの第１のフィン構造の少なくとも側壁と、上記少なくとも２つの第１のゲート電極との間に配置されるとともに、かつ上記少なくとも１つの第２のフィン構造の少なくとも側壁と、上記少なくとも２つの第２のゲート電極との間に配置されるゲート絶縁膜をさらに備えており、
    上記ゲート絶縁膜は、ハフニウムベースの絶縁膜、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、これらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、これらの組み合わせ、あるいは、これらの組み合わせとＳｉＯ２とを含んでいる、請求項６に記載の半導体デバイス。
  9. 上記少なくとも２つの第１のゲート電極、および上記少なくとも２つの第２のゲート電極が、第１の層と、当該第１の層上に配置されている第２の層とを有しており、
    上記第１の層は金属を含有しており、上記第２の層は半導体材料を含有している、請求項１に記載の半導体デバイス。
  10. 複数の上記第１のトランジスタ、および複数の上記第２のトランジスタをさらに備え、
    上記第１のトランジスタおよび第２のトランジスタの各々が、ＣＭＯＳデバイスのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをそれぞれ有しており、
    第１のＣＭＯＳデバイスが第１のデバイスタイプであり、第２のＣＭＯＳデバイスが上記第１のデバイスタイプとは異なる第２のデバイスタイプであり、
    上記第１のデバイスタイプおよび上記第２のデバイスタイプが、高性能（HP）デバイス、低動作電力（LOP）デバイス、または低待機電力（LSTP）デバイスを含んでいる、請求項１に記載の半導体デバイス。
  11. 上記第１のパラメータが、第１の厚さおよび第１のドーパントレベルを含み、
    上記第２のパラメータが、上記第１の厚さとは異なる第２の厚さ、および上記第１のドーパントレベルとは異なる第２のドーパントレベルを含んでいる、請求項１に記載の半導体デバイス。
  12. 第１の厚さを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタと、
    上記第１のトランジスタに隣接していると共に、上記第１の厚さとは異なる第２の厚さを有する少なくとも２つの第２のゲート電極を備えた第２のトランジスタと、を有し、
    上記第１の厚さが、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、
    上記第２の厚さが、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定し、
    上記第２の仕事関数が、上記第１の仕事関数とは異なっている、半導体デバイス。
  13. 上記少なくとも２つの第１のゲート電極、および上記少なくとも２つの第２のゲート電極が、ＴｉＳｉＮ、ＴａＮ、またはＴｉＮを含んでいる、請求項１２に記載の半導体デバイス。
  14. 上記少なくとも２つの第１のゲート電極、および上記少なくとも２つの第２のゲート電極が、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいる、請求項１２に記載の半導体デバイス。
  15. 相補型金属酸化膜半導体（CMOS）デバイスを備え、
    上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
    上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
    上記第１の厚さが、上記第２の厚さよりも大きい、請求項１２に記載の半導体デバイス。
  16. 上記第１の厚さが、上記第２の厚さよりも、約５０オングストロームまたはそれ以上厚い、請求項１５に記載の半導体デバイス。
  17. 上記第１の厚さが約５００オングストロームまたはそれ未満であり、上記第２の厚さが約１００オングストロームまたはそれ未満である、請求項１５に記載の半導体デバイス。
  18. 上記少なくとも２つの第１のゲート電極が、上記少なくとも２つの第２のゲート電極と同一の材料を含んでいる、請求項１２に記載の半導体デバイス。
  19. 半導体デバイスであって、
    第１のドーパントレベルを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタと、
    上記第１のトランジスタに隣接していると共に、上記第１のドーパントレベルとは異なる第２のドーパントレベルを有する少なくとも２つの第２のゲート電極を備えている第２のトランジスタと、を有しており、
    上記第１のドーパントレベルが、上記少なくとも２つの第１のゲート電極の第１の仕事関数を規定し、
    上記第２のドーパントレベルが、上記少なくとも２つの第２のゲート電極の第２の仕事関数を規定し、
    上記第２の仕事関数は、上記第１の仕事関数とは異なっている、半導体デバイス。
  20. 上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
    上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
    上記第２のドーパントレベルが、上記第１のドーパントレベルよりも大きい、請求項１９に記載の半導体デバイス。
  21. 上記第１のトランジスタが、ＰＭＯＳトランジスタを備え、
    上記第２のトランジスタが、ＮＭＯＳトランジスタを備え、
    上記第１のドーパントレベルが、ドーパント種の注入を含んでいない、請求項１９に記載の半導体デバイス。
  22. 上記少なくとも２つの第１のゲート電極、および上記少なくとも２つの第２のゲート電極が、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、Ｔａ、Ｒｕ、ＨｆＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、リン化物、あるいはＴｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化合物、これらが部分的にケイ化された材料、これらが完全にケイ化された材料、および／または、これらの組み合わせを含んでいる、請求項１９に記載の半導体デバイス。
  23. 少なくとも上記第２のドーパントレベルのドーパント種が、Ｎ以外の金属を含んでいる、請求項１９に記載の半導体デバイス。
  24. 少なくとも上記第２のドーパントレベルのドーパント種が、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｓｂ、あるいはこれらの組み合わせを含んでいる、請求項１９に記載の半導体デバイス。
  25. 上記第１のトランジスタが、少なくとも１つの第１のフィン構造を有し、
    上記少なくとも２つの第１のゲート電極が、上記少なくとも１つの第１のフィン構造の第１の側壁上と、上記少なくとも１つの第１のフィン構造の上記第１の側壁に対向する、上記少なくとも１つの第１のフィン構造の第２の側壁上と、に配置されており、
    上記少なくとも１つの第１のフィン構造が、上記第１のトランジスタのチャネルを有し、
    上記第２のトランジスタが、少なくとも１つの第２のフィン構造を有し、
    上記少なくとも２つの第２のゲート電極が、上記少なくとも１つの第２のフィン構造の第１の側壁上と、該第１の側壁に対向する、上記少なくとも１つの第２のフィン構造の第２の側壁上と、に配置されており、
    上記少なくとも１つの第２のフィン構造が、上記第２のトランジスタのチャネルを有している、請求項１９に記載の半導体デバイス。
  26. 上記第２のトランジスタのドーパントプロファイルが、上記少なくとも１つの第２のフィン構造の上記第２の側壁上の上記第２のゲート電極のドーパントプロファイルと、上記少なくとも１つの第２のフィン構造の上記第１の側壁上の上記第２のゲート電極において異なる、請求項２５に記載の半導体デバイス。
  27. 上記第２のトランジスタのドーパントプロファイルが、上記少なくとも１つの第２のフィン構造の上記第２の側壁上の上記第２のゲート電極のドーパントプロファイルと、上記少なくとも１つの第２のフィン構造の上記第１の側壁上の上記第２のゲート電極において略同じである、請求項２５に記載の半導体デバイス。
  28. 上記第１のドーパントレベルが、ドーパント種を含み、
    上記第２のドーパントレベルが、上記ドーパント種を含み、
    上記第１のトランジスタが、上記少なくとも１つの第１のフィン構造内に形成された第１のソース領域と第１のドレイン領域とを含み、
    上記第２のトランジスタが、上記少なくとも１つの第２のフィン構造内に形成された第２のソース領域と第２のドレイン領域とを含み、
    上記第１のソース領域、上記第１のドレイン領域、上記第２のソース領域、および上記第２のドレイン領域が、上記ドーパント種を含んでいる、請求項２５に記載の半導体デバイス。
  29. 第１のパラメータを有する少なくとも２つの第１のゲート電極を備えた第１のトランジスタを形成する工程と、
    上記第１のトランジスタに隣接していると共に、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えている第２のトランジスタを形成する工程と、を含んでいる半導体デバイスの製造方法。
  30. 上記第１のパラメータが第１の厚さを含み、上記第２のパラメータが第２の厚さを含んでいる、請求項２９に記載の方法。
  31. 上記第１のトランジスタおよび上記第２のトランジスタを形成する前に、
    基板と、該基板上に配置された埋め込み絶縁層と、該埋め込み絶縁層上に配置された半導体材料の層とを有するＳＯＩ基板を備えていると共に、第１の領域と第２の領域とを有している基材を備える工程と、
    上記第１の領域内および上記第２の領域内の半導体材料の層内に、それぞれ、少なくとも１つの第１のフィン構造、および少なくとも１つの第２のフィン構造を形成する工程であって、上記少なくとも１つの各第１のフィン構造、および上記少なくとも１つの各第２のフィン構造が、第１の側壁と、対向する第２の側壁とを有するように形成される工程と、
    上記少なくとも１つの第１のフィン構造および上記少なくとも１つの第２のフィン構造の、少なくとも上記第１および第２の側壁上に、ゲート絶縁膜を形成する工程と、を含み、
    上記第１のトランジスタを形成する工程が、上記第１の領域内の上記ゲート絶縁膜材料上に、上記少なくとも２つの第１のゲート電極を形成する工程を含み、
    上記少なくとも２つの第１のゲート電極、上記ゲート絶縁膜材料、および上記少なくとも１つの第１のフィン構造が、上記第１のトランジスタを備え、
    上記第２のトランジスタを形成する工程が、上記第２の領域内の上記ゲート絶縁膜材料上に、上記少なくとも２つの第２のゲート電極を形成する工程を含み、
    上記少なくとも２つの第２のゲート電極、上記ゲート絶縁膜材料、および上記少なくとも１つの第２のフィン構造が、上記第２のトランジスタを備えている、請求項３０に記載の方法。
  32. 上記第１のトランジスタおよび上記第２のトランジスタを形成する工程が、
    上記ゲート絶縁膜材料上に第１のゲート材料を堆積する工程と、
    上記第２のトランジスタ上から、上記第１のゲート材料の少なくとも一部を除去する工程と、を含んでいる、請求項３１に記載の方法。
  33. 上記第２のトランジスタ上から上記第１のゲート材料の少なくとも一部を除去する工程が、
    上記第２のトランジスタ上から上記第１のゲート材料の全てを除去する工程と、
    少なくとも上記第２のトランジスタ上に第２のゲート材料を堆積する工程と、をさらに含んでいる、請求項３２に記載の方法。
  34. 上記第１のトランジスタおよび上記第２のトランジスタを形成する工程が、
    上記第１のトランジスタおよび上記第２のトランジスタ上に第１のゲート材料を堆積し、上記第２のトランジスタをマスクで覆い、上記第１のゲート材料および上記マスク上に第２のゲート材料を堆積し、そして上記第２のトランジスタ上から上記第２のゲート材料および上記マスクを除去する工程を含んでいる、請求項３３に記載の方法。
  35. 上記第１のパラメータが第１のドーパントレベルを含み、上記第２のパラメータが第２のドーパントレベルを含んでいる、請求項２９に記載の方法。
  36. 上記第１のトランジスタおよび上記第２のトランジスタを形成する工程が、
    半導体材料からなる複数のフィン上にゲート材料を形成し、上記第１のトランジスタの上記ゲート材料をマスキングし、そして上記第２のトランジスタの上記ゲート材料へドーパント種を注入する工程を含んでいる、請求項３５に記載の方法。
  37. 上記第２のトランジスタの上記ゲート材料内へ上記ドーパント種を注入する工程が、上記ドーパント種を、斜めに注入する工程を含んでいる、請求項３６に記載の方法。
  38. 上記複数のフィンの各々が、第１の側壁と、該第１の側壁に対向する第２の側壁を有し、
    上記第２のトランジスタの上記ゲート材料の上記ドーパント種を注入する工程が、上記複数のフィンの上記第２の側壁上ではなく、上記複数のフィンの上記第１の側壁上へ上記ドーパント種を注入する工程を含んでいる、請求項３７に記載の方法。
  39. 上記半導体デバイスを回転させる工程と、上記ドーパント種を斜めに繰り返して注入する工程とをさらに含んでいる、請求項３７に記載の方法。
  40. 上記第２のトランジスタの上記ゲート材料へ上記ドーパント種を注入する工程が、Ｓｉ、Ｂ、Ａｓ、Ｐ、Ｃ、Ｇｅ、Ｓｂ、あるいはこれらの組み合わせを注入する工程を含んでいる、請求項３６に記載の方法。
  41. 上記ゲート材料へ上記ドーパント種を注入する前に、上記複数のフィン内に上記ドーパント種を注入することによって、上記複数の各フィン内にソース領域とドレイン領域とを形成する工程をさらに含んでおり、
    上記複数のフィン内への上記ドーパント種の注入が、上記ドーパント種の第１の量および第１のエネルギーレベルを含んでおり、
    上記ゲート材料への上記ドーパント種の注入が、上記ドーパント種の第１の量よりも少ない第２の量、および上記第１のエネルギーレベルよりも小さい第２のエネルギーレベルを含んでいる、請求項３６に記載の方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094227A (ja) * 2007-10-05 2009-04-30 Fujitsu Ltd ｎチャネルＭＯＳトランジスタおよびその製造方法、半導体装置
JP2009105122A (ja) * 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置及びその製造方法
US7932564B2 (en) 2007-06-27 2011-04-26 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2011530836A (ja) * 2008-08-12 2011-12-22 インターナショナル・ビジネス・マシーンズ・コーポレーション デュアル仕事関数の金属ゲートを統合する際のイオン注入を用いた有効仕事関数の変化
JP2013511158A (ja) * 2009-12-23 2013-03-28 インテル コーポレイション イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートｍｏｓｆｅｔの駆動電流の増大化
US9590089B2 (en) 2011-12-30 2017-03-07 Intel Corporation Variable gate width for gate all-around transistors
US9698060B2 (en) 2009-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
KR20170113171A (ko) * 2016-04-01 2017-10-12 램 리써치 코포레이션 고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법
KR101790605B1 (ko) * 2011-12-20 2017-10-27 인텔 코포레이션 Iii-v 반도체 재료 층을 갖는 반도체 디바이스
JP2021518050A (ja) * 2018-02-08 2021-07-29 インテル・コーポレーション 集積トランジスタデバイスのシリサイド構造、および当該シリサイド構造を提供する方法

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679704B1 (ko) * 2005-01-10 2007-02-06 한국과학기술원 분자소자와 바이오 센서를 위한 나노갭 또는 나노 전계효과 트랜지스터 제작방법
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US7414290B2 (en) * 2006-06-23 2008-08-19 Intel Corporation Double gate transistor, method of manufacturing same, and system containing same
US20080029827A1 (en) * 2006-08-04 2008-02-07 Ibrahim Ban Double gate transistor, method of manufacturing same, and system containing same
US7378713B2 (en) * 2006-10-25 2008-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dual-metal gate structures and fabrication methods thereof
US20080111185A1 (en) * 2006-11-13 2008-05-15 International Business Machines Corporation Asymmetric multi-gated transistor and method for forming
US7812414B2 (en) * 2007-01-23 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates
US20080237751A1 (en) * 2007-03-30 2008-10-02 Uday Shah CMOS Structure and method of manufacturing same
US8124483B2 (en) * 2007-06-07 2012-02-28 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7915681B2 (en) * 2007-06-18 2011-03-29 Infineon Technologies Ag Transistor with reduced charge carrier mobility
TWI355069B (en) * 2007-11-06 2011-12-21 Nanya Technology Corp Dram device
US20090206405A1 (en) * 2008-02-15 2009-08-20 Doyle Brian S Fin field effect transistor structures having two dielectric thicknesses
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
US7781274B2 (en) * 2008-03-27 2010-08-24 Kabushiki Kaisha Toshiba Multi-gate field effect transistor and method for manufacturing the same
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US8148776B2 (en) * 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
US8330170B2 (en) * 2008-12-05 2012-12-11 Micron Technology, Inc. Semiconductor device structures including transistors with energy barriers adjacent to transistor channels and associated methods
US8278691B2 (en) * 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
US8252649B2 (en) * 2008-12-22 2012-08-28 Infineon Technologies Ag Methods of fabricating semiconductor devices and structures thereof
JP2010199161A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
US7871873B2 (en) * 2009-03-27 2011-01-18 Global Foundries Inc. Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material
US8110467B2 (en) 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US9922878B2 (en) * 2010-01-08 2018-03-20 Semiconductor Manufacturing International (Shanghai) Corporation Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing
US20120049281A1 (en) * 2010-08-27 2012-03-01 Toshiba America Electronic Components, Inc. Semiconductor device with effective work function controlled metal gate
US9012283B2 (en) * 2011-05-16 2015-04-21 International Business Machines Corporation Integrated circuit (IC) chip having both metal and silicon gate field effect transistors (FETs) and method of manufacture
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8597994B2 (en) 2011-05-23 2013-12-03 GlobalFoundries, Inc. Semiconductor device and method of fabrication
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
WO2013048417A1 (en) 2011-09-29 2013-04-04 Intel Corporation Electropositive metal containing layers for semiconductor applications
US8569125B2 (en) * 2011-11-30 2013-10-29 International Business Machines Corporation FinFET with improved gate planarity
US8896066B2 (en) 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
US9202698B2 (en) 2012-02-28 2015-12-01 International Business Machines Corporation Replacement gate electrode with multi-thickness conductive metallic nitride layers
US9159626B2 (en) * 2012-03-13 2015-10-13 United Microelectronics Corp. FinFET and fabricating method thereof
CN103325683A (zh) * 2012-03-23 2013-09-25 联华电子股份有限公司 鳍状场效晶体管及其工艺
US8673731B2 (en) * 2012-08-20 2014-03-18 International Business Machines Corporation Techniques for gate workfunction engineering to reduce short channel effects in planar CMOS devices
US8669167B1 (en) * 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices
JP5717706B2 (ja) 2012-09-27 2015-05-13 株式会社東芝 半導体装置及びその製造方法
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
CN103855013A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 N型mosfet的制造方法
CN103855007A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 P型mosfet的制造方法
US8946014B2 (en) 2012-12-28 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US9190419B2 (en) * 2013-02-07 2015-11-17 International Business Machines Corporation Diode structure and method for FINFET technologies
KR20140106903A (ko) * 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
US9780212B2 (en) * 2013-09-18 2017-10-03 Globalfoundries Inc. Fin width measurement using quantum well structure
EP3050103B1 (en) * 2013-09-27 2020-03-18 Intel Corporation Non-planar i/o and logic semiconductor devices having different workfunction on common substrate
US9219155B2 (en) * 2013-12-16 2015-12-22 Intel Corporation Multi-threshold voltage devices and associated techniques and configurations
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9362404B2 (en) * 2014-02-21 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
US10546856B2 (en) 2014-02-25 2020-01-28 Stmicroelectronics, Inc. CMOS structure having low resistance contacts and fabrication method
KR102190673B1 (ko) * 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US9312191B2 (en) * 2014-08-14 2016-04-12 Globalfoundries Inc. Block patterning process for post fin
US10032683B2 (en) 2015-06-16 2018-07-24 International Business Machines Corporation Time temperature monitoring system
KR102350007B1 (ko) 2015-08-20 2022-01-10 삼성전자주식회사 반도체 장치 제조 방법
KR102396085B1 (ko) 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9966435B2 (en) * 2015-12-09 2018-05-08 Qualcomm Incorporated Body tied intrinsic FET
US9484347B1 (en) 2015-12-15 2016-11-01 International Business Machines Corporation FinFET CMOS with Si NFET and SiGe PFET
US10256161B2 (en) 2016-02-17 2019-04-09 International Business Machines Corporation Dual work function CMOS devices
US11121040B2 (en) 2016-09-30 2021-09-14 Intel Corporation Multi voltage threshold transistors through process and design-induced multiple work functions
CN107958872B (zh) * 2016-10-17 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10163899B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature compensation circuits
CN107195631B (zh) * 2017-04-24 2019-11-12 中国科学院微电子研究所 一种调节cmos器件阈值的方法及cmos器件
CN107195585B (zh) * 2017-04-24 2019-11-12 中国科学院微电子研究所 一种调节cmos器件阈值的方法及cmos器件
CN107180794B (zh) * 2017-06-14 2019-11-12 中国科学院微电子研究所 一种调节高k金属栅cmos器件阈值的方法和cmos器件
CN109087887B (zh) * 2017-06-14 2021-04-02 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR102341721B1 (ko) 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
US10510855B2 (en) 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
DE102018114750A1 (de) 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect
US11282933B2 (en) * 2017-11-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a work function material gradient
CN108511392B (zh) * 2018-01-31 2019-11-12 中国科学院微电子研究所 Cmos器件及调节cmos器件阈值的方法
CN108428667B (zh) * 2018-01-31 2020-08-04 中国科学院微电子研究所 Cmos器件及其制备方法
US11239313B2 (en) * 2018-10-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip and method of forming thereof
CN111554679B (zh) * 2020-04-09 2023-03-31 中国科学院微电子研究所 一种SOI FinFET器件及其制作方法
KR20210128534A (ko) * 2020-04-16 2021-10-27 삼성전자주식회사 반도체 장치
US11411180B2 (en) 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
US11482543B2 (en) * 2020-05-29 2022-10-25 metaMOS Solutions Inc. Radio frequency (RF) amplifier device on silicon-on-insulator (SOI) and method for fabricating thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335480A (ja) * 1997-06-05 1998-12-18 Nec Corp 半導体装置およびその製造方法
JP2000031296A (ja) * 1998-06-30 2000-01-28 Motorola Inc Ｃｍｏｓ半導体素子およびその形成方法
JP2000058668A (ja) * 1998-08-11 2000-02-25 Sharp Corp デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2000243853A (ja) * 1999-02-19 2000-09-08 Nec Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
JP2004221596A (ja) * 2003-01-15 2004-08-05 Sharp Corp 金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整
JP2004260165A (ja) * 2003-02-27 2004-09-16 Sharp Corp Ｃｍｏｓに適用する複数の金属ゲートを集積するシステムおよび方法
JP2004356472A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
JP2005268553A (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4432035A (en) * 1982-06-11 1984-02-14 International Business Machines Corp. Method of making high dielectric constant insulators and capacitors using same
US5066995A (en) * 1987-03-13 1991-11-19 Harris Corporation Double level conductor structure
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
IT1235693B (it) * 1989-05-02 1992-09-21 Sgs Thomson Microelectronics Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi.
US5223451A (en) * 1989-10-06 1993-06-29 Kabushiki Kaisha Toshiba Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it
JP2921889B2 (ja) * 1989-11-27 1999-07-19 株式会社東芝 半導体装置の製造方法
US5352631A (en) * 1992-12-16 1994-10-04 Motorola, Inc. Method for forming a transistor having silicided regions
JPH08153804A (ja) * 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6048769A (en) * 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6777759B1 (en) * 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US5994747A (en) * 1998-02-13 1999-11-30 Texas Instruments-Acer Incorporated MOSFETs with recessed self-aligned silicide gradual S/D junction
US6348390B1 (en) * 1998-02-19 2002-02-19 Acer Semiconductor Manufacturing Corp. Method for fabricating MOSFETS with a recessed self-aligned silicide contact and extended source/drain junctions
JP2000012856A (ja) * 1998-06-26 2000-01-14 Sony Corp Ｍｏｓトランジスタの製造方法
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6204103B1 (en) * 1998-09-18 2001-03-20 Intel Corporation Process to make complementary silicide metal gates for CMOS technology
US6124171A (en) * 1998-09-24 2000-09-26 Intel Corporation Method of forming gate oxide having dual thickness by oxidation process
US6084280A (en) * 1998-10-15 2000-07-04 Advanced Micro Devices, Inc. Transistor having a metal silicide self-aligned to the gate
US6410967B1 (en) * 1998-10-15 2002-06-25 Advanced Micro Devices, Inc. Transistor having enhanced metal silicide and a self-aligned gate electrode
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
US6344378B1 (en) 1999-03-01 2002-02-05 Micron Technology, Inc. Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors
US6171910B1 (en) * 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
JP2001060630A (ja) * 1999-08-23 2001-03-06 Nec Corp 半導体装置の製造方法
US6753556B2 (en) * 1999-10-06 2004-06-22 International Business Machines Corporation Silicate gate dielectric
US6861304B2 (en) * 1999-11-01 2005-03-01 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing thereof
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6444555B2 (en) * 1999-12-07 2002-09-03 Advanced Micro Devices, Inc. Method for establishing ultra-thin gate insulator using anneal in ammonia
US6448127B1 (en) * 2000-01-14 2002-09-10 Advanced Micro Devices, Inc. Process for formation of ultra-thin base oxide in high k/oxide stack gate dielectrics of mosfets
US6225163B1 (en) * 2000-02-18 2001-05-01 National Semiconductor Corporation Process for forming high quality gate silicon dioxide layers of multiple thicknesses
US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
WO2001066832A2 (en) 2000-03-07 2001-09-13 Asm America, Inc. Graded thin films
JP2001284466A (ja) * 2000-03-29 2001-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6184072B1 (en) * 2000-05-17 2001-02-06 Motorola, Inc. Process for forming a high-K gate dielectric
JP3658342B2 (ja) 2000-05-30 2005-06-08 キヤノン株式会社 電子放出素子、電子源及び画像形成装置、並びにテレビジョン放送表示装置
JP2002118175A (ja) 2000-10-05 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
US20040113211A1 (en) * 2001-10-02 2004-06-17 Steven Hung Gate electrode with depletion suppression and tunable workfunction
US6831339B2 (en) * 2001-01-08 2004-12-14 International Business Machines Corporation Aluminum nitride and aluminum oxide/aluminum nitride heterostructure gate dielectric stack based field effect transistors and method for forming same
US6436759B1 (en) * 2001-01-19 2002-08-20 Microelectronics Corp. Method for fabricating a MOS transistor of an embedded memory
JP2002237589A (ja) * 2001-02-08 2002-08-23 Sony Corp 半導体装置の製造方法
US6858865B2 (en) * 2001-02-23 2005-02-22 Micron Technology, Inc. Doped aluminum oxide dielectrics
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2002299610A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置およびその製造方法
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
US6693333B1 (en) * 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
US6740944B1 (en) * 2001-07-05 2004-05-25 Altera Corporation Dual-oxide transistors for the improvement of reliability and off-state leakage
US6794252B2 (en) 2001-09-28 2004-09-21 Texas Instruments Incorporated Method and system for forming dual work function gate electrodes in a semiconductor device
US6475908B1 (en) 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
DE60134753D1 (de) * 2001-11-26 2008-08-21 Imec Inter Uni Micro Electr Herstellungsverfahren für CMOS-Halbleiter-Bauelemente mit wählbaren Gatedicken
US6770521B2 (en) 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
JP4265882B2 (ja) 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US6653698B2 (en) * 2001-12-20 2003-11-25 International Business Machines Corporation Integration of dual workfunction metal gate CMOS devices
US6696332B2 (en) * 2001-12-26 2004-02-24 Texas Instruments Incorporated Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US6528858B1 (en) * 2002-01-11 2003-03-04 Advanced Micro Devices, Inc. MOSFETs with differing gate dielectrics and method of formation
US20030141560A1 (en) * 2002-01-25 2003-07-31 Shi-Chung Sun Incorporating TCS-SiN barrier layer in dual gate CMOS devices
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
JP2003282875A (ja) 2002-03-27 2003-10-03 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
US20030211682A1 (en) 2002-05-10 2003-11-13 Jenq Jason Jyh-Shyang Method for fabricating a gate electrode
US6656764B1 (en) * 2002-05-15 2003-12-02 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
JP2003347420A (ja) * 2002-05-23 2003-12-05 Nec Electronics Corp 半導体装置及びその製造方法
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR100476926B1 (ko) 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US6723658B2 (en) * 2002-07-15 2004-04-20 Texas Instruments Incorporated Gate structure and method
US6919251B2 (en) * 2002-07-31 2005-07-19 Texas Instruments Incorporated Gate dielectric and method
US6894353B2 (en) 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
US20040029321A1 (en) 2002-08-07 2004-02-12 Chartered Semiconductor Manufacturing Ltd. Method for forming gate insulating layer having multiple dielectric constants and multiple equivalent oxide thicknesses
US6716685B2 (en) * 2002-08-09 2004-04-06 Micron Technology, Inc. Methods for forming dual gate oxides
JP2004111549A (ja) * 2002-09-17 2004-04-08 Seiko Epson Corp 半導体装置の製造方法
US7122414B2 (en) * 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices
JP2004207481A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置およびその製造方法
US6841441B2 (en) 2003-01-08 2005-01-11 Chartered Semiconductor Manufacturing Ltd. Method to produce dual gates (one metal and one poly or metal silicide) for CMOS devices using sputtered metal deposition, metallic ion implantation, or silicon implantation, and laser annealing
US6852645B2 (en) * 2003-02-13 2005-02-08 Texas Instruments Incorporated High temperature interface layer growth for high-k gate dielectric
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
JP4524995B2 (ja) 2003-03-25 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US6737313B1 (en) * 2003-04-16 2004-05-18 Micron Technology, Inc. Surface treatment of an oxide layer to enhance adhesion of a ruthenium metal layer
US7071086B2 (en) 2003-04-23 2006-07-04 Advanced Micro Devices, Inc. Method of forming a metal gate structure with tuning of work function by silicon incorporation
US7179754B2 (en) * 2003-05-28 2007-02-20 Applied Materials, Inc. Method and apparatus for plasma nitridation of gate dielectrics using amplitude modulated radio-frequency energy
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US6936882B1 (en) * 2003-07-08 2005-08-30 Advanced Micro Devices, Inc. Selective silicidation of gates in semiconductor devices to achieve multiple threshold voltages
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
US6936508B2 (en) * 2003-09-12 2005-08-30 Texas Instruments Incorporated Metal gate MOS transistors and methods for making the same
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
US7148546B2 (en) * 2003-09-30 2006-12-12 Texas Instruments Incorporated MOS transistor gates with doped silicide and methods for making the same
JP4368180B2 (ja) * 2003-10-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
TWI258811B (en) 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US7105886B2 (en) * 2003-11-12 2006-09-12 Freescale Semiconductor, Inc. High K dielectric film
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
JP4473710B2 (ja) 2003-12-05 2010-06-02 株式会社東芝 半導体装置
JP4085051B2 (ja) 2003-12-26 2008-04-30 株式会社東芝 半導体装置およびその製造方法
US7247578B2 (en) * 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film
JP2005217309A (ja) * 2004-01-30 2005-08-11 Toshiba Corp 半導体装置及びその製造方法
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
KR100576361B1 (ko) * 2004-03-23 2006-05-03 삼성전자주식회사 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
US20050224897A1 (en) * 2004-03-26 2005-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7001852B2 (en) * 2004-04-30 2006-02-21 Freescale Semiconductor, Inc. Method of making a high quality thin dielectric layer
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US7060568B2 (en) * 2004-06-30 2006-06-13 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
TWI367560B (en) * 2004-07-05 2012-07-01 Samsung Electronics Co Ltd Integrated circuit devices including a dual gate stack structure and methods of forming the same
US7279756B2 (en) * 2004-07-21 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric and quasi-metal gate, and method of forming thereof
US7416933B2 (en) 2004-08-06 2008-08-26 Micron Technology, Inc. Methods of enabling polysilicon gate electrodes for high-k gate dielectrics
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7595538B2 (en) * 2004-08-17 2009-09-29 Nec Electronics Corporation Semiconductor device
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100604908B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US7514310B2 (en) * 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
US7344934B2 (en) 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US7091568B2 (en) * 2004-12-22 2006-08-15 Freescale Semiconductor, Inc. Electronic device including dielectric layer, and a process for forming the electronic device
US7205186B2 (en) * 2004-12-29 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for suppressing oxide formation
US7160781B2 (en) * 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US7282426B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method of forming a semiconductor device having asymmetric dielectric regions and structure thereof
US20060275975A1 (en) * 2005-06-01 2006-12-07 Matt Yeh Nitridated gate dielectric layer
US7361561B2 (en) * 2005-06-24 2008-04-22 Freescale Semiconductor, Inc. Method of making a metal gate semiconductor device
US7375394B2 (en) * 2005-07-06 2008-05-20 Applied Intellectual Properties Co., Ltd. Fringing field induced localized charge trapping memory
US7432201B2 (en) * 2005-07-19 2008-10-07 Applied Materials, Inc. Hybrid PVD-CVD system
US20070069302A1 (en) * 2005-09-28 2007-03-29 Been-Yih Jin Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335480A (ja) * 1997-06-05 1998-12-18 Nec Corp 半導体装置およびその製造方法
JP2000031296A (ja) * 1998-06-30 2000-01-28 Motorola Inc Ｃｍｏｓ半導体素子およびその形成方法
JP2000058668A (ja) * 1998-08-11 2000-02-25 Sharp Corp デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2000243853A (ja) * 1999-02-19 2000-09-08 Nec Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
JP2004221596A (ja) * 2003-01-15 2004-08-05 Sharp Corp 金属ゲートスタック制御を伴うｍｏｓｆｅｔしきい値電圧調整
JP2004260165A (ja) * 2003-02-27 2004-09-16 Sharp Corp Ｃｍｏｓに適用する複数の金属ゲートを集積するシステムおよび方法
JP2004356472A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
JP2005268553A (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932564B2 (en) 2007-06-27 2011-04-26 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2009094227A (ja) * 2007-10-05 2009-04-30 Fujitsu Ltd ｎチャネルＭＯＳトランジスタおよびその製造方法、半導体装置
JP2009105122A (ja) * 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置及びその製造方法
US9287400B2 (en) 2007-10-22 2016-03-15 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
US9515170B2 (en) 2007-10-22 2016-12-06 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
JP2011530836A (ja) * 2008-08-12 2011-12-22 インターナショナル・ビジネス・マシーンズ・コーポレーション デュアル仕事関数の金属ゲートを統合する際のイオン注入を用いた有効仕事関数の変化
US8753936B2 (en) 2008-08-12 2014-06-17 International Business Machines Corporation Changing effective work function using ion implantation during dual work function metal gate integration
US9564505B2 (en) 2008-08-12 2017-02-07 Globalfoundries Inc. Changing effective work function using ion implantation during dual work function metal gate integration
US9698060B2 (en) 2009-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
JP2013511158A (ja) * 2009-12-23 2013-03-28 インテル コーポレイション イオン注入を用いた圧縮金属ゲート応力の導入によるトライゲートｍｏｓｆｅｔの駆動電流の増大化
KR101790605B1 (ko) * 2011-12-20 2017-10-27 인텔 코포레이션 Iii-v 반도체 재료 층을 갖는 반도체 디바이스
KR101891458B1 (ko) * 2011-12-20 2018-08-24 인텔 코포레이션 Iii-v 반도체 재료 층을 갖는 반도체 디바이스
US9590089B2 (en) 2011-12-30 2017-03-07 Intel Corporation Variable gate width for gate all-around transistors
US10038054B2 (en) 2011-12-30 2018-07-31 Intel Corporation Variable gate width for gate all-around transistors
KR20170113171A (ko) * 2016-04-01 2017-10-12 램 리써치 코포레이션 고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법
KR102277189B1 (ko) * 2016-04-01 2021-07-14 램 리써치 코포레이션 고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법
JP2021518050A (ja) * 2018-02-08 2021-07-29 インテル・コーポレーション 集積トランジスタデバイスのシリサイド構造、および当該シリサイド構造を提供する方法
US11476334B2 (en) 2018-02-08 2022-10-18 Intel Corporation Silicide structure of an integrated transistor device and method of providing same
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