JP2000058668A - デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 - Google Patents
デュアルゲートｃｍｏｓ型半導体装置およびその製造方法Info
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- JP2000058668A JP2000058668A JP10226884A JP22688498A JP2000058668A JP 2000058668 A JP2000058668 A JP 2000058668A JP 10226884 A JP10226884 A JP 10226884A JP 22688498 A JP22688498 A JP 22688498A JP 2000058668 A JP2000058668 A JP 2000058668A
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Abstract
(57)【要約】
【課題】 ＰＭＯＳ型素子のボロン突抜けおよびＮＭＯ
Ｓ型素子の短チャネル効果を抑制することができる、デ
ュアルゲートＣＭＯＳ型半導体装置を提供する。 【解決手段】デュアルゲートＣＭＯＳ型半導体装置は、
シリコン半導体基板１０１と、シリコン半導体基板１０
１上にそれぞれ形成されたＰウェル１０２およびＮウェ
ル１０３と、Ｐウェル１０２およびＮウェル１０３上に
形成されたフィールド酸化膜１０４と、Ｐウェル１０２
上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０
３上に形成されたＰＭＯＳトランジスタとを含む。ＮＭ
ＯＳ型素子のゲート電極１０６ａの膜厚はＰＭＯＳ型素
子のゲート電極１０６ｂの膜厚よりも薄い。ゲート電極
１０６ａの膜厚は５０〜２５０ｎｍであり、ゲート電極
１０６ｂの膜厚は１００〜３５０ｎｍである。また、ゲ
ート電極１０６ｂの膜厚は、ゲート電極１０６ａの膜厚
の１．５倍以上である。
Ｓ型素子の短チャネル効果を抑制することができる、デ
ュアルゲートＣＭＯＳ型半導体装置を提供する。 【解決手段】デュアルゲートＣＭＯＳ型半導体装置は、
シリコン半導体基板１０１と、シリコン半導体基板１０
１上にそれぞれ形成されたＰウェル１０２およびＮウェ
ル１０３と、Ｐウェル１０２およびＮウェル１０３上に
形成されたフィールド酸化膜１０４と、Ｐウェル１０２
上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０
３上に形成されたＰＭＯＳトランジスタとを含む。ＮＭ
ＯＳ型素子のゲート電極１０６ａの膜厚はＰＭＯＳ型素
子のゲート電極１０６ｂの膜厚よりも薄い。ゲート電極
１０６ａの膜厚は５０〜２５０ｎｍであり、ゲート電極
１０６ｂの膜厚は１００〜３５０ｎｍである。また、ゲ
ート電極１０６ｂの膜厚は、ゲート電極１０６ａの膜厚
の１．５倍以上である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor ）型半導体装置お
よびその製造方法に関し、特にＰチャネルＭＯＳ（以下
「ＰＭＯＳ」という。）型素子にはＰ型不純物（アクセ
プタ）を導入したポリシリコンゲート電極を備え、Ｎチ
ャネルＭＯＳ（以下「ＮＭＯＳ」という。）型素子には
Ｎ型不純物（ドナー）を導入したポリシリコンゲート電
極を備えたデュアルゲートＣＭＯＳ型半導体装置および
その製造方法に関するものである。
mentary Metal Oxide Semiconductor ）型半導体装置お
よびその製造方法に関し、特にＰチャネルＭＯＳ（以下
「ＰＭＯＳ」という。）型素子にはＰ型不純物（アクセ
プタ）を導入したポリシリコンゲート電極を備え、Ｎチ
ャネルＭＯＳ（以下「ＮＭＯＳ」という。）型素子には
Ｎ型不純物（ドナー）を導入したポリシリコンゲート電
極を備えたデュアルゲートＣＭＯＳ型半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体集積回路（ＬＳＩ）には
消費電力が小さいＣＭＯＳ型半導体装置が使用されてい
る。このＣＭＯＳ型半導体装置はＰＭＯＳ型素子とＮＭ
ＯＳ型素子とにより構成されている。また、ＰＭＯＳ型
素子およびＮＭＯＳ型素子のいずれのポリシリコンゲー
ト電極にもＮ+ ポリシリコン膜が広く用いられている。
このため、ＮＭＯＳ型素子は表面チャネル型構造にな
り、ＰＭＯＳ型素子は埋込チャネル型構造になる。
消費電力が小さいＣＭＯＳ型半導体装置が使用されてい
る。このＣＭＯＳ型半導体装置はＰＭＯＳ型素子とＮＭ
ＯＳ型素子とにより構成されている。また、ＰＭＯＳ型
素子およびＮＭＯＳ型素子のいずれのポリシリコンゲー
ト電極にもＮ+ ポリシリコン膜が広く用いられている。
このため、ＮＭＯＳ型素子は表面チャネル型構造にな
り、ＰＭＯＳ型素子は埋込チャネル型構造になる。
【０００３】しかし、ＣＭＯＳ型半導体装置の微細化が
進むにつれ、短チャネル効果やホットキャリア効果など
の問題が生じてきた。特に、ＰＭＯＳ型素子にはこのよ
うな問題がより切実に現われてくる。というのも、ＰＭ
ＯＳ型素子は埋込チャネル型構造になっている。このた
め、表面チャネル型構造のＮＭＯＳ型素子に比べて短チ
ャネル効果を抑制することが困難になるからである。こ
のような課題を解決するためにデュアルゲートＣＭＯＳ
型半導体装置が近年使われるようになってきた。この、
デュアルゲートＣＯＭＳ型半導体装置では、ＰＭＯＳ型
素子を短チャネル効果の抑制が可能な表面チャネル型構
造にするため、新たにＰ+ ポリシリコンゲート電極（ア
クセプタイオン注入により低抵抗化されたポリシリコン
ゲート電極）を用いている。
進むにつれ、短チャネル効果やホットキャリア効果など
の問題が生じてきた。特に、ＰＭＯＳ型素子にはこのよ
うな問題がより切実に現われてくる。というのも、ＰＭ
ＯＳ型素子は埋込チャネル型構造になっている。このた
め、表面チャネル型構造のＮＭＯＳ型素子に比べて短チ
ャネル効果を抑制することが困難になるからである。こ
のような課題を解決するためにデュアルゲートＣＭＯＳ
型半導体装置が近年使われるようになってきた。この、
デュアルゲートＣＯＭＳ型半導体装置では、ＰＭＯＳ型
素子を短チャネル効果の抑制が可能な表面チャネル型構
造にするため、新たにＰ+ ポリシリコンゲート電極（ア
クセプタイオン注入により低抵抗化されたポリシリコン
ゲート電極）を用いている。
【０００４】一般的に、デュアルゲートＣＭＯＳ型半導
体装置においては、Ｐ+ ポリシリコンゲート電極の導入
不純物としてボロンが用いられ、Ｎ+ ポリシリコンゲー
ト電極の導入不純物として砒素またはリンが用いられて
いる。Ｐ+ ポリシリコンゲート電極の採用にあたり、ゲ
ート電極の低抵抗化を行なうためには不純物注入による
手法を用いる必要がある。しかし、不純物注入による手
法を用いたのでは、注入時またはその注入不純物の活性
化時において、ゲート電極に注入された不純物がゲート
酸化膜を突き抜けて基板チャネル部へ侵入して、しきい
値電圧がシフトしたり、ゲート酸化膜の耐圧信頼性が劣
化するなどの諸問題が生じる。このため、所望のＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）特性が得られなくなる。この問題を解決する
ために、プロセス温度を下げてボロンの拡散を抑制する
こと、またはポリシリコン膜の膜厚を大きくすることが
有効である。しかしながら、プロセス温度を下げるとＮ
型ポリシリコンゲート電極に導入される砒素の拡散はボ
ロン以上に抑えられ、Ｎ型ポリシリコンゲート電極を部
分空乏化させたり、高抵抗化させるという問題が生じ
る。ゲート電極が部分空乏化すると、ゲート電圧がシリ
コン基板に十分印加されない。このため、所望の素子性
能が得られなくなる。一方、部分空乏化や高抵抗化を防
ぐために注入エネルギーを大きくすることが考えられ
る。しかし、ゲート電極への不純物注入は、一般的にソ
ース・ドレイン領域への不純物注入と同時に行なわれ
る。このため、ソース・ドレイン領域の接合が深くな
り、その結果、短チャネル効果が比較的長いゲート長の
素子から出始め、微細なトランジスタが形成できくな
る。
体装置においては、Ｐ+ ポリシリコンゲート電極の導入
不純物としてボロンが用いられ、Ｎ+ ポリシリコンゲー
ト電極の導入不純物として砒素またはリンが用いられて
いる。Ｐ+ ポリシリコンゲート電極の採用にあたり、ゲ
ート電極の低抵抗化を行なうためには不純物注入による
手法を用いる必要がある。しかし、不純物注入による手
法を用いたのでは、注入時またはその注入不純物の活性
化時において、ゲート電極に注入された不純物がゲート
酸化膜を突き抜けて基板チャネル部へ侵入して、しきい
値電圧がシフトしたり、ゲート酸化膜の耐圧信頼性が劣
化するなどの諸問題が生じる。このため、所望のＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）特性が得られなくなる。この問題を解決する
ために、プロセス温度を下げてボロンの拡散を抑制する
こと、またはポリシリコン膜の膜厚を大きくすることが
有効である。しかしながら、プロセス温度を下げるとＮ
型ポリシリコンゲート電極に導入される砒素の拡散はボ
ロン以上に抑えられ、Ｎ型ポリシリコンゲート電極を部
分空乏化させたり、高抵抗化させるという問題が生じ
る。ゲート電極が部分空乏化すると、ゲート電圧がシリ
コン基板に十分印加されない。このため、所望の素子性
能が得られなくなる。一方、部分空乏化や高抵抗化を防
ぐために注入エネルギーを大きくすることが考えられ
る。しかし、ゲート電極への不純物注入は、一般的にソ
ース・ドレイン領域への不純物注入と同時に行なわれ
る。このため、ソース・ドレイン領域の接合が深くな
り、その結果、短チャネル効果が比較的長いゲート長の
素子から出始め、微細なトランジスタが形成できくな
る。
【０００５】本発明者らはデュアルゲートＣＭＯＳ型半
導体装置を試作した。そのときのＮＭＯＳ型素子に対す
る実験結果を図８および図９に示す。図８はＮＭＯＳ型
素子のしきい値電圧とゲート長との関係を示す。図９は
ＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す。砒素
の注入エネルギーの他はすべて同じ条件で試作し、ポリ
シリコン膜の膜厚は１５０ｎｍである。これらの図よ
り、注入エネルギーを小さくすると短チャネル効果は抑
制される（図８）が、ゲート電極は空乏化する（図９）
ことがわかる。よって、短チャネル効果の抑制とゲート
電極の空乏化とはトレードオフの関係にあることがわか
る。このときのＰＭＯＳ型素子では正常な特性が得られ
ていた。そこで、ＮＭＯＳ型素子の空乏化を抑制するた
めにポリシリコン膜厚を小さくした。図１０に示すよう
に、ポリシリコン膜の膜厚が１００ｎｍ以下のとき、Ｎ
ＭＯＳ型素子は短チャネル効果を抑制することができ、
かつゲート電極も空乏化しなかった。しかしながら、こ
のときＰＭＯＳ型素子に特性不良が発生した。これはボ
ロンがゲート電極からシリコン基板に突き抜けたためと
思われる。このようにＰＭＯＳ型素子のボロン突き抜け
を抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制す
ることは難しい。また、仮にＰＭＯＳ型素子におけるボ
ロンの突き抜けとＮＭＯＳ型素子におけるゲート電極空
乏化とを同時に抑制できるゲート電極膜厚の条件が、１
００〜１５０ｎｍに存在するとしても、プロセスマージ
ンが非常に小さくなってしまう。
導体装置を試作した。そのときのＮＭＯＳ型素子に対す
る実験結果を図８および図９に示す。図８はＮＭＯＳ型
素子のしきい値電圧とゲート長との関係を示す。図９は
ＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す。砒素
の注入エネルギーの他はすべて同じ条件で試作し、ポリ
シリコン膜の膜厚は１５０ｎｍである。これらの図よ
り、注入エネルギーを小さくすると短チャネル効果は抑
制される（図８）が、ゲート電極は空乏化する（図９）
ことがわかる。よって、短チャネル効果の抑制とゲート
電極の空乏化とはトレードオフの関係にあることがわか
る。このときのＰＭＯＳ型素子では正常な特性が得られ
ていた。そこで、ＮＭＯＳ型素子の空乏化を抑制するた
めにポリシリコン膜厚を小さくした。図１０に示すよう
に、ポリシリコン膜の膜厚が１００ｎｍ以下のとき、Ｎ
ＭＯＳ型素子は短チャネル効果を抑制することができ、
かつゲート電極も空乏化しなかった。しかしながら、こ
のときＰＭＯＳ型素子に特性不良が発生した。これはボ
ロンがゲート電極からシリコン基板に突き抜けたためと
思われる。このようにＰＭＯＳ型素子のボロン突き抜け
を抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制す
ることは難しい。また、仮にＰＭＯＳ型素子におけるボ
ロンの突き抜けとＮＭＯＳ型素子におけるゲート電極空
乏化とを同時に抑制できるゲート電極膜厚の条件が、１
００〜１５０ｎｍに存在するとしても、プロセスマージ
ンが非常に小さくなってしまう。
【０００６】そこで、特開平６−２７５７８８号公報に
開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法
では、Ｎ型ポリシリコンゲート電極が空乏化しないよう
に、Ｎ型ポリシリコンゲート電極を形成するノンドープ
ポリシリコン膜の代わりに、リンドープポリシリコン膜
（リン濃度：５×１０19／ｃｍ3 ）を用いる方法が提案
されている。このリンドープポリシリコン膜は、ジシラ
ンとホスフィンとを反応ガスとし、ＬＰＣＶＤ（Low Pr
essure Chemical Vapor Deposition）装置で成膜され
る。
開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法
では、Ｎ型ポリシリコンゲート電極が空乏化しないよう
に、Ｎ型ポリシリコンゲート電極を形成するノンドープ
ポリシリコン膜の代わりに、リンドープポリシリコン膜
（リン濃度：５×１０19／ｃｍ3 ）を用いる方法が提案
されている。このリンドープポリシリコン膜は、ジシラ
ンとホスフィンとを反応ガスとし、ＬＰＣＶＤ（Low Pr
essure Chemical Vapor Deposition）装置で成膜され
る。
【０００７】
【発明が解決しようとする課題】しかし、上記したリン
ドープポリシリコン膜は、通常のノンドープポリシリコ
ン膜を成膜するＬＰＣＶＤ装置と同一の装置では成膜す
ることができない。具体的には通常のＬＰＣＶＤ装置の
石英ボートよりもウエハ間隔の大きい（通常２倍以
上）、特殊な石英ボートを使用する必要がある。このた
め、８インチウエハの場合、１回の処理で５０枚程度の
処理能力しかない。また、リンドープポリシリコン膜の
堆積速度は小さい。このため、通常の成膜に比べてスル
ープットが大幅に減少する。さらに、ポリシリコン膜中
のリン濃度を５×１０19／ｃｍ3 に設定するためには、
ガス導入用ノズルを特殊なものにするとともに、ボート
を回転させるなど、通常の装置にはない機能を備える必
要がある。このため、ＬＰＣＶＤ装置が高価なものにな
り、製造コストが高くなるという問題がある。
ドープポリシリコン膜は、通常のノンドープポリシリコ
ン膜を成膜するＬＰＣＶＤ装置と同一の装置では成膜す
ることができない。具体的には通常のＬＰＣＶＤ装置の
石英ボートよりもウエハ間隔の大きい（通常２倍以
上）、特殊な石英ボートを使用する必要がある。このた
め、８インチウエハの場合、１回の処理で５０枚程度の
処理能力しかない。また、リンドープポリシリコン膜の
堆積速度は小さい。このため、通常の成膜に比べてスル
ープットが大幅に減少する。さらに、ポリシリコン膜中
のリン濃度を５×１０19／ｃｍ3 に設定するためには、
ガス導入用ノズルを特殊なものにするとともに、ボート
を回転させるなど、通常の装置にはない機能を備える必
要がある。このため、ＬＰＣＶＤ装置が高価なものにな
り、製造コストが高くなるという問題がある。
【０００８】本発明は、上述の課題を解決するためにな
されたもので、その目的は、ＰＭＯＳ型素子のボロン突
き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を
抑制することができる、デュアルゲートＣＭＯＳ型半導
体装置を提供することである。
されたもので、その目的は、ＰＭＯＳ型素子のボロン突
き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を
抑制することができる、デュアルゲートＣＭＯＳ型半導
体装置を提供することである。
【０００９】本発明の他の目的は、通常のプロセスと同
様のスループットを得ることができ、かつ製造コストが
高くなることがない、ＰＭＯＳ型素子のボロン突き抜け
を抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制す
ることができるデュアルゲートＣＭＯＳ型半導体装置の
製造方法を提供することである。
様のスループットを得ることができ、かつ製造コストが
高くなることがない、ＰＭＯＳ型素子のボロン突き抜け
を抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制す
ることができるデュアルゲートＣＭＯＳ型半導体装置の
製造方法を提供することである。
【００１０】
【課題を解決するための手段】請求項１に記載の発明に
係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン
基板上にそれぞれ形成されたＰＭＯＳ型素子と、ＮＭＯ
Ｓ型素子とを含み、前記ＰＭＯＳ型素子は、Ｐ型不純物
を導入した第１の電極を含み、前記ＮＭＯＳ型素子は、
Ｎ型不純物を導入した第２の電極を含み、前記第２の電
極の膜厚は、前記第１の電極の膜厚よりも小さい。
係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン
基板上にそれぞれ形成されたＰＭＯＳ型素子と、ＮＭＯ
Ｓ型素子とを含み、前記ＰＭＯＳ型素子は、Ｐ型不純物
を導入した第１の電極を含み、前記ＮＭＯＳ型素子は、
Ｎ型不純物を導入した第２の電極を含み、前記第２の電
極の膜厚は、前記第１の電極の膜厚よりも小さい。
【００１１】請求項１に記載の発明に係るデュアルゲー
トＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電
極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート
電極が空乏化することがない。それと同時に、注入エネ
ルギーを低く設定できるため、短チャネル効果を抑制で
きる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に
大きい。このため、ボロンがゲート酸化膜を突き抜けて
トランジスタ特性が劣化することもない。
トＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電
極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート
電極が空乏化することがない。それと同時に、注入エネ
ルギーを低く設定できるため、短チャネル効果を抑制で
きる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に
大きい。このため、ボロンがゲート酸化膜を突き抜けて
トランジスタ特性が劣化することもない。
【００１２】請求項２に記載の発明は、請求項１に記載
の発明の構成に加えて、前記第１および第２の電極は、
ポリシリコンからなる。
の発明の構成に加えて、前記第１および第２の電極は、
ポリシリコンからなる。
【００１３】請求項３に記載の発明は、請求項１に記載
の発明の構成に加えて、前記第１の電極は、第３の電極
と、前記第３の電極の上に形成された絶縁膜と、前記絶
縁膜の上に形成された第４の電極とを含む。
の発明の構成に加えて、前記第１の電極は、第３の電極
と、前記第３の電極の上に形成された絶縁膜と、前記絶
縁膜の上に形成された第４の電極とを含む。
【００１４】請求項３に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、ＰＭＯＳ型素子のゲート
電極は、第３の電極、絶縁膜および第４の電極を備えた
堆積構造であることを特徴とする。このため、ＮＭＯＳ
型素子領域をエッチングする際に、絶縁膜上で制御よく
蝕刻をとめることができる。これにより、ＮＭＯＳ型素
子のゲート電極膜厚を均一性よく加工でき、特性ばらつ
きを抑えることができる。さらに、この堆積構造中に絶
縁膜があることによって、ＮＭＯＳ型素子のゲート電極
へ導入される不純物（砒素やリン）がＰＭＯＳ型素子の
ゲート電極と絶縁膜の界面付近に拡散（相互拡散）し
て、ＰＭＯＳ型素子のしきい値電圧がシフトすることを
抑制することができる。これは、砒素やリンの酸化膜中
の拡散速度が非常に遅いためである。
の発明の作用、効果に加えて、ＰＭＯＳ型素子のゲート
電極は、第３の電極、絶縁膜および第４の電極を備えた
堆積構造であることを特徴とする。このため、ＮＭＯＳ
型素子領域をエッチングする際に、絶縁膜上で制御よく
蝕刻をとめることができる。これにより、ＮＭＯＳ型素
子のゲート電極膜厚を均一性よく加工でき、特性ばらつ
きを抑えることができる。さらに、この堆積構造中に絶
縁膜があることによって、ＮＭＯＳ型素子のゲート電極
へ導入される不純物（砒素やリン）がＰＭＯＳ型素子の
ゲート電極と絶縁膜の界面付近に拡散（相互拡散）し
て、ＰＭＯＳ型素子のしきい値電圧がシフトすることを
抑制することができる。これは、砒素やリンの酸化膜中
の拡散速度が非常に遅いためである。
【００１５】請求項４に記載の発明は、請求項３に記載
の発明の構成に加えて、前記第２、第３および第４の電
極は、ポリシリコンからなる。
の発明の構成に加えて、前記第２、第３および第４の電
極は、ポリシリコンからなる。
【００１６】請求項５に記載の発明は、請求項３または
４に記載の発明の構成に加えて、前記絶縁膜は、シリコ
ン酸化膜である。
４に記載の発明の構成に加えて、前記絶縁膜は、シリコ
ン酸化膜である。
【００１７】請求項５に記載の発明は、請求項３または
４に記載の発明の作用、効果に加えて、シリコン酸化膜
中のボロンの拡散速度は非常に大きいので、ＰＭＯＳ型
素子は空乏化し難いという特徴がある。
４に記載の発明の作用、効果に加えて、シリコン酸化膜
中のボロンの拡散速度は非常に大きいので、ＰＭＯＳ型
素子は空乏化し難いという特徴がある。
【００１８】請求項６に記載の発明は、請求項１〜５の
いずれかに記載の発明の構成に加えて、前記第１の電極
の膜厚は、前記第２の電極の膜厚の１．５倍以上であ
る。
いずれかに記載の発明の構成に加えて、前記第１の電極
の膜厚は、前記第２の電極の膜厚の１．５倍以上であ
る。
【００１９】請求項６に記載の発明は、請求項１〜５の
いずれかに記載の発明の作用、効果に加えて、ＮＭＯＳ
型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電
極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素
子におけるゲート電極の空乏化の防止および短チャネル
効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート
酸化膜突き抜け防止とを同時に満足できるプロセスマー
ジンが大きくなる。我々の実験では、図４に示すよう
に、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚
の比が１．５以上のとき、良好な結果が得られている。
いずれかに記載の発明の作用、効果に加えて、ＮＭＯＳ
型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電
極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素
子におけるゲート電極の空乏化の防止および短チャネル
効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート
酸化膜突き抜け防止とを同時に満足できるプロセスマー
ジンが大きくなる。我々の実験では、図４に示すよう
に、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚
の比が１．５以上のとき、良好な結果が得られている。
【００２０】請求項７に記載の発明は、請求項６のいず
れかに記載の発明の構成に加えて、前記第１の電極の膜
厚は、５０ｎｍ以上２５０ｎｍ以下であり、前記第２の
電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
れかに記載の発明の構成に加えて、前記第１の電極の膜
厚は、５０ｎｍ以上２５０ｎｍ以下であり、前記第２の
電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００２１】請求項７に記載の発明は、請求項６のいず
れかに記載の発明の作用、効果に加えて、ＮＭＯＳ型素
子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて
十分小さい。このため、ＮＭＯＳ型素子におけるゲート
電極の空乏化の防止および短チャネル効果の抑制と、Ｐ
ＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防
止とを同時に満足できるプロセスマージンが大きくな
る。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎ
ｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成
長させることが困難だからである。ポリシリコン膜は一
般的に化学気相成長法（ＬＰＣＶＤ）により形成される
が、ポリシリコン膜の粒径は約５０ｎｍなので、この膜
厚以下で均一な膜を形成することは困難である。また、
ゲート電極膜厚が５０ｎｍ以下になると、不純物として
砒素を注入する際に砒素がシリコン基板まで突き抜けて
特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子の
ゲート電極膜厚を２５０ｎｍより大きくすると、ゲート
電極の空乏化を防ぐために砒素の注入エネルギーを大き
く設定する必要がある。このため、ソース・ドレインの
接合が深くなって短チャネル効果が顕著になる。ＰＭＯ
Ｓ型素子においてゲート電極膜厚を１００ｎｍより小さ
くすると、ボロンがシリコン基板中に突き抜けて素子の
特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子の
ゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯ
Ｓ型素子のときと同様に、ゲート電極の空乏化を防ぐた
めにボロンの注入エネルギーを大きく設定する必要があ
る。このため、ソース・ドレインの接合が深くなって短
チャネル効果が顕著になる。
れかに記載の発明の作用、効果に加えて、ＮＭＯＳ型素
子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて
十分小さい。このため、ＮＭＯＳ型素子におけるゲート
電極の空乏化の防止および短チャネル効果の抑制と、Ｐ
ＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防
止とを同時に満足できるプロセスマージンが大きくな
る。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎ
ｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成
長させることが困難だからである。ポリシリコン膜は一
般的に化学気相成長法（ＬＰＣＶＤ）により形成される
が、ポリシリコン膜の粒径は約５０ｎｍなので、この膜
厚以下で均一な膜を形成することは困難である。また、
ゲート電極膜厚が５０ｎｍ以下になると、不純物として
砒素を注入する際に砒素がシリコン基板まで突き抜けて
特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子の
ゲート電極膜厚を２５０ｎｍより大きくすると、ゲート
電極の空乏化を防ぐために砒素の注入エネルギーを大き
く設定する必要がある。このため、ソース・ドレインの
接合が深くなって短チャネル効果が顕著になる。ＰＭＯ
Ｓ型素子においてゲート電極膜厚を１００ｎｍより小さ
くすると、ボロンがシリコン基板中に突き抜けて素子の
特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子の
ゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯ
Ｓ型素子のときと同様に、ゲート電極の空乏化を防ぐた
めにボロンの注入エネルギーを大きく設定する必要があ
る。このため、ソース・ドレインの接合が深くなって短
チャネル効果が顕著になる。
【００２２】請求項８に記載の発明は、デュアルゲート
ＣＭＯＳ型半導体装置の製造方法である。デュアルゲー
トＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ
形成されたＰＭＯＳ型素子と、ＮＭＯＳ型素子とを含
み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第１
の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を導
入した第２の電極を含み、前記第２の電極の膜厚は、前
記第１の電極の膜厚よりも小さい。その製造方法は、前
記シリコン基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、ＮＭＯＳ型素子領域の前記ポリシリコン膜をエッチ
ングし、ＰＭＯＳ型素子領域の前記ポリシリコン膜より
も膜厚を小さくする工程と、前記ポリシリコン膜をパタ
ーニングして、前記ＰＭＯＳ型素子領域に前記第１の電
極を形成する工程と、前記ポリシリコン膜をパターニン
グして、前記ＮＭＯＳ型素子領域に前記第２の電極を形
成する工程とを含む。
ＣＭＯＳ型半導体装置の製造方法である。デュアルゲー
トＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ
形成されたＰＭＯＳ型素子と、ＮＭＯＳ型素子とを含
み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第１
の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を導
入した第２の電極を含み、前記第２の電極の膜厚は、前
記第１の電極の膜厚よりも小さい。その製造方法は、前
記シリコン基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、ＮＭＯＳ型素子領域の前記ポリシリコン膜をエッチ
ングし、ＰＭＯＳ型素子領域の前記ポリシリコン膜より
も膜厚を小さくする工程と、前記ポリシリコン膜をパタ
ーニングして、前記ＰＭＯＳ型素子領域に前記第１の電
極を形成する工程と、前記ポリシリコン膜をパターニン
グして、前記ＮＭＯＳ型素子領域に前記第２の電極を形
成する工程とを含む。
【００２３】請求項８に記載の発明によると、特殊なプ
ロセスを用いずに、通常使用されている一般的なプロセ
スを用いて簡単にデュアルゲートＭＯＳ型半導体装置を
形成できる。このため、通常のプロセスと同様のスルー
プットを得ることができる。また、特殊な装置を用いる
必要がないため、製造コストが高くなることもない。こ
のプロセスで形成されたデュアルゲートＣＭＯＳ型半導
体装置は、ＰＭＯＳ型素子のゲート電極の膜厚よりもＮ
ＭＯＳ型素子のゲート電極の膜厚が小さいことを特徴と
する。ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さ
いため、ＮＭＯＳ型素子のゲート電極が空乏化すること
がない。それと同時に、注入エネルギーを低く設定でき
るため、短チャネル効果を抑制できる。また、ＰＭＯＳ
型素子のゲート電極膜厚は十分に大きい。このため、ボ
ロンがゲート酸化膜を突き抜けてトランジスタ特性が劣
化することもない。
ロセスを用いずに、通常使用されている一般的なプロセ
スを用いて簡単にデュアルゲートＭＯＳ型半導体装置を
形成できる。このため、通常のプロセスと同様のスルー
プットを得ることができる。また、特殊な装置を用いる
必要がないため、製造コストが高くなることもない。こ
のプロセスで形成されたデュアルゲートＣＭＯＳ型半導
体装置は、ＰＭＯＳ型素子のゲート電極の膜厚よりもＮ
ＭＯＳ型素子のゲート電極の膜厚が小さいことを特徴と
する。ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さ
いため、ＮＭＯＳ型素子のゲート電極が空乏化すること
がない。それと同時に、注入エネルギーを低く設定でき
るため、短チャネル効果を抑制できる。また、ＰＭＯＳ
型素子のゲート電極膜厚は十分に大きい。このため、ボ
ロンがゲート酸化膜を突き抜けてトランジスタ特性が劣
化することもない。
【００２４】請求項９に記載の発明は、デュアルゲート
ＣＭＯＳ型半導体装置の製造方法である。デュアルゲー
トＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ
形成されたＰＭＯＳ型素子と、ＮＭＯＳ型素子とを含
み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第１
の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を導
入した第２の電極を含み、前記第２の電極の膜厚は、前
記第１の電極の膜厚よりも小さい。その製造方法は、前
記シリコン基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の上に第１のポリシリコン膜を形成する
工程と、前記第１のポリシリコン膜の上に絶縁膜を形成
する工程と、前記絶縁膜の上に第２のポリシリコン膜を
形成する工程と、ＮＭＯＳ型素子領域の前記第２のポリ
シリコン膜を前記絶縁膜の表面が露出するまでエッチン
グする工程と、前記ＰＭＯＳ型素子領域の前記第１およ
び第２のポリシリコン膜をパターニングして前記第１の
電極を形成する工程と、前記ＮＭＯＳ型素子領域の前記
第１のポリシリコン膜をパターニングして前記第２の電
極を形成する工程とを含む。
ＣＭＯＳ型半導体装置の製造方法である。デュアルゲー
トＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ
形成されたＰＭＯＳ型素子と、ＮＭＯＳ型素子とを含
み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第１
の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を導
入した第２の電極を含み、前記第２の電極の膜厚は、前
記第１の電極の膜厚よりも小さい。その製造方法は、前
記シリコン基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の上に第１のポリシリコン膜を形成する
工程と、前記第１のポリシリコン膜の上に絶縁膜を形成
する工程と、前記絶縁膜の上に第２のポリシリコン膜を
形成する工程と、ＮＭＯＳ型素子領域の前記第２のポリ
シリコン膜を前記絶縁膜の表面が露出するまでエッチン
グする工程と、前記ＰＭＯＳ型素子領域の前記第１およ
び第２のポリシリコン膜をパターニングして前記第１の
電極を形成する工程と、前記ＮＭＯＳ型素子領域の前記
第１のポリシリコン膜をパターニングして前記第２の電
極を形成する工程とを含む。
【００２５】請求項９に記載の発明によると、第１のポ
リシリコン膜を形成し、その上に絶縁膜を形成し、さら
に絶縁膜の上に第２のポリシリコン膜を形成する。この
ように、ポリシリコン膜の堆積構造を形成する。ＮＭＯ
Ｓ型素子領域では、第２のポリシリコン膜を絶縁膜の表
面が露出するまでエッチングが施される。このため、Ｎ
ＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制
御よく蝕刻を止めることができる。これにより、ＮＭＯ
Ｓ型素子のゲート電極膜厚を均一性よく加工でき、特性
ばらつきを抑えることができる。さらに、この堆積構造
中に絶縁膜があることによって、ＮＭＯＳ型素子のゲー
ト電極へ導入される不純物（砒素やリン）がＰＭＯＳ型
素子のゲート電極と絶縁膜の界面付近に拡散（相互拡
散）して、ＰＭＯＳ型素子のしきい値電圧がシフトする
ことを抑制することができる。これは、砒素やリンの酸
化膜中の拡散速度が非常に遅いためである。
リシリコン膜を形成し、その上に絶縁膜を形成し、さら
に絶縁膜の上に第２のポリシリコン膜を形成する。この
ように、ポリシリコン膜の堆積構造を形成する。ＮＭＯ
Ｓ型素子領域では、第２のポリシリコン膜を絶縁膜の表
面が露出するまでエッチングが施される。このため、Ｎ
ＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制
御よく蝕刻を止めることができる。これにより、ＮＭＯ
Ｓ型素子のゲート電極膜厚を均一性よく加工でき、特性
ばらつきを抑えることができる。さらに、この堆積構造
中に絶縁膜があることによって、ＮＭＯＳ型素子のゲー
ト電極へ導入される不純物（砒素やリン）がＰＭＯＳ型
素子のゲート電極と絶縁膜の界面付近に拡散（相互拡
散）して、ＰＭＯＳ型素子のしきい値電圧がシフトする
ことを抑制することができる。これは、砒素やリンの酸
化膜中の拡散速度が非常に遅いためである。
【００２６】この製造方法では、特殊なプロセスを用い
ずに、通常使用されている一般的なプロセスを用いて簡
単にデュアルゲートＭＯＳ型半導体装置を形成できる。
このため、通常のプロセスと同様のスループットを得る
ことができる。また、特殊な装置を用いる必要がないた
め、製造コストが高くなることもない。
ずに、通常使用されている一般的なプロセスを用いて簡
単にデュアルゲートＭＯＳ型半導体装置を形成できる。
このため、通常のプロセスと同様のスループットを得る
ことができる。また、特殊な装置を用いる必要がないた
め、製造コストが高くなることもない。
【００２７】このプロセスで形成されたデュアルゲート
ＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極
の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さ
いことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜
厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が
空乏化することがない。それと同時に、注入エネルギー
を低く設定できるため、短チャネル効果を抑制できる。
また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大き
い。このため、ボロンがゲート酸化膜を突き抜けてトラ
ンジスタ特性が劣化することもない。
ＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極
の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さ
いことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜
厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が
空乏化することがない。それと同時に、注入エネルギー
を低く設定できるため、短チャネル効果を抑制できる。
また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大き
い。このため、ボロンがゲート酸化膜を突き抜けてトラ
ンジスタ特性が劣化することもない。
【００２８】請求項１０に記載の発明は、請求項９に記
載の発明の構成に加えて、前記第１のポリシリコン膜を
形成する前記工程と、前記絶縁膜を形成する前記工程
と、前記第２のポリシリコン膜を形成する前記工程と
は、同一装置にて連続的に行われる。
載の発明の構成に加えて、前記第１のポリシリコン膜を
形成する前記工程と、前記絶縁膜を形成する前記工程
と、前記第２のポリシリコン膜を形成する前記工程と
は、同一装置にて連続的に行われる。
【００２９】請求項１０に記載の発明は、請求項９に記
載の発明の作用、効果に加えて、堆積構造を形成する工
程が、同一装置にて連続的に行われることを特徴とす
る。第１のポリシリコン膜を形成直後に第２のポリシリ
コン膜を形成することにより、第１のポリシリコン膜と
第２のポリシリコン膜の界面に自然酸化膜やカーボンな
どの不純物が混入するのを防止することができる。この
ため、良好な特性をもったＰＭＯＳ型素子を得ることが
できるとともに、ゲート電極加工が単層のポリシリコン
膜のときと同様にデュアルゲートＣＭＯＳ型半導体装置
の製造を円滑に行なうことができる。
載の発明の作用、効果に加えて、堆積構造を形成する工
程が、同一装置にて連続的に行われることを特徴とす
る。第１のポリシリコン膜を形成直後に第２のポリシリ
コン膜を形成することにより、第１のポリシリコン膜と
第２のポリシリコン膜の界面に自然酸化膜やカーボンな
どの不純物が混入するのを防止することができる。この
ため、良好な特性をもったＰＭＯＳ型素子を得ることが
できるとともに、ゲート電極加工が単層のポリシリコン
膜のときと同様にデュアルゲートＣＭＯＳ型半導体装置
の製造を円滑に行なうことができる。
【００３０】請求項１１に記載の発明は、請求項９また
は１０に記載の発明の構成に加えて、前記絶縁膜は、シ
リコン酸化膜である。
は１０に記載の発明の構成に加えて、前記絶縁膜は、シ
リコン酸化膜である。
【００３１】請求項１１に記載の発明は、請求項９また
は１０に記載の発明の作用、効果に加えて、シリコン酸
化膜中のボロンの拡散速度は非常に大きい。このため、
ＰＭＯＳ型素子は空乏化し難い。また、ポリシリコン膜
のシリコン酸化膜に対する選択比は１００〜２００と非
常に大きいので、ＮＭＯＳ型素子領域の第２のポリシリ
コン膜をエッチングする際、制御よく加工することがで
きる。
は１０に記載の発明の作用、効果に加えて、シリコン酸
化膜中のボロンの拡散速度は非常に大きい。このため、
ＰＭＯＳ型素子は空乏化し難い。また、ポリシリコン膜
のシリコン酸化膜に対する選択比は１００〜２００と非
常に大きいので、ＮＭＯＳ型素子領域の第２のポリシリ
コン膜をエッチングする際、制御よく加工することがで
きる。
【００３２】請求項１２に記載の発明は、デュアルゲー
トＣＭＯＳ型半導体装置の製造方法である。デュアルゲ
ートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞ
れ形成された、ＰＭＯＳ型素子と、ＮＭＯＳ型素子とを
含み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第
１の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を
導入した第２の電極を含み、前記第２の電極の膜厚は、
前記第１の電極の膜厚よりも小さい。その製造方法は、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、前記ポリシリコン膜の上に耐酸化性を有する絶縁膜
を形成する工程と、前記絶縁膜をパターニングしてＮＭ
ＯＳ型素子領域の前記絶縁膜のみを除去する工程と、熱
酸化により前記ＮＭＯＳ型素子領域の前記ポリシリコン
膜の上部をシリコン酸化膜に変える工程と、前記ＰＭＯ
Ｓ型素子領域の前記ポリシリコン膜をパターニングして
前記第１の電極を形成する工程と、前記ＮＭＯＳ型素子
領域の前記ポリシリコン膜をパターニングして前記第２
の電極を形成する工程とを含む。
トＣＭＯＳ型半導体装置の製造方法である。デュアルゲ
ートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞ
れ形成された、ＰＭＯＳ型素子と、ＮＭＯＳ型素子とを
含み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第
１の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を
導入した第２の電極を含み、前記第２の電極の膜厚は、
前記第１の電極の膜厚よりも小さい。その製造方法は、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、前記ポリシリコン膜の上に耐酸化性を有する絶縁膜
を形成する工程と、前記絶縁膜をパターニングしてＮＭ
ＯＳ型素子領域の前記絶縁膜のみを除去する工程と、熱
酸化により前記ＮＭＯＳ型素子領域の前記ポリシリコン
膜の上部をシリコン酸化膜に変える工程と、前記ＰＭＯ
Ｓ型素子領域の前記ポリシリコン膜をパターニングして
前記第１の電極を形成する工程と、前記ＮＭＯＳ型素子
領域の前記ポリシリコン膜をパターニングして前記第２
の電極を形成する工程とを含む。
【００３３】請求項１２に記載の発明によると、熱酸化
プロセスはウエハ面内で良好な均一性を有する。このた
め、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工
でき、特性ばらつきを抑えることができる。
プロセスはウエハ面内で良好な均一性を有する。このた
め、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工
でき、特性ばらつきを抑えることができる。
【００３４】この製造方法では、特殊なプロセスを用い
ずに、通常使用されている一般的なプロセスを用いて簡
単にデュアルゲートＭＯＳ型半導体装置を形成できる。
このため、通常のプロセスと同様のスループットを得る
ことができる。また、特殊な装置を用いる必要がないた
め、製造コストが高くなることもない。
ずに、通常使用されている一般的なプロセスを用いて簡
単にデュアルゲートＭＯＳ型半導体装置を形成できる。
このため、通常のプロセスと同様のスループットを得る
ことができる。また、特殊な装置を用いる必要がないた
め、製造コストが高くなることもない。
【００３５】このプロセスで形成されたデュアルゲート
ＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極
の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さ
いことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜
厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が
空乏化することがない。それと同時に、注入エネルギー
を低く設定できるため、短チャネル効果を抑制できる。
また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大き
い。このため、ボロンがゲート酸化膜を突き抜けてトラ
ンジスタ特性が劣化することもない。
ＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極
の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さ
いことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜
厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が
空乏化することがない。それと同時に、注入エネルギー
を低く設定できるため、短チャネル効果を抑制できる。
また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大き
い。このため、ボロンがゲート酸化膜を突き抜けてトラ
ンジスタ特性が劣化することもない。
【００３６】請求項１３に記載の発明は、請求項１２に
記載の発明の構成に加えて、前記絶縁膜は、シリコン窒
化膜である。
記載の発明の構成に加えて、前記絶縁膜は、シリコン窒
化膜である。
【００３７】請求項１３に記載の発明は、請求項１２に
記載の発明の作用、効果に加えて、シリコン窒化膜は他
工程においても広く使用されている。このため、特殊な
プロセス装置を必要とせずにデュアルゲートＣＭＯＳ型
半導体装置を製造することができる。
記載の発明の作用、効果に加えて、シリコン窒化膜は他
工程においても広く使用されている。このため、特殊な
プロセス装置を必要とせずにデュアルゲートＣＭＯＳ型
半導体装置を製造することができる。
【００３８】請求項１４に記載の発明は、デュアルゲー
トＣＭＯＳ型半導体装置の製造方法である。デュアルゲ
ートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞ
れ形成された、ＰＭＯＳ型素子と、ＮＭＯＳ型素子とを
含み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第
１の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を
導入した第２の電極を含み、前記第２の電極の膜厚は、
前記第１の電極の膜厚よりも小さい。その製造方法は、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、前記ポリシリコン膜の上に絶縁膜を形成する工程
と、前記絶縁膜をパターニングしてＰＭＯＳ型素子領域
の前記絶縁膜を除去する工程と、ポリシリコン膜を前記
ＰＭＯＳ型素子領域のみに選択的に堆積する工程と、前
記ＰＭＯＳ型素子領域の前記ポリシリコン膜をパターニ
ングして前記第１の電極を形成する工程と、前記ＮＭＯ
Ｓ型素子領域の前記ポリシリコン膜をパターニングして
前記第２の電極を形成する工程とを含む。
トＣＭＯＳ型半導体装置の製造方法である。デュアルゲ
ートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞ
れ形成された、ＰＭＯＳ型素子と、ＮＭＯＳ型素子とを
含み、前記ＰＭＯＳ型素子は、Ｐ型不純物を導入した第
１の電極を含み、前記ＮＭＯＳ型素子は、Ｎ型不純物を
導入した第２の電極を含み、前記第２の電極の膜厚は、
前記第１の電極の膜厚よりも小さい。その製造方法は、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、前記ポリシリコン膜の上に絶縁膜を形成する工程
と、前記絶縁膜をパターニングしてＰＭＯＳ型素子領域
の前記絶縁膜を除去する工程と、ポリシリコン膜を前記
ＰＭＯＳ型素子領域のみに選択的に堆積する工程と、前
記ＰＭＯＳ型素子領域の前記ポリシリコン膜をパターニ
ングして前記第１の電極を形成する工程と、前記ＮＭＯ
Ｓ型素子領域の前記ポリシリコン膜をパターニングして
前記第２の電極を形成する工程とを含む。
【００３９】請求項１４に記載の発明によると、段階的
にＰＭＯＳ型素子領域およびＮＭＯＳ型素子領域のそれ
ぞれのポリシリコン膜を堆積していく。このため、ＮＭ
ＯＳ型素子およびＰＭＯＳ型素子のゲート電極膜厚を均
一性よく加工できるので、特性ばらつきを抑えることが
できる。
にＰＭＯＳ型素子領域およびＮＭＯＳ型素子領域のそれ
ぞれのポリシリコン膜を堆積していく。このため、ＮＭ
ＯＳ型素子およびＰＭＯＳ型素子のゲート電極膜厚を均
一性よく加工できるので、特性ばらつきを抑えることが
できる。
【００４０】このプロセスで形成されたデュアルゲート
ＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極
の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さ
いことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜
厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が
空乏化することがない。それと同時に、注入エネルギー
を低く設定できるため、短チャネル効果を抑制できる。
また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大き
い。このため、ボロンがゲート酸化膜を突き抜けてトラ
ンジスタ特性が劣化することもない。
ＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極
の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さ
いことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜
厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が
空乏化することがない。それと同時に、注入エネルギー
を低く設定できるため、短チャネル効果を抑制できる。
また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大き
い。このため、ボロンがゲート酸化膜を突き抜けてトラ
ンジスタ特性が劣化することもない。
【００４１】請求項１５に記載の発明は、請求項１４に
記載の発明の構成に加えて、前記絶縁膜はシリコン窒化
膜である。
記載の発明の構成に加えて、前記絶縁膜はシリコン窒化
膜である。
【００４２】請求項１５に記載の発明は、請求項１４に
記載の発明の作用、効果に加えて、シリコン窒化膜は耐
湿性に優れている。このため、ポリシリコン膜をＰＭＯ
Ｓ型素子領域のみに選択的に堆積する際に、下地のポリ
シリコン膜との界面に自然酸化膜などが成長することな
く、ＰＭＯＳ型素子の特性ばらつきを抑えることができ
る。
記載の発明の作用、効果に加えて、シリコン窒化膜は耐
湿性に優れている。このため、ポリシリコン膜をＰＭＯ
Ｓ型素子領域のみに選択的に堆積する際に、下地のポリ
シリコン膜との界面に自然酸化膜などが成長することな
く、ＰＭＯＳ型素子の特性ばらつきを抑えることができ
る。
【００４３】請求項１６に記載の発明は、請求項８〜１
５のいずれかに記載の発明の構成に加えて、前記第１の
電極の膜厚は、前記第２の電極の膜厚の１．５倍以上で
ある。
５のいずれかに記載の発明の構成に加えて、前記第１の
電極の膜厚は、前記第２の電極の膜厚の１．５倍以上で
ある。
【００４４】請求項１６に記載の発明は、請求項８〜１
５のいずれかに記載の発明の作用、効果に加えて、ＮＭ
ＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲー
ト電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ
型素子におけるゲート電極の空乏化の防止および短チャ
ネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲ
ート酸化膜突き抜け防止とを同時に満足できるプロセス
マージンが大きくなる。我々の実験では、図４に示すよ
うに、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜
厚の比が１．５以上のとき、良好な結果が得られてい
る。
５のいずれかに記載の発明の作用、効果に加えて、ＮＭ
ＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲー
ト電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ
型素子におけるゲート電極の空乏化の防止および短チャ
ネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲ
ート酸化膜突き抜け防止とを同時に満足できるプロセス
マージンが大きくなる。我々の実験では、図４に示すよ
うに、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜
厚の比が１．５以上のとき、良好な結果が得られてい
る。
【００４５】請求項１７に記載の発明は、請求項１６の
いずれかに記載の発明の構成に加えて、前記第１の電極
の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、前記第
２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下であ
る。
いずれかに記載の発明の構成に加えて、前記第１の電極
の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、前記第
２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下であ
る。
【００４６】請求項１７に記載の発明は、請求項１６の
いずれかに記載の発明の作用、効果に加えて、ＮＭＯＳ
型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比
べて十分小さい。このため、ＮＭＯＳ型素子におけるゲ
ート電極の空乏化の防止および短チャネル効果の抑制
と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き
抜け防止とを同時に満足できるプロセスマージンが大き
くなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５
０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜
を成長させることが困難だからである。ポリシリコン膜
は一般的にＬＰＣＶＤ法により形成されるが、ポリシリ
コン膜の粒径は約５０ｎｍなので、この膜厚以下で均一
な膜を形成することは困難である。また、ゲート電極膜
厚が５０ｎｍ以下になると、不純物として砒素を注入す
る際に砒素がシリコン基板まで突き抜けて特性劣化を起
こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜
厚を２５０ｎｍより大きくすると、ゲート電極の空乏化
を防ぐために砒素の注入エネルギーを大きく設定する必
要がある。このため、ソース・ドレインの接合が深くな
って短チャネル効果が顕著になる。ＰＭＯＳ型素子にお
いてゲート電極膜厚を１００ｎｍより小さくすると、ボ
ロンがシリコン基板中に突き抜けて素子の特性劣化を起
こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜
厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のと
きと同様に、ゲート電極の空乏化を防ぐためにボロンの
注入エネルギーを大きく設定する必要がある。このた
め、ソース・ドレインの接合が深くなって短チャネル効
果が顕著になる。
いずれかに記載の発明の作用、効果に加えて、ＮＭＯＳ
型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比
べて十分小さい。このため、ＮＭＯＳ型素子におけるゲ
ート電極の空乏化の防止および短チャネル効果の抑制
と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き
抜け防止とを同時に満足できるプロセスマージンが大き
くなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５
０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜
を成長させることが困難だからである。ポリシリコン膜
は一般的にＬＰＣＶＤ法により形成されるが、ポリシリ
コン膜の粒径は約５０ｎｍなので、この膜厚以下で均一
な膜を形成することは困難である。また、ゲート電極膜
厚が５０ｎｍ以下になると、不純物として砒素を注入す
る際に砒素がシリコン基板まで突き抜けて特性劣化を起
こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜
厚を２５０ｎｍより大きくすると、ゲート電極の空乏化
を防ぐために砒素の注入エネルギーを大きく設定する必
要がある。このため、ソース・ドレインの接合が深くな
って短チャネル効果が顕著になる。ＰＭＯＳ型素子にお
いてゲート電極膜厚を１００ｎｍより小さくすると、ボ
ロンがシリコン基板中に突き抜けて素子の特性劣化を起
こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜
厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のと
きと同様に、ゲート電極の空乏化を防ぐためにボロンの
注入エネルギーを大きく設定する必要がある。このた
め、ソース・ドレインの接合が深くなって短チャネル効
果が顕著になる。
【００４７】
【発明の実施の形態】（実施の形態１）図１を参照し
て、本実施の形態に係るデュアルゲートＣＭＯＳ型半導
体装置は、シリコン半導体基板１０１と、シリコン半導
体基板１０１上にそれぞれ形成されたＰウェル１０２お
よびＮウェル１０３と、Ｐウェル１０２およびＮウェル
１０３上に形成されたフィールド酸化膜（素子分離領
域）１０４と、Ｐウェル１０２上に形成されたＮＭＯＳ
トランジスタと、Ｎウェル１０３上に形成されたＰＭＯ
Ｓトランジスタとを含む。
て、本実施の形態に係るデュアルゲートＣＭＯＳ型半導
体装置は、シリコン半導体基板１０１と、シリコン半導
体基板１０１上にそれぞれ形成されたＰウェル１０２お
よびＮウェル１０３と、Ｐウェル１０２およびＮウェル
１０３上に形成されたフィールド酸化膜（素子分離領
域）１０４と、Ｐウェル１０２上に形成されたＮＭＯＳ
トランジスタと、Ｎウェル１０３上に形成されたＰＭＯ
Ｓトランジスタとを含む。
【００４８】ＮＭＯＳトランジスタは、ゲート酸化膜１
０５ａと、Ｎ+ ポリシリコンゲート電極１０６ａと、サ
イドウォールスペーサ１１０ａと、ソース・ドレイン領
域（深いＮ型拡散層）１１１と、ＬＤＤ（Lightly Dope
d Drain ）領域（浅いＮ型拡散層）１０８と、シリサイ
ド膜１１３ａと、層間絶縁膜１１４と、メタル配線１１
５ａおよび１１５ｂとを含む。
０５ａと、Ｎ+ ポリシリコンゲート電極１０６ａと、サ
イドウォールスペーサ１１０ａと、ソース・ドレイン領
域（深いＮ型拡散層）１１１と、ＬＤＤ（Lightly Dope
d Drain ）領域（浅いＮ型拡散層）１０８と、シリサイ
ド膜１１３ａと、層間絶縁膜１１４と、メタル配線１１
５ａおよび１１５ｂとを含む。
【００４９】ＰＭＯＳトランジスタは、ゲート酸化膜１
０５ｂと、Ｐ+ ポリシリコンゲート電極１０６ｂと、サ
イドウォールスペーサ１１０ｂと、ソース・ドレイン領
域（深いＰ型拡散層）１１２と、ＬＤＤ領域（浅いＰ型
拡散層）１０９と、シリサイド膜１１３ｂと、層間絶縁
膜１１４と、メタル配線１１５ｃおよび１１５ｄとを含
む。
０５ｂと、Ｐ+ ポリシリコンゲート電極１０６ｂと、サ
イドウォールスペーサ１１０ｂと、ソース・ドレイン領
域（深いＰ型拡散層）１１２と、ＬＤＤ領域（浅いＰ型
拡散層）１０９と、シリサイド膜１１３ｂと、層間絶縁
膜１１４と、メタル配線１１５ｃおよび１１５ｄとを含
む。
【００５０】上記デュアルゲートＣＭＯＳ型半導体装置
において、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚
はＰＭＯＳ型素子のゲート電極１０６ｂの膜厚よりも小
さい。ゲート電極１０６ａの膜厚は５０〜２５０ｎｍで
あり、ゲート電極１０６ｂの膜厚は１００〜３５０ｎｍ
である。また、ゲート電極１０６ｂの膜厚は、ゲート電
極１０６ａの膜厚の１．５倍以上である。
において、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚
はＰＭＯＳ型素子のゲート電極１０６ｂの膜厚よりも小
さい。ゲート電極１０６ａの膜厚は５０〜２５０ｎｍで
あり、ゲート電極１０６ｂの膜厚は１００〜３５０ｎｍ
である。また、ゲート電極１０６ｂの膜厚は、ゲート電
極１０６ａの膜厚の１．５倍以上である。
【００５１】ＮＭＯＳ型素子のゲート電極１０６ａの膜
厚は十分小さい。このため、ゲート電極１０６ａが空乏
化することがない。また、注入エネルギーを低く設定で
きるため、短チャネル効果を抑制できる。ＰＭＯＳ型素
子のゲート電極１０６ｂの膜厚は十分大きい。このた
め、ボロンがゲート酸化膜１０５ｂを突き抜けて、トラ
ンジスタの特性を劣化させることもない。
厚は十分小さい。このため、ゲート電極１０６ａが空乏
化することがない。また、注入エネルギーを低く設定で
きるため、短チャネル効果を抑制できる。ＰＭＯＳ型素
子のゲート電極１０６ｂの膜厚は十分大きい。このた
め、ボロンがゲート酸化膜１０５ｂを突き抜けて、トラ
ンジスタの特性を劣化させることもない。
【００５２】本実施の形態に係るデュアルゲートＣＭＯ
Ｓ型半導体装置では、ゲート電極１０６ａおよび１０６
ｂとして、ポリシリコン膜を用いたが、アモルファスシ
リコン膜を用いても同様の効果が得られる。ただし、ア
モルファスシリコン膜を用いる場合はアモルファスシリ
コン膜を堆積後、結晶化のためのアニールを８００℃以
下（好ましくは、６５０〜７００℃）の温度で行なうこ
とが望ましい。結晶化アニールを行なわずに８５０〜９
００℃の不純物の活性化アニールを行なうと、アモルフ
ァスシリコン膜の結晶化のときに発生する応力が大きく
なる。このため、ゲート酸化膜１０５ａおよび１０５ｂ
が特性劣化を起こす危険性がある。
Ｓ型半導体装置では、ゲート電極１０６ａおよび１０６
ｂとして、ポリシリコン膜を用いたが、アモルファスシ
リコン膜を用いても同様の効果が得られる。ただし、ア
モルファスシリコン膜を用いる場合はアモルファスシリ
コン膜を堆積後、結晶化のためのアニールを８００℃以
下（好ましくは、６５０〜７００℃）の温度で行なうこ
とが望ましい。結晶化アニールを行なわずに８５０〜９
００℃の不純物の活性化アニールを行なうと、アモルフ
ァスシリコン膜の結晶化のときに発生する応力が大きく
なる。このため、ゲート酸化膜１０５ａおよび１０５ｂ
が特性劣化を起こす危険性がある。
【００５３】図２および図３を参照して、図１に示した
デュアルゲートＣＭＯＳ型半導体装置の製造工程を説明
する。
デュアルゲートＣＭＯＳ型半導体装置の製造工程を説明
する。
【００５４】図２（Ａ）を参照して、シリコン半導体基
板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およ
びフィールド酸化膜（素子分離領域）１０４を形成す
る。次に、しきい値電圧制御および短チャネル効果防止
のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロ
ンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、
不純物イオン注入をそれぞれ行なう。さらに、膜厚５ｎ
ｍのゲート酸化膜２０５を形成後、ＬＰＣＶＤ法により
ポリシリコン膜２０６を１００〜２００ｎｍ程度（好ま
しくは１５０ｎｍ）堆積する。
板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およ
びフィールド酸化膜（素子分離領域）１０４を形成す
る。次に、しきい値電圧制御および短チャネル効果防止
のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロ
ンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、
不純物イオン注入をそれぞれ行なう。さらに、膜厚５ｎ
ｍのゲート酸化膜２０５を形成後、ＬＰＣＶＤ法により
ポリシリコン膜２０６を１００〜２００ｎｍ程度（好ま
しくは１５０ｎｍ）堆積する。
【００５５】図２（Ｂ）を参照して、フォトリソグラフ
ィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ
型素子領域のポリシリコン膜２０６を所望の膜厚（５０
〜１３０ｎｍ、好ましくは１００ｎｍ）までエッチング
してポリシリコン膜２０７を得る。ＰＭＯＳ型素子領域
のポリシリコン膜２０８はエッチングされることなく、
当初堆積したときの膜厚のままである。図２（Ｃ）を参
照して、フォトリソグラフィおよびエッチングを含む周
知の工程を経て、ポリシリコン膜２０７および２０８を
所望のパターンにパターニングする。その後、ポリシリ
コン膜（ゲート電極１０６ａおよび１０６ｂ）表面およ
び活性化領域（ソース・ドレイン）（図示せず）上のシ
リコン酸化膜（図示せず）をフッ酸溶液などにより完全
に除去する。さらに、不純物の注入保護膜としてシリコ
ン窒化膜２０９を３〜３０ｎｍ程度（好ましくは５ｎ
ｍ）堆積する。次に、ＮＭＯＳ型素子領域のチャネル近
傍に浅い接合を形成する。このため、フォトリソグラフ
ィ工程によりＰＭＯＳ型素子をフォトレジスト膜によっ
て覆う。ＮＭＯＳ型素子には、砒素が２〜３０ｋｅＶの
エネルギー、注入量０．５〜５×１０ 14／ｃｍ2 程度で
イオン注入される。砒素は、シリコン半導体中でドナー
として振る舞う。ＮＭＯＳ型素子の不純物としてアンチ
モンイオンを用いる場合は、３〜３５ｋｅＶのエネルギ
ー、注入量０．５〜５×１０14／ｃｍ2 程度で注入が行
なわれる。
ィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ
型素子領域のポリシリコン膜２０６を所望の膜厚（５０
〜１３０ｎｍ、好ましくは１００ｎｍ）までエッチング
してポリシリコン膜２０７を得る。ＰＭＯＳ型素子領域
のポリシリコン膜２０８はエッチングされることなく、
当初堆積したときの膜厚のままである。図２（Ｃ）を参
照して、フォトリソグラフィおよびエッチングを含む周
知の工程を経て、ポリシリコン膜２０７および２０８を
所望のパターンにパターニングする。その後、ポリシリ
コン膜（ゲート電極１０６ａおよび１０６ｂ）表面およ
び活性化領域（ソース・ドレイン）（図示せず）上のシ
リコン酸化膜（図示せず）をフッ酸溶液などにより完全
に除去する。さらに、不純物の注入保護膜としてシリコ
ン窒化膜２０９を３〜３０ｎｍ程度（好ましくは５ｎ
ｍ）堆積する。次に、ＮＭＯＳ型素子領域のチャネル近
傍に浅い接合を形成する。このため、フォトリソグラフ
ィ工程によりＰＭＯＳ型素子をフォトレジスト膜によっ
て覆う。ＮＭＯＳ型素子には、砒素が２〜３０ｋｅＶの
エネルギー、注入量０．５〜５×１０ 14／ｃｍ2 程度で
イオン注入される。砒素は、シリコン半導体中でドナー
として振る舞う。ＮＭＯＳ型素子の不純物としてアンチ
モンイオンを用いる場合は、３〜３５ｋｅＶのエネルギ
ー、注入量０．５〜５×１０14／ｃｍ2 程度で注入が行
なわれる。
【００５６】図２（Ｄ）を参照して、フォトレジスト膜
を除去した後、ＰＭＯＳ型素子領域のチャネル近傍に浅
い接合を形成する。このため、フォトリソグラフィ工程
によりＮＭＯＳ型素子をフォトレジスト膜によって覆
う。ＰＭＯＳ型素子にはシリコン半導体中でアクセプタ
として振る舞う不純物イオンとしてＢＦ2 イオンを５〜
４０ｋｅＶのエネルギー、注入量０．５〜５×１０14／
ｃｍ2 程度で注入する。
を除去した後、ＰＭＯＳ型素子領域のチャネル近傍に浅
い接合を形成する。このため、フォトリソグラフィ工程
によりＮＭＯＳ型素子をフォトレジスト膜によって覆
う。ＰＭＯＳ型素子にはシリコン半導体中でアクセプタ
として振る舞う不純物イオンとしてＢＦ2 イオンを５〜
４０ｋｅＶのエネルギー、注入量０．５〜５×１０14／
ｃｍ2 程度で注入する。
【００５７】図３（Ａ）を参照して、ゲート電極１０６
ａおよび１０６ｂのそれぞれの側壁にサイドウォールス
ペーサ１１０ａおよび１１０ｂを形成する。具体的に
は、シリコン酸化膜を１００〜２００ｎｍ程度堆積す
る。その後、シリコン酸化膜のシリコン窒化膜に対する
選択比が５０〜１００程度あるＣ4 Ｆ8 ＋ＣＯガス系反
応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜
の表面が露出するまでエッチバックを行なう。これによ
り、サイドウォールスペーサ１１０ａおよび１１０ｂが
形成される。深い接合であるソース・ドレイン拡散層
（深いＮ型拡散層）１１１を形成する。フォトリソグラ
フィ工程により、ＰＭＯＳ型素子をフォトレジスト膜に
よって覆う。ＮＭＯＳ型素子にはシリコン半導体中でド
ナーとして振る舞う不純物イオンとして砒素を１５〜５
０ｋｅＶのエネルギー、注入量１〜５×１０15／ｃｍ2
程度で注入する。
ａおよび１０６ｂのそれぞれの側壁にサイドウォールス
ペーサ１１０ａおよび１１０ｂを形成する。具体的に
は、シリコン酸化膜を１００〜２００ｎｍ程度堆積す
る。その後、シリコン酸化膜のシリコン窒化膜に対する
選択比が５０〜１００程度あるＣ4 Ｆ8 ＋ＣＯガス系反
応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜
の表面が露出するまでエッチバックを行なう。これによ
り、サイドウォールスペーサ１１０ａおよび１１０ｂが
形成される。深い接合であるソース・ドレイン拡散層
（深いＮ型拡散層）１１１を形成する。フォトリソグラ
フィ工程により、ＰＭＯＳ型素子をフォトレジスト膜に
よって覆う。ＮＭＯＳ型素子にはシリコン半導体中でド
ナーとして振る舞う不純物イオンとして砒素を１５〜５
０ｋｅＶのエネルギー、注入量１〜５×１０15／ｃｍ2
程度で注入する。
【００５８】図３（Ｂ）を参照して、フォトレジスト膜
を除去した後、窒素雰囲気中で８５０〜９００℃程度の
アニールを施すことにより注入不純物を活性化させ、Ｎ
ＭＯＳ型素子に浅いＮ型拡散層１０８および深いＮ型拡
散層１１１を形成する。このとき、ＰＭＯＳ型素子にお
いては、ボロンが活性化され浅いＰ型拡散層２１６が形
成される。次に、ＮＭＯＳ型素子をフォトレジスト膜に
よって覆う。ＰＭＯＳ型素子にはチャンネリング効果を
防ぐために、注入エネルギー３０ｋｅＶ、注入量１×１
０15／ｃｍ2 の条件でシリコンイオンを注入する。その
後、シリコン半導体中でアクセプタとして振る舞う不純
物イオンとしてボロンイオンを１０〜３０ｋｅＶのエネ
ルギー、注入量１〜５×１０15／ｃｍ2 程度で注入す
る。
を除去した後、窒素雰囲気中で８５０〜９００℃程度の
アニールを施すことにより注入不純物を活性化させ、Ｎ
ＭＯＳ型素子に浅いＮ型拡散層１０８および深いＮ型拡
散層１１１を形成する。このとき、ＰＭＯＳ型素子にお
いては、ボロンが活性化され浅いＰ型拡散層２１６が形
成される。次に、ＮＭＯＳ型素子をフォトレジスト膜に
よって覆う。ＰＭＯＳ型素子にはチャンネリング効果を
防ぐために、注入エネルギー３０ｋｅＶ、注入量１×１
０15／ｃｍ2 の条件でシリコンイオンを注入する。その
後、シリコン半導体中でアクセプタとして振る舞う不純
物イオンとしてボロンイオンを１０〜３０ｋｅＶのエネ
ルギー、注入量１〜５×１０15／ｃｍ2 程度で注入す
る。
【００５９】図３（Ｃ）を参照して、フォトレジスト膜
を除去した後、急速熱処理（ＲＴＡ（Rapid Thermal An
nealing ）、１０００℃、１０秒）により注入不純物を
活性化させ、ＰＭＯＳ型素子に深いＰ型拡散層（ソース
・ドレイン拡散層）１１２を形成する。
を除去した後、急速熱処理（ＲＴＡ（Rapid Thermal An
nealing ）、１０００℃、１０秒）により注入不純物を
活性化させ、ＰＭＯＳ型素子に深いＰ型拡散層（ソース
・ドレイン拡散層）１１２を形成する。
【００６０】この後、サリサイド工程などの周知の工程
を経て、図３（Ｄ）に示すような所望のデュアルゲート
ＣＭＯＳ型半導体装置が形成される。
を経て、図３（Ｄ）に示すような所望のデュアルゲート
ＣＭＯＳ型半導体装置が形成される。
【００６１】本実施の形態で形成されたデュアルゲート
ＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極
１０６ａの膜厚が十分小さい。そのためゲート電極１０
６ａが空乏化することがない。また、注入エネルギーを
低く設定できるため短チャネル効果を抑制できる。さら
に、ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分
大きいので、ボロンがゲート酸化膜を突き抜けてトラン
ジスタ特性を劣化させることもない。また、特開平６−
２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型
半導体装置の製造方法のようにリンドープポリシリコン
膜を成膜させるような特別なプロセス装置を使用してい
ない。このため、成膜のスループットが向上するととも
に、製造コストも削減できる。また、図４に示すよう
に、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚に対す
るＰＭＯＳ型素子のゲート電極１０６ｂの膜厚の比が
１．５以上で良好なデバイス特性が得られている。この
ため、ＰＭＯＳ型素子およびＮＭＯＳ型素子のゲート電
極１０６ｂおよび１０６ａのそれぞれの膜厚が同じもの
に比べてプロセスマージンが飛躍的に向上する。
ＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極
１０６ａの膜厚が十分小さい。そのためゲート電極１０
６ａが空乏化することがない。また、注入エネルギーを
低く設定できるため短チャネル効果を抑制できる。さら
に、ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分
大きいので、ボロンがゲート酸化膜を突き抜けてトラン
ジスタ特性を劣化させることもない。また、特開平６−
２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型
半導体装置の製造方法のようにリンドープポリシリコン
膜を成膜させるような特別なプロセス装置を使用してい
ない。このため、成膜のスループットが向上するととも
に、製造コストも削減できる。また、図４に示すよう
に、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚に対す
るＰＭＯＳ型素子のゲート電極１０６ｂの膜厚の比が
１．５以上で良好なデバイス特性が得られている。この
ため、ＰＭＯＳ型素子およびＮＭＯＳ型素子のゲート電
極１０６ｂおよび１０６ａのそれぞれの膜厚が同じもの
に比べてプロセスマージンが飛躍的に向上する。
【００６２】（実施の形態２）図５を参照して、本実施
の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製
造工程を説明する。図５（Ｃ）を参照して、この製造工
程により作成されるデュアルゲートＣＭＯＳ型半導体装
置は、図１を参照して説明した実施の形態１のデュアル
ゲートＣＭＯＳ型半導体装置のゲート電極１０６ｂの代
わりに、間にシリコン酸化膜４０７を挟んだ、２層のポ
リシリコン膜４１２よりなるゲート電極を用いたもので
ある。両者のデュアルゲートＣＭＯＳ型半導体装置の特
性は、同等である。
の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製
造工程を説明する。図５（Ｃ）を参照して、この製造工
程により作成されるデュアルゲートＣＭＯＳ型半導体装
置は、図１を参照して説明した実施の形態１のデュアル
ゲートＣＭＯＳ型半導体装置のゲート電極１０６ｂの代
わりに、間にシリコン酸化膜４０７を挟んだ、２層のポ
リシリコン膜４１２よりなるゲート電極を用いたもので
ある。両者のデュアルゲートＣＭＯＳ型半導体装置の特
性は、同等である。
【００６３】図５（Ａ）を参照して、実施の形態１と同
様に、シリコン半導体基板１０１上に、Ｐウェル１０
２、Ｎウェル１０３、およびフィールド酸化膜（素子分
離領域）１０４を形成する。
様に、シリコン半導体基板１０１上に、Ｐウェル１０
２、Ｎウェル１０３、およびフィールド酸化膜（素子分
離領域）１０４を形成する。
【００６４】次に、しきい値電圧制御および短チャネル
効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）
にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）には
リンの、不純物イオン注入をそれぞれ行なう。次に、膜
厚５ｎｍのゲート酸化膜２０５を形成後、第１のポリシ
リコン膜４０６を５０〜１３０ｎｍ程度（好ましくは１
００ｎｍ）、シリコン酸化膜４０７を０．５〜２ｎｍ程
度、第２のポリシリコン膜４０８を５０〜１００ｎｍ程
度、それぞれＬＰＣＶＤ法により堆積する。
効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）
にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）には
リンの、不純物イオン注入をそれぞれ行なう。次に、膜
厚５ｎｍのゲート酸化膜２０５を形成後、第１のポリシ
リコン膜４０６を５０〜１３０ｎｍ程度（好ましくは１
００ｎｍ）、シリコン酸化膜４０７を０．５〜２ｎｍ程
度、第２のポリシリコン膜４０８を５０〜１００ｎｍ程
度、それぞれＬＰＣＶＤ法により堆積する。
【００６５】図５（Ｂ）を参照して、フォトリソグラフ
ィおよびエッチングを含む周知の工程を経て、シリコン
酸化膜４０７に対する選択比が１００〜２００程度のＣ
ｌ2／ＨＢｒ／Ｏ2 ガス系反応性イオンエッチング（Ｒ
ＩＥ）により、ＮＭＯＳ型素子領域の第２のポリシリコ
ン膜４０８をシリコン酸化膜４０７の表面が露出するま
でエッチングする。
ィおよびエッチングを含む周知の工程を経て、シリコン
酸化膜４０７に対する選択比が１００〜２００程度のＣ
ｌ2／ＨＢｒ／Ｏ2 ガス系反応性イオンエッチング（Ｒ
ＩＥ）により、ＮＭＯＳ型素子領域の第２のポリシリコ
ン膜４０８をシリコン酸化膜４０７の表面が露出するま
でエッチングする。
【００６６】次に、実施の形態１の図２（Ｃ）以降で示
したのと同様な工程を経て、図５（Ｃ）に示すような所
望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
したのと同様な工程を経て、図５（Ｃ）に示すような所
望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００６７】本実施の形態で形成されたデュアルゲート
ＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲー
トＣＭＯＳ型半導体装置と同様の効果が得られる。それ
に加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚
の均一性を実施の形態１のそれよりも小さくすることが
できる。このため、ＮＭＯＳ型素子特性のばらつきを抑
制することができる。実施の形態１のＮＭＯＳ型素子の
ゲート電極１０６ａの膜厚のばらつきは、ポリシリコン
膜２０６の堆積時のばらつきとエッチング時のばらつき
との和になる。これに対して、本実施の形態のＮＭＯＳ
型素子のゲート電極１０６ａの膜厚のばらつきは第１の
ポリシリコン膜４０６の堆積時のばらつきのみで決定さ
れる。したがって、実施の形態１のゲート電極１０６ａ
の膜厚のばらつきが４〜５％（１σ）なのに対して、本
実施の形態のゲート電極１０６ａの膜厚のばらつきは１
〜２％（１σ）に抑えることができる。これらのばらつ
きは第１のポリシリコン膜４０６の膜厚をテンコール社
製の膜厚測定器で測定することにより評価した。
ＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲー
トＣＭＯＳ型半導体装置と同様の効果が得られる。それ
に加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚
の均一性を実施の形態１のそれよりも小さくすることが
できる。このため、ＮＭＯＳ型素子特性のばらつきを抑
制することができる。実施の形態１のＮＭＯＳ型素子の
ゲート電極１０６ａの膜厚のばらつきは、ポリシリコン
膜２０６の堆積時のばらつきとエッチング時のばらつき
との和になる。これに対して、本実施の形態のＮＭＯＳ
型素子のゲート電極１０６ａの膜厚のばらつきは第１の
ポリシリコン膜４０６の堆積時のばらつきのみで決定さ
れる。したがって、実施の形態１のゲート電極１０６ａ
の膜厚のばらつきが４〜５％（１σ）なのに対して、本
実施の形態のゲート電極１０６ａの膜厚のばらつきは１
〜２％（１σ）に抑えることができる。これらのばらつ
きは第１のポリシリコン膜４０６の膜厚をテンコール社
製の膜厚測定器で測定することにより評価した。
【００６８】また、本実施の形態では、第１および第２
のポリシリコン膜４０６および４０８の間に形成される
絶縁膜としてシリコン酸化膜４０７を用いたが、シリコ
ン酸化膜４０７の代わりにシリコン窒化膜を用いてもＮ
ＭＯＳ型素子のゲート電極１０６ａを所望の膜厚にする
ことが可能である。しかし、絶縁膜にシリコン窒化膜を
用いた場合、シリコン窒化膜中のボロンの拡散速度は非
常に小さい。このため、ＰＭＯＳ型素子のゲート電極４
１２におけるボロンの拡散がシリコン窒化膜によりブロ
ックされ、ＰＭＯＳ型素子が空乏化するといった問題が
生じる。一方、絶縁膜にシリコン酸化膜４０７を用いた
場合では、シリコン酸化膜４０７中のボロンの拡散速度
は非常に大きいため、このような問題は発生しない。ま
た、第２のポリシリコン膜４０８のエッチングの際、ポ
リシリコン膜４０８のシリコン酸化膜４０７に対する選
択比は１００〜２００と非常に大きい。これに対して、
ポリシリコン膜４０８のシリコン窒化膜に対する選択比
は３０〜５０と小さい。このため、シリコン酸化膜４０
７を用いる方が有効である。なお、シリコン酸化膜４０
７の膜厚は加工に必要なエッチング選択性を満たしつ
つ、ボロンが十分拡散できる範囲に設定する。
のポリシリコン膜４０６および４０８の間に形成される
絶縁膜としてシリコン酸化膜４０７を用いたが、シリコ
ン酸化膜４０７の代わりにシリコン窒化膜を用いてもＮ
ＭＯＳ型素子のゲート電極１０６ａを所望の膜厚にする
ことが可能である。しかし、絶縁膜にシリコン窒化膜を
用いた場合、シリコン窒化膜中のボロンの拡散速度は非
常に小さい。このため、ＰＭＯＳ型素子のゲート電極４
１２におけるボロンの拡散がシリコン窒化膜によりブロ
ックされ、ＰＭＯＳ型素子が空乏化するといった問題が
生じる。一方、絶縁膜にシリコン酸化膜４０７を用いた
場合では、シリコン酸化膜４０７中のボロンの拡散速度
は非常に大きいため、このような問題は発生しない。ま
た、第２のポリシリコン膜４０８のエッチングの際、ポ
リシリコン膜４０８のシリコン酸化膜４０７に対する選
択比は１００〜２００と非常に大きい。これに対して、
ポリシリコン膜４０８のシリコン窒化膜に対する選択比
は３０〜５０と小さい。このため、シリコン酸化膜４０
７を用いる方が有効である。なお、シリコン酸化膜４０
７の膜厚は加工に必要なエッチング選択性を満たしつ
つ、ボロンが十分拡散できる範囲に設定する。
【００６９】本実施の形態では、第２のポリシリコン膜
４０８をエッチングするために反応性イオンエッチング
技術を用いたが、ケミカルドライエッチング（ＣＤＥ）
やウエットエッチングを用いても同様の加工は可能であ
る。
４０８をエッチングするために反応性イオンエッチング
技術を用いたが、ケミカルドライエッチング（ＣＤＥ）
やウエットエッチングを用いても同様の加工は可能であ
る。
【００７０】また、第１のポリシリコン膜４０６、シリ
コン酸化膜４０７および第２のポリシリコン膜４０８は
同一の装置で連続的に形成した。上記３層膜４０６、４
０７および４０８を連続的に形成することにより、それ
ぞれの界面にカーボンなどの不純物が混入しない。この
ため、特性ばらつきが少なく信頼性の高い素子を得るこ
とができる。
コン酸化膜４０７および第２のポリシリコン膜４０８は
同一の装置で連続的に形成した。上記３層膜４０６、４
０７および４０８を連続的に形成することにより、それ
ぞれの界面にカーボンなどの不純物が混入しない。この
ため、特性ばらつきが少なく信頼性の高い素子を得るこ
とができる。
【００７１】（実施の形態３）図６を参照して、本実施
の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製
造工程を説明する。この製造工程を用いて形成されるデ
ュアルゲートＣＭＯＳ型半導体装置は、図１を参照して
説明した実施の形態１のデュアルゲートＣＭＯＳ型半導
体装置と同様の構成をとる。このため、説明は繰返さな
い。
の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製
造工程を説明する。この製造工程を用いて形成されるデ
ュアルゲートＣＭＯＳ型半導体装置は、図１を参照して
説明した実施の形態１のデュアルゲートＣＭＯＳ型半導
体装置と同様の構成をとる。このため、説明は繰返さな
い。
【００７２】図６（Ａ）を参照して、実施の形態１と同
様に、シリコン半導体基板１０１上に、Ｐウェル１０
２、Ｎウェル１０３、およびフィールド酸化膜（素子分
離領域）１０４を形成する。
様に、シリコン半導体基板１０１上に、Ｐウェル１０
２、Ｎウェル１０３、およびフィールド酸化膜（素子分
離領域）１０４を形成する。
【００７３】次に、図示はしていないが、しきい値電圧
制御および短チャネル効果防止のために、ＮＭＯＳ型素
子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子
（Ｎウェル１０３）にはリンの、不純物イオン注入をそ
れぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５
を形成後、ポリシリコン膜５０６を５０〜１３０ｎｍ程
度（好ましくは１００ｎｍ）、シリコン窒化膜５０７を
５〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積す
る。
制御および短チャネル効果防止のために、ＮＭＯＳ型素
子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子
（Ｎウェル１０３）にはリンの、不純物イオン注入をそ
れぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５
を形成後、ポリシリコン膜５０６を５０〜１３０ｎｍ程
度（好ましくは１００ｎｍ）、シリコン窒化膜５０７を
５〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積す
る。
【００７４】図６（Ｂ）を参照して、フォトリソグラフ
ィおよびエッチングを含む周知の工程を経て、ＰＭＯＳ
型素子領域のシリコン窒化膜５０７を除去した後、フォ
トレジスト膜（図示せず）を除去する。
ィおよびエッチングを含む周知の工程を経て、ＰＭＯＳ
型素子領域のシリコン窒化膜５０７を除去した後、フォ
トレジスト膜（図示せず）を除去する。
【００７５】図６（Ｃ）を参照して、シリコン膜の選択
堆積が可能なＬＰＣＶＤ装置にて、ＰＭＯＳ型素子領域
のみにポリシリコン膜５０８を選択的に成長させる。具
体的には、ポリシリコン膜５０６上の自然酸化膜を除去
するため、水素による９００℃、１分のベークを行なっ
た後、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ系の混合ガスで、８５０
℃で５０〜１３０ｎｍ程度ポリシリコン膜５０８を成長
させる。
堆積が可能なＬＰＣＶＤ装置にて、ＰＭＯＳ型素子領域
のみにポリシリコン膜５０８を選択的に成長させる。具
体的には、ポリシリコン膜５０６上の自然酸化膜を除去
するため、水素による９００℃、１分のベークを行なっ
た後、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ系の混合ガスで、８５０
℃で５０〜１３０ｎｍ程度ポリシリコン膜５０８を成長
させる。
【００７６】次に、シリコン窒化膜５０７を除去した
後、実施の形態１の図２（Ｃ）以降で示したのと同様な
工程を経て、図６（Ｄ）に示すような所望のデュアルゲ
ートＣＭＯＳ型半導体装置を形成する。
後、実施の形態１の図２（Ｃ）以降で示したのと同様な
工程を経て、図６（Ｄ）に示すような所望のデュアルゲ
ートＣＭＯＳ型半導体装置を形成する。
【００７７】本実施の形態で形成されたデュアルゲート
ＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲー
トＣＭＯＳ型半導体装置と同様の効果が得られる。それ
に加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚
の均一性を実施の形態１のそれよりも小さくすることが
できる。このため、ＮＭＯＳ型素子特性のばらつきを抑
制することができる。実施の形態１のＮＭＯＳ型素子の
ゲート電極１０６ａの膜厚のばらつきは、ポリシリコン
膜２０６の堆積時のばらつきとエッチング時のばらつき
との和になる。これに対して、本実施の形態のＮＭＯＳ
型素子のゲート電極１０６ａの膜厚のばらつきはポリシ
リコン膜５０６の堆積のばらつきのみで決定される。し
たがって、実施の形態１のゲート電極１０６ａの膜厚の
ばらつきが４〜５％（１σ）なのに対して、本実施の形
態のゲート電極１０６ａの膜厚のばらつきは１〜２％
（１σ）に抑えることができる。これらのばらつきはポ
リシリコン膜５０６の膜厚をテンコール社製の膜厚測定
器で測定することにより評価した。
ＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲー
トＣＭＯＳ型半導体装置と同様の効果が得られる。それ
に加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚
の均一性を実施の形態１のそれよりも小さくすることが
できる。このため、ＮＭＯＳ型素子特性のばらつきを抑
制することができる。実施の形態１のＮＭＯＳ型素子の
ゲート電極１０６ａの膜厚のばらつきは、ポリシリコン
膜２０６の堆積時のばらつきとエッチング時のばらつき
との和になる。これに対して、本実施の形態のＮＭＯＳ
型素子のゲート電極１０６ａの膜厚のばらつきはポリシ
リコン膜５０６の堆積のばらつきのみで決定される。し
たがって、実施の形態１のゲート電極１０６ａの膜厚の
ばらつきが４〜５％（１σ）なのに対して、本実施の形
態のゲート電極１０６ａの膜厚のばらつきは１〜２％
（１σ）に抑えることができる。これらのばらつきはポ
リシリコン膜５０６の膜厚をテンコール社製の膜厚測定
器で測定することにより評価した。
【００７８】また、本実施の形態では、絶縁膜としてシ
リコン窒化膜５０７を用いたが、シリコン窒化膜５０７
の代わりにシリコン酸化膜を用いてもポリシリコン膜５
０８を選択的に成長させることは可能である。しかし、
絶縁膜にシリコン酸化膜を用いた場合、選択的に堆積さ
せたポリシリコン膜５０８と下地のポリシリコン膜５０
６との界面に自然酸化膜が成長する。自然酸化膜は選択
的に成長するシリコン膜の成長を抑制する。このため、
膜厚のばらつきが大きくなるといった問題が発生する。
また、シリコン酸化膜は一般的にＣＶＤ（Chemical Vap
or Deposition）法により形成されるため、耐湿性がシ
リコン窒化膜５０７よりも著しく劣る。したがって、ポ
リシリコン膜５０８の選択成長時に耐湿性に優れている
シリコン窒化膜を用いた方が、界面の自然酸化膜を抑制
することができ、良好な特性のＰＭＯＳ型素子を得るこ
とができる。また、シリコン熱酸化膜をシリコン窒化膜
５０７の代わりに使用しても同様のＰＭＯＳ型素子を得
ることができる。これは、シリコン熱酸化膜がシリコン
窒化膜５０７と同様に耐湿性に優れていることに起因す
る。
リコン窒化膜５０７を用いたが、シリコン窒化膜５０７
の代わりにシリコン酸化膜を用いてもポリシリコン膜５
０８を選択的に成長させることは可能である。しかし、
絶縁膜にシリコン酸化膜を用いた場合、選択的に堆積さ
せたポリシリコン膜５０８と下地のポリシリコン膜５０
６との界面に自然酸化膜が成長する。自然酸化膜は選択
的に成長するシリコン膜の成長を抑制する。このため、
膜厚のばらつきが大きくなるといった問題が発生する。
また、シリコン酸化膜は一般的にＣＶＤ（Chemical Vap
or Deposition）法により形成されるため、耐湿性がシ
リコン窒化膜５０７よりも著しく劣る。したがって、ポ
リシリコン膜５０８の選択成長時に耐湿性に優れている
シリコン窒化膜を用いた方が、界面の自然酸化膜を抑制
することができ、良好な特性のＰＭＯＳ型素子を得るこ
とができる。また、シリコン熱酸化膜をシリコン窒化膜
５０７の代わりに使用しても同様のＰＭＯＳ型素子を得
ることができる。これは、シリコン熱酸化膜がシリコン
窒化膜５０７と同様に耐湿性に優れていることに起因す
る。
【００７９】（実施の形態４）図７を参照して、本実施
の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製
造工程を説明する。この製造工程を用いて形成されるデ
ュアルゲートＣＭＯＳ型半導体装置は、図１を参照して
説明した実施の形態１のデュアルゲートＣＭＯＳ型半導
体装置と同様の構成をとる。このため、説明は繰返さな
い。
の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製
造工程を説明する。この製造工程を用いて形成されるデ
ュアルゲートＣＭＯＳ型半導体装置は、図１を参照して
説明した実施の形態１のデュアルゲートＣＭＯＳ型半導
体装置と同様の構成をとる。このため、説明は繰返さな
い。
【００８０】図７（Ａ）を参照して、実施の形態１と同
様に、シリコン半導体基板１０１上に、Ｐウェル１０
２、Ｎウェル１０３、およびフィールド酸化膜（素子分
離領域）１０４を形成する。
様に、シリコン半導体基板１０１上に、Ｐウェル１０
２、Ｎウェル１０３、およびフィールド酸化膜（素子分
離領域）１０４を形成する。
【００８１】次に、しきい値電圧制御および短チャネル
効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）
にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）には
リンの、不純物イオン注入をそれぞれ行なう。次に、膜
厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン
膜６０６を１００〜２００ｎｍ程度、シリコン窒化膜６
０７を１０〜５０ｎｍ程度、それぞれＬＰＣＶＤ法によ
り堆積する。
効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）
にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）には
リンの、不純物イオン注入をそれぞれ行なう。次に、膜
厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン
膜６０６を１００〜２００ｎｍ程度、シリコン窒化膜６
０７を１０〜５０ｎｍ程度、それぞれＬＰＣＶＤ法によ
り堆積する。
【００８２】図７（Ｂ）を参照して、フォトリソグラフ
ィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ
型素子領域のシリコン窒化膜６０７を除去した後、フォ
トレジスト膜（図示せず）を除去する。
ィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ
型素子領域のシリコン窒化膜６０７を除去した後、フォ
トレジスト膜（図示せず）を除去する。
【００８３】図７（Ｃ）を参照して、ポリシリコン膜６
０６表面を熱酸化することによりＮＭＯＳ型素子領域の
みにシリコン酸化膜６０８を形成する。ＰＭＯＳ型素子
領域は耐酸化性に優れたシリコン窒化膜６０７に覆われ
ている。このため、ポリシリコン膜６０６表面は酸化し
ない。このときの酸化条件は、所望の膜厚（５０〜１０
０ｎｍ）のＮＭＯＳ型素子のゲート電極が得られるよう
に設定されている。
０６表面を熱酸化することによりＮＭＯＳ型素子領域の
みにシリコン酸化膜６０８を形成する。ＰＭＯＳ型素子
領域は耐酸化性に優れたシリコン窒化膜６０７に覆われ
ている。このため、ポリシリコン膜６０６表面は酸化し
ない。このときの酸化条件は、所望の膜厚（５０〜１０
０ｎｍ）のＮＭＯＳ型素子のゲート電極が得られるよう
に設定されている。
【００８４】次に、シリコン酸化膜６０８およびシリコ
ン窒化膜６０７を除去した後、実施の形態１の図２
（Ｃ）以降に示したのと同様な工程を経て、図７（Ｄ）
に示すような所望のデュアルゲートＣＭＯＳ型半導体装
置を形成する。
ン窒化膜６０７を除去した後、実施の形態１の図２
（Ｃ）以降に示したのと同様な工程を経て、図７（Ｄ）
に示すような所望のデュアルゲートＣＭＯＳ型半導体装
置を形成する。
【００８５】本実施の形態に係る製造方法で形成された
デュアルゲートＣＭＯＳ型半導体装置は、実施の形態１
のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が
得られる。それに加えて、ＮＭＯＳ型素子のゲート電極
１０６ａの膜厚の均一性を実施の形態１のそれよりも小
さくすることができる。このため、ＮＭＯＳ型素子特性
のばらつきを抑制することができる。実施の形態１のＮ
ＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつき
は、ポリシリコン膜２０６の堆積時のばらつきとエッチ
ング時のばらつきとの和になる。これに対して、本実施
の形態の製造方法におけるＮＭＯＳ型素子のゲート電極
１０６ａの膜厚のばらつきはポリシリコン膜６０６の堆
積時のばらつきおよび熱酸化時のばらつきで決定され
る。しかし、熱酸化時のばらつきは、エッチング時のば
らつきに比べ０．５％（１σ）程度と非常に小さい。こ
のため、実施の形態１のゲート電極１０６ａの膜厚のば
らつきが４〜５％（１σ）なのに対して、本実施の形態
の製造方法を用いるとゲート電極１０６ａの膜厚のばら
つきは２％（１σ）程度に抑えることができる。これら
のばらつきはポリシリコン膜６０６の膜厚をテンコール
社製の膜厚測定器で測定することにより評価した。ま
た、本実施の形態の製造方法を用いて製造した半導体装
置では、実施の形態２の半導体装置のようにＰＭＯＳ型
素子のゲート電極１０６ｂに界面が存在しない。このた
め、良好な素子特性を得ることができる。
デュアルゲートＣＭＯＳ型半導体装置は、実施の形態１
のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が
得られる。それに加えて、ＮＭＯＳ型素子のゲート電極
１０６ａの膜厚の均一性を実施の形態１のそれよりも小
さくすることができる。このため、ＮＭＯＳ型素子特性
のばらつきを抑制することができる。実施の形態１のＮ
ＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつき
は、ポリシリコン膜２０６の堆積時のばらつきとエッチ
ング時のばらつきとの和になる。これに対して、本実施
の形態の製造方法におけるＮＭＯＳ型素子のゲート電極
１０６ａの膜厚のばらつきはポリシリコン膜６０６の堆
積時のばらつきおよび熱酸化時のばらつきで決定され
る。しかし、熱酸化時のばらつきは、エッチング時のば
らつきに比べ０．５％（１σ）程度と非常に小さい。こ
のため、実施の形態１のゲート電極１０６ａの膜厚のば
らつきが４〜５％（１σ）なのに対して、本実施の形態
の製造方法を用いるとゲート電極１０６ａの膜厚のばら
つきは２％（１σ）程度に抑えることができる。これら
のばらつきはポリシリコン膜６０６の膜厚をテンコール
社製の膜厚測定器で測定することにより評価した。ま
た、本実施の形態の製造方法を用いて製造した半導体装
置では、実施の形態２の半導体装置のようにＰＭＯＳ型
素子のゲート電極１０６ｂに界面が存在しない。このた
め、良好な素子特性を得ることができる。
【００８６】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００８７】
【発明の効果】本発明のデュアルゲートＣＭＯＳ型半導
体装置によれば、ＮＭＯＳ型素子のゲート電極の膜厚が
十分小さい。そのため、ゲート電極が空乏化することが
ないと同時に、注入エネルギーを低く設定できる。これ
により短チャネル効果を抑制できる。また、ＰＭＯＳ型
素子のゲート電極膜厚は十分大きいので、ボロンがゲー
ト酸化膜を突き抜けてトランジスタ特性を劣化されるこ
ともない。また、特開平６−２７５７８８号公報に開示
のデュアルゲートＣＭＯＳ型半導体装置の製造方法のよ
うにリンドープポリシリコン膜を成膜させるような特別
なプロセス装置を使用していない。このため、成膜のス
ループットが向上するとともに、製造コストも削減でき
る。
体装置によれば、ＮＭＯＳ型素子のゲート電極の膜厚が
十分小さい。そのため、ゲート電極が空乏化することが
ないと同時に、注入エネルギーを低く設定できる。これ
により短チャネル効果を抑制できる。また、ＰＭＯＳ型
素子のゲート電極膜厚は十分大きいので、ボロンがゲー
ト酸化膜を突き抜けてトランジスタ特性を劣化されるこ
ともない。また、特開平６−２７５７８８号公報に開示
のデュアルゲートＣＭＯＳ型半導体装置の製造方法のよ
うにリンドープポリシリコン膜を成膜させるような特別
なプロセス装置を使用していない。このため、成膜のス
ループットが向上するとともに、製造コストも削減でき
る。
【００８８】また、本発明のデュアルゲートＣＭＯＳ型
半導体装置の製造方法によれば、均一性が良いＮＭＯＳ
型素子のゲート電極を形成できる。このため、特性ばら
つきの少ないＮＭＯＳ型素子を得ることができる。
半導体装置の製造方法によれば、均一性が良いＮＭＯＳ
型素子のゲート電極を形成できる。このため、特性ばら
つきの少ないＮＭＯＳ型素子を得ることができる。
【図１】実施の形態１に係るデュアルゲートＣＭＯＳ型
半導体装置の構成を示す断面図である。
半導体装置の構成を示す断面図である。
【図２】実施の形態１に係るデュアルゲートＣＭＯＳ型
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
【図３】実施の形態１に係るデュアルゲートＣＭＯＳ型
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
【図４】本発明に係るデュアルゲートＣＭＯＳ型半導体
装置の性能を評価する図である。
装置の性能を評価する図である。
【図５】実施の形態２に係るデュアルゲートＣＭＯＳ型
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
【図６】実施の形態３に係るデュアルゲートＣＭＯＳ型
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
【図７】実施の形態４に係るデュアルゲートＣＭＯＳ型
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
【図８】ＮＭＯＳ型素子のしきい値電圧とゲート長の関
係を示す図である。
係を示す図である。
【図９】ＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示
す図である。
す図である。
【図１０】従来のデュアルゲートＣＭＯＳ型半導体装置
の性能を評価する図である。
の性能を評価する図である。
１０１ シリコン半導体基板 １０２ Ｐウェル １０３ Ｎウェル １０４ フィールド酸化膜 １０５ａ，１０５ｂ ゲート酸化膜 １０６ａ，１０６ｂ ゲートポリシリコン電極 １０８ 浅いＮ型拡散層 １０９ 浅いＰ型拡散層 １１０ａ，１１０ｂ サイドウォールスペーサ １１１ 深いＮ型拡散層 １１２ 深いＰ型拡散層 １１３ａ，１１３ｂ シリサイド膜 １１４ 層間絶縁膜 １１５ａ，１１５ｂ，１１５ｃ，１１５ｄ メタル配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 松岡 俊匡 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F048 AC03 BB06 BB07 BB08 BB16 BC06 BD05 BE03 BF03 BF06 BF12 BF19 BG12 DA25
Claims (17)
- 【請求項１】 シリコン基板上にそれぞれ形成されたＰ
チャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを
含み、 前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した
第１の電極を含み、 前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した
第２の電極を含み、 前記第２の電極の膜厚は、前記第１の電極の膜厚よりも
小さい、デュアルゲートＣＭＯＳ型半導体装置。 - 【請求項２】 前記第１および第２の電極は、ポリシリ
コンからなる、請求項１に記載のデュアルゲートＣＭＯ
Ｓ型半導体装置。 - 【請求項３】 前記第１の電極は、 第３の電極と、 前記第３の電極の上に形成された絶縁膜と、 前記絶縁膜の上に形成された第４の電極とを含む、請求
項１に記載のデュアルゲートＣＭＯＳ型半導体装置。 - 【請求項４】 前記第２、第３および第４の電極は、ポ
リシリコンからなる、請求項３に記載のデュアルゲート
ＣＭＯＳ型半導体装置。 - 【請求項５】 前記絶縁膜は、シリコン酸化膜である、
請求項３または４に記載のデュアルゲートＣＭＯＳ型半
導体装置。 - 【請求項６】 前記第１の電極の膜厚は、前記第２の電
極の膜厚の１．５倍以上である、請求項１〜５のいずれ
かに記載のデュアルゲートＣＭＯＳ型半導体装置。 - 【請求項７】 前記第１の電極の膜厚は、５０ｎｍ以上
２５０ｎｍ以下であり、 前記第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以
下である、請求項６に記載のデュアルゲートＣＭＯＳ型
半導体装置。 - 【請求項８】 シリコン基板上にそれぞれ形成されたＰ
チャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを
含み、 前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した
第１の電極を含み、 前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した
第２の電極を含み、 前記第２の電極の膜厚は、前記第１の電極の膜厚よりも
小さい、デュアルゲートＣＭＯＳ型半導体装置の製造方
法であって、 前記シリコン基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、 ＮチャネルＭＯＳ型素子領域の前記ポリシリコン膜をエ
ッチングし、ＰチャネルＭＯＳ型素子領域の前記ポリシ
リコン膜よりも膜厚を小さくする工程と、 前記ポリシリコン膜をパターニングして、前記Ｐチャネ
ルＭＯＳ型素子領域に前記第１の電極を形成する工程
と、 前記ポリシリコン膜をパターニングして、前記Ｎチャネ
ルＭＯＳ型素子領域に前記第２の電極を形成する工程と
を含む、デュアルゲートＣＭＯＳ型半導体装置の製造方
法。 - 【請求項９】 シリコン基板上にそれぞれ形成されたＰ
チャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを
含み、 前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した
第１の電極を含み、 前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した
第２の電極を含み、 前記第２の電極の膜厚は、前記第１の電極の膜厚よりも
小さい、デュアルゲートＣＭＯＳ型半導体装置の製造方
法であって、 前記シリコン基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に第１のポリシリコン膜を形成す
る工程と、 前記第１のポリシリコン膜の上に絶縁膜を形成する工程
と、 前記絶縁膜の上に第２のポリシリコン膜を形成する工程
と、 ＮチャネルＭＯＳ型素子領域の前記第２のポリシリコン
膜を前記絶縁膜の表面が露出するまでエッチングする工
程と、 前記ＰチャネルＭＯＳ型素子領域の前記第１および第２
のポリシリコン膜をパターニングして前記第１の電極を
形成する工程と、 前記ＮチャネルＭＯＳ型素子領域の前記第１のポリシリ
コン膜をパターニングして前記第２の電極を形成する工
程とを含む、デュアルゲートＣＭＯＳ型半導体装置の製
造方法。 - 【請求項１０】 前記第１のポリシリコン膜を形成する
前記工程と、前記絶縁膜を形成する前記工程と、前記第
２のポリシリコン膜を形成する前記工程とは、同一装置
にて連続的に行われる、請求項９に記載のデュアルゲー
トＣＭＯＳ型半導体装置の製造方法。 - 【請求項１１】 前記絶縁膜は、シリコン酸化膜であ
る、請求項９または１０に記載のデュアルゲートＣＭＯ
Ｓ型半導体装置の製造方法。 - 【請求項１２】 シリコン基板上にそれぞれ形成され
た、ＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素
子とを含み、 前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した
第１の電極を含み、 前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した
第２の電極を含み、 前記第２の電極の膜厚は、前記第１の電極の膜厚よりも
小さい、デュアルゲートＣＭＯＳ型半導体装置の製造方
法であって、 前記シリコン基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜の上に耐酸化性を有する絶縁膜を形
成する工程と、 前記絶縁膜をパターニングしてＮチャネルＭＯＳ型素子
領域の前記絶縁膜のみを除去する工程と、 熱酸化により前記ＮチャネルＭＯＳ型素子領域の前記ポ
リシリコン膜の上部をシリコン酸化膜に変える工程と、 前記ＰチャネルＭＯＳ型素子領域の前記ポリシリコン膜
をパターニングして前記第１の電極を形成する工程と、 前記ＮチャネルＭＯＳ型素子領域の前記ポリシリコン膜
をパターニングして前記第２の電極を形成する工程とを
含む、デュアルゲートＣＭＯＳ型半導体装置の製造方
法。 - 【請求項１３】 前記絶縁膜は、シリコン窒化膜であ
る、請求項１２に記載のデュアルゲートＣＭＯＳ型半導
体装置の製造方法。 - 【請求項１４】 シリコン基板上にそれぞれ形成され
た、ＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素
子とを含み、 前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した
第１の電極を含み、 前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した
第２の電極を含み、 前記第２の電極の膜厚は、前記第１の電極の膜厚よりも
小さい、デュアルゲートＣＭＯＳ型半導体装置の製造方
法であって、 前記シリコン基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜の上に絶縁膜を形成する工程と、 前記絶縁膜をパターニングしてＰチャネルＭＯＳ型素子
領域の前記絶縁膜を除去する工程と、 ポリシリコン膜を前記ＰチャネルＭＯＳ型素子領域のみ
に選択的に堆積する工程と、 前記ＰチャネルＭＯＳ型素子領域の前記ポリシリコン膜
をパターニングして前記第１の電極を形成する工程と、 前記ＮチャネルＭＯＳ型素子領域の前記ポリシリコン膜
をパターニングして前記第２の電極を形成する工程とを
含む、デュアルゲートＣＭＯＳ型半導体装置の製造方
法。 - 【請求項１５】 前記絶縁膜はシリコン窒化膜である、
請求項１４に記載のデュアルゲートＣＭＯＳ型半導体装
置の製造方法。 - 【請求項１６】 前記第１の電極の膜厚は、前記第２の
電極の膜厚の１．５倍以上である、請求項８〜１５に記
載のデュアルゲートＣＭＯＳ型半導体装置の製造方法。 - 【請求項１７】 前記第１の電極の膜厚は、５０ｎｍ以
上２５０ｎｍ以下であり、 前記第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以
下である、請求項１６に記載のデュアルゲートＣＭＯＳ
型半導体装置の製造方法。
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- 1998-08-11 JP JP22688498A patent/JP4245692B2/ja not_active Expired - Fee Related
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