JP2000124327A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000124327A JP2000124327A JP10291966A JP29196698A JP2000124327A JP 2000124327 A JP2000124327 A JP 2000124327A JP 10291966 A JP10291966 A JP 10291966A JP 29196698 A JP29196698 A JP 29196698A JP 2000124327 A JP2000124327 A JP 2000124327A
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Abstract
(57)【要約】
【課題】ＣＭＯＳデバイスにおけるｐＭＯＳトランジス
タのソース・ドレイン抵抗の低減、及びｎＭＯＳとｐＭ
ＯＳの両トランジスタの不純物プロファイルの均一化が
可能な半導体装置及びその製造方法を提供する。 【解決手段】ＣＭＯＳデバイスを有する半導体装置にお
いて、ｎＭＯＳトランジスタのソース、ドレイン拡散層
２４上には単結晶シリコン膜２６が形成され、ｐＭＯＳ
トランジスタのソース、ドレイン拡散層２８上には、単
結晶シリコン膜３０と単結晶シリコン膜２６の積層膜が
形成される。ｎＭＯＳトランジスタのゲート電極の側面
には、シリコン酸化膜１４、シリコン窒化膜１６、シリ
コン酸化膜１８、シリコン酸化膜２０、及びシリコン窒
化膜２２の積層膜が形成され、ｐＭＯＳトランジスタの
ゲート電極の側面には、シリコン酸化膜１４、シリコン
酸化膜２０、及びシリコン窒化膜２２の積層膜が形成さ
れる。
タのソース・ドレイン抵抗の低減、及びｎＭＯＳとｐＭ
ＯＳの両トランジスタの不純物プロファイルの均一化が
可能な半導体装置及びその製造方法を提供する。 【解決手段】ＣＭＯＳデバイスを有する半導体装置にお
いて、ｎＭＯＳトランジスタのソース、ドレイン拡散層
２４上には単結晶シリコン膜２６が形成され、ｐＭＯＳ
トランジスタのソース、ドレイン拡散層２８上には、単
結晶シリコン膜３０と単結晶シリコン膜２６の積層膜が
形成される。ｎＭＯＳトランジスタのゲート電極の側面
には、シリコン酸化膜１４、シリコン窒化膜１６、シリ
コン酸化膜１８、シリコン酸化膜２０、及びシリコン窒
化膜２２の積層膜が形成され、ｐＭＯＳトランジスタの
ゲート電極の側面には、シリコン酸化膜１４、シリコン
酸化膜２０、及びシリコン窒化膜２２の積層膜が形成さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、相補形金属酸化
膜半導体（Complementary Metal-oxide Semiconductor
）（以下ＣＭＯＳ）デバイスを構成するｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとが
形成された半導体装置及びその製造方法に関するもので
ある。
膜半導体（Complementary Metal-oxide Semiconductor
）（以下ＣＭＯＳ）デバイスを構成するｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとが
形成された半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、ＣＭＯＳデバイスは、高速化、高
性能化の要求を受けて微細化が進んでいる。この微細化
の要求より、半導体基板上の拡散領域、特に低濃度拡散
領域は浅い接合で形成することが不可欠になっている。
しかし、イオン注入の際に、加速電圧を低加速にするこ
とによる浅い接合の形成は、非常に困難なものとなって
きている。
性能化の要求を受けて微細化が進んでいる。この微細化
の要求より、半導体基板上の拡散領域、特に低濃度拡散
領域は浅い接合で形成することが不可欠になっている。
しかし、イオン注入の際に、加速電圧を低加速にするこ
とによる浅い接合の形成は、非常に困難なものとなって
きている。
【０００３】そこで、ソース、ドレイン拡散領域を形成
する際に、イオン注入された不純物プロファイルの広が
りを抑制する目的、あるいはシリサイド化による接合リ
ークの増大を抑制する目的で、ゲート電極上とソース／
ドレインである拡散領域上のみに単結晶シリコンを選択
的に形成する構造（エレベーテッド（Elevated）Source
(Ｓ)／Drain(Ｄ)構造）が用いられている。
する際に、イオン注入された不純物プロファイルの広が
りを抑制する目的、あるいはシリサイド化による接合リ
ークの増大を抑制する目的で、ゲート電極上とソース／
ドレインである拡散領域上のみに単結晶シリコンを選択
的に形成する構造（エレベーテッド（Elevated）Source
(Ｓ)／Drain(Ｄ)構造）が用いられている。
【０００４】図３５、図３６を用いて、従来のエレベー
テッドＳ／Ｄ構造を有するＣＭＯＳデバイスについて説
明する。図３５は、従来のエレベーテッドＳ／Ｄ構造と
ＬＤＤ構造を有するＣＭＯＳデバイスの構造を概略的に
示す図である。図３６は、従来のエレベーテッドＳ／Ｄ
構造とシングル・ドレイン構造を有するＣＭＯＳデバイ
スの構造を概略的に示す図である。
テッドＳ／Ｄ構造を有するＣＭＯＳデバイスについて説
明する。図３５は、従来のエレベーテッドＳ／Ｄ構造と
ＬＤＤ構造を有するＣＭＯＳデバイスの構造を概略的に
示す図である。図３６は、従来のエレベーテッドＳ／Ｄ
構造とシングル・ドレイン構造を有するＣＭＯＳデバイ
スの構造を概略的に示す図である。
【０００５】図３５、図３６に示すように、ｐ形シリコ
ン半導体基板（あるいはｎ形シリコン半導体基板）１０
０には、ｐ形ウェル領域１０２、ｎ形ウェル領域１０３
が形成されている。ｐ形ウェル領域１０２とｎ形ウェル
領域１０３との間には、これらｐ形ウェル領域１０２、
ｎ形ウェル領域１０３に形成される半導体素子を誘電体
分離するための素子分離絶縁膜１０４が形成されてい
る。
ン半導体基板（あるいはｎ形シリコン半導体基板）１０
０には、ｐ形ウェル領域１０２、ｎ形ウェル領域１０３
が形成されている。ｐ形ウェル領域１０２とｎ形ウェル
領域１０３との間には、これらｐ形ウェル領域１０２、
ｎ形ウェル領域１０３に形成される半導体素子を誘電体
分離するための素子分離絶縁膜１０４が形成されてい
る。
【０００６】前記ｐ形ウェル領域１０２上とｎ形ウェル
領域１０３上には、シリコン酸化膜からなるゲート絶縁
膜１０５を介してポリシリコン膜からなるゲート電極１
０６が形成されている。
領域１０３上には、シリコン酸化膜からなるゲート絶縁
膜１０５を介してポリシリコン膜からなるゲート電極１
０６が形成されている。
【０００７】このような構造の半導体装置に対し、ｐ形
ウェル領域１０２上及びｎ形ウェル領域１０３上のゲー
ト電極１０６の側面に、後酸化法によりゲート側壁膜と
しての第１のシリコン酸化膜（ＳｉＯ2 ）１０７を形成
する。さらに、ゲート側壁膜としての第２のシリコン酸
化膜１０８とシリコン窒化膜１０９を順次形成する。
ウェル領域１０２上及びｎ形ウェル領域１０３上のゲー
ト電極１０６の側面に、後酸化法によりゲート側壁膜と
しての第１のシリコン酸化膜（ＳｉＯ2 ）１０７を形成
する。さらに、ゲート側壁膜としての第２のシリコン酸
化膜１０８とシリコン窒化膜１０９を順次形成する。
【０００８】さらに、図３５に示すＬＤＤ構造では、ｎ
ＭＯＳトランジスタ側の前記ゲート電極１０６の左右の
半導体基板内に、イオン注入法によって形成された浅い
低濃度のｎ形拡散領域１１０が形成され、この低濃度の
ｎ形拡散領域１１０の左右には深い高濃度のｎ形拡散領
域１１１が形成されている。
ＭＯＳトランジスタ側の前記ゲート電極１０６の左右の
半導体基板内に、イオン注入法によって形成された浅い
低濃度のｎ形拡散領域１１０が形成され、この低濃度の
ｎ形拡散領域１１０の左右には深い高濃度のｎ形拡散領
域１１１が形成されている。
【０００９】ｐＭＯＳトランジスタ側の前記ゲート電極
１０６の左右の半導体基板内には、イオン注入法によっ
て形成された浅い低濃度のｐ形拡散領域１１２が形成さ
れ、この低濃度のｐ形拡散領域１１２の左右には深い高
濃度のｐ形拡散領域１１３が形成される。さらに、両ト
ランジスタのゲート電極１０６上、ｎ形拡散領域１１１
上、及びｐ形拡散領域１１３上には、エピタキシャル成
長によって形成された同一膜厚の単結晶シリコン膜１１
４が形成されている。
１０６の左右の半導体基板内には、イオン注入法によっ
て形成された浅い低濃度のｐ形拡散領域１１２が形成さ
れ、この低濃度のｐ形拡散領域１１２の左右には深い高
濃度のｐ形拡散領域１１３が形成される。さらに、両ト
ランジスタのゲート電極１０６上、ｎ形拡散領域１１１
上、及びｐ形拡散領域１１３上には、エピタキシャル成
長によって形成された同一膜厚の単結晶シリコン膜１１
４が形成されている。
【００１０】また、図３６に示すシングル・ドレイン構
造では、ｎＭＯＳトランジスタ側の前記ゲート電極１０
６の左右の半導体基板内に、イオン注入法によって形成
されたｎ形拡散領域１１５が形成される。
造では、ｎＭＯＳトランジスタ側の前記ゲート電極１０
６の左右の半導体基板内に、イオン注入法によって形成
されたｎ形拡散領域１１５が形成される。
【００１１】ｐＭＯＳトランジスタ側の前記ゲート電極
１０６の左右の半導体基板内には、イオン注入法によっ
て形成されたｐ形拡散領域１１６が形成される。さら
に、両トランジスタのゲート電極１０６上、ｎ形拡散領
域１１５、及びｐ形拡散領域１１６上には、エピタキシ
ャル成長によって形成された同一膜厚の単結晶シリコン
膜１１４が形成されている。
１０６の左右の半導体基板内には、イオン注入法によっ
て形成されたｐ形拡散領域１１６が形成される。さら
に、両トランジスタのゲート電極１０６上、ｎ形拡散領
域１１５、及びｐ形拡散領域１１６上には、エピタキシ
ャル成長によって形成された同一膜厚の単結晶シリコン
膜１１４が形成されている。
【００１２】このようなエレベーテッドＳ／Ｄ構造を有
するＣＭＯＳデバイスは、次のような製造方法にて形成
されている。図３５に示すＬＤＤ構造では、半導体基板
上にゲート電極を形成した後、低濃度拡散領域を形成す
る。さらに、ゲート側壁膜を形成し、ジクロルシランと
塩化水素をガスソースとしてシリコン単結晶選択成長を
行う。その後、高濃度拡散領域を形成することによっ
て、エレベーテッドＳ／Ｄ構造を有するＣＭＯＳデバイ
スが作成される。
するＣＭＯＳデバイスは、次のような製造方法にて形成
されている。図３５に示すＬＤＤ構造では、半導体基板
上にゲート電極を形成した後、低濃度拡散領域を形成す
る。さらに、ゲート側壁膜を形成し、ジクロルシランと
塩化水素をガスソースとしてシリコン単結晶選択成長を
行う。その後、高濃度拡散領域を形成することによっ
て、エレベーテッドＳ／Ｄ構造を有するＣＭＯＳデバイ
スが作成される。
【００１３】また、図３６に示すシングル・ドレイン構
造では、半導体基板上にゲート電極を形成する。さら
に、ゲート側壁膜を形成し、ジクロルシランと塩化水素
をガスソースとしてシリコン単結晶選択成長を行う。そ
の後、拡散領域を形成することによって、エレベーテッ
ドＳ／Ｄ構造を有するＣＭＯＳデバイスが作成される。
造では、半導体基板上にゲート電極を形成する。さら
に、ゲート側壁膜を形成し、ジクロルシランと塩化水素
をガスソースとしてシリコン単結晶選択成長を行う。そ
の後、拡散領域を形成することによって、エレベーテッ
ドＳ／Ｄ構造を有するＣＭＯＳデバイスが作成される。
【００１４】
【発明が解決しようとする課題】図３５、図３６に示す
従来のＬＤＤ構造あるいはシングル・ドレイン構造を有
するＣＭＯＳデバイスでは、ＣＭＯＳデバイス中のｎチ
ャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジス
タ）とｐチャネルＭＯＳトランジスタ（ｐＭＯＳトラン
ジスタ）の各ドーピング種における不純物のプロファイ
ルや拡散領域の抵抗の相違が考慮されることなく、ゲー
ト側壁膜や拡散領域上のシリコン膜がｎＭＯＳトランジ
スタとｐＭＯＳトランジスタとで同一膜厚で形成されて
いる。
従来のＬＤＤ構造あるいはシングル・ドレイン構造を有
するＣＭＯＳデバイスでは、ＣＭＯＳデバイス中のｎチ
ャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジス
タ）とｐチャネルＭＯＳトランジスタ（ｐＭＯＳトラン
ジスタ）の各ドーピング種における不純物のプロファイ
ルや拡散領域の抵抗の相違が考慮されることなく、ゲー
ト側壁膜や拡散領域上のシリコン膜がｎＭＯＳトランジ
スタとｐＭＯＳトランジスタとで同一膜厚で形成されて
いる。
【００１５】このように、ｎＭＯＳトランジスタより拡
散領域の抵抗値が高いｐＭＯＳトランジスタには、ｎＭ
ＯＳトランジスタと同一膜厚のゲート側壁膜が形成され
ているため、ｐＭＯＳトランジスタの拡散領域の抵抗が
ｎＭＯＳトランジスタの拡散領域の抵抗に比べて高抵抗
になるという問題が生じている。
散領域の抵抗値が高いｐＭＯＳトランジスタには、ｎＭ
ＯＳトランジスタと同一膜厚のゲート側壁膜が形成され
ているため、ｐＭＯＳトランジスタの拡散領域の抵抗が
ｎＭＯＳトランジスタの拡散領域の抵抗に比べて高抵抗
になるという問題が生じている。
【００１６】さらに、ｐＭＯＳトランジスタの拡散領域
上のシリコン膜は、ｎＭＯＳトランジスタのシリコン膜
とほぼ同一膜厚で形成されている。このため、不純物プ
ロファイルがｎＭＯＳトランジスタに比べて深くなり易
いｐＭＯＳトランジスタでは、拡散領域を形成するため
注入されたイオンが半導体基板中に深く入りすぎ、この
イオンがチャネル方向へ広く拡散してチャネルを短く
し、ショートチャネル効果を引き起こす場合がある。
上のシリコン膜は、ｎＭＯＳトランジスタのシリコン膜
とほぼ同一膜厚で形成されている。このため、不純物プ
ロファイルがｎＭＯＳトランジスタに比べて深くなり易
いｐＭＯＳトランジスタでは、拡散領域を形成するため
注入されたイオンが半導体基板中に深く入りすぎ、この
イオンがチャネル方向へ広く拡散してチャネルを短く
し、ショートチャネル効果を引き起こす場合がある。
【００１７】また、プロセスの簡略化のため、図３６に
示すように、シングルドレイン構造でＣＭＯＳデバイス
を製造した場合、従来の製造方法では拡散領域が形成さ
れる半導体基板上のシリコン膜や、ゲート側壁膜がｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタとで同一膜厚
で形成される。この結果、ｐＭＯＳトランジスタ側に注
入されるｐ形不純物の飛程距離がｎＭＯＳトランジスタ
側に注入されるｎ形不純物の飛程距離より長いため、ｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタにおける拡
散領域の不純物プロファイルが両トランジスタで大きく
異なってくるという問題がある。
示すように、シングルドレイン構造でＣＭＯＳデバイス
を製造した場合、従来の製造方法では拡散領域が形成さ
れる半導体基板上のシリコン膜や、ゲート側壁膜がｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタとで同一膜厚
で形成される。この結果、ｐＭＯＳトランジスタ側に注
入されるｐ形不純物の飛程距離がｎＭＯＳトランジスタ
側に注入されるｎ形不純物の飛程距離より長いため、ｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタにおける拡
散領域の不純物プロファイルが両トランジスタで大きく
異なってくるという問題がある。
【００１８】すなわち、従来のＣＭＯＳデバイスでは、
ゲート電極の側面に形成されるゲート側壁膜はｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで同一膜厚に形
成されている。また、拡散領域を浅い接合で形成する要
求から求められるエレベーテッドＳ／Ｄ構造において
も、拡散領域上のシリコンエピタキシャル膜はｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで同一膜厚に形
成されている。
ゲート電極の側面に形成されるゲート側壁膜はｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで同一膜厚に形
成されている。また、拡散領域を浅い接合で形成する要
求から求められるエレベーテッドＳ／Ｄ構造において
も、拡散領域上のシリコンエピタキシャル膜はｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで同一膜厚に形
成されている。
【００１９】さらに、図３６に示すように、シングルド
レイン構造を有するＣＭＯＳデバイスにおいて、拡散領
域が形成される半導体基板上のシリコン膜の膜厚がｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタとで同一であ
る場合、ｎ形不純物とｐ形不純物のプロファイルに相違
があることから、イオン注入条件の変更のみで両トラン
ジスタに所望のプロファイルを形成することは困難であ
る。
レイン構造を有するＣＭＯＳデバイスにおいて、拡散領
域が形成される半導体基板上のシリコン膜の膜厚がｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタとで同一であ
る場合、ｎ形不純物とｐ形不純物のプロファイルに相違
があることから、イオン注入条件の変更のみで両トラン
ジスタに所望のプロファイルを形成することは困難であ
る。
【００２０】そこで本発明は、前記課題を鑑みてなされ
たものであり、ｎチャネルＭＯＳトランジスタとｐチャ
ネルＭＯＳトランジスタを有する半導体装置において、
ゲート電極の側面に形成されるゲート側壁膜、及びソー
ス・ドレインである拡散領域上のシリコン膜の膜厚をそ
れぞれのトランジスタにおける適正な膜厚に形成するこ
とにより、ｐチャネルＭＯＳトランジスタのソース・ド
レイン抵抗の低減、及び両トランジスタの不純物プロフ
ァイルの均一化が可能な半導体装置及びその製造方法を
提供することを目的とする。
たものであり、ｎチャネルＭＯＳトランジスタとｐチャ
ネルＭＯＳトランジスタを有する半導体装置において、
ゲート電極の側面に形成されるゲート側壁膜、及びソー
ス・ドレインである拡散領域上のシリコン膜の膜厚をそ
れぞれのトランジスタにおける適正な膜厚に形成するこ
とにより、ｐチャネルＭＯＳトランジスタのソース・ド
レイン抵抗の低減、及び両トランジスタの不純物プロフ
ァイルの均一化が可能な半導体装置及びその製造方法を
提供することを目的とする。
【００２１】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、ｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタとがエレベ
ーテッド−ソース／ドレイン構造を用いて形成されたＣ
ＭＯＳデバイスを有する半導体装置において、前記ｎチ
ャネルＭＯＳトランジスタのソースあるいはドレインで
ある拡散層上に形成された第１の単結晶シリコン膜と、
前記ｐチャネルＭＯＳトランジスタのソースあるいはド
レインである拡散層上に形成され、前記第１の単結晶シ
リコン膜の膜厚と異なる膜厚を有する第２の単結晶シリ
コン膜とを具備することを特徴とする。
に、この発明に係る半導体装置は、ｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタとがエレベ
ーテッド−ソース／ドレイン構造を用いて形成されたＣ
ＭＯＳデバイスを有する半導体装置において、前記ｎチ
ャネルＭＯＳトランジスタのソースあるいはドレインで
ある拡散層上に形成された第１の単結晶シリコン膜と、
前記ｐチャネルＭＯＳトランジスタのソースあるいはド
レインである拡散層上に形成され、前記第１の単結晶シ
リコン膜の膜厚と異なる膜厚を有する第２の単結晶シリ
コン膜とを具備することを特徴とする。
【００２２】また、この発明に係る半導体装置は、ｎチ
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとを含むＣＭＯＳデバイスを有する半導体装置にお
いて、前記ｎチャネルＭＯＳトランジスタのゲート電極
の側面に形成された第１の絶縁膜と、前記ｐチャネルＭ
ＯＳトランジスタのゲート電極の側面に形成され、前記
第１の絶縁膜の膜厚と異なる膜厚を有する第２の絶縁膜
とを具備することを特徴とする。
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとを含むＣＭＯＳデバイスを有する半導体装置にお
いて、前記ｎチャネルＭＯＳトランジスタのゲート電極
の側面に形成された第１の絶縁膜と、前記ｐチャネルＭ
ＯＳトランジスタのゲート電極の側面に形成され、前記
第１の絶縁膜の膜厚と異なる膜厚を有する第２の絶縁膜
とを具備することを特徴とする。
【００２３】また、この発明に係る半導体装置は、ｎチ
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとがエレベーテッド−ソース／ドレイン構造を用い
て形成されたＣＭＯＳデバイスを有する半導体装置にお
いて、前記ｎチャネルＭＯＳトランジスタのソースある
いはドレインである拡散層上に形成された第１の単結晶
シリコン膜と、前記ｐチャネルＭＯＳトランジスタのソ
ースあるいはドレインである拡散層上に形成され、前記
第１の単結晶シリコン膜の膜厚と異なる膜厚を有する第
２の単結晶シリコン膜と、前記ｎチャネルＭＯＳトラン
ジスタのゲート電極の側面に形成された第１の絶縁膜
と、前記ｐチャネルＭＯＳトランジスタのゲート電極の
側面に形成され、前記第１の絶縁膜の膜厚と異なる膜厚
を有する第２の絶縁膜とを具備することを特徴とする。
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとがエレベーテッド−ソース／ドレイン構造を用い
て形成されたＣＭＯＳデバイスを有する半導体装置にお
いて、前記ｎチャネルＭＯＳトランジスタのソースある
いはドレインである拡散層上に形成された第１の単結晶
シリコン膜と、前記ｐチャネルＭＯＳトランジスタのソ
ースあるいはドレインである拡散層上に形成され、前記
第１の単結晶シリコン膜の膜厚と異なる膜厚を有する第
２の単結晶シリコン膜と、前記ｎチャネルＭＯＳトラン
ジスタのゲート電極の側面に形成された第１の絶縁膜
と、前記ｐチャネルＭＯＳトランジスタのゲート電極の
側面に形成され、前記第１の絶縁膜の膜厚と異なる膜厚
を有する第２の絶縁膜とを具備することを特徴とする。
【００２４】また、この発明に係る半導体装置の製造方
法は、半導体基板に、素子形成領域を分離するための素
子分離絶縁膜を形成する工程と、前記素子形成領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の表面を含
む半導体基板の全面に第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に第１のシリコン
窒化膜を形成する工程と、前記第１のシリコン窒化膜上
に第２のシリコン酸化膜を形成する工程と、ｎチャネル
ＭＯＳトランジスタが形成される素子形成領域の前記第
２のシリコン酸化膜及び前記第１のシリコン窒化膜を残
したまま、ｐチャネルＭＯＳトランジスタが形成される
素子形成領域の前記第２のシリコン酸化膜及び前記第１
のシリコン窒化膜をエッチングする工程と、半導体基板
の全面に第３のシリコン酸化膜を形成する工程と、前記
第３のシリコン酸化膜上に第２のシリコン窒化膜を形成
する工程と、半導体基板面に対して平行な面に形成され
た前記第２のシリコン窒化膜を異方性ドライエッチング
し、半導体基板面に対して垂直な面に形成された前記第
２のシリコン窒化膜だけを残す工程とを具備することを
特徴とする。
法は、半導体基板に、素子形成領域を分離するための素
子分離絶縁膜を形成する工程と、前記素子形成領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の表面を含
む半導体基板の全面に第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に第１のシリコン
窒化膜を形成する工程と、前記第１のシリコン窒化膜上
に第２のシリコン酸化膜を形成する工程と、ｎチャネル
ＭＯＳトランジスタが形成される素子形成領域の前記第
２のシリコン酸化膜及び前記第１のシリコン窒化膜を残
したまま、ｐチャネルＭＯＳトランジスタが形成される
素子形成領域の前記第２のシリコン酸化膜及び前記第１
のシリコン窒化膜をエッチングする工程と、半導体基板
の全面に第３のシリコン酸化膜を形成する工程と、前記
第３のシリコン酸化膜上に第２のシリコン窒化膜を形成
する工程と、半導体基板面に対して平行な面に形成され
た前記第２のシリコン窒化膜を異方性ドライエッチング
し、半導体基板面に対して垂直な面に形成された前記第
２のシリコン窒化膜だけを残す工程とを具備することを
特徴とする。
【００２５】また、この発明に係る半導体装置の製造方
法は、半導体基板に、素子形成領域を分離するための素
子分離絶縁膜を形成する工程と、前記素子形成領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の表面を含
む半導体基板の全面に第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に第１のシリコン
窒化膜を形成する工程と、前記第１のシリコン窒化膜上
に第２のシリコン酸化膜を形成する工程と、ｎチャネル
ＭＯＳトランジスタが形成される素子形成領域の前記第
２のシリコン酸化膜及び前記第１のシリコン窒化膜を残
したまま、ｐチャネルＭＯＳトランジスタが形成される
素子形成領域の前記第２のシリコン酸化膜及び前記第１
のシリコン窒化膜をエッチングする工程と、前記素子形
成領域に、ライトリー・ドープト・ドレイン構造を形成
するための低濃度の拡散層を形成する工程と、半導体基
板の全面に第３のシリコン酸化膜を形成する工程と、前
記第３のシリコン酸化膜上に第２のシリコン窒化膜を形
成する工程と、半導体基板面に対して平行な面に形成さ
れた前記第２のシリコン窒化膜を異方性ドライエッチン
グし、半導体基板面に対して垂直な面に形成された前記
第２のシリコン窒化膜だけを残す工程と、ｎチャネルＭ
ＯＳトランジスタが形成される素子形成領域の前記第３
のシリコン酸化膜及び前記第２のシリコン酸化膜をエッ
チングする工程と、ｐチャネルＭＯＳトランジスタが形
成される素子形成領域の前記第３のシリコン酸化膜及び
前記第１のシリコン酸化膜をエッチングする工程と、ｐ
チャネルＭＯＳトランジスタが形成される素子形成領域
の半導体基板のシリコン表面及びゲート電極上のみに第
１の単結晶シリコン膜を形成する工程と、ｎチャネルＭ
ＯＳトランジスタが形成される素子形成領域の前記第１
のシリコン窒化膜及び前記第１のシリコン酸化膜をエッ
チングする工程と、ｎチャネルＭＯＳトランジスタが形
成される素子形成領域の半導体基板のシリコン表面及び
ゲート電極上のみに第２の単結晶シリコン膜を形成する
とともに、これと同時にｐチャネルＭＯＳトランジスタ
が形成される素子形成領域の前記第１の単結晶シリコン
膜上のみに、前記第２の単結晶シリコン膜を形成する工
程と、前記素子形成領域に、ライトリー・ドープト・ド
レイン構造を形成するための高濃度の拡散層を形成する
工程とを具備することを特徴とする。
法は、半導体基板に、素子形成領域を分離するための素
子分離絶縁膜を形成する工程と、前記素子形成領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の表面を含
む半導体基板の全面に第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に第１のシリコン
窒化膜を形成する工程と、前記第１のシリコン窒化膜上
に第２のシリコン酸化膜を形成する工程と、ｎチャネル
ＭＯＳトランジスタが形成される素子形成領域の前記第
２のシリコン酸化膜及び前記第１のシリコン窒化膜を残
したまま、ｐチャネルＭＯＳトランジスタが形成される
素子形成領域の前記第２のシリコン酸化膜及び前記第１
のシリコン窒化膜をエッチングする工程と、前記素子形
成領域に、ライトリー・ドープト・ドレイン構造を形成
するための低濃度の拡散層を形成する工程と、半導体基
板の全面に第３のシリコン酸化膜を形成する工程と、前
記第３のシリコン酸化膜上に第２のシリコン窒化膜を形
成する工程と、半導体基板面に対して平行な面に形成さ
れた前記第２のシリコン窒化膜を異方性ドライエッチン
グし、半導体基板面に対して垂直な面に形成された前記
第２のシリコン窒化膜だけを残す工程と、ｎチャネルＭ
ＯＳトランジスタが形成される素子形成領域の前記第３
のシリコン酸化膜及び前記第２のシリコン酸化膜をエッ
チングする工程と、ｐチャネルＭＯＳトランジスタが形
成される素子形成領域の前記第３のシリコン酸化膜及び
前記第１のシリコン酸化膜をエッチングする工程と、ｐ
チャネルＭＯＳトランジスタが形成される素子形成領域
の半導体基板のシリコン表面及びゲート電極上のみに第
１の単結晶シリコン膜を形成する工程と、ｎチャネルＭ
ＯＳトランジスタが形成される素子形成領域の前記第１
のシリコン窒化膜及び前記第１のシリコン酸化膜をエッ
チングする工程と、ｎチャネルＭＯＳトランジスタが形
成される素子形成領域の半導体基板のシリコン表面及び
ゲート電極上のみに第２の単結晶シリコン膜を形成する
とともに、これと同時にｐチャネルＭＯＳトランジスタ
が形成される素子形成領域の前記第１の単結晶シリコン
膜上のみに、前記第２の単結晶シリコン膜を形成する工
程と、前記素子形成領域に、ライトリー・ドープト・ド
レイン構造を形成するための高濃度の拡散層を形成する
工程とを具備することを特徴とする。
【００２６】また、この発明に係る半導体装置の製造方
法は、半導体基板に、素子形成領域を分離するための素
子分離絶縁膜を形成する工程と、前記素子形成領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の表面を含
む半導体基板の全面に第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に第１のシリコン
窒化膜を形成する工程と、前記第１のシリコン窒化膜上
に第２のシリコン酸化膜を形成する工程と、ｎチャネル
ＭＯＳトランジスタが形成される素子形成領域の前記第
２のシリコン酸化膜及び前記第１のシリコン窒化膜を残
したまま、ｐチャネルＭＯＳトランジスタが形成される
素子形成領域の前記第２のシリコン酸化膜及び前記第１
のシリコン窒化膜をエッチングする工程と、前記素子形
成領域に、ソースあるいはドレインとなる低濃度の拡散
層を形成する工程と、半導体基板の全面に第３のシリコ
ン酸化膜を形成する工程と、前記第３のシリコン酸化膜
上に第２のシリコン窒化膜を形成する工程と、半導体基
板面に対して平行な面に形成された前記第２のシリコン
窒化膜を異方性ドライエッチングし、半導体基板面に対
して垂直な面に形成された前記第２のシリコン窒化膜だ
けを残す工程と、ｎチャネルＭＯＳトランジスタが形成
される素子形成領域の前記第３のシリコン酸化膜及び前
記第２のシリコン酸化膜をエッチングする工程と、ｐチ
ャネルＭＯＳトランジスタが形成される素子形成領域の
前記第３のシリコン酸化膜及び前記第１のシリコン酸化
膜をエッチングする工程と、ｐチャネルＭＯＳトランジ
スタが形成される素子形成領域の半導体基板のシリコン
表面及びゲート電極上のみに、不純物が導入された第１
の単結晶シリコン膜を形成する工程と、ｎチャネルＭＯ
Ｓトランジスタが形成される素子形成領域の前記第１の
シリコン窒化膜及び前記第１のシリコン酸化膜をエッチ
ングする工程と、ｎチャネルＭＯＳトランジスタが形成
される素子形成領域の半導体基板のシリコン表面及びゲ
ート電極上のみに、不純物が導入されていない第２の単
結晶シリコン膜を形成するとともに、これと同時にｐチ
ャネルＭＯＳトランジスタが形成される素子形成領域の
前記第１の単結晶シリコン膜上のみに、前記第２の単結
晶シリコン膜を形成する工程と、ｐチャネルＭＯＳトラ
ンジスタが形成される素子形成領域にソースあるいはド
レインとなる高濃度の拡散層を形成する工程と、不純物
が導入されていない前記第２の単結晶シリコン膜上を含
む半導体基板の全面に金属膜を形成する工程と、前記第
２の単結晶シリコン膜と前記金属膜とを反応させてシリ
サイド化し、金属シリサイド膜を形成する工程とを具備
することを特徴とする。
法は、半導体基板に、素子形成領域を分離するための素
子分離絶縁膜を形成する工程と、前記素子形成領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極の表面を含
む半導体基板の全面に第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜上に第１のシリコン
窒化膜を形成する工程と、前記第１のシリコン窒化膜上
に第２のシリコン酸化膜を形成する工程と、ｎチャネル
ＭＯＳトランジスタが形成される素子形成領域の前記第
２のシリコン酸化膜及び前記第１のシリコン窒化膜を残
したまま、ｐチャネルＭＯＳトランジスタが形成される
素子形成領域の前記第２のシリコン酸化膜及び前記第１
のシリコン窒化膜をエッチングする工程と、前記素子形
成領域に、ソースあるいはドレインとなる低濃度の拡散
層を形成する工程と、半導体基板の全面に第３のシリコ
ン酸化膜を形成する工程と、前記第３のシリコン酸化膜
上に第２のシリコン窒化膜を形成する工程と、半導体基
板面に対して平行な面に形成された前記第２のシリコン
窒化膜を異方性ドライエッチングし、半導体基板面に対
して垂直な面に形成された前記第２のシリコン窒化膜だ
けを残す工程と、ｎチャネルＭＯＳトランジスタが形成
される素子形成領域の前記第３のシリコン酸化膜及び前
記第２のシリコン酸化膜をエッチングする工程と、ｐチ
ャネルＭＯＳトランジスタが形成される素子形成領域の
前記第３のシリコン酸化膜及び前記第１のシリコン酸化
膜をエッチングする工程と、ｐチャネルＭＯＳトランジ
スタが形成される素子形成領域の半導体基板のシリコン
表面及びゲート電極上のみに、不純物が導入された第１
の単結晶シリコン膜を形成する工程と、ｎチャネルＭＯ
Ｓトランジスタが形成される素子形成領域の前記第１の
シリコン窒化膜及び前記第１のシリコン酸化膜をエッチ
ングする工程と、ｎチャネルＭＯＳトランジスタが形成
される素子形成領域の半導体基板のシリコン表面及びゲ
ート電極上のみに、不純物が導入されていない第２の単
結晶シリコン膜を形成するとともに、これと同時にｐチ
ャネルＭＯＳトランジスタが形成される素子形成領域の
前記第１の単結晶シリコン膜上のみに、前記第２の単結
晶シリコン膜を形成する工程と、ｐチャネルＭＯＳトラ
ンジスタが形成される素子形成領域にソースあるいはド
レインとなる高濃度の拡散層を形成する工程と、不純物
が導入されていない前記第２の単結晶シリコン膜上を含
む半導体基板の全面に金属膜を形成する工程と、前記第
２の単結晶シリコン膜と前記金属膜とを反応させてシリ
サイド化し、金属シリサイド膜を形成する工程とを具備
することを特徴とする。
【００２７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００２８】図１は、この発明の第１の実施の形態の半
導体装置（ＣＭＯＳデバイス）の構造を示す断面図であ
る。図２〜図７は、第１の実施の形態のＣＭＯＳデバイ
スの製造工程を示す各工程の断面図である。
導体装置（ＣＭＯＳデバイス）の構造を示す断面図であ
る。図２〜図７は、第１の実施の形態のＣＭＯＳデバイ
スの製造工程を示す各工程の断面図である。
【００２９】まず、図１を用いて、第１の実施の形態の
ＣＭＯＳデバイスの構造について説明する。
ＣＭＯＳデバイスの構造について説明する。
【００３０】ｐ形シリコン半導体基板（あるいはｎ形シ
リコン半導体基板）２には、図面に向かって左側にｐ形
ウェル領域４、右側にｎ形ウェル領域６が形成されてい
る。これらｐ形ウェル領域４とｎ形ウェル領域６との境
には、素子が形成される能動素子領域を分離するための
埋め込み素子分離絶縁膜８が形成されている。
リコン半導体基板）２には、図面に向かって左側にｐ形
ウェル領域４、右側にｎ形ウェル領域６が形成されてい
る。これらｐ形ウェル領域４とｎ形ウェル領域６との境
には、素子が形成される能動素子領域を分離するための
埋め込み素子分離絶縁膜８が形成されている。
【００３１】ｐ形ウェル領域４内及びｎ形ウェル領域６
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
【００３２】次に、ｎチャネルＭＯＳトランジスタ（以
下ｎＭＯＳトランジスタ）の構造とｐチャネルＭＯＳト
ランジスタ（ｐＭＯＳトランジスタ）の構造を分けて説
明する。
下ｎＭＯＳトランジスタ）の構造とｐチャネルＭＯＳト
ランジスタ（ｐＭＯＳトランジスタ）の構造を分けて説
明する。
【００３３】ｎＭＯＳトランジスタでは、前記ゲート絶
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚３０ｎｍ程度形成される。第１のシリコン窒
化膜１６上には、第２のシリコン酸化膜１８が膜厚３０
ｎｍ程度形成される。この第２のシリコン酸化膜１８上
には、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形
成される。さらに、第３のシリコン酸化膜２０上には、
第２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成され
ている。
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚３０ｎｍ程度形成される。第１のシリコン窒
化膜１６上には、第２のシリコン酸化膜１８が膜厚３０
ｎｍ程度形成される。この第２のシリコン酸化膜１８上
には、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形
成される。さらに、第３のシリコン酸化膜２０上には、
第２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成され
ている。
【００３４】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は９６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は９６ｎｍ程度になる。
【００３５】ゲート電極１２の左右のｐウェル領域４内
には、ソース、ドレインであるｎ形拡散領域２４が形成
されている。このｎ形拡散領域２４は、例えばヒ素（Ａ
ｓ）を加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］にてイオン注入することにより形成され
る。ｎ形拡散領域２４の半導体基板２表面からの深さ
は、ここでは６３ｎｍ程度に設定される。
には、ソース、ドレインであるｎ形拡散領域２４が形成
されている。このｎ形拡散領域２４は、例えばヒ素（Ａ
ｓ）を加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］にてイオン注入することにより形成され
る。ｎ形拡散領域２４の半導体基板２表面からの深さ
は、ここでは６３ｎｍ程度に設定される。
【００３６】また、ｎ形拡散領域２４上及びゲート電極
１２上には、単結晶シリコン膜２６が形成されている。
この単結晶シリコン膜２６は、例えばエピタキシャル成
長によって膜厚５０ｎｍ程度に形成される。
１２上には、単結晶シリコン膜２６が形成されている。
この単結晶シリコン膜２６は、例えばエピタキシャル成
長によって膜厚５０ｎｍ程度に形成される。
【００３７】次に、ｐＭＯＳトランジスタでは、前記ゲ
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
【００３８】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
【００３９】ゲート電極１２の左右のｎウェル領域６内
には、ソース、ドレインであるｐ形拡散領域２８が形成
されている。このｐ形拡散領域２８は、例えばＢＦ2 を
加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０15［ｃ
ｍ-2］にてイオン注入することにより形成される。ｐ形
拡散領域２８の半導体基板２表面からの深さは、ここで
は６０ｎｍ程度に設定される。
には、ソース、ドレインであるｐ形拡散領域２８が形成
されている。このｐ形拡散領域２８は、例えばＢＦ2 を
加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０15［ｃ
ｍ-2］にてイオン注入することにより形成される。ｐ形
拡散領域２８の半導体基板２表面からの深さは、ここで
は６０ｎｍ程度に設定される。
【００４０】また、ｐ形拡散領域２８上及びゲート電極
１２上には、単結晶シリコン膜３０、単結晶シリコン膜
２６が下から順に形成されている。この単結晶シリコン
膜３０、２６は、例えばエピタキシャル成長によってそ
れぞれ膜厚３０ｎｍ、５０ｎｍ程度に形成され、合わせ
て膜厚８０ｎｍ程度になる。
１２上には、単結晶シリコン膜３０、単結晶シリコン膜
２６が下から順に形成されている。この単結晶シリコン
膜３０、２６は、例えばエピタキシャル成長によってそ
れぞれ膜厚３０ｎｍ、５０ｎｍ程度に形成され、合わせ
て膜厚８０ｎｍ程度になる。
【００４１】このように構成されたＣＭＯＳデバイスで
は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで
ゲート電極の側面に形成されるゲート側壁膜を異なる膜
厚で形成している。ｐＭＯＳトランジスタではｎＭＯＳ
トランジスタに比べてゲート側壁膜の膜厚を薄くするこ
とにより、チャネル端部からシリコン膜端部までのゲー
ト側壁膜の下に存在するｐ形拡散領域の距離を短くして
いる。このように、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタにおけるゲート側壁膜をそれぞれ適正な膜厚
に設定することにより、ＣＭＯＳデバイスにおいてｐＭ
ＯＳトランジスタのソース、ドレインであるｐ形拡散領
域の抵抗値が高くなるという不具合を防止することがで
きる。
は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで
ゲート電極の側面に形成されるゲート側壁膜を異なる膜
厚で形成している。ｐＭＯＳトランジスタではｎＭＯＳ
トランジスタに比べてゲート側壁膜の膜厚を薄くするこ
とにより、チャネル端部からシリコン膜端部までのゲー
ト側壁膜の下に存在するｐ形拡散領域の距離を短くして
いる。このように、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタにおけるゲート側壁膜をそれぞれ適正な膜厚
に設定することにより、ＣＭＯＳデバイスにおいてｐＭ
ＯＳトランジスタのソース、ドレインであるｐ形拡散領
域の抵抗値が高くなるという不具合を防止することがで
きる。
【００４２】また、このＣＭＯＳデバイスでは、ｐＭＯ
Ｓトランジスタにおける拡散領域（ソース、ドレイン）
上のシリコン膜の膜厚がｎＭＯＳトランジスタにおける
拡散領域上のシリコン膜の膜厚に比べて厚い。このた
め、前記シリコン膜の上方から不純物を注入すると、ｐ
ＭＯＳトランジスタの不純物プロファイルがｎＭＯＳト
ランジスタの不純物プロファイルに比べて基板表面から
極端に深くなるのを防ぐことができ、両トランジスタの
不純物プロファイルをほぼ同程度の深さに形成すること
が可能である。
Ｓトランジスタにおける拡散領域（ソース、ドレイン）
上のシリコン膜の膜厚がｎＭＯＳトランジスタにおける
拡散領域上のシリコン膜の膜厚に比べて厚い。このた
め、前記シリコン膜の上方から不純物を注入すると、ｐ
ＭＯＳトランジスタの不純物プロファイルがｎＭＯＳト
ランジスタの不純物プロファイルに比べて基板表面から
極端に深くなるのを防ぐことができ、両トランジスタの
不純物プロファイルをほぼ同程度の深さに形成すること
が可能である。
【００４３】したがって、従来のＣＭＯＳデバイスおい
て、ｐ形の不純物が深くまでイオン注入され拡散しやす
いために、ｐＭＯＳトランジスタの不純物プロファイル
がチャネルへ進入してショートチャネル効果を発生させ
るのを防止することができる。
て、ｐ形の不純物が深くまでイオン注入され拡散しやす
いために、ｐＭＯＳトランジスタの不純物プロファイル
がチャネルへ進入してショートチャネル効果を発生させ
るのを防止することができる。
【００４４】以上説明したようにこの第１の実施の形態
の半導体装置によれば、シングルドレイン構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとで、ゲート側壁膜の膜厚、及びソ
ース、ドレインである拡散領域上のシリコン膜の膜厚を
異なる膜厚にすることにより、両トランジスタにおける
拡散領域の抵抗や不純物プロファイルを考慮に入れた、
両トランジスタの要求に応じたＣＭＯＳデバイスを形成
することができる。
の半導体装置によれば、シングルドレイン構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとで、ゲート側壁膜の膜厚、及びソ
ース、ドレインである拡散領域上のシリコン膜の膜厚を
異なる膜厚にすることにより、両トランジスタにおける
拡散領域の抵抗や不純物プロファイルを考慮に入れた、
両トランジスタの要求に応じたＣＭＯＳデバイスを形成
することができる。
【００４５】次に、図２〜図７を用いて、第１の実施の
形態のＣＭＯＳデバイスの製造方法について説明する。
形態のＣＭＯＳデバイスの製造方法について説明する。
【００４６】まず、図２に示すように、ｐ形シリコン半
導体基板（あるいはｎ形シリコン半導体基板）２に、埋
め込み素子分離法により、深さ４００ｎｍの素子分離絶
縁膜８を形成する。この素子分離絶縁膜８によって分離
された能動素子部の半導体基板２の表面に、２０ｎｍ以
下のシリコン酸化膜を形成する。
導体基板（あるいはｎ形シリコン半導体基板）２に、埋
め込み素子分離法により、深さ４００ｎｍの素子分離絶
縁膜８を形成する。この素子分離絶縁膜８によって分離
された能動素子部の半導体基板２の表面に、２０ｎｍ以
下のシリコン酸化膜を形成する。
【００４７】このシリコン酸化膜の形成後、イオン注入
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
【００４８】その後、熱酸化法あるいはＬＰＣＶＤ法に
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
【００４９】次に、後酸化として熱酸化法によって、ゲ
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
【００５０】なお、前記ゲート絶縁膜１０にはシリコン
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
【００５１】さらに、図２に示すように、フォトリソグ
ラフィ法によりマスクパターニングを行い、レジスト３
２を形成する。このレジスト３２をマスクとして、ｐＭ
ＯＳトランジスタ側の第２のシリコン酸化膜１８をウェ
ットエッチングする。このウェットエッチングの後、１
６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジス
タ側の第１のシリコン窒化膜１６をウェットエッチング
する。このようなプロセスを経ることにより、ゲート絶
縁膜１０へのダメージを防ぐことができる。
ラフィ法によりマスクパターニングを行い、レジスト３
２を形成する。このレジスト３２をマスクとして、ｐＭ
ＯＳトランジスタ側の第２のシリコン酸化膜１８をウェ
ットエッチングする。このウェットエッチングの後、１
６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジス
タ側の第１のシリコン窒化膜１６をウェットエッチング
する。このようなプロセスを経ることにより、ゲート絶
縁膜１０へのダメージを防ぐことができる。
【００５２】続いて、図３に示すように、レジスト３２
を剥離した後、ＬＰＣＶＤ法により、ゲート側壁膜とな
る第３のシリコン酸化膜２０を形成する。さらに、この
第３のシリコン酸化膜２０上に、第２のシリコン窒化膜
２２をＬＰＣＶＤ法により堆積する。この際、前記第３
のシリコン酸化膜２０の膜厚は１０ｎｍ、前記第２のシ
リコン窒化膜２２の膜厚は２０ｎｍとする。
を剥離した後、ＬＰＣＶＤ法により、ゲート側壁膜とな
る第３のシリコン酸化膜２０を形成する。さらに、この
第３のシリコン酸化膜２０上に、第２のシリコン窒化膜
２２をＬＰＣＶＤ法により堆積する。この際、前記第３
のシリコン酸化膜２０の膜厚は１０ｎｍ、前記第２のシ
リコン窒化膜２２の膜厚は２０ｎｍとする。
【００５３】次に、反応性イオンエッチング（ＲＩＥ）
により、図４に示すように、第２のシリコン窒化膜２２
をエッチングし、半導体基板２に垂直な面の第２のシリ
コン窒化膜２２だけを残してゲート側壁膜を形成する。
その後、図５に示すように、希弗酸を用いて、ｎＭＯＳ
トランジスタ側の第３のシリコン酸化膜２０と第２のシ
リコン酸化膜１８をエッチングする。同様に、希弗酸に
よって、ｐＭＯＳトランジスタ側の第３のシリコン酸化
膜２０と第１のシリコン酸化膜１４をエッチングする。
により、図４に示すように、第２のシリコン窒化膜２２
をエッチングし、半導体基板２に垂直な面の第２のシリ
コン窒化膜２２だけを残してゲート側壁膜を形成する。
その後、図５に示すように、希弗酸を用いて、ｎＭＯＳ
トランジスタ側の第３のシリコン酸化膜２０と第２のシ
リコン酸化膜１８をエッチングする。同様に、希弗酸に
よって、ｐＭＯＳトランジスタ側の第３のシリコン酸化
膜２０と第１のシリコン酸化膜１４をエッチングする。
【００５４】続いて、図６に示すように、シリコンが露
出した部分、すなわち半導体基板２のシリコン表面とゲ
ート電極１２上にのみ、エピタキシャル成長により単結
晶シリコン膜３０を膜厚３０ｎｍ形成する。このシリコ
ン膜３０の選択成長は、８００℃以上の高温下、自然酸
化膜の除去のための水素雰囲気中で半導体基板２を加熱
し、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応
ガスを水素とともに半導体基板２に供給して行われる。
出した部分、すなわち半導体基板２のシリコン表面とゲ
ート電極１２上にのみ、エピタキシャル成長により単結
晶シリコン膜３０を膜厚３０ｎｍ形成する。このシリコ
ン膜３０の選択成長は、８００℃以上の高温下、自然酸
化膜の除去のための水素雰囲気中で半導体基板２を加熱
し、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応
ガスを水素とともに半導体基板２に供給して行われる。
【００５５】ここで、エピタキシャル成長に使用される
エピタキシャル成長装置は、反応室の形式で縦型、バレ
ル型、クラスタ型に分類され、加熱方式で抵抗加熱方
式、高周波加熱方式、ランプ加熱方式に分類される。さ
らに、ウェハ処理方式で枚葉式、バッチ式などに分類さ
れる。これらのうちいずれの方式であっても、シリコン
膜３０の選択成長に使用することができる。
エピタキシャル成長装置は、反応室の形式で縦型、バレ
ル型、クラスタ型に分類され、加熱方式で抵抗加熱方
式、高周波加熱方式、ランプ加熱方式に分類される。さ
らに、ウェハ処理方式で枚葉式、バッチ式などに分類さ
れる。これらのうちいずれの方式であっても、シリコン
膜３０の選択成長に使用することができる。
【００５６】次に、１６０℃に加熱された燐酸を用い
て、ｎＭＯＳトランジスタ側の第１のシリコン窒化膜１
６をウェットエッチングする。さらに、希弗酸を用い
て、ｎＭＯＳトランジスタ側の第１のシリコン酸化膜１
４をウェットエッチングする。
て、ｎＭＯＳトランジスタ側の第１のシリコン窒化膜１
６をウェットエッチングする。さらに、希弗酸を用い
て、ｎＭＯＳトランジスタ側の第１のシリコン酸化膜１
４をウェットエッチングする。
【００５７】続いて、図７に示すように、シリコンが露
出した部分、すなわちｎＭＯＳトランジスタ側の半導体
基板２のシリコン表面とゲート電極１２上のみに、エピ
タキシャル成長により単結晶シリコン膜２６を膜厚５０
ｎｍ形成する。これと同時に、ｐＭＯＳトランジスタ側
では前記シリコン膜３０上にのみ、エピタキシャル成長
により単結晶のシリコン膜２６を膜厚５０ｎｍ形成す
る。このシリコン膜２６の選択成長は、前述と同様に、
８００℃以上の高温下、自然酸化膜の除去のための水素
雰囲気中で半導体基板２を加熱し、ＳｉＨ4 、ＳｉＨ2
Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素とともに半導
体基板２に供給して行われる。
出した部分、すなわちｎＭＯＳトランジスタ側の半導体
基板２のシリコン表面とゲート電極１２上のみに、エピ
タキシャル成長により単結晶シリコン膜２６を膜厚５０
ｎｍ形成する。これと同時に、ｐＭＯＳトランジスタ側
では前記シリコン膜３０上にのみ、エピタキシャル成長
により単結晶のシリコン膜２６を膜厚５０ｎｍ形成す
る。このシリコン膜２６の選択成長は、前述と同様に、
８００℃以上の高温下、自然酸化膜の除去のための水素
雰囲気中で半導体基板２を加熱し、ＳｉＨ4 、ＳｉＨ2
Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素とともに半導
体基板２に供給して行われる。
【００５８】その後、ｐＭＯＳトランジスタ側をレジス
トにて保護し、ｎＭＯＳトランジスタ側のみにイオン注
入を行ってソース、ドレインであるｎ形拡散領域２４を
形成する。このｎ形拡散領域２４の形成では、ヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。さらに、ｎＭＯＳト
ランジスタ側をレジストにて保護し、ｐＭＯＳトランジ
スタ側のみにイオン注入を行ってソース、ドレインであ
るｐ形拡散領域２８を形成する。このｐ形拡散領域２８
の形成では、ＢＦ2 が加速電圧３０［ｋｅＶ］、ドーズ
量４．０×１０15［ｃｍ-2］でイオン注入される。
トにて保護し、ｎＭＯＳトランジスタ側のみにイオン注
入を行ってソース、ドレインであるｎ形拡散領域２４を
形成する。このｎ形拡散領域２４の形成では、ヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。さらに、ｎＭＯＳト
ランジスタ側をレジストにて保護し、ｐＭＯＳトランジ
スタ側のみにイオン注入を行ってソース、ドレインであ
るｐ形拡散領域２８を形成する。このｐ形拡散領域２８
の形成では、ＢＦ2 が加速電圧３０［ｋｅＶ］、ドーズ
量４．０×１０15［ｃｍ-2］でイオン注入される。
【００５９】続いて、アニール工程を行い、ｎ形拡散領
域２４の半導体基板２表面からの深さを６３ｎｍ程度
に、ｐ形拡散領域２８の半導体基板２表面からの深さを
６０ｎｍ程度にする。
域２４の半導体基板２表面からの深さを６３ｎｍ程度
に、ｐ形拡散領域２８の半導体基板２表面からの深さを
６０ｎｍ程度にする。
【００６０】以上の製造工程により、図７に示すよう
に、シングルドレイン構造を有し、かつエレベーテッド
Ｓ／Ｄ構造を有するＣＭＯＳデバイスにおいて、ゲート
電極の側面に形成されたゲート側壁膜の膜厚がｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで異なり、さら
に拡散領域上のシリコン膜の膜厚も、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタとで異なるＣＭＯＳデバイ
スを製造することができる。
に、シングルドレイン構造を有し、かつエレベーテッド
Ｓ／Ｄ構造を有するＣＭＯＳデバイスにおいて、ゲート
電極の側面に形成されたゲート側壁膜の膜厚がｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで異なり、さら
に拡散領域上のシリコン膜の膜厚も、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタとで異なるＣＭＯＳデバイ
スを製造することができる。
【００６１】図７に示す工程以降は、通常のＣＭＯＳデ
バイスの製造方法に従ってその製造が行われる。簡単に
説明すると次のようになる。
バイスの製造方法に従ってその製造が行われる。簡単に
説明すると次のようになる。
【００６２】図７に示す断面構造を有する半導体装置に
対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、Ｓ
ｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦化
する。続いて、フォトリソグラフィ法によりマスクパタ
ーニングを行った後、ＲＩＥ法によりコンタクトホール
を形成する。
対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、Ｓ
ｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦化
する。続いて、フォトリソグラフィ法によりマスクパタ
ーニングを行った後、ＲＩＥ法によりコンタクトホール
を形成する。
【００６３】次に、バリアメタルとしてチタン（Ｔｉ）
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。以上の製造工程により、第１の実施の形態のＣＭ
ＯＳデバイスを製造する。
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。以上の製造工程により、第１の実施の形態のＣＭ
ＯＳデバイスを製造する。
【００６４】また、ｎＭＯＳトランジスタのゲート電極
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
【００６５】なお、前述した工程中に、シリコン膜２６
上に金属膜を堆積し、これらを反応させて金属シリサイ
ドを形成するサリサイドプロセスを組み合わせてもよ
い。前記金属膜としては、様々な金属を用いることがで
きるが、良く用いられるものとしてはチタン（Ｔｉ）、
コバルト（Ｃｏ）、ニッケル（Ｎｉ）などが挙げられ
る。
上に金属膜を堆積し、これらを反応させて金属シリサイ
ドを形成するサリサイドプロセスを組み合わせてもよ
い。前記金属膜としては、様々な金属を用いることがで
きるが、良く用いられるものとしてはチタン（Ｔｉ）、
コバルト（Ｃｏ）、ニッケル（Ｎｉ）などが挙げられ
る。
【００６６】以上の製造方法により製造されるＣＭＯＳ
デバイスでは、ｐＭＯＳトランジスタにおける拡散領域
（ソース、ドレイン）上のシリコン膜の膜厚がｎＭＯＳ
トランジスタにおける拡散領域上のシリコン膜の膜厚に
比べて厚く形成されている。このため、前記シリコン膜
の上方から不純物を注入すると、ｐＭＯＳトランジスタ
の不純物プロファイルがｎＭＯＳトランジスタの不純物
プロファイルに比べて基板表面から極端に深くなるのを
防ぐことができ、両トランジスタの不純物プロファイル
をほぼ同程度の深さに形成することが可能である。
デバイスでは、ｐＭＯＳトランジスタにおける拡散領域
（ソース、ドレイン）上のシリコン膜の膜厚がｎＭＯＳ
トランジスタにおける拡散領域上のシリコン膜の膜厚に
比べて厚く形成されている。このため、前記シリコン膜
の上方から不純物を注入すると、ｐＭＯＳトランジスタ
の不純物プロファイルがｎＭＯＳトランジスタの不純物
プロファイルに比べて基板表面から極端に深くなるのを
防ぐことができ、両トランジスタの不純物プロファイル
をほぼ同程度の深さに形成することが可能である。
【００６７】また、ｎＭＯＳトランジスタに比べて不純
物プロファイルが深くなりやすく、また拡散領域の抵抗
が高いｐＭＯＳトランジスタにおいては、拡散領域形成
のためのイオン注入が行われる半導体基板２上のシリコ
ン膜の膜厚を厚くでき、かつゲート電極の側面に形成さ
れるゲート側壁膜の膜厚を薄くすることができる。
物プロファイルが深くなりやすく、また拡散領域の抵抗
が高いｐＭＯＳトランジスタにおいては、拡散領域形成
のためのイオン注入が行われる半導体基板２上のシリコ
ン膜の膜厚を厚くでき、かつゲート電極の側面に形成さ
れるゲート側壁膜の膜厚を薄くすることができる。
【００６８】以上説明したようにこの第１の実施の形態
の半導体装置の製造方法によれば、シングルドレイン構
造を有するＣＭＯＳデバイスにおいて、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタとでゲート側壁膜、及び
ソース、ドレインである拡散領域上のシリコン膜を作り
分けることにより、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとにおけるゲート側壁膜の膜厚及び拡散領域
上のシリコン膜の膜厚を異なる膜厚にすることができ
る。
の半導体装置の製造方法によれば、シングルドレイン構
造を有するＣＭＯＳデバイスにおいて、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタとでゲート側壁膜、及び
ソース、ドレインである拡散領域上のシリコン膜を作り
分けることにより、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとにおけるゲート側壁膜の膜厚及び拡散領域
上のシリコン膜の膜厚を異なる膜厚にすることができ
る。
【００６９】次に、この発明の第２の実施の形態の半導
体装置（ＣＭＯＳデバイス）について説明する。
体装置（ＣＭＯＳデバイス）について説明する。
【００７０】図８は、この発明の第２の実施の形態のＣ
ＭＯＳデバイスの構造を示す断面図である。
ＭＯＳデバイスの構造を示す断面図である。
【００７１】ｐ形シリコン半導体基板（あるいはｎ形シ
リコン半導体基板）２には、図面に向かって左側にｐ形
ウェル領域４、右側にｎ形ウェル領域６が形成されてい
る。これらｐ形ウェル領域４とｎ形ウェル領域６との境
には、素子が形成される能動素子領域を分離する素子分
離絶縁膜８が形成されている。
リコン半導体基板）２には、図面に向かって左側にｐ形
ウェル領域４、右側にｎ形ウェル領域６が形成されてい
る。これらｐ形ウェル領域４とｎ形ウェル領域６との境
には、素子が形成される能動素子領域を分離する素子分
離絶縁膜８が形成されている。
【００７２】ｐ形ウェル領域４内及びｎ形ウェル領域６
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
【００７３】次に、ｎＭＯＳトランジスタの構造とｐＭ
ＯＳトランジスタの構造を分けて説明する。
ＯＳトランジスタの構造を分けて説明する。
【００７４】ｎＭＯＳトランジスタでは、前記ゲート絶
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚５ｎｍ程度形成される。第１のシリコン窒化
膜１６上には、第２のシリコン酸化膜１８が膜厚５ｎｍ
程度形成される。この第２のシリコン酸化膜１８上に
は、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形成
される。さらに、第３のシリコン酸化膜２０上には、第
２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成されて
いる。
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚５ｎｍ程度形成される。第１のシリコン窒化
膜１６上には、第２のシリコン酸化膜１８が膜厚５ｎｍ
程度形成される。この第２のシリコン酸化膜１８上に
は、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形成
される。さらに、第３のシリコン酸化膜２０上には、第
２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成されて
いる。
【００７５】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は４６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は４６ｎｍ程度になる。
【００７６】ゲート電極１２の左右のｐウェル領域４内
には、ソース、ドレインであるｎ形拡散領域２４が形成
されている。このｎ形拡散領域２４は、例えばヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］にてイオン注入され、熱処理を経て形成さ
れる。ｎ形拡散領域２４の半導体基板２表面からの深さ
は、ここでは６３ｎｍ程度に設定される。
には、ソース、ドレインであるｎ形拡散領域２４が形成
されている。このｎ形拡散領域２４は、例えばヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］にてイオン注入され、熱処理を経て形成さ
れる。ｎ形拡散領域２４の半導体基板２表面からの深さ
は、ここでは６３ｎｍ程度に設定される。
【００７７】また、ｎ形拡散領域２４上及びゲート電極
１２上には、単結晶シリコン膜２６が形成されている。
この単結晶シリコン膜２６は、例えばエピタキシャル成
長によって膜厚５０ｎｍ程度に形成される。
１２上には、単結晶シリコン膜２６が形成されている。
この単結晶シリコン膜２６は、例えばエピタキシャル成
長によって膜厚５０ｎｍ程度に形成される。
【００７８】次に、ｐＭＯＳトランジスタでは、前記ゲ
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
【００７９】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
【００８０】ゲート電極１２の左右のｎウェル領域６内
には、ソース、ドレインであるｐ形拡散領域２８が形成
されている。このｐ形拡散領域２８は、例えばＢＦ2 が
加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０15［ｃ
ｍ-2］にてイオン注入され、熱処理を経て形成される。
ｐ形拡散領域２８の半導体基板２表面からの深さは、こ
こでは６０ｎｍ程度に設定される。
には、ソース、ドレインであるｐ形拡散領域２８が形成
されている。このｐ形拡散領域２８は、例えばＢＦ2 が
加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０15［ｃ
ｍ-2］にてイオン注入され、熱処理を経て形成される。
ｐ形拡散領域２８の半導体基板２表面からの深さは、こ
こでは６０ｎｍ程度に設定される。
【００８１】また、ｐ形拡散領域２８上及びゲート電極
１２上には、単結晶シリコン膜３０、単結晶シリコン膜
２６が下から順に形成されている。この単結晶シリコン
膜３０、２６は、例えばエピタキシャル成長によってそ
れぞれ膜厚３０ｎｍ、５０ｎｍ程度に形成され、合わせ
て膜厚８０ｎｍ程度になる。
１２上には、単結晶シリコン膜３０、単結晶シリコン膜
２６が下から順に形成されている。この単結晶シリコン
膜３０、２６は、例えばエピタキシャル成長によってそ
れぞれ膜厚３０ｎｍ、５０ｎｍ程度に形成され、合わせ
て膜厚８０ｎｍ程度になる。
【００８２】このように構成されたＣＭＯＳデバイスで
は、ｐＭＯＳトランジスタにおける拡散領域（ソース、
ドレイン）上のシリコン膜の膜厚がｎＭＯＳトランジス
タにおける拡散領域上のシリコン膜の膜厚に比べて厚
い。このため、前記シリコン膜の上方から不純物を注入
すると、ｐＭＯＳトランジスタの不純物プロファイルが
ｎＭＯＳトランジスタの不純物プロファイルに比べて基
板表面から極端に深くなるのを防ぐことができ、両トラ
ンジスタの不純物プロファイルをほぼ同程度の深さに形
成することが可能である。
は、ｐＭＯＳトランジスタにおける拡散領域（ソース、
ドレイン）上のシリコン膜の膜厚がｎＭＯＳトランジス
タにおける拡散領域上のシリコン膜の膜厚に比べて厚
い。このため、前記シリコン膜の上方から不純物を注入
すると、ｐＭＯＳトランジスタの不純物プロファイルが
ｎＭＯＳトランジスタの不純物プロファイルに比べて基
板表面から極端に深くなるのを防ぐことができ、両トラ
ンジスタの不純物プロファイルをほぼ同程度の深さに形
成することが可能である。
【００８３】したがって、従来のＣＭＯＳデバイスおい
て、ｐ形の不純物が速く拡散するために、ｐＭＯＳトラ
ンジスタの不純物プロファイルがチャネルへ進入してシ
ョートチャネル効果を発生させるのを防止することがで
きる。
て、ｐ形の不純物が速く拡散するために、ｐＭＯＳトラ
ンジスタの不純物プロファイルがチャネルへ進入してシ
ョートチャネル効果を発生させるのを防止することがで
きる。
【００８４】以上説明したようにこの第２の実施の形態
の半導体装置によれば、シングルドレイン構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとで、ソース、ドレインである拡散
領域上のシリコン膜の膜厚を異なる膜厚にすることによ
り、両トランジスタにおける不純物プロファイルを考慮
に入れた、両トランジスタの要求に応じたＣＭＯＳデバ
イスを形成することができる。
の半導体装置によれば、シングルドレイン構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとで、ソース、ドレインである拡散
領域上のシリコン膜の膜厚を異なる膜厚にすることによ
り、両トランジスタにおける不純物プロファイルを考慮
に入れた、両トランジスタの要求に応じたＣＭＯＳデバ
イスを形成することができる。
【００８５】次に、前記第２の実施の形態の半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００８６】この第２の実施の形態の半導体装置の製造
方法は、第１のシリコン窒化膜１６の膜厚及び第２のシ
リコン酸化膜１８の膜厚が異なる点を除き、図２〜図７
に示した第１の実施の形態の半導体装置の製造方法と同
様である。
方法は、第１のシリコン窒化膜１６の膜厚及び第２のシ
リコン酸化膜１８の膜厚が異なる点を除き、図２〜図７
に示した第１の実施の形態の半導体装置の製造方法と同
様である。
【００８７】すなわち、第１の実施の形態の製造方法で
は、第１のシリコン窒化膜１６を膜厚３０ｎｍ程度で形
成し、さらに第２のシリコン酸化膜１８を膜厚３０ｎｍ
程度で形成した。この第２の実施の形態の製造方法で
は、第１のシリコン窒化膜１６を膜厚５ｎｍ程度で形成
し、さらに第２のシリコン酸化膜１８を膜厚５ｎｍ程度
で形成する。その他の製造工程については、図２〜図７
に示した第１の実施の形態の半導体装置の製造方法と同
様である。
は、第１のシリコン窒化膜１６を膜厚３０ｎｍ程度で形
成し、さらに第２のシリコン酸化膜１８を膜厚３０ｎｍ
程度で形成した。この第２の実施の形態の製造方法で
は、第１のシリコン窒化膜１６を膜厚５ｎｍ程度で形成
し、さらに第２のシリコン酸化膜１８を膜厚５ｎｍ程度
で形成する。その他の製造工程については、図２〜図７
に示した第１の実施の形態の半導体装置の製造方法と同
様である。
【００８８】以上の製造方法により製造されるＣＭＯＳ
デバイスでは、ｐＭＯＳトランジスタにおける拡散領域
（ソース、ドレイン）上のシリコン膜の膜厚がｎＭＯＳ
トランジスタにおける拡散領域上のシリコン膜の膜厚に
比べて厚く形成されている。このため、前記シリコン膜
の上方から不純物を注入すると、ｐＭＯＳトランジスタ
の不純物プロファイルがｎＭＯＳトランジスタの不純物
プロファイルに比べて基板表面から極端に深くなるのを
防ぐことができ、両トランジスタの不純物プロファイル
をほぼ同程度の深さに形成することが可能である。
デバイスでは、ｐＭＯＳトランジスタにおける拡散領域
（ソース、ドレイン）上のシリコン膜の膜厚がｎＭＯＳ
トランジスタにおける拡散領域上のシリコン膜の膜厚に
比べて厚く形成されている。このため、前記シリコン膜
の上方から不純物を注入すると、ｐＭＯＳトランジスタ
の不純物プロファイルがｎＭＯＳトランジスタの不純物
プロファイルに比べて基板表面から極端に深くなるのを
防ぐことができ、両トランジスタの不純物プロファイル
をほぼ同程度の深さに形成することが可能である。
【００８９】すなわち、ｎＭＯＳトランジスタに比べて
不純物プロファイルが深くなりやすいｐＭＯＳトランジ
スタにおいては、拡散領域形成のためのイオン注入が行
われる半導体基板上のシリコン膜の膜厚を厚くすること
ができる。
不純物プロファイルが深くなりやすいｐＭＯＳトランジ
スタにおいては、拡散領域形成のためのイオン注入が行
われる半導体基板上のシリコン膜の膜厚を厚くすること
ができる。
【００９０】以上説明したようにこの第２の実施の形態
の半導体装置の製造方法によれば、シングルドレイン構
造を有するＣＭＯＳデバイスにおいて、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタとでソース、ドレインで
ある拡散領域上のシリコン膜を作り分けることにより、
ｎＭＯＳトランジスタとｐＭＯＳトランジスタとにおけ
る拡散領域上のシリコン膜の膜厚を異なる膜厚にするこ
とができる。
の半導体装置の製造方法によれば、シングルドレイン構
造を有するＣＭＯＳデバイスにおいて、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタとでソース、ドレインで
ある拡散領域上のシリコン膜を作り分けることにより、
ｎＭＯＳトランジスタとｐＭＯＳトランジスタとにおけ
る拡散領域上のシリコン膜の膜厚を異なる膜厚にするこ
とができる。
【００９１】次に、この発明の第３の実施の形態の半導
体装置について説明する。
体装置について説明する。
【００９２】図９は、この発明の第３の実施の形態の半
導体装置（ＣＭＯＳデバイス）の構造を示す断面図であ
る。図１０〜図１２は、第３の実施の形態のＣＭＯＳデ
バイスの製造工程を示す各工程の断面図である。
導体装置（ＣＭＯＳデバイス）の構造を示す断面図であ
る。図１０〜図１２は、第３の実施の形態のＣＭＯＳデ
バイスの製造工程を示す各工程の断面図である。
【００９３】まず、図９を用いて、第３の実施の形態の
ＣＭＯＳデバイスの構造について説明する。
ＣＭＯＳデバイスの構造について説明する。
【００９４】ｐ形シリコン半導体基板（あるいはｎ形シ
リコン半導体基板）２には、図面上の左側にｐ形ウェル
領域４、右側にｎ形ウェル領域６が形成されている。こ
れらｐ形ウェル領域４とｎ形ウェル領域６との境には、
素子が形成される能動素子領域を分離する素子分離絶縁
膜８が形成されている。
リコン半導体基板）２には、図面上の左側にｐ形ウェル
領域４、右側にｎ形ウェル領域６が形成されている。こ
れらｐ形ウェル領域４とｎ形ウェル領域６との境には、
素子が形成される能動素子領域を分離する素子分離絶縁
膜８が形成されている。
【００９５】ｐ形ウェル領域４内及びｎ形ウェル領域６
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
【００９６】次に、ｎＭＯＳトランジスタの構造とｐＭ
ＯＳトランジスタの構造を分けて説明する。
ＯＳトランジスタの構造を分けて説明する。
【００９７】ｎＭＯＳトランジスタでは、前記ゲート絶
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚３０ｎｍ程度形成される。第１のシリコン窒
化膜１６上には、第２のシリコン酸化膜１８が膜厚３０
ｎｍ程度形成される。この第２のシリコン酸化膜１８上
には、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形
成される。さらに、第３のシリコン酸化膜２０上には、
第２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成され
ている。
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚３０ｎｍ程度形成される。第１のシリコン窒
化膜１６上には、第２のシリコン酸化膜１８が膜厚３０
ｎｍ程度形成される。この第２のシリコン酸化膜１８上
には、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形
成される。さらに、第３のシリコン酸化膜２０上には、
第２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成され
ている。
【００９８】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は９６ｎｍ程度になる。なお、
前記第１のシリコン窒化膜１６を膜厚３０ｎｍ程度、前
記第２のシリコン酸化膜１８を膜厚３０ｎｍ程度に形成
したが、第１のシリコン窒化膜１６を膜厚１０〜３０ｎ
ｍ程度、第２のシリコン酸化膜１８を膜厚１０〜３０ｎ
ｍ程度に形成してもよい。
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は９６ｎｍ程度になる。なお、
前記第１のシリコン窒化膜１６を膜厚３０ｎｍ程度、前
記第２のシリコン酸化膜１８を膜厚３０ｎｍ程度に形成
したが、第１のシリコン窒化膜１６を膜厚１０〜３０ｎ
ｍ程度、第２のシリコン酸化膜１８を膜厚１０〜３０ｎ
ｍ程度に形成してもよい。
【００９９】ゲート電極１２の左右のｐウェル領域４内
には、ソース、ドレインであるｎ形拡散領域２４が形成
されている。このｎ形拡散領域２４は、例えばヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］にてイオン注入され、熱処理を経て形成さ
れる。
には、ソース、ドレインであるｎ形拡散領域２４が形成
されている。このｎ形拡散領域２４は、例えばヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］にてイオン注入され、熱処理を経て形成さ
れる。
【０１００】また、ｐＭＯＳトランジスタでは、前記ゲ
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
【０１０１】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
【０１０２】ゲート電極１２の左右のｎウェル領域６内
には、ソース、ドレインであるｐ形拡散領域２８が形成
されている。このｐ形拡散領域２８は、例えばＢＦ2 が
加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０15［ｃ
ｍ-2］にてイオン注入され、熱処理を経て形成される。
には、ソース、ドレインであるｐ形拡散領域２８が形成
されている。このｐ形拡散領域２８は、例えばＢＦ2 が
加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０15［ｃ
ｍ-2］にてイオン注入され、熱処理を経て形成される。
【０１０３】このように構成されたＣＭＯＳデバイスで
は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで
ゲート電極の側面に形成されるゲート側壁膜を異なる膜
厚で形成している。ｐＭＯＳトランジスタではｎＭＯＳ
トランジスタに比べてゲート側壁膜の膜厚を薄くするこ
とにより、チャネル端部からシリコン膜端部までのゲー
ト側壁膜の下に存在するｐ形拡散領域の距離を短くして
いる。このように、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタにおけるゲート側壁膜をそれぞれ適正な膜厚
に設定することにより、ＣＭＯＳデバイスにおいてｐＭ
ＯＳトランジスタのソース、ドレインであるｐ形拡散領
域の抵抗値が高くなるという不具合を防止することがで
きる。
は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで
ゲート電極の側面に形成されるゲート側壁膜を異なる膜
厚で形成している。ｐＭＯＳトランジスタではｎＭＯＳ
トランジスタに比べてゲート側壁膜の膜厚を薄くするこ
とにより、チャネル端部からシリコン膜端部までのゲー
ト側壁膜の下に存在するｐ形拡散領域の距離を短くして
いる。このように、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタにおけるゲート側壁膜をそれぞれ適正な膜厚
に設定することにより、ＣＭＯＳデバイスにおいてｐＭ
ＯＳトランジスタのソース、ドレインであるｐ形拡散領
域の抵抗値が高くなるという不具合を防止することがで
きる。
【０１０４】以上説明したようにこの第３の実施の形態
の半導体装置によれば、シングルドレイン構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとで、ゲート側壁膜の膜厚を異なる
厚さにすることにより、両トランジスタにおける拡散領
域の抵抗を考慮に入れた、両トランジスタの要求に応じ
たＣＭＯＳデバイスを形成することができる。
の半導体装置によれば、シングルドレイン構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとで、ゲート側壁膜の膜厚を異なる
厚さにすることにより、両トランジスタにおける拡散領
域の抵抗を考慮に入れた、両トランジスタの要求に応じ
たＣＭＯＳデバイスを形成することができる。
【０１０５】次に、図１０〜図１２を用いて、第３の実
施の形態のＣＭＯＳデバイスの製造方法について説明す
る。
施の形態のＣＭＯＳデバイスの製造方法について説明す
る。
【０１０６】まず、図１０に示すように、ｐ形シリコン
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
【０１０７】このシリコン酸化膜の形成後、イオン注入
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ]、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ]、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
【０１０８】その後、熱酸化法あるいはＬＰＣＶＤ法に
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
【０１０９】次に、後酸化として熱酸化法によって、ゲ
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法によりシリコン酸化膜１
４上に、同様にゲート側壁膜となる第１のシリコン窒化
膜１６を形成する。さらに、この第１のシリコン窒化膜
１６上に、同様にゲート側壁膜となる第２のシリコン酸
化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１の
シリコン窒化膜１６の膜厚、第２のシリコン酸化膜１８
の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それぞ
れ３０ｎｍ程度とする。
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法によりシリコン酸化膜１
４上に、同様にゲート側壁膜となる第１のシリコン窒化
膜１６を形成する。さらに、この第１のシリコン窒化膜
１６上に、同様にゲート側壁膜となる第２のシリコン酸
化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１の
シリコン窒化膜１６の膜厚、第２のシリコン酸化膜１８
の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それぞ
れ３０ｎｍ程度とする。
【０１１０】なお、前記ゲート絶縁膜１０にはシリコン
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
【０１１１】さらに、図１０に示すように、フォトリソ
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
【０１１２】続いて、図１１に示すように、レジスト３
２を剥離した後、ＬＰＣＶＤ法により、ゲート側壁膜と
なる第３のシリコン酸化膜２０を形成する。さらに、こ
の第３のシリコン酸化膜２０上に、第２のシリコン窒化
膜２２をＬＰＣＶＤ法により堆積する。この際、前記第
３のシリコン酸化膜２０の膜厚は１０ｎｍ、前記第２の
シリコン窒化膜２２の膜厚は２０ｎｍとする。
２を剥離した後、ＬＰＣＶＤ法により、ゲート側壁膜と
なる第３のシリコン酸化膜２０を形成する。さらに、こ
の第３のシリコン酸化膜２０上に、第２のシリコン窒化
膜２２をＬＰＣＶＤ法により堆積する。この際、前記第
３のシリコン酸化膜２０の膜厚は１０ｎｍ、前記第２の
シリコン窒化膜２２の膜厚は２０ｎｍとする。
【０１１３】次に、反応性イオンエッチング（ＲＩＥ）
により、図１２に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、希弗酸を用いて、ｎＭＯＳトランジスタ側
の第３のシリコン酸化膜２０と第２のシリコン酸化膜１
８をエッチングする。同様に、希弗酸によって、ｐＭＯ
Ｓ側の第３のシリコン酸化膜２０と第１のシリコン酸化
膜１４をエッチングする。
により、図１２に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、希弗酸を用いて、ｎＭＯＳトランジスタ側
の第３のシリコン酸化膜２０と第２のシリコン酸化膜１
８をエッチングする。同様に、希弗酸によって、ｐＭＯ
Ｓ側の第３のシリコン酸化膜２０と第１のシリコン酸化
膜１４をエッチングする。
【０１１４】さらに、図１２に示すように、１６０℃に
加熱された燐酸を用いて、ｎＭＯＳトランジスタ側の第
１のシリコン窒化膜１６をウェットエッチングする。さ
らに、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン酸化膜１４をウェットエッチングする。
加熱された燐酸を用いて、ｎＭＯＳトランジスタ側の第
１のシリコン窒化膜１６をウェットエッチングする。さ
らに、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン酸化膜１４をウェットエッチングする。
【０１１５】その後、ｐＭＯＳトランジスタ側をレジス
トにて保護し、ｎＭＯＳトランジスタ側のみにイオン注
入を行ってソース、ドレインとなるｎ形拡散領域２４を
形成する。このｎ形拡散領域２４の形成では、ヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。さらに、ｎＭＯＳト
ランジスタ側をレジストにて保護し、ｐＭＯＳトランジ
スタ側のみにイオン注入を行ってソース、ドレインとな
るｐ形拡散領域２８を形成する。このｐ形拡散領域２８
の形成では、ＢＦ2 が加速電圧３０［ｋｅＶ］、ドーズ
量４．０×１０15［ｃｍ-2］でイオン注入される。
トにて保護し、ｎＭＯＳトランジスタ側のみにイオン注
入を行ってソース、ドレインとなるｎ形拡散領域２４を
形成する。このｎ形拡散領域２４の形成では、ヒ素（Ａ
ｓ）が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。さらに、ｎＭＯＳト
ランジスタ側をレジストにて保護し、ｐＭＯＳトランジ
スタ側のみにイオン注入を行ってソース、ドレインとな
るｐ形拡散領域２８を形成する。このｐ形拡散領域２８
の形成では、ＢＦ2 が加速電圧３０［ｋｅＶ］、ドーズ
量４．０×１０15［ｃｍ-2］でイオン注入される。
【０１１６】続いて、熱処理による拡散工程を行うこと
によって結晶回復、不純物の活性化を行う。
によって結晶回復、不純物の活性化を行う。
【０１１７】以上の製造工程により、図１２に示すよう
に、シングル・ドレイン構造を有し、かつエレベーテッ
ドＳ／Ｄ構造を有するＣＭＯＳデバイスにおいて、ゲー
ト電極の側面に形成されたゲート側壁膜の膜厚がｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとで異なるＣＭ
ＯＳデバイスを製造することができる。
に、シングル・ドレイン構造を有し、かつエレベーテッ
ドＳ／Ｄ構造を有するＣＭＯＳデバイスにおいて、ゲー
ト電極の側面に形成されたゲート側壁膜の膜厚がｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとで異なるＣＭ
ＯＳデバイスを製造することができる。
【０１１８】図１２に示す工程以降は、通常のＣＭＯＳ
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
【０１１９】図１２に示す断面構造を有する半導体装置
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
【０１２０】次に、バリアメタルとしてチタン（Ｔｉ）
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。以上の製造工程により、第３の実施の形態のＣＭ
ＯＳデバイスを製造する。
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。以上の製造工程により、第３の実施の形態のＣＭ
ＯＳデバイスを製造する。
【０１２１】また、ｎＭＯＳトランジスタのゲート電極
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域に接続される。
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域に接続される。
【０１２２】前述した製造方法により、ｐＭＯＳトラン
ジスタにおいてはｎＭＯＳトランジスタに比べて、ゲー
ト電極の側面に形成されるゲート側壁膜の膜厚を薄くす
ることができる。
ジスタにおいてはｎＭＯＳトランジスタに比べて、ゲー
ト電極の側面に形成されるゲート側壁膜の膜厚を薄くす
ることができる。
【０１２３】以上説明したようにこの第３の実施の形態
の半導体装置の製造方法によれば、シングルドレイン構
造を有するＣＭＯＳデバイスにおいて、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタとでゲート側壁膜を作り
分けることにより、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとにおけるゲート側壁膜の膜厚を異なる厚さ
にすることができる。
の半導体装置の製造方法によれば、シングルドレイン構
造を有するＣＭＯＳデバイスにおいて、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタとでゲート側壁膜を作り
分けることにより、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとにおけるゲート側壁膜の膜厚を異なる厚さ
にすることができる。
【０１２４】次に、この発明の第４の実施の形態の半導
体装置について説明する。
体装置について説明する。
【０１２５】図１３は、この発明の第４の実施の形態の
半導体装置（ＣＭＯＳデバイス）の構造を示す断面図で
ある。図１４〜図１９は、第４の実施の形態のＣＭＯＳ
デバイスの製造工程を示す各工程の断面図である。
半導体装置（ＣＭＯＳデバイス）の構造を示す断面図で
ある。図１４〜図１９は、第４の実施の形態のＣＭＯＳ
デバイスの製造工程を示す各工程の断面図である。
【０１２６】まず、図１３を用いて、第４の実施の形態
のＣＭＯＳデバイスの構造について説明する。
のＣＭＯＳデバイスの構造について説明する。
【０１２７】ｐ形シリコン半導体基板（あるいはｎ形シ
リコン半導体基板）２には、図面に向かって左側にｐ形
ウェル領域４、右側にｎ形ウェル領域６が形成されてい
る。これらｐ形ウェル領域４とｎ形ウェル領域６との境
には、素子が形成される能動素子領域を分離する素子分
離絶縁膜８が形成されている。
リコン半導体基板）２には、図面に向かって左側にｐ形
ウェル領域４、右側にｎ形ウェル領域６が形成されてい
る。これらｐ形ウェル領域４とｎ形ウェル領域６との境
には、素子が形成される能動素子領域を分離する素子分
離絶縁膜８が形成されている。
【０１２８】ｐ形ウェル領域４内及びｎ形ウェル領域６
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
内の半導体基板２上には、ゲート絶縁膜１０を介してゲ
ート電極１２が形成されている。前記ゲート絶縁膜１０
はシリコン酸化膜（ＳｉＯ2 ）からなり、ゲート電極１
２はポリシリコン膜からなる。
【０１２９】次に、ｎチャネルＭＯＳトランジスタ（以
下ｎＭＯＳトランジスタ）の構造とｐチャネルＭＯＳト
ランジスタ（ｐＭＯＳトランジスタ）の構造を分けて説
明する。
下ｎＭＯＳトランジスタ）の構造とｐチャネルＭＯＳト
ランジスタ（ｐＭＯＳトランジスタ）の構造を分けて説
明する。
【０１３０】ｎＭＯＳトランジスタでは、前記ゲート絶
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚３０ｎｍ程度形成される。第１のシリコン窒
化膜１６上には、第２のシリコン酸化膜１８が膜厚３０
ｎｍ程度形成される。この第２のシリコン酸化膜１８上
には、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形
成される。さらに、第３のシリコン酸化膜２０上には、
第２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成され
ている。
縁膜１０の側面及びゲート電極１２の側面に、第１のシ
リコン酸化膜１４が膜厚６ｎｍ程度形成される。この第
１のシリコン酸化膜１４上には、第１のシリコン窒化膜
１６が膜厚３０ｎｍ程度形成される。第１のシリコン窒
化膜１６上には、第２のシリコン酸化膜１８が膜厚３０
ｎｍ程度形成される。この第２のシリコン酸化膜１８上
には、第３のシリコン酸化膜２０が膜厚１０ｎｍ程度形
成される。さらに、第３のシリコン酸化膜２０上には、
第２のシリコン窒化膜２２が膜厚２０ｎｍ程度形成され
ている。
【０１３１】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は９６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第１のシリ
コン窒化膜１６、第２のシリコン酸化膜１８、第３のシ
リコン酸化膜２０、及び第２のシリコン窒化膜２２の順
序で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は９６ｎｍ程度になる。
【０１３２】ゲート電極１２の左右のｐウェル領域４中
には、ソース、ドレインである低濃度のｎ形拡散領域３
４と高濃度のｎ形拡散領域３６が形成されている。低濃
度のｎ形拡散領域３４は、例えばヒ素（Ａｓ）を加速電
圧１５［ｋｅＶ］、ドーズ量５．０×１０14［ｃｍ-2］
にてイオン注入することにより形成される。高濃度のｎ
形拡散領域３６は、例えばヒ素（Ａｓ）を加速電圧４０
［ｋｅＶ］、ドーズ量４．０×１０15［ｃｍ-2］にてイ
オン注入することにより形成される。高濃度のｎ形拡散
領域３６の半導体基板２表面からの深さは、ここでは６
３ｎｍ程度に設定される。
には、ソース、ドレインである低濃度のｎ形拡散領域３
４と高濃度のｎ形拡散領域３６が形成されている。低濃
度のｎ形拡散領域３４は、例えばヒ素（Ａｓ）を加速電
圧１５［ｋｅＶ］、ドーズ量５．０×１０14［ｃｍ-2］
にてイオン注入することにより形成される。高濃度のｎ
形拡散領域３６は、例えばヒ素（Ａｓ）を加速電圧４０
［ｋｅＶ］、ドーズ量４．０×１０15［ｃｍ-2］にてイ
オン注入することにより形成される。高濃度のｎ形拡散
領域３６の半導体基板２表面からの深さは、ここでは６
３ｎｍ程度に設定される。
【０１３３】また、高濃度のｎ形拡散領域３６上及びゲ
ート電極１２上には、単結晶シリコン膜２６が形成され
ている。この単結晶シリコン膜２６は、例えばエピタキ
シャル成長によって膜厚５０ｎｍ程度に形成される。
ート電極１２上には、単結晶シリコン膜２６が形成され
ている。この単結晶シリコン膜２６は、例えばエピタキ
シャル成長によって膜厚５０ｎｍ程度に形成される。
【０１３４】次に、ｐＭＯＳトランジスタでは、前記ゲ
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
ート絶縁膜１０の側面及びゲート電極１２の側面に、前
記第１のシリコン酸化膜１４が膜厚６ｎｍ程度形成され
る。この第１のシリコン酸化膜１４上には、前記第３の
シリコン酸化膜２０が膜厚１０ｎｍ程度形成される。さ
らに、第３のシリコン酸化膜２０上には、前記第２のシ
リコン窒化膜２２が膜厚２０ｎｍ程度形成されている。
【０１３５】このようにゲート電極１２の側面には、側
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
面がわから順に第１のシリコン酸化膜１４、第３のシリ
コン酸化膜２０、及び第２のシリコン窒化膜２２の順序
で積層されたゲート側壁膜が形成されている。このと
き、ゲート側壁膜の膜厚は３６ｎｍ程度になる。
【０１３６】ゲート電極１２の左右のｎウェル領域６内
には、ソース、ドレインである低濃度のｐ形拡散領域３
８と高濃度のｐ形拡散領域４０が形成されている。低濃
度のｐ形拡散領域３８は、例えばＢＦ2 を加速電圧１０
［ｋｅＶ］、ドーズ量５．０×１０14［ｃｍ-2］にてイ
オン注入することにより形成される。高濃度のｐ形拡散
領域４０は、例えばＢＦ2 を加速電圧３０［ｋｅＶ］、
ドーズ量４．０×１０15［ｃｍ-2］にてイオン注入する
ことにより形成される。高濃度のｐ形拡散領域４０の半
導体基板２表面からの深さは、ここでは６０ｎｍ程度に
設定される。
には、ソース、ドレインである低濃度のｐ形拡散領域３
８と高濃度のｐ形拡散領域４０が形成されている。低濃
度のｐ形拡散領域３８は、例えばＢＦ2 を加速電圧１０
［ｋｅＶ］、ドーズ量５．０×１０14［ｃｍ-2］にてイ
オン注入することにより形成される。高濃度のｐ形拡散
領域４０は、例えばＢＦ2 を加速電圧３０［ｋｅＶ］、
ドーズ量４．０×１０15［ｃｍ-2］にてイオン注入する
ことにより形成される。高濃度のｐ形拡散領域４０の半
導体基板２表面からの深さは、ここでは６０ｎｍ程度に
設定される。
【０１３７】また、高濃度のｐ形拡散領域４０上及びゲ
ート電極１２上には、単結晶シリコン膜３０、単結晶シ
リコン膜２６が下から順に形成されている。この単結晶
シリコン膜３０、２６は、例えばエピタキシャル成長に
よってそれぞれ膜厚３０ｎｍ、５０ｎｍ程度に形成さ
れ、合わせて膜厚８０ｎｍ程度になる。
ート電極１２上には、単結晶シリコン膜３０、単結晶シ
リコン膜２６が下から順に形成されている。この単結晶
シリコン膜３０、２６は、例えばエピタキシャル成長に
よってそれぞれ膜厚３０ｎｍ、５０ｎｍ程度に形成さ
れ、合わせて膜厚８０ｎｍ程度になる。
【０１３８】このように構成された、ＬＤＤ構造を有す
るＣＭＯＳデバイスでは、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとでゲート電極の側面に形成されるゲ
ート側壁膜が異なる膜厚で形成されている。ｐＭＯＳト
ランジスタではｎＭＯＳトランジスタに比べてゲート側
壁膜の膜厚を薄くすることにより、チャネル端部からシ
リコン膜端部までのゲート側壁膜の下に存在するｐ形拡
散領域の距離を短くしている。このように、ｎＭＯＳト
ランジスタとｐＭＯＳトランジスタにおけるゲート側壁
膜をそれぞれ適正な膜厚に設定することにより、ＣＭＯ
ＳデバイスにおいてｐＭＯＳトランジスタのソース、ド
レインであるｐ形拡散領域の抵抗値が高くなるという不
具合を防止することができる。
るＣＭＯＳデバイスでは、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとでゲート電極の側面に形成されるゲ
ート側壁膜が異なる膜厚で形成されている。ｐＭＯＳト
ランジスタではｎＭＯＳトランジスタに比べてゲート側
壁膜の膜厚を薄くすることにより、チャネル端部からシ
リコン膜端部までのゲート側壁膜の下に存在するｐ形拡
散領域の距離を短くしている。このように、ｎＭＯＳト
ランジスタとｐＭＯＳトランジスタにおけるゲート側壁
膜をそれぞれ適正な膜厚に設定することにより、ＣＭＯ
ＳデバイスにおいてｐＭＯＳトランジスタのソース、ド
レインであるｐ形拡散領域の抵抗値が高くなるという不
具合を防止することができる。
【０１３９】また、このＣＭＯＳデバイスでは、ｐＭＯ
Ｓトランジスタにおける拡散領域（ソース、ドレイン）
上のシリコン膜の膜厚がｎＭＯＳトランジスタにおける
拡散領域上のシリコン膜の膜厚に比べて厚い。このた
め、前記シリコン膜の上方から不純物を注入すると、ｐ
ＭＯＳトランジスタの不純物プロファイルがｎＭＯＳト
ランジスタの不純物プロファイルに比べて基板表面から
極端に深くなるのを防ぐことができ、両トランジスタの
不純物プロファイルをほぼ同程度の深さに形成すること
が可能である。
Ｓトランジスタにおける拡散領域（ソース、ドレイン）
上のシリコン膜の膜厚がｎＭＯＳトランジスタにおける
拡散領域上のシリコン膜の膜厚に比べて厚い。このた
め、前記シリコン膜の上方から不純物を注入すると、ｐ
ＭＯＳトランジスタの不純物プロファイルがｎＭＯＳト
ランジスタの不純物プロファイルに比べて基板表面から
極端に深くなるのを防ぐことができ、両トランジスタの
不純物プロファイルをほぼ同程度の深さに形成すること
が可能である。
【０１４０】したがって、従来のＣＭＯＳデバイスおい
て、ｐ形の不純物が拡散しやすいために、ｐＭＯＳトラ
ンジスタの不純物プロファイルがチャネルへ進入してシ
ョートチャネル効果を発生させるのを防止することがで
きる。
て、ｐ形の不純物が拡散しやすいために、ｐＭＯＳトラ
ンジスタの不純物プロファイルがチャネルへ進入してシ
ョートチャネル効果を発生させるのを防止することがで
きる。
【０１４１】以上説明したようにこの第４の実施の形態
の半導体装置によれば、ＬＤＤ構造を有するＣＭＯＳデ
バイスにおいて、ｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとで、ゲート側壁膜の膜厚、及びソース、ドレ
インである拡散領域上のシリコン膜の膜厚を異なる膜厚
にすることにより、両トランジスタにおける拡散領域の
抵抗や不純物プロファイルを考慮に入れた、両トランジ
スタの要求に応じたＣＭＯＳデバイスを形成することが
できる。
の半導体装置によれば、ＬＤＤ構造を有するＣＭＯＳデ
バイスにおいて、ｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとで、ゲート側壁膜の膜厚、及びソース、ドレ
インである拡散領域上のシリコン膜の膜厚を異なる膜厚
にすることにより、両トランジスタにおける拡散領域の
抵抗や不純物プロファイルを考慮に入れた、両トランジ
スタの要求に応じたＣＭＯＳデバイスを形成することが
できる。
【０１４２】次に、図１４〜図１９を用いて、第４の実
施の形態のＣＭＯＳデバイスの製造方法について説明す
る。
施の形態のＣＭＯＳデバイスの製造方法について説明す
る。
【０１４３】まず、図１４に示すように、ｐ形シリコン
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
【０１４４】このシリコン酸化膜の形成後、イオン注入
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
【０１４５】その後、熱酸化法あるいはＬＰＣＶＤ法に
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
【０１４６】次に、後酸化として熱酸化法によって、ゲ
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
【０１４７】なお、前記ゲート絶縁膜１０にはシリコン
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
【０１４８】さらに、図１４に示すように、フォトリソ
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
【０１４９】続いて、レジスト３２によりｎＭＯＳトラ
ンジスタ側を保護したまま、ｐＭＯＳトランジスタ側の
みにイオン注入を行ってソース、ドレインである低濃度
のｐ形拡散領域３８を形成する。この低濃度のｐ形拡散
領域３８の形成では、ＢＦ2が加速電圧１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］でイオン注入
される。
ンジスタ側を保護したまま、ｐＭＯＳトランジスタ側の
みにイオン注入を行ってソース、ドレインである低濃度
のｐ形拡散領域３８を形成する。この低濃度のｐ形拡散
領域３８の形成では、ＢＦ2が加速電圧１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］でイオン注入
される。
【０１５０】さらに、レジスト３２を剥離した後、ｐＭ
ＯＳトランジスタ側をレジストにて保護し、ｎＭＯＳト
ランジスタ側のみにイオン注入を行ってソース、ドレイ
ンである低濃度のｎ形拡散領域３４を形成する。この低
濃度のｎ形拡散領域３４の形成では、ヒ素（Ａｓ）が加
速電圧１５［ｋｅＶ］、ドーズ量５．０×１０14［ｃｍ
-2］でイオン注入される。
ＯＳトランジスタ側をレジストにて保護し、ｎＭＯＳト
ランジスタ側のみにイオン注入を行ってソース、ドレイ
ンである低濃度のｎ形拡散領域３４を形成する。この低
濃度のｎ形拡散領域３４の形成では、ヒ素（Ａｓ）が加
速電圧１５［ｋｅＶ］、ドーズ量５．０×１０14［ｃｍ
-2］でイオン注入される。
【０１５１】次に、レジストを剥離した後、図１５に示
すように、ＬＰＣＶＤ法により、ゲート側壁膜となる第
３のシリコン酸化膜２０を形成する。さらに、この第３
のシリコン酸化膜２０上に、第２のシリコン窒化膜２２
をＬＰＣＶＤ法により堆積する。この際、前記第３のシ
リコン酸化膜２０の膜厚は１０ｎｍ、前記第２のシリコ
ン窒化膜２２の膜厚は２０ｎｍとする。
すように、ＬＰＣＶＤ法により、ゲート側壁膜となる第
３のシリコン酸化膜２０を形成する。さらに、この第３
のシリコン酸化膜２０上に、第２のシリコン窒化膜２２
をＬＰＣＶＤ法により堆積する。この際、前記第３のシ
リコン酸化膜２０の膜厚は１０ｎｍ、前記第２のシリコ
ン窒化膜２２の膜厚は２０ｎｍとする。
【０１５２】次に、反応性イオンエッチング（ＲＩＥ）
により、図１６に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、図１７に示すように、希弗酸を用いて、ｎ
ＭＯＳトランジスタ側の第３のシリコン酸化膜２０と第
２のシリコン酸化膜１８をエッチングする。同様に、希
弗酸によって、ｐＭＯＳトランジスタ側の第３のシリコ
ン酸化膜２０と第１のシリコン酸化膜１４をエッチング
する。
により、図１６に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、図１７に示すように、希弗酸を用いて、ｎ
ＭＯＳトランジスタ側の第３のシリコン酸化膜２０と第
２のシリコン酸化膜１８をエッチングする。同様に、希
弗酸によって、ｐＭＯＳトランジスタ側の第３のシリコ
ン酸化膜２０と第１のシリコン酸化膜１４をエッチング
する。
【０１５３】続いて、図１８に示すように、シリコンが
露出した部分、すなわち半導体基板２のシリコン表面と
ゲート電極１２上にのみ、エピタキシャル成長により単
結晶シリコン膜３０を膜厚３０ｎｍ形成する。このシリ
コン膜３０の選択成長は、８００℃以上の高温下、自然
酸化膜の除去のための水素雰囲気中で半導体基板２を加
熱し、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反
応ガスを水素とともに半導体基板２に供給して行われ
る。
露出した部分、すなわち半導体基板２のシリコン表面と
ゲート電極１２上にのみ、エピタキシャル成長により単
結晶シリコン膜３０を膜厚３０ｎｍ形成する。このシリ
コン膜３０の選択成長は、８００℃以上の高温下、自然
酸化膜の除去のための水素雰囲気中で半導体基板２を加
熱し、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反
応ガスを水素とともに半導体基板２に供給して行われ
る。
【０１５４】ここで、前記第１の実施の形態と同様に、
エピタキシャル成長に使用されるエピタキシャル成長装
置は、反応室の形式で縦型、バレル型、クラスタ型に分
類され、加熱方式で抵抗加熱方式、高周波加熱方式、ラ
ンプ加熱方式に分類される。さらに、ウェハ処理方式で
枚葉式、バッチ式などに分類される。これらのうちいず
れの方式であっても、シリコン膜３０の選択成長に使用
することができる。
エピタキシャル成長に使用されるエピタキシャル成長装
置は、反応室の形式で縦型、バレル型、クラスタ型に分
類され、加熱方式で抵抗加熱方式、高周波加熱方式、ラ
ンプ加熱方式に分類される。さらに、ウェハ処理方式で
枚葉式、バッチ式などに分類される。これらのうちいず
れの方式であっても、シリコン膜３０の選択成長に使用
することができる。
【０１５５】次に、１６０℃に加熱された燐酸を用い
て、図１９に示すように、ｎＭＯＳトランジスタ側の第
１のシリコン窒化膜１６をウェットエッチングする。さ
らに、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン酸化膜１４をウェットエッチングする。
て、図１９に示すように、ｎＭＯＳトランジスタ側の第
１のシリコン窒化膜１６をウェットエッチングする。さ
らに、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン酸化膜１４をウェットエッチングする。
【０１５６】続いて、図１９に示すように、シリコンが
露出した部分、すなわちｎＭＯＳトランジスタ側の半導
体基板２のシリコン表面とゲート電極１２上のみに、エ
ピタキシャル成長により単結晶シリコン膜２６を膜厚５
０ｎｍ形成する。これと同時に、ｐＭＯＳトランジスタ
側では前記単結晶シリコン膜３０上にのみ、エピタキシ
ャル成長により単結晶シリコン膜２６を膜厚５０ｎｍ形
成する。この単結晶シリコン膜２６の選択成長は、前述
と同様に、８００℃以上の高温下、自然酸化膜の除去の
ための水素雰囲気中で半導体基板２を加熱し、ＳｉＨ
4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素
とともに半導体基板２に供給して行われる。
露出した部分、すなわちｎＭＯＳトランジスタ側の半導
体基板２のシリコン表面とゲート電極１２上のみに、エ
ピタキシャル成長により単結晶シリコン膜２６を膜厚５
０ｎｍ形成する。これと同時に、ｐＭＯＳトランジスタ
側では前記単結晶シリコン膜３０上にのみ、エピタキシ
ャル成長により単結晶シリコン膜２６を膜厚５０ｎｍ形
成する。この単結晶シリコン膜２６の選択成長は、前述
と同様に、８００℃以上の高温下、自然酸化膜の除去の
ための水素雰囲気中で半導体基板２を加熱し、ＳｉＨ
4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素
とともに半導体基板２に供給して行われる。
【０１５７】その後、ｐＭＯＳトランジスタ側をレジス
トにて保護し、ｎＭＯＳトランジスタ側のみにイオン注
入を行ってソース、ドレインである高濃度のｎ形拡散領
域３６を形成する。この高濃度のｎ形拡散領域３６の形
成では、ヒ素（Ａｓ）が加速電圧４０［ｋｅＶ］、ドー
ズ量４．０×１０15［ｃｍ-2］でイオン注入される。さ
らに、ｎＭＯＳトランジスタ側をレジストにて保護し、
ｐＭＯＳトランジスタ側のみにイオン注入を行ってソー
ス、ドレインである高濃度のｐ形拡散領域４０を形成す
る。この高濃度のｐ形拡散領域４０の形成では、ＢＦ2
が加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。
トにて保護し、ｎＭＯＳトランジスタ側のみにイオン注
入を行ってソース、ドレインである高濃度のｎ形拡散領
域３６を形成する。この高濃度のｎ形拡散領域３６の形
成では、ヒ素（Ａｓ）が加速電圧４０［ｋｅＶ］、ドー
ズ量４．０×１０15［ｃｍ-2］でイオン注入される。さ
らに、ｎＭＯＳトランジスタ側をレジストにて保護し、
ｐＭＯＳトランジスタ側のみにイオン注入を行ってソー
ス、ドレインである高濃度のｐ形拡散領域４０を形成す
る。この高濃度のｐ形拡散領域４０の形成では、ＢＦ2
が加速電圧３０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。
【０１５８】続いて、熱処理による拡散工程を行い、ｎ
形拡散領域３６の半導体基板２表面からの深さを６３ｎ
ｍ程度に、ｐ形拡散領域４０の半導体基板２表面からの
深さを６０ｎｍ程度にする。
形拡散領域３６の半導体基板２表面からの深さを６３ｎ
ｍ程度に、ｐ形拡散領域４０の半導体基板２表面からの
深さを６０ｎｍ程度にする。
【０１５９】以上の製造工程により、図１９（図１３）
に示すように、ＬＤＤ構造を有し、かつエレベーテッド
Ｓ／Ｄ構造を有するＣＭＯＳデバイスにおいて、ゲート
電極の側面に形成されたゲート側壁膜の膜厚がｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで異なり、さら
に拡散領域上のシリコン膜の膜厚も、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタとで異なるＣＭＯＳデバイ
スを製造することができる。
に示すように、ＬＤＤ構造を有し、かつエレベーテッド
Ｓ／Ｄ構造を有するＣＭＯＳデバイスにおいて、ゲート
電極の側面に形成されたゲート側壁膜の膜厚がｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとで異なり、さら
に拡散領域上のシリコン膜の膜厚も、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタとで異なるＣＭＯＳデバイ
スを製造することができる。
【０１６０】図１９に示す工程以降は、通常のＣＭＯＳ
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
【０１６１】図１９に示す断面構造を有する半導体装置
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
【０１６２】次に、バリアメタルとしてチタン（Ｔｉ）
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。以上の製造工程により、第４の実施の形態のＣＭ
ＯＳデバイスを形成する。
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。以上の製造工程により、第４の実施の形態のＣＭ
ＯＳデバイスを形成する。
【０１６３】また、ｎＭＯＳトランジスタのゲート電極
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
【０１６４】なお、前述した工程中に、シリコン膜２６
上に金属膜を堆積し、これらを反応させて金属シリサイ
ドを形成するサリサイドプロセスを組み合わせてもよ
い。前記金属膜としては、様々な金属を用いることがで
きるが、良く用いられるものはチタン（Ｔｉ）、コバル
ト（Ｃｏ）、ニッケル（Ｎｉ）などである。
上に金属膜を堆積し、これらを反応させて金属シリサイ
ドを形成するサリサイドプロセスを組み合わせてもよ
い。前記金属膜としては、様々な金属を用いることがで
きるが、良く用いられるものはチタン（Ｔｉ）、コバル
ト（Ｃｏ）、ニッケル（Ｎｉ）などである。
【０１６５】以上の製造方法により製造されるＣＭＯＳ
デバイスでは、ｐＭＯＳトランジスタにおける拡散領域
（ソース、ドレイン）上のシリコン膜の膜厚がｎＭＯＳ
トランジスタにおける拡散領域上のシリコン膜の膜厚に
比べて厚く形成されている。このため、前記シリコン膜
の上方から不純物を注入すると、ｐＭＯＳトランジスタ
の不純物プロファイルがｎＭＯＳトランジスタの不純物
プロファイルに比べて基板表面から極端に深くなるのを
防ぐことができ、両トランジスタの不純物プロファイル
をほぼ同程度の深さに形成することが可能である。
デバイスでは、ｐＭＯＳトランジスタにおける拡散領域
（ソース、ドレイン）上のシリコン膜の膜厚がｎＭＯＳ
トランジスタにおける拡散領域上のシリコン膜の膜厚に
比べて厚く形成されている。このため、前記シリコン膜
の上方から不純物を注入すると、ｐＭＯＳトランジスタ
の不純物プロファイルがｎＭＯＳトランジスタの不純物
プロファイルに比べて基板表面から極端に深くなるのを
防ぐことができ、両トランジスタの不純物プロファイル
をほぼ同程度の深さに形成することが可能である。
【０１６６】また、ｎＭＯＳトランジスタに比べて不純
物プロファイルが深くなりやすく、また拡散領域の抵抗
が高いｐＭＯＳトランジスタにおいては、拡散領域形成
のためのイオン注入が行われる半導体基板２上のシリコ
ン膜の膜厚を厚くでき、かつゲート電極の側面に形成さ
れるゲート側壁膜の膜厚を薄くすることができる。
物プロファイルが深くなりやすく、また拡散領域の抵抗
が高いｐＭＯＳトランジスタにおいては、拡散領域形成
のためのイオン注入が行われる半導体基板２上のシリコ
ン膜の膜厚を厚くでき、かつゲート電極の側面に形成さ
れるゲート側壁膜の膜厚を薄くすることができる。
【０１６７】以上説明したようにこの第４の実施の形態
の半導体装置の製造方法によれば、ＬＤＤ構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとでゲート側壁膜、及びソース、ド
レインである拡散領域上のシリコン膜を作り分けること
により、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ
とにおけるゲート側壁膜の膜厚及び拡散領域上のシリコ
ン膜の膜厚を異なる膜厚にすることができる。
の半導体装置の製造方法によれば、ＬＤＤ構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとでゲート側壁膜、及びソース、ド
レインである拡散領域上のシリコン膜を作り分けること
により、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ
とにおけるゲート側壁膜の膜厚及び拡散領域上のシリコ
ン膜の膜厚を異なる膜厚にすることができる。
【０１６８】次に、この発明の第５の実施の形態の半導
体装置の製造方法について説明する。この製造方法は、
前記第４の半導体装置の製造方法において、露光工程を
１回分減少させて製造方法を簡単にするものである。
体装置の製造方法について説明する。この製造方法は、
前記第４の半導体装置の製造方法において、露光工程を
１回分減少させて製造方法を簡単にするものである。
【０１６９】図２０〜図２７は、第５の実施の形態のＣ
ＭＯＳデバイスの製造方法を示す各工程の断面図であ
る。
ＭＯＳデバイスの製造方法を示す各工程の断面図であ
る。
【０１７０】まず、図２０に示すように、ｐ形シリコン
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
【０１７１】このシリコン酸化膜の形成後、イオン注入
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
【０１７２】その後、熱酸化法あるいはＬＰＣＶＤ法に
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
【０１７３】次に、後酸化として熱酸化法によって、ゲ
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
【０１７４】なお、前記ゲート絶縁膜１０にはシリコン
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
【０１７５】さらに、図２０に示すように、フォトリソ
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
【０１７６】続いて、レジスト３２によりｎＭＯＳトラ
ンジスタ側を保護したまま、ｐＭＯＳトランジスタ側の
みにイオン注入を行ってソース、ドレインである低濃度
のｐ形拡散領域３８を形成する。この低濃度のｐ形拡散
領域３８の形成では、ＢＦ2が加速電圧１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］でイオン注入
される。
ンジスタ側を保護したまま、ｐＭＯＳトランジスタ側の
みにイオン注入を行ってソース、ドレインである低濃度
のｐ形拡散領域３８を形成する。この低濃度のｐ形拡散
領域３８の形成では、ＢＦ2が加速電圧１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］でイオン注入
される。
【０１７７】さらに、レジスト３２を剥離した後、ｐＭ
ＯＳトランジスタ側をレジストにて保護し、図２１に示
すように、ｎＭＯＳトランジスタ側のみにイオン注入を
行ってソース、ドレインである低濃度のｎ形拡散領域３
４を形成する。この低濃度のｎ形拡散領域３４の形成で
は、ヒ素（Ａｓ）が加速電圧１５［ｋｅＶ］、ドーズ量
５．０×１０14［ｃｍ-2］でイオン注入される。
ＯＳトランジスタ側をレジストにて保護し、図２１に示
すように、ｎＭＯＳトランジスタ側のみにイオン注入を
行ってソース、ドレインである低濃度のｎ形拡散領域３
４を形成する。この低濃度のｎ形拡散領域３４の形成で
は、ヒ素（Ａｓ）が加速電圧１５［ｋｅＶ］、ドーズ量
５．０×１０14［ｃｍ-2］でイオン注入される。
【０１７８】次に、図２１に示すように、ＬＰＣＶＤ法
により、ゲート側壁膜となる第３のシリコン酸化膜２０
を形成する。さらに、この第３のシリコン酸化膜２０上
に、第２のシリコン窒化膜２２をＬＰＣＶＤ法により堆
積する。この際、前記第３のシリコン酸化膜２０の膜厚
は１０ｎｍ、前記第２のシリコン窒化膜２２の膜厚は２
０ｎｍとする。
により、ゲート側壁膜となる第３のシリコン酸化膜２０
を形成する。さらに、この第３のシリコン酸化膜２０上
に、第２のシリコン窒化膜２２をＬＰＣＶＤ法により堆
積する。この際、前記第３のシリコン酸化膜２０の膜厚
は１０ｎｍ、前記第２のシリコン窒化膜２２の膜厚は２
０ｎｍとする。
【０１７９】次に、反応性イオンエッチング（ＲＩＥ）
により、図２２に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、図２３に示すように、希弗酸を用いて、ｎ
ＭＯＳトランジスタ側の第３のシリコン酸化膜２０と第
２のシリコン酸化膜１８をエッチングする。同様に、希
弗酸によって、ｐＭＯＳトランジスタ側の第３のシリコ
ン酸化膜２０と第１のシリコン酸化膜１４をエッチング
する。
により、図２２に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、図２３に示すように、希弗酸を用いて、ｎ
ＭＯＳトランジスタ側の第３のシリコン酸化膜２０と第
２のシリコン酸化膜１８をエッチングする。同様に、希
弗酸によって、ｐＭＯＳトランジスタ側の第３のシリコ
ン酸化膜２０と第１のシリコン酸化膜１４をエッチング
する。
【０１８０】続いて、自然酸化膜除去のための水素雰囲
気における高温処理の直後、図２４に示すように、シリ
コンが露出した部分、すなわちｐＭＯＳトランジスタ側
の低濃度のｐ形拡散領域３８上とゲート電極１２上にの
み、ドーピングされた単結晶シリコン膜３０ａをエピタ
キシャル成長により膜厚３０ｎｍ形成する。この単結晶
シリコン膜３０ａにはｐ形不純物が導入されているた
め、単結晶シリコン膜３０の抵抗値は低減されている。
単結晶シリコン膜３０ａの選択成長は、８００℃以上の
高温下、自然酸化膜の除去のための水素雰囲気中で半導
体基板２を加熱し、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ
Ｃｌ3 等の反応ガス、及び水素とともにドーピングガス
としてＢ2 Ｈ6 、ＨＢＯ3 を半導体基板２上に供給して
行われる。
気における高温処理の直後、図２４に示すように、シリ
コンが露出した部分、すなわちｐＭＯＳトランジスタ側
の低濃度のｐ形拡散領域３８上とゲート電極１２上にの
み、ドーピングされた単結晶シリコン膜３０ａをエピタ
キシャル成長により膜厚３０ｎｍ形成する。この単結晶
シリコン膜３０ａにはｐ形不純物が導入されているた
め、単結晶シリコン膜３０の抵抗値は低減されている。
単結晶シリコン膜３０ａの選択成長は、８００℃以上の
高温下、自然酸化膜の除去のための水素雰囲気中で半導
体基板２を加熱し、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ
Ｃｌ3 等の反応ガス、及び水素とともにドーピングガス
としてＢ2 Ｈ6 、ＨＢＯ3 を半導体基板２上に供給して
行われる。
【０１８１】次に、図２５に示すように、１６０℃に加
熱された燐酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン窒化膜１６をウェットエッチングする。さら
に、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１の
シリコン酸化膜１４をウェットエッチングする。続い
て、シリコンが露出した部分、すなわちｎＭＯＳトラン
ジスタ側では低濃度のｎ形拡散領域３４上とゲート電極
１２上にのみ、ノンドープの単結晶シリコン膜２６をエ
ピタキシャル成長により膜厚５０ｎｍ形成する。これと
同時に、ｐＭＯＳトランジスタ側では前記単結晶シリコ
ン膜３０ａ上にのみ、エピタキシャル成長によりノンド
ープの単結晶シリコン膜２６を膜厚５０ｎｍ形成する。
この単結晶シリコン膜２６の選択成長は、前述と同様
に、８００℃以上の高温下、自然酸化膜の除去のための
水素雰囲気中で半導体基板２を加熱し、ＳｉＨ4 、Ｓｉ
Ｈ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素とともに
半導体基板２に供給して行われる。
熱された燐酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン窒化膜１６をウェットエッチングする。さら
に、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１の
シリコン酸化膜１４をウェットエッチングする。続い
て、シリコンが露出した部分、すなわちｎＭＯＳトラン
ジスタ側では低濃度のｎ形拡散領域３４上とゲート電極
１２上にのみ、ノンドープの単結晶シリコン膜２６をエ
ピタキシャル成長により膜厚５０ｎｍ形成する。これと
同時に、ｐＭＯＳトランジスタ側では前記単結晶シリコ
ン膜３０ａ上にのみ、エピタキシャル成長によりノンド
ープの単結晶シリコン膜２６を膜厚５０ｎｍ形成する。
この単結晶シリコン膜２６の選択成長は、前述と同様
に、８００℃以上の高温下、自然酸化膜の除去のための
水素雰囲気中で半導体基板２を加熱し、ＳｉＨ4 、Ｓｉ
Ｈ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素とともに
半導体基板２に供給して行われる。
【０１８２】その後、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ｐＭＯＳトランジスタ側をレジストにて保護し、ｎＭＯ
Ｓトランジスタ側のみにイオン注入を行ってソース、ド
レインとなる高濃度のｎ形拡散領域３６を形成する。こ
の高濃度のｎ形拡散領域３６の形成では、ヒ素（Ａｓ）
が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。
フィ法、あるいは電子ビームリソグラフィ法によって、
ｐＭＯＳトランジスタ側をレジストにて保護し、ｎＭＯ
Ｓトランジスタ側のみにイオン注入を行ってソース、ド
レインとなる高濃度のｎ形拡散領域３６を形成する。こ
の高濃度のｎ形拡散領域３６の形成では、ヒ素（Ａｓ）
が加速電圧４０［ｋｅＶ］、ドーズ量４．０×１０
15［ｃｍ-2］でイオン注入される。
【０１８３】続いて、熱処理を行い、ｎ形拡散領域３６
の半導体基板２表面からの深さを６３ｎｍ程度に、また
ｐ形拡散領域４０はドーピングされた単結晶シリコン膜
３０ａからの固相拡散によって形成され、半導体基板２
表面からの深さをｎ形拡散領域の深さと同程度にする。
の半導体基板２表面からの深さを６３ｎｍ程度に、また
ｐ形拡散領域４０はドーピングされた単結晶シリコン膜
３０ａからの固相拡散によって形成され、半導体基板２
表面からの深さをｎ形拡散領域の深さと同程度にする。
【０１８４】その後、レジスト４２を剥離した後、ノン
ドープの単結晶シリコン膜２６上を含む半導体基板２全
面に金属膜を堆積する。そして、ゲート電極１２上、ｎ
形拡散領域３６及びｐ形拡散領域４０上に存在するノン
ドープの単結晶シリコン膜２６と前記金属膜とを反応さ
せて単結晶シリコン膜２６を完全にシリサイド化し、金
属シリサイド膜２６ａを形成する。続いて、シリサイド
化していない未反応の前記金属膜を除去し、図２７に示
すように前記金属シリサイド膜２６ａを残す。前記金属
膜としては、様々な金属を用いることができるが、良く
用いられるものはチタン（Ｔｉ）、コバルト（Ｃｏ）、
ニッケル（Ｎｉ）などである。
ドープの単結晶シリコン膜２６上を含む半導体基板２全
面に金属膜を堆積する。そして、ゲート電極１２上、ｎ
形拡散領域３６及びｐ形拡散領域４０上に存在するノン
ドープの単結晶シリコン膜２６と前記金属膜とを反応さ
せて単結晶シリコン膜２６を完全にシリサイド化し、金
属シリサイド膜２６ａを形成する。続いて、シリサイド
化していない未反応の前記金属膜を除去し、図２７に示
すように前記金属シリサイド膜２６ａを残す。前記金属
膜としては、様々な金属を用いることができるが、良く
用いられるものはチタン（Ｔｉ）、コバルト（Ｃｏ）、
ニッケル（Ｎｉ）などである。
【０１８５】以上の製造工程により、図２７に示すよう
に、ＬＤＤ構造を有し、かつエレベーテッドＳ／Ｄ構造
を有するＣＭＯＳデバイスにおいて、ゲート電極の側面
に形成されたゲート側壁膜の膜厚がｎＭＯＳトランジス
タとｐＭＯＳトランジスタとで異なり、さらに拡散領域
上のシリコン膜の膜厚も、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとで異なるＣＭＯＳデバイスを製造す
ることができる。
に、ＬＤＤ構造を有し、かつエレベーテッドＳ／Ｄ構造
を有するＣＭＯＳデバイスにおいて、ゲート電極の側面
に形成されたゲート側壁膜の膜厚がｎＭＯＳトランジス
タとｐＭＯＳトランジスタとで異なり、さらに拡散領域
上のシリコン膜の膜厚も、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとで異なるＣＭＯＳデバイスを製造す
ることができる。
【０１８６】図２７に示す工程以降は、通常のＣＭＯＳ
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
【０１８７】図２７に示す断面構造を有する半導体装置
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
【０１８８】次に、バリアメタルとしてチタン（Ｔｉ）
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。
【０１８９】また、ｎＭＯＳトランジスタのゲート電極
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
【０１９０】以上の製造方法により製造されるＣＭＯＳ
デバイスでは、ｐＭＯＳトランジスタの不純物プロファ
イルがｎＭＯＳトランジスタの不純物プロファイルに比
べて基板表面から極端に深くなるのを防ぐことができ、
両トランジスタの不純物プロファイルをほぼ同程度の深
さに形成することが可能である。
デバイスでは、ｐＭＯＳトランジスタの不純物プロファ
イルがｎＭＯＳトランジスタの不純物プロファイルに比
べて基板表面から極端に深くなるのを防ぐことができ、
両トランジスタの不純物プロファイルをほぼ同程度の深
さに形成することが可能である。
【０１９１】以上説明したようにこの第５の実施の形態
の半導体装置の製造方法によれば、ＬＤＤ構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとでゲート側壁膜を作り分けること
により、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ
とにおけるゲート側壁膜の膜厚を異なる膜厚にすること
ができる。
の半導体装置の製造方法によれば、ＬＤＤ構造を有する
ＣＭＯＳデバイスにおいて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタとでゲート側壁膜を作り分けること
により、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ
とにおけるゲート側壁膜の膜厚を異なる膜厚にすること
ができる。
【０１９２】さらに、前述した製造方法によれば、図２
４に示す工程においてゲート電極１２上及びｐ形拡散領
域３８上に、ｐ形不純物が導入された単結晶シリコン膜
３０ａをエピタキシャル成長による１つの工程で形成し
ている。これにより、ノンドープの単結晶シリコン膜を
形成した後、この単結晶シリコン膜にｐ形不純物、ｎ形
不純物をそれぞれイオン注入して、ｐ形不純物、ｎ形不
純物が導入された単結晶シリコン膜を形成する製造方法
に比べて、露光工程を１回分減らすことができる。
４に示す工程においてゲート電極１２上及びｐ形拡散領
域３８上に、ｐ形不純物が導入された単結晶シリコン膜
３０ａをエピタキシャル成長による１つの工程で形成し
ている。これにより、ノンドープの単結晶シリコン膜を
形成した後、この単結晶シリコン膜にｐ形不純物、ｎ形
不純物をそれぞれイオン注入して、ｐ形不純物、ｎ形不
純物が導入された単結晶シリコン膜を形成する製造方法
に比べて、露光工程を１回分減らすことができる。
【０１９３】次に、この発明の第６の実施の形態の半導
体装置の製造方法について説明する。この製造方法は、
露光工程を２回分減少させて製造方法を簡単にするもの
である。
体装置の製造方法について説明する。この製造方法は、
露光工程を２回分減少させて製造方法を簡単にするもの
である。
【０１９４】図２８〜図３４は、第６の実施の形態のＣ
ＭＯＳデバイスの製造方法について説明する。
ＭＯＳデバイスの製造方法について説明する。
【０１９５】まず、図２８に示すように、ｐ形シリコン
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
半導体基板（あるいはｎ形シリコン半導体基板）２に、
埋め込み素子分離法により、深さ４００ｎｍの素子分離
絶縁膜８を形成する。この素子分離絶縁膜８によって分
離された能動素子部の半導体基板２の表面に、２０ｎｍ
以下のシリコン酸化膜を形成する。
【０１９６】このシリコン酸化膜の形成後、イオン注入
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
法により、ｐ形ウェル領域４、ｎ形ウェル領域６、及び
チャネルの形成を行う。このときの典型的なイオン注入
条件は次の通りである。ｐ形ウェル領域４の形成では、
ホウ素（Ｂ）が加速電圧２６０［ｋｅＶ］、ドーズ量
２．０×１０13［ｃｍ-2］でイオン注入される。ｐ形ウ
ェル領域４のチャネルの形成では、リン（Ｐ）が加速電
圧１３０［ｋｅＶ］、ドーズ量１．５×１０13［ｃ
ｍ-2］でイオン注入される。また、ｎ形ウェル領域６の
形成では、リンが加速電圧５００［ｋｅＶ］、ドーズ量
３．０×１０13［ｃｍ-2］でイオン注入される。ｎ形ウ
ェル領域６のチャネルの形成では、ホウ素が加速電圧５
０［ｋｅＶ］、ドーズ量１．５×１０13［ｃｍ-2］でイ
オン注入される。
【０１９７】その後、熱酸化法あるいはＬＰＣＶＤ法に
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
よって、膜厚１．５ｎｍ〜６ｎｍのシリコン酸化膜から
なるゲート絶縁膜１０を形成する。このゲート絶縁膜１
０上に、膜厚１００ｎｍ〜２００ｎｍのポリシリコン膜
を形成する。続いて、光リソグラフィ法、Ｘ線リソグラ
フィ法、あるいは電子ビームリソグラフィ法によって、
ゲートを形成するために幅が５０ｎｍ〜１５０ｎｍのマ
スクパターンを形成する。そして、このマスクパターン
をマスクとして反応性イオンエッチング（ＲＩＥ）法に
より、前記ポリシリコン膜とゲート絶縁膜１０の前記シ
リコン酸化膜をエッチングしてゲート電極１２を加工す
る。
【０１９８】次に、後酸化として熱酸化法によって、ゲ
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
ート電極１２が形成された半導体基板２の全面にゲート
側壁膜となる第１のシリコン酸化膜１４を膜厚６ｎｍ形
成する。さらに、ＬＰＣＶＤ法により、シリコン酸化膜
１４上に、同様にゲート側壁膜となる第１のシリコン窒
化膜１６を形成する。さらに、この第１のシリコン窒化
膜１６上に、同様にゲート側壁膜となる第２のシリコン
酸化膜（ＴＥＯＳ）１８を堆積する。この際、前記第１
のシリコン窒化膜１６の膜厚、第２のシリコン酸化膜１
８の膜厚は、ＣＭＯＳデバイスの設計に合わせて、それ
ぞれ３０ｎｍ程度とする。
【０１９９】なお、前記ゲート絶縁膜１０にはシリコン
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
酸化膜を用いたが、これに限るわけではなく、ＳｉＯ
Ｎ、ＳｉＮ、さらに高誘電体膜のＴａ2 Ｏ5 などを用い
てもよい。また、ゲート電極１２を構成するポリシリコ
ンの代わりにタングステン（Ｗ）を用い、ＴｉＮ、ＷＮ
をバリアメタルとしたメタルゲート構造としてもよい。
また、ゲート電極１２を構成するポリシリコン膜上にバ
リアメタルとしてＴｉＮ、あるいはＷＮを形成し、この
バリアメタル上にＷを形成したポリメタル構造としても
よい。
【０２００】さらに、図２８に示すように、フォトリソ
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
グラフィ法によりマスクパターニングを行い、レジスト
３２を形成する。このレジスト３２をマスクとして、ｐ
ＭＯＳトランジスタ側の第２のシリコン酸化膜１８をウ
ェットエッチングする。このウェットエッチングの後、
１６０℃に加熱された燐酸を用いて、ｐＭＯＳトランジ
スタ側の第１のシリコン窒化膜１６をウェットエッチン
グする。このようなプロセスを経ることにより、ゲート
絶縁膜１０へのダメージを防ぐことができる。
【０２０１】続いて、レジスト３２によりｎＭＯＳトラ
ンジスタ側を保護したまま、ｐＭＯＳトランジスタ側の
みにイオン注入を行ってソース、ドレインとなる低濃度
のｐ形拡散領域３８を形成する。この低濃度のｐ形拡散
領域３８の形成では、ＢＦ2が加速電圧１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］でイオン注入
される。
ンジスタ側を保護したまま、ｐＭＯＳトランジスタ側の
みにイオン注入を行ってソース、ドレインとなる低濃度
のｐ形拡散領域３８を形成する。この低濃度のｐ形拡散
領域３８の形成では、ＢＦ2が加速電圧１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］でイオン注入
される。
【０２０２】さらに、レジスト３２を剥離した後、ｐＭ
ＯＳトランジスタ側をレジストにて保護し、ｎＭＯＳト
ランジスタ側のみにイオン注入を行って、図２９に示す
ように、ソース、ドレインとなる低濃度のｎ形拡散領域
３４を形成する。この低濃度のｎ形拡散領域３４の形成
では、ヒ素（Ａｓ）が加速電圧１５［ｋｅＶ］、ドーズ
量５．０×１０14［ｃｍ-2］でイオン注入される。
ＯＳトランジスタ側をレジストにて保護し、ｎＭＯＳト
ランジスタ側のみにイオン注入を行って、図２９に示す
ように、ソース、ドレインとなる低濃度のｎ形拡散領域
３４を形成する。この低濃度のｎ形拡散領域３４の形成
では、ヒ素（Ａｓ）が加速電圧１５［ｋｅＶ］、ドーズ
量５．０×１０14［ｃｍ-2］でイオン注入される。
【０２０３】さらに、図２９に示すように、ＬＰＣＶＤ
法により、ゲート側壁膜となる第３のシリコン酸化膜２
０を形成する。さらに、この第３のシリコン酸化膜２０
上に、第２のシリコン窒化膜２２をＬＰＣＶＤ法により
堆積する。この際、前記第３のシリコン酸化膜２０の膜
厚は１０ｎｍ、前記第２のシリコン窒化膜２２の膜厚は
２０ｎｍとする。
法により、ゲート側壁膜となる第３のシリコン酸化膜２
０を形成する。さらに、この第３のシリコン酸化膜２０
上に、第２のシリコン窒化膜２２をＬＰＣＶＤ法により
堆積する。この際、前記第３のシリコン酸化膜２０の膜
厚は１０ｎｍ、前記第２のシリコン窒化膜２２の膜厚は
２０ｎｍとする。
【０２０４】次に、反応性イオンエッチング（ＲＩＥ）
により、図３０に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、図３１に示すように、希弗酸を用いて、ｎ
ＭＯＳトランジスタ側の第３のシリコン酸化膜２０と第
２のシリコン酸化膜１８をエッチングする。同様に、希
弗酸によって、ｐＭＯＳトランジスタ側の第３のシリコ
ン酸化膜２０と第１のシリコン酸化膜１４をエッチング
する。
により、図３０に示すように、第２のシリコン窒化膜２
２をエッチングし、半導体基板２に垂直な面の第２のシ
リコン窒化膜２２だけを残してゲート側壁膜を形成す
る。その後、図３１に示すように、希弗酸を用いて、ｎ
ＭＯＳトランジスタ側の第３のシリコン酸化膜２０と第
２のシリコン酸化膜１８をエッチングする。同様に、希
弗酸によって、ｐＭＯＳトランジスタ側の第３のシリコ
ン酸化膜２０と第１のシリコン酸化膜１４をエッチング
する。
【０２０５】続いて、自然酸化膜除去のための水素雰囲
気における高温処理の直後、図３２に示すように、シリ
コンが露出した部分、すなわちｐＭＯＳトランジスタ側
の低濃度のｐ形拡散領域３８上とゲート電極１２上のみ
に、ドーピングされた単結晶シリコン膜３０ａをエピタ
キシャル成長により膜厚３０ｎｍ形成する。この単結晶
シリコン膜３０ａにはｐ形不純物が導入されているた
め、単結晶シリコン膜３０ａの抵抗値は低減されてい
る。また、エピタキシャル成長時の熱処理、あるいは新
たに熱処理を加えることにより、単結晶シリコン膜３０
ａ中のｐ形不純物を固相拡散させ、高濃度のｐ形拡散領
域４１を形成する。
気における高温処理の直後、図３２に示すように、シリ
コンが露出した部分、すなわちｐＭＯＳトランジスタ側
の低濃度のｐ形拡散領域３８上とゲート電極１２上のみ
に、ドーピングされた単結晶シリコン膜３０ａをエピタ
キシャル成長により膜厚３０ｎｍ形成する。この単結晶
シリコン膜３０ａにはｐ形不純物が導入されているた
め、単結晶シリコン膜３０ａの抵抗値は低減されてい
る。また、エピタキシャル成長時の熱処理、あるいは新
たに熱処理を加えることにより、単結晶シリコン膜３０
ａ中のｐ形不純物を固相拡散させ、高濃度のｐ形拡散領
域４１を形成する。
【０２０６】単結晶シリコン膜３０ａの選択成長は、８
００℃以上の高温下、自然酸化膜の除去のための水素雰
囲気中で半導体基板２を加熱し、ＳｉＨ4 、ＳｉＨ2 Ｃ
ｌ2、ＳｉＨＣｌ3 等の反応ガス、及び水素とともにド
ーピングガスとしてＢ2 Ｈ6、ＨＢＯ3 を半導体基板２
上に供給して行われる。
００℃以上の高温下、自然酸化膜の除去のための水素雰
囲気中で半導体基板２を加熱し、ＳｉＨ4 、ＳｉＨ2 Ｃ
ｌ2、ＳｉＨＣｌ3 等の反応ガス、及び水素とともにド
ーピングガスとしてＢ2 Ｈ6、ＨＢＯ3 を半導体基板２
上に供給して行われる。
【０２０７】次に、図３３に示すように、１６０℃に加
熱された燐酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン窒化膜１６をウェットエッチングする。さら
に、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１の
シリコン酸化膜１４をウェットエッチングする。
熱された燐酸を用いて、ｎＭＯＳトランジスタ側の第１
のシリコン窒化膜１６をウェットエッチングする。さら
に、希弗酸を用いて、ｎＭＯＳトランジスタ側の第１の
シリコン酸化膜１４をウェットエッチングする。
【０２０８】続いて、シリコンが露出した部分、すなわ
ちｎＭＯＳトランジスタ側では低濃度のｎ形拡散領域３
４上とゲート電極１２上のみに、ノンドープの単結晶シ
リコン膜２６をエピタキシャル成長により膜厚５０ｎｍ
形成する。これと同時に、ｐＭＯＳトランジスタ側では
前記単結晶シリコン膜３０ａ上のみに、エピタキシャル
成長によりノンドープの単結晶シリコン膜２６を膜厚５
０ｎｍ形成する。このシリコン膜２６の選択成長は、前
述と同様に、８００℃以上の高温下、自然酸化膜の除去
のための水素雰囲気中で半導体基板２を加熱し、ＳｉＨ
4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素
とともに半導体基板２に供給して行われる。
ちｎＭＯＳトランジスタ側では低濃度のｎ形拡散領域３
４上とゲート電極１２上のみに、ノンドープの単結晶シ
リコン膜２６をエピタキシャル成長により膜厚５０ｎｍ
形成する。これと同時に、ｐＭＯＳトランジスタ側では
前記単結晶シリコン膜３０ａ上のみに、エピタキシャル
成長によりノンドープの単結晶シリコン膜２６を膜厚５
０ｎｍ形成する。このシリコン膜２６の選択成長は、前
述と同様に、８００℃以上の高温下、自然酸化膜の除去
のための水素雰囲気中で半導体基板２を加熱し、ＳｉＨ
4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスを水素
とともに半導体基板２に供給して行われる。
【０２０９】その後、ノンドープの単結晶シリコン膜２
６上を含む半導体基板２全面に金属膜を堆積する。そし
て、ゲート電極１２上、ｎ形拡散領域３４及びｐ形拡散
領域４１上に存在するノンドープの単結晶シリコン膜２
６と前記金属膜とを反応させて単結晶シリコン膜２６を
完全にシリサイド化し、金属シリサイド膜２６ａを形成
する。続いて、シリサイド化していない未反応の前記金
属膜を除去し、図３４に示すように前記金属シリサイド
膜２６ａを残す。前記金属膜としては、様々な金属を用
いることができるが、良く用いられるものはチタン（Ｔ
ｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などであ
る。なお、ここでは、ｎＭＯＳトランジスタ側にソー
ス、ドレインとなる高濃度のｎ形拡散領域を形成しな
い。
６上を含む半導体基板２全面に金属膜を堆積する。そし
て、ゲート電極１２上、ｎ形拡散領域３４及びｐ形拡散
領域４１上に存在するノンドープの単結晶シリコン膜２
６と前記金属膜とを反応させて単結晶シリコン膜２６を
完全にシリサイド化し、金属シリサイド膜２６ａを形成
する。続いて、シリサイド化していない未反応の前記金
属膜を除去し、図３４に示すように前記金属シリサイド
膜２６ａを残す。前記金属膜としては、様々な金属を用
いることができるが、良く用いられるものはチタン（Ｔ
ｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などであ
る。なお、ここでは、ｎＭＯＳトランジスタ側にソー
ス、ドレインとなる高濃度のｎ形拡散領域を形成しな
い。
【０２１０】以上の製造工程により、図３４に示すよう
に、エレベーテッドＳ／Ｄ構造を有するＣＭＯＳデバイ
スにおいて、ゲート電極の側面に形成されたゲート側壁
膜の膜厚がｎＭＯＳトランジスタとｐＭＯＳトランジス
タとで異なり、さらに拡散領域上のシリコン膜の膜厚
も、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで
異なるＣＭＯＳデバイスを製造することができる。
に、エレベーテッドＳ／Ｄ構造を有するＣＭＯＳデバイ
スにおいて、ゲート電極の側面に形成されたゲート側壁
膜の膜厚がｎＭＯＳトランジスタとｐＭＯＳトランジス
タとで異なり、さらに拡散領域上のシリコン膜の膜厚
も、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで
異なるＣＭＯＳデバイスを製造することができる。
【０２１１】図３４に示す工程以降は、通常のＣＭＯＳ
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
デバイスの製造方法に従ってその製造が行われる。簡単
に説明すると次のようになる。
【０２１２】図３４に示す断面構造を有する半導体装置
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
に対して、層間膜として例えば、ＴＥＯＳ、ＢＰＳＧ、
ＳｉＮなどを堆積し、ＣＭＰ法を用いて層間膜上を平坦
化する。続いて、フォトリソグラフィ法によりマスクパ
ターニングを行った後、ＲＩＥ法によりコンタクトホー
ルを形成する。
【０２１３】次に、バリアメタルとしてチタン（Ｔｉ）
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。
あるいはＴｉＮを堆積し、このＴｉあるいはＴｉＮ上に
タングステン（Ｗ）を選択的に成長させるか、または半
導体基板２の全面に形成する。その後、場合によっては
ＣＭＰ法により、Ｗを含めた層間膜の平坦化を行う。続
いて、配線となる金属膜を堆積した後、フォトリソグラ
フィ法によりこの金属膜をパターニングし、配線を形成
する。
【０２１４】また、ｎＭＯＳトランジスタのゲート電極
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
及びｐＭＯＳトランジスタのゲート電極が共通の入力節
点に接続され、ｎＭＯＳトランジスタのｎ形ドレイン領
域が電源電位ラインに接続され、ｐＭＯＳトランジスタ
のｐ形ソース領域が低電源（接地）電位ラインに接続さ
れ、かつｎＭＯＳトランジスタのｎ形ソース領域がｐＭ
ＯＳトランジスタのｐ形ドレイン領域と接続される。
【０２１５】以上の製造方法により製造されるＣＭＯＳ
デバイスでは、ｐＭＯＳトランジスタの不純物プロファ
イルがｎＭＯＳトランジスタの不純物プロファイルに比
べて基板表面から極端に深くなるのを防ぐことができ、
両トランジスタの不純物プロファイルをほぼ同程度の深
さに形成することが可能である。
デバイスでは、ｐＭＯＳトランジスタの不純物プロファ
イルがｎＭＯＳトランジスタの不純物プロファイルに比
べて基板表面から極端に深くなるのを防ぐことができ、
両トランジスタの不純物プロファイルをほぼ同程度の深
さに形成することが可能である。
【０２１６】以上説明したようにこの第６の実施の形態
の半導体装置の製造方法によれば、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタとでゲート側壁膜を作り分け
ることにより、ｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタとにおけるゲート側壁膜の膜厚を異なる膜厚にす
ることができる。
の半導体装置の製造方法によれば、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタとでゲート側壁膜を作り分け
ることにより、ｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタとにおけるゲート側壁膜の膜厚を異なる膜厚にす
ることができる。
【０２１７】さらに、前述した製造方法によれば、ノン
ドープの単結晶シリコン膜を形成した後、この単結晶シ
リコン膜にｐ形不純物、ｎ形不純物をそれぞれイオン注
入して、ｐ形不純物、ｎ形不純物が導入された単結晶シ
リコン膜を形成する製造方法に比べて、露光工程を２回
分減らすことができる。
ドープの単結晶シリコン膜を形成した後、この単結晶シ
リコン膜にｐ形不純物、ｎ形不純物をそれぞれイオン注
入して、ｐ形不純物、ｎ形不純物が導入された単結晶シ
リコン膜を形成する製造方法に比べて、露光工程を２回
分減らすことができる。
【０２１８】この発明の半導体装置及びその製造方法に
よれば、ｐＭＯＳトランジスタ側のゲート側壁膜の膜厚
をｎＭＯＳトランジスタ側のゲート側壁膜の膜厚より薄
くすることにより、ｐＭＯＳトランジスタ側に形成され
るｐ形拡散領域（ソースあるいはドレイン）の抵抗値が
高いという影響をなくすことができる。さらに、拡散領
域が形成される基板面上のシリコン膜の膜厚をｎＭＯＳ
トランジスタ側に比べてｐＭＯＳトランジスタ側で厚く
することにより、ｎＭＯＳトランジスタ側とｎＭＯＳト
ランジスタ側の拡散領域（不純物プロファイル）の広が
りを同程度の領域にすることができる。
よれば、ｐＭＯＳトランジスタ側のゲート側壁膜の膜厚
をｎＭＯＳトランジスタ側のゲート側壁膜の膜厚より薄
くすることにより、ｐＭＯＳトランジスタ側に形成され
るｐ形拡散領域（ソースあるいはドレイン）の抵抗値が
高いという影響をなくすことができる。さらに、拡散領
域が形成される基板面上のシリコン膜の膜厚をｎＭＯＳ
トランジスタ側に比べてｐＭＯＳトランジスタ側で厚く
することにより、ｎＭＯＳトランジスタ側とｎＭＯＳト
ランジスタ側の拡散領域（不純物プロファイル）の広が
りを同程度の領域にすることができる。
【０２１９】
【発明の効果】以上述べたように本発明によれば、ｎチ
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタを有する半導体装置において、ゲート電極の側面に
形成されるゲート側壁膜、及びソース・ドレインである
拡散領域上のシリコン膜の膜厚をそれぞれのトランジス
タにおける適正な膜厚に形成することにより、ｐチャネ
ルＭＯＳトランジスタのソース・ドレイン抵抗の低減、
及び両トランジスタの不純物プロファイルの均一化が可
能な半導体装置及びその製造方法を提供することができ
る。
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタを有する半導体装置において、ゲート電極の側面に
形成されるゲート側壁膜、及びソース・ドレインである
拡散領域上のシリコン膜の膜厚をそれぞれのトランジス
タにおける適正な膜厚に形成することにより、ｐチャネ
ルＭＯＳトランジスタのソース・ドレイン抵抗の低減、
及び両トランジスタの不純物プロファイルの均一化が可
能な半導体装置及びその製造方法を提供することができ
る。
【図１】この発明の第１の実施の形態の半導体装置（Ｃ
ＭＯＳデバイス）の構造を示す断面図である。
ＭＯＳデバイス）の構造を示す断面図である。
【図２】第１の実施の形態のＣＭＯＳデバイスの製造方
法を示す工程における断面図である。
法を示す工程における断面図である。
【図３】第１の実施の形態のＣＭＯＳデバイスの製造方
法を示す工程における断面図である。
法を示す工程における断面図である。
【図４】第１の実施の形態のＣＭＯＳデバイスの製造方
法を示す工程における断面図である。
法を示す工程における断面図である。
【図５】第１の実施の形態のＣＭＯＳデバイスの製造方
法を示す工程における断面図である。
法を示す工程における断面図である。
【図６】第１の実施の形態のＣＭＯＳデバイスの製造方
法を示す工程における断面図である。
法を示す工程における断面図である。
【図７】第１の実施の形態のＣＭＯＳデバイスの製造方
法を示す工程における断面図である。
法を示す工程における断面図である。
【図８】この発明の第２の実施の形態の半導体装置（Ｃ
ＭＯＳデバイス）の構造を示す断面図である。
ＭＯＳデバイス）の構造を示す断面図である。
【図９】この発明の第３の実施の形態の半導体装置（Ｃ
ＭＯＳデバイス）の構造を示す断面図である。
ＭＯＳデバイス）の構造を示す断面図である。
【図１０】第３の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１１】第３の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１２】第３の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１３】この発明の第４の実施の形態の半導体装置
（ＣＭＯＳデバイス）の構造を示す断面図である。
（ＣＭＯＳデバイス）の構造を示す断面図である。
【図１４】第４の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１５】第４の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１６】第４の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１７】第４の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１８】第４の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図１９】第４の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２０】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２１】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２２】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２３】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２４】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２５】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２６】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２７】第５の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２８】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図２９】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図３０】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図３１】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図３２】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図３３】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図３４】第６の実施の形態のＣＭＯＳデバイスの製造
方法を示す工程における断面図である。
方法を示す工程における断面図である。
【図３５】従来の半導体記憶装置の構成を示す一例であ
る。
る。
【図３６】従来の半導体記憶装置の構成を示す他の一例
である。
である。
２…ｐ形シリコン半導体基板（ｎ形シリコン半導体基
板） ４…ｐ形ウェル領域 ６…ｎ形ウェル領域 ８…素子分離絶縁膜 １０…ゲート絶縁膜 １２…ゲート電極 １４…第１のシリコン酸化膜 １６…第１のシリコン窒化膜 １８…第２のシリコン酸化膜 ２０…第３のシリコン酸化膜 ２２…第２のシリコン窒化膜 ２４…ｎ形拡散領域 ２６…単結晶シリコン膜 ２８…ｐ形拡散領域 ３０…単結晶シリコン膜 ３２…レジスト ３４…低濃度のｎ形拡散領域 ３６…高濃度のｎ形拡散領域 ３８…低濃度のｐ形拡散領域 ４０、４１…高濃度のｐ形拡散領域 ４２…レジスト １００…シリコン半導体基板 １０２…ｐ形ウェル領域 １０３…ｎ形ウェル領域 １０４…素子分離絶縁膜 １０５…ゲート絶縁膜 １０６…ゲート電極 １０７…第１のシリコン酸化膜 １０８…第２のシリコン酸化膜 １０９…シリコン窒化膜 １１０…低濃度のｎ形拡散領域 １１１…高濃度のｎ形拡散領域 １１２…低濃度のｐ形拡散領域 １１３…高濃度のｐ形拡散領域 １１４…単結晶シリコン膜 １１５…ｎ形拡散領域 １１６…ｐ形拡散領域
板） ４…ｐ形ウェル領域 ６…ｎ形ウェル領域 ８…素子分離絶縁膜 １０…ゲート絶縁膜 １２…ゲート電極 １４…第１のシリコン酸化膜 １６…第１のシリコン窒化膜 １８…第２のシリコン酸化膜 ２０…第３のシリコン酸化膜 ２２…第２のシリコン窒化膜 ２４…ｎ形拡散領域 ２６…単結晶シリコン膜 ２８…ｐ形拡散領域 ３０…単結晶シリコン膜 ３２…レジスト ３４…低濃度のｎ形拡散領域 ３６…高濃度のｎ形拡散領域 ３８…低濃度のｐ形拡散領域 ４０、４１…高濃度のｐ形拡散領域 ４２…レジスト １００…シリコン半導体基板 １０２…ｐ形ウェル領域 １０３…ｎ形ウェル領域 １０４…素子分離絶縁膜 １０５…ゲート絶縁膜 １０６…ゲート電極 １０７…第１のシリコン酸化膜 １０８…第２のシリコン酸化膜 １０９…シリコン窒化膜 １１０…低濃度のｎ形拡散領域 １１１…高濃度のｎ形拡散領域 １１２…低濃度のｐ形拡散領域 １１３…高濃度のｐ形拡散領域 １１４…単結晶シリコン膜 １１５…ｎ形拡散領域 １１６…ｐ形拡散領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB18 BB25 BB30 BB33 DD04 DD07 DD16 DD17 DD66 DD84 EE12 EE14 EE15 EE17 FF06 GG14 5F040 DA04 DB03 EC07 EC08 EC12 EF02 EF13 FA05 FA07 FA16 FB02 FB04 FC05 FC11 5F048 AC03 BA03 BB05 BC03 BC06 BC15 BC20 BE03 BG14 DA23 DA25 DA27
Claims (11)
- 【請求項１】 ｎチャネルＭＯＳトランジスタとｐチャ
ネルＭＯＳトランジスタとがエレベーテッド−ソース／
ドレイン構造を用いて形成されたＣＭＯＳデバイスを有
する半導体装置において、 前記ｎチャネルＭＯＳトランジスタのソースあるいはド
レインである拡散層上に形成された第１の単結晶シリコ
ン膜と、 前記ｐチャネルＭＯＳトランジスタのソースあるいはド
レインである拡散層上に形成され、前記第１の単結晶シ
リコン膜の膜厚と異なる膜厚を有する第２の単結晶シリ
コン膜と、 を具備することを特徴とする半導体装置。 - 【請求項２】 ｎチャネルＭＯＳトランジスタとｐチャ
ネルＭＯＳトランジスタとを含むＣＭＯＳデバイスを有
する半導体装置において、 前記ｎチャネルＭＯＳトランジスタのゲート電極の側面
に形成された第１の絶縁膜と、 前記ｐチャネルＭＯＳトランジスタのゲート電極の側面
に形成され、前記第１の絶縁膜の膜厚と異なる膜厚を有
する第２の絶縁膜と、 を具備することを特徴とする半導体装置。 - 【請求項３】 ｎチャネルＭＯＳトランジスタとｐチャ
ネルＭＯＳトランジスタとがエレベーテッド−ソース／
ドレイン構造を用いて形成されたＣＭＯＳデバイスを有
する半導体装置において、 前記ｎチャネルＭＯＳトランジスタのソースあるいはド
レインである拡散層上に形成された第１の単結晶シリコ
ン膜と、 前記ｐチャネルＭＯＳトランジスタのソースあるいはド
レインである拡散層上に形成され、前記第１の単結晶シ
リコン膜の膜厚と異なる膜厚を有する第２の単結晶シリ
コン膜と、 前記ｎチャネルＭＯＳトランジスタのゲート電極の側面
に形成された第１の絶縁膜と、 前記ｐチャネルＭＯＳトランジスタのゲート電極の側面
に形成され、前記第１の絶縁膜の膜厚と異なる膜厚を有
する第２の絶縁膜と、 を具備することを特徴とする半導体装置。 - 【請求項４】 前記第２の単結晶シリコン膜の膜厚は、
前記第１の単結晶シリコン膜の膜厚より厚いことを特徴
とする請求項１又は３のいずれかに記載の半導体装置。 - 【請求項５】 前記第１、第２の単結晶シリコン膜に換
えて、前記拡散層上には金属シリサイド膜が形成された
サリサイド構造を有することを特徴とする請求項１、３
または４に記載の半導体装置。 - 【請求項６】 前記第２の絶縁膜の膜厚は、前記第１の
絶縁膜の膜厚より薄いことを特徴とする請求項２または
３のいずれかに記載の半導体装置。 - 【請求項７】 半導体基板に、素子形成領域を分離する
ための素子分離絶縁膜を形成する工程と、 前記素子形成領域にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の表面を含む半導体基板の全面に第１の
シリコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜上に第１のシリコン窒化膜を
形成する工程と、 前記第１のシリコン窒化膜上に第２のシリコン酸化膜を
形成する工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第２のシリコン酸化膜及び前記第１のシリコン
窒化膜を残したまま、ｐチャネルＭＯＳトランジスタが
形成される素子形成領域の前記第２のシリコン酸化膜及
び前記第１のシリコン窒化膜をエッチングする工程と、 半導体基板の全面に第３のシリコン酸化膜を形成する工
程と、 前記第３のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 半導体基板面に対して平行な面に形成された前記第２の
シリコン窒化膜を異方性ドライエッチングし、半導体基
板面に対して垂直な面に形成された前記第２のシリコン
窒化膜だけを残す工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 ｎチャネルＭＯＳトランジスタが形成さ
れる素子形成領域の前記第３のシリコン酸化膜及び前記
第２のシリコン酸化膜をエッチングする工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第３のシリコン酸化膜及び前記第１のシリコン
酸化膜をエッチングする工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域の半導体基板のシリコン表面及びゲート電極上のみに
第１の単結晶シリコン膜を形成する工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第１のシリコン窒化膜及び前記第１のシリコン
酸化膜をエッチングする工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の半導体基板のシリコン表面及びゲート電極上のみに
第２の単結晶シリコン膜を形成するとともに、これと同
時にｐチャネルＭＯＳトランジスタが形成される素子形
成領域の前記第１の単結晶シリコン膜上のみに、前記第
２の単結晶シリコン膜を形成する工程と、 をさらに具備することを特徴とする請求項７に記載の半
導体装置の製造方法。 - 【請求項９】 半導体基板に、素子形成領域を分離する
ための素子分離絶縁膜を形成する工程と、 前記素子形成領域にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の表面を含む半導体基板の全面に第１の
シリコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜上に第１のシリコン窒化膜を
形成する工程と、 前記第１のシリコン窒化膜上に第２のシリコン酸化膜を
形成する工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第２のシリコン酸化膜及び前記第１のシリコン
窒化膜を残したまま、ｐチャネルＭＯＳトランジスタが
形成される素子形成領域の前記第２のシリコン酸化膜及
び前記第１のシリコン窒化膜をエッチングする工程と、 前記素子形成領域に、ライトリー・ドープト・ドレイン
構造を形成するための低濃度の拡散層を形成する工程
と、 半導体基板の全面に第３のシリコン酸化膜を形成する工
程と、 前記第３のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 半導体基板面に対して平行な面に形成された前記第２の
シリコン窒化膜を異方性ドライエッチングし、半導体基
板面に対して垂直な面に形成された前記第２のシリコン
窒化膜だけを残す工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第３のシリコン酸化膜及び前記第２のシリコン
酸化膜をエッチングする工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第３のシリコン酸化膜及び前記第１のシリコン
酸化膜をエッチングする工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域の半導体基板のシリコン表面及びゲート電極上のみに
第１の単結晶シリコン膜を形成する工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第１のシリコン窒化膜及び前記第１のシリコン
酸化膜をエッチングする工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の半導体基板のシリコン表面及びゲート電極上のみに
第２の単結晶シリコン膜を形成するとともに、これと同
時にｐチャネルＭＯＳトランジスタが形成される素子形
成領域の前記第１の単結晶シリコン膜上のみに、前記第
２の単結晶シリコン膜を形成する工程と、 前記素子形成領域に、ライトリー・ドープト・ドレイン
構造を形成するための高濃度の拡散層を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１０】 不純物が導入されていない前記第２の
単結晶シリコン膜上を含む半導体基板の全面に金属膜を
形成する工程と、 前記第２の単結晶シリコン膜と前記金属膜とを反応させ
てシリサイド化し、金属シリサイド膜を形成する工程
と、 をさらに具備することを特徴とする請求項９に記載の半
導体装置の製造方法。 - 【請求項１１】 半導体基板に、素子形成領域を分離す
るための素子分離絶縁膜を形成する工程と、 前記素子形成領域にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の表面を含む半導体基板の全面に第１の
シリコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜上に第１のシリコン窒化膜を
形成する工程と、 前記第１のシリコン窒化膜上に第２のシリコン酸化膜を
形成する工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第２のシリコン酸化膜及び前記第１のシリコン
窒化膜を残したまま、ｐチャネルＭＯＳトランジスタが
形成される素子形成領域の前記第２のシリコン酸化膜及
び前記第１のシリコン窒化膜をエッチングする工程と、 前記素子形成領域に、ソースあるいはドレインとなる低
濃度の拡散層を形成する工程と、 半導体基板の全面に第３のシリコン酸化膜を形成する工
程と、 前記第３のシリコン酸化膜上に第２のシリコン窒化膜を
形成する工程と、 半導体基板面に対して平行な面に形成された前記第２の
シリコン窒化膜を異方性ドライエッチングし、半導体基
板面に対して垂直な面に形成された前記第２のシリコン
窒化膜だけを残す工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第３のシリコン酸化膜及び前記第２のシリコン
酸化膜をエッチングする工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第３のシリコン酸化膜及び前記第１のシリコン
酸化膜をエッチングする工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域の半導体基板のシリコン表面及びゲート電極上のみ
に、不純物が導入された第１の単結晶シリコン膜を形成
する工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の前記第１のシリコン窒化膜及び前記第１のシリコン
酸化膜をエッチングする工程と、 ｎチャネルＭＯＳトランジスタが形成される素子形成領
域の半導体基板のシリコン表面及びゲート電極上のみ
に、不純物が導入されていない第２の単結晶シリコン膜
を形成するとともに、これと同時にｐチャネルＭＯＳト
ランジスタが形成される素子形成領域の前記第１の単結
晶シリコン膜上のみに、前記第２の単結晶シリコン膜を
形成する工程と、 ｐチャネルＭＯＳトランジスタが形成される素子形成領
域にソースあるいはドレインとなる高濃度の拡散層を形
成する工程と、 不純物が導入されていない前記第２の単結晶シリコン膜
上を含む半導体基板の全面に金属膜を形成する工程と、 前記第２の単結晶シリコン膜と前記金属膜とを反応させ
てシリサイド化し、金属シリサイド膜を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10291966A JP2000124327A (ja) | 1998-10-14 | 1998-10-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10291966A JP2000124327A (ja) | 1998-10-14 | 1998-10-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124327A true JP2000124327A (ja) | 2000-04-28 |
Family
ID=17775780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10291966A Pending JP2000124327A (ja) | 1998-10-14 | 1998-10-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124327A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP2007528123A (ja) * | 2003-10-31 | 2007-10-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 高さが異なる隆起したドレインおよびソース領域を有するトランジスタを形成するための先進技術 |
| JP2008544487A (ja) * | 2005-06-08 | 2008-12-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ディスポーザブルスペーサを備えた、隆起したソースおよびドレインプロセス |
| JP4808622B2 (ja) * | 2003-09-10 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合エピタキシャル拡張領域ならびにソースおよびドレイン領域を有するひずみチャネルｃｍｏｓトランジスタ構造体およびその製造方法 |
-
1998
- 1998-10-14 JP JP10291966A patent/JP2000124327A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4808622B2 (ja) * | 2003-09-10 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合エピタキシャル拡張領域ならびにソースおよびドレイン領域を有するひずみチャネルｃｍｏｓトランジスタ構造体およびその製造方法 |
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| KR101279132B1 (ko) * | 2005-06-08 | 2013-06-26 | 글로벌파운드리즈 인크. | 사용후제거가능한 스페이서들을 구비한 융기된 소스 및드레인 공정 |
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
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