JP2000106431A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000106431A JP2000106431A JP10273903A JP27390398A JP2000106431A JP 2000106431 A JP2000106431 A JP 2000106431A JP 10273903 A JP10273903 A JP 10273903A JP 27390398 A JP27390398 A JP 27390398A JP 2000106431 A JP2000106431 A JP 2000106431A
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Abstract
(57)【要約】
【課題】 短チャネル効果の抑制効果に優れた半導体装
置を提供すること。 【解決手段】 シリコン基板１上に、ゲート電極４とそ
の横に位置するライズドソース・ドレイン部７を形成
し、ゲート電極４の側壁に、ライズドソース・ドレイン
部７の端部上に跨る第２のサイドウォール・スペーサ８
を形成し、この第２のサイドウォール・スペーサ８をマ
スクとして、ライズドソース・ドレイン部７及びその下
の基板１にリンイオンを導入する。この状態で、熱処理
を行うことにより、ライズドソース・ドレイン部７から
基板１の表面にリンを拡散させ、浅い接合のソース・ド
レイン拡散領域５を形成する。こうすることにより、ソ
ース・ドレイン拡散領域５は、リンの不純物濃度分布に
対応して、浅い接合のｎ+層５ａと深い接合のｎ+層５ｂ
とで構成される。その後、ライズドソース・ドレイン部
７をシリサイド化する。
置を提供すること。 【解決手段】 シリコン基板１上に、ゲート電極４とそ
の横に位置するライズドソース・ドレイン部７を形成
し、ゲート電極４の側壁に、ライズドソース・ドレイン
部７の端部上に跨る第２のサイドウォール・スペーサ８
を形成し、この第２のサイドウォール・スペーサ８をマ
スクとして、ライズドソース・ドレイン部７及びその下
の基板１にリンイオンを導入する。この状態で、熱処理
を行うことにより、ライズドソース・ドレイン部７から
基板１の表面にリンを拡散させ、浅い接合のソース・ド
レイン拡散領域５を形成する。こうすることにより、ソ
ース・ドレイン拡散領域５は、リンの不純物濃度分布に
対応して、浅い接合のｎ+層５ａと深い接合のｎ+層５ｂ
とで構成される。その後、ライズドソース・ドレイン部
７をシリサイド化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、詳しくは、ＭＩＳトランジスタの製造方法
に関するものである。
方法に係り、詳しくは、ＭＩＳトランジスタの製造方法
に関するものである。
【０００２】
【従来の技術】従来、微細化されたＭＯＳトランジスタ
において、短チャネル効果を抑えるために、浅い接合形
成が求められてきた。しかし、イオン注入で拡散層を形
成する場合、その深さを５０ｎｍ以下にするのは難し
く、浅い接合形成には限界がある。また、接合が浅くな
るにつれソース・ドレインの抵抗が増大するため、寄生
抵抗によるＭＯＳトランジスタの駆動力低下が顕著とな
る。
において、短チャネル効果を抑えるために、浅い接合形
成が求められてきた。しかし、イオン注入で拡散層を形
成する場合、その深さを５０ｎｍ以下にするのは難し
く、浅い接合形成には限界がある。また、接合が浅くな
るにつれソース・ドレインの抵抗が増大するため、寄生
抵抗によるＭＯＳトランジスタの駆動力低下が顕著とな
る。
【０００３】上記の浅い接合形成に伴う問題点を解決す
るために、ライズドソ−ス・ドレイン構造のＭＯＳトラ
ンジスタが提案されている(S.S.Wong 他 ;IEDM Technol
ogyDigest,P.634,1984)。ライズドソ−ス・ドレイン構
造の形成方法としては、（１）S.S.Wong他が提唱した通
常の方法と、（２）ディスポ−サブルスペ−サを用いた
方法（J.R.Phiester 他 ;IEDM Technology Digest,P.88
5,1992)が提案されている。以下、ｎチャネルＭＯＳト
ランジスタの製造方法を例にとって説明する。
るために、ライズドソ−ス・ドレイン構造のＭＯＳトラ
ンジスタが提案されている(S.S.Wong 他 ;IEDM Technol
ogyDigest,P.634,1984)。ライズドソ−ス・ドレイン構
造の形成方法としては、（１）S.S.Wong他が提唱した通
常の方法と、（２）ディスポ−サブルスペ−サを用いた
方法（J.R.Phiester 他 ;IEDM Technology Digest,P.88
5,1992)が提案されている。以下、ｎチャネルＭＯＳト
ランジスタの製造方法を例にとって説明する。
【０００４】（１）通常の方法 ゲ−ト電極作成後、窒化膜をゲ−ト電極上に形成する。
続いて、低濃度拡散層ｎ-層を形成するためにリンをイ
オン注入する。次にゲート電極側壁に絶縁膜のサイドウ
ォ−ルスペ−サを形成する。その後、基板の露出したソ
−ス・ドレイン部分に、選択的にシリコンをエピタキシ
ャル成長させてソース・ドレイン部分を盛り上げる。続
いて、高濃度のｎ+層形成のためにヒ素の注入を行う。
その後、ゲ−ト電極上の窒化膜を除去する。
続いて、低濃度拡散層ｎ-層を形成するためにリンをイ
オン注入する。次にゲート電極側壁に絶縁膜のサイドウ
ォ−ルスペ−サを形成する。その後、基板の露出したソ
−ス・ドレイン部分に、選択的にシリコンをエピタキシ
ャル成長させてソース・ドレイン部分を盛り上げる。続
いて、高濃度のｎ+層形成のためにヒ素の注入を行う。
その後、ゲ−ト電極上の窒化膜を除去する。
【０００５】（２）ディスポ−サブルスペ−サを用いた
方法 ゲ−ト電極作成後、酸化膜をゲ−ト電極上に形成する。
次にゲート電極側壁に窒化膜のサイドウォ−ルスペ−サ
を形成する。その後、ソ−ス・ドレイン部分に、選択的
にシリコンをエピタキシャル成長させてソース・ドレイ
ン部分を盛り上げる。続いて、高濃度のｎ+層形成のた
めにヒ素の注入を行う。その後、サイドウォ−ルスペ−
サを除去する。続いて低濃度のｎ-層を形成するために
リンをイオン注入する。その後、再びサイドウォ−ルを
形成する。
方法 ゲ−ト電極作成後、酸化膜をゲ−ト電極上に形成する。
次にゲート電極側壁に窒化膜のサイドウォ−ルスペ−サ
を形成する。その後、ソ−ス・ドレイン部分に、選択的
にシリコンをエピタキシャル成長させてソース・ドレイ
ン部分を盛り上げる。続いて、高濃度のｎ+層形成のた
めにヒ素の注入を行う。その後、サイドウォ−ルスペ−
サを除去する。続いて低濃度のｎ-層を形成するために
リンをイオン注入する。その後、再びサイドウォ−ルを
形成する。
【０００６】
【発明が解決しようとする課題】（１）の通常の方法で
は、ｎ-層の不純物の拡散が、エピタキシャル層形成時
の熱履歴に影響されるので、所望の接合の深さを制御す
ることが難しいといった問題があった。一方、（２）の
ディスポ−サブルスペ−サを用いた方法ではｎ+層形成
後にｎ-層を形成するため、ｎ-層はエピタキシャル成長
時の熱履歴を受けない。そのため、 ｎ-層を正確に所定
の領域まで拡散させることが可能になる。
は、ｎ-層の不純物の拡散が、エピタキシャル層形成時
の熱履歴に影響されるので、所望の接合の深さを制御す
ることが難しいといった問題があった。一方、（２）の
ディスポ−サブルスペ−サを用いた方法ではｎ+層形成
後にｎ-層を形成するため、ｎ-層はエピタキシャル成長
時の熱履歴を受けない。そのため、 ｎ-層を正確に所定
の領域まで拡散させることが可能になる。
【０００７】しかしながらこの方法では、サイドウォ−
ルスペ−サを、一旦除去した後に再び形成しなければな
らず、工程数が増えるといった問題があった。本発明は
上記問題点を解決するためになされたものであって、短
チャネル効果の抑制効果に優れた半導体装置を提供する
ことをその目的とする。
ルスペ−サを、一旦除去した後に再び形成しなければな
らず、工程数が増えるといった問題があった。本発明は
上記問題点を解決するためになされたものであって、短
チャネル効果の抑制効果に優れた半導体装置を提供する
ことをその目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、半導体基板上に、ライズドソース・
ドレイン部を形成する工程と、前記ライズドソース・ド
レイン部の端部をマスクした状態で、このライズドソー
ス・ドレイン部及びその下の半導体基板に不純物を導入
する工程と、前記ライズドソース・ドレイン部から前記
半導体基板に対し、前記不純物を拡散させることによ
り、ソース・ドレイン拡散領域を形成する工程と、前記
ライズドソース・ドレイン部の少なくとも表面をシリサ
イド化する工程と、を含むことをその要旨とする。
装置の製造方法は、半導体基板上に、ライズドソース・
ドレイン部を形成する工程と、前記ライズドソース・ド
レイン部の端部をマスクした状態で、このライズドソー
ス・ドレイン部及びその下の半導体基板に不純物を導入
する工程と、前記ライズドソース・ドレイン部から前記
半導体基板に対し、前記不純物を拡散させることによ
り、ソース・ドレイン拡散領域を形成する工程と、前記
ライズドソース・ドレイン部の少なくとも表面をシリサ
イド化する工程と、を含むことをその要旨とする。
【０００９】請求項２に記載の半導体装置の製造方法
は、半導体基板上に、ゲート電極とその横に位置するラ
イズドソース・ドレイン部を形成する工程と、前記ゲー
ト電極の側壁に、前記ライズドソース・ドレイン部の端
部に跨るサイドウォール・スペーサを形成する工程と、
前記サイドウォール・スペーサをマスクとして、前記ラ
イズドソース・ドレイン部及びその下の半導体基板に不
純物を導入する工程と、前記ライズドソース・ドレイン
部から前記半導体基板に対し、前記不純物を拡散させる
ことにより、ソース・ドレイン拡散領域を形成する工程
と、前記ライズドソース・ドレイン部の少なくとも表面
をシリサイド化する工程と、を含むことをその要旨とす
る。
は、半導体基板上に、ゲート電極とその横に位置するラ
イズドソース・ドレイン部を形成する工程と、前記ゲー
ト電極の側壁に、前記ライズドソース・ドレイン部の端
部に跨るサイドウォール・スペーサを形成する工程と、
前記サイドウォール・スペーサをマスクとして、前記ラ
イズドソース・ドレイン部及びその下の半導体基板に不
純物を導入する工程と、前記ライズドソース・ドレイン
部から前記半導体基板に対し、前記不純物を拡散させる
ことにより、ソース・ドレイン拡散領域を形成する工程
と、前記ライズドソース・ドレイン部の少なくとも表面
をシリサイド化する工程と、を含むことをその要旨とす
る。
【００１０】請求項３に記載の半導体装置の製造方法
は、請求項１又は２に記載の発明において、前記ソース
・ドレイン拡散領域における不純物プロファイルが、そ
の端部で浅く、それ以外の個所で深く形成されているこ
とをその要旨とする。すなわち、ライズドソース・ドレ
イン部の少なくとも表面をシリサイド化することによ
り、ライズドソース・ドレイン部自身を低抵抗化する。
は、請求項１又は２に記載の発明において、前記ソース
・ドレイン拡散領域における不純物プロファイルが、そ
の端部で浅く、それ以外の個所で深く形成されているこ
とをその要旨とする。すなわち、ライズドソース・ドレ
イン部の少なくとも表面をシリサイド化することによ
り、ライズドソース・ドレイン部自身を低抵抗化する。
【００１１】また、ライズドソース・ドレイン部からの
拡散により、ソース・ドレイン拡散領域を形成するか
ら、その端部に浅い接合を有するソース・ドレイン拡散
領域が形成される。また、ソース・ドレイン拡散領域
は、その端部以外の不純物プロファイルが比較的深く形
成されているから、ライズドソース・ドレイン部のシリ
サイド化によっても、接合を越えてシリサイド化が進行
したり、また、シリサイド化された領域が接合に近づく
ことで接合リーク電流が増加したりすることを防止でき
る。
拡散により、ソース・ドレイン拡散領域を形成するか
ら、その端部に浅い接合を有するソース・ドレイン拡散
領域が形成される。また、ソース・ドレイン拡散領域
は、その端部以外の不純物プロファイルが比較的深く形
成されているから、ライズドソース・ドレイン部のシリ
サイド化によっても、接合を越えてシリサイド化が進行
したり、また、シリサイド化された領域が接合に近づく
ことで接合リーク電流が増加したりすることを防止でき
る。
【００１２】
【発明の実施の形態】以下、本発明をＮチャネルＭＯＳ
トランジスタに具体化した一実施形態を図面に従って説
明する。図１は、本実施形態におけるＭＯＳトランジス
タの断面図である。Ｐ型単結晶シリコン基板１上には素
子分離膜２が形成され、この素子分離膜で挟まれた領域
には、ゲート酸化膜３を介してポリシリコンゲート電極
４が形成されている。シリコン基板１の表面には、ポリ
シリコンゲート電極４を挟むように、ソース・ドレイン
拡散領域５が形成されている。
トランジスタに具体化した一実施形態を図面に従って説
明する。図１は、本実施形態におけるＭＯＳトランジス
タの断面図である。Ｐ型単結晶シリコン基板１上には素
子分離膜２が形成され、この素子分離膜で挟まれた領域
には、ゲート酸化膜３を介してポリシリコンゲート電極
４が形成されている。シリコン基板１の表面には、ポリ
シリコンゲート電極４を挟むように、ソース・ドレイン
拡散領域５が形成されている。
【００１３】ゲート電極４の側壁には、第１のサイドウ
ォール・スペーサ６が形成されている。ソース・ドレイ
ン拡散領域５の上には、この第１のサイドウォール・ス
ペーサ６を介して、ゲート電極４を挟むようにライズド
ソース・ドレイン部７が形成されている。第１のサイド
ウォール・スペーサ６の側壁には、ライズドソース・ド
レイン部７の端部上に跨るように第２のサイドウォール
・スペーサ８が形成されている。
ォール・スペーサ６が形成されている。ソース・ドレイ
ン拡散領域５の上には、この第１のサイドウォール・ス
ペーサ６を介して、ゲート電極４を挟むようにライズド
ソース・ドレイン部７が形成されている。第１のサイド
ウォール・スペーサ６の側壁には、ライズドソース・ド
レイン部７の端部上に跨るように第２のサイドウォール
・スペーサ８が形成されている。
【００１４】ここで、ソース・ドレイン拡散領域５にお
ける第１のサイドウォール・スペーサ６の直下とその近
傍は、浅い接合のｎ+層５ａから成っている。一方、第
１のサイドウォール・スペーサ６から離れた部分のソー
ス・ドレイン拡散領域５は、比較的深い接合のｎ+層５
ｂから成っている。ゲート電極４及びライズドソース・
ドレイン部７の各表面には、チタンシリサイド膜９が形
成されている。
ける第１のサイドウォール・スペーサ６の直下とその近
傍は、浅い接合のｎ+層５ａから成っている。一方、第
１のサイドウォール・スペーサ６から離れた部分のソー
ス・ドレイン拡散領域５は、比較的深い接合のｎ+層５
ｂから成っている。ゲート電極４及びライズドソース・
ドレイン部７の各表面には、チタンシリサイド膜９が形
成されている。
【００１５】次に、このように構成されたＮチャネルＭ
ＯＳトランジスタの製造工程を順を追って説明する。 工程１（図２参照）：Ｐ型単結晶シリコン基板１に、ウ
ェル濃度（抵抗率）調整用のホウ素イオンを注入した
後、基板１上に、ポリシリコン膜１０（膜厚：５０ｎ
ｍ）を形成する。その後、ポリシリコン膜１０の上に、
シリコン酸化膜１１（膜厚：１００ｎｍ）、シリコン窒
化膜１２（膜厚：１００ｎｍ）を連続的に形成する。こ
れらの各膜の形成にはどのような方法（ＣＶＤ法、ＰＶ
Ｄ法など）を用いてもよい。
ＯＳトランジスタの製造工程を順を追って説明する。 工程１（図２参照）：Ｐ型単結晶シリコン基板１に、ウ
ェル濃度（抵抗率）調整用のホウ素イオンを注入した
後、基板１上に、ポリシリコン膜１０（膜厚：５０ｎ
ｍ）を形成する。その後、ポリシリコン膜１０の上に、
シリコン酸化膜１１（膜厚：１００ｎｍ）、シリコン窒
化膜１２（膜厚：１００ｎｍ）を連続的に形成する。こ
れらの各膜の形成にはどのような方法（ＣＶＤ法、ＰＶ
Ｄ法など）を用いてもよい。
【００１６】工程２（図３参照）：素子分離領域に溝部
を形成し、この溝部内にシリコン酸化膜を埋め込むこと
により、素子分離膜２を形成する。この埋め込み工程
は、ＣＶＤ法などでシリコン酸化膜を形成した後、これ
をエッチバックすることにより行うが、例えば熱酸化法
により形成しても良い。また、必要に応じて、素子分離
膜２の形成前に、溝部に素子分離能力向上のためにホウ
素イオンを注入しても良い。
を形成し、この溝部内にシリコン酸化膜を埋め込むこと
により、素子分離膜２を形成する。この埋め込み工程
は、ＣＶＤ法などでシリコン酸化膜を形成した後、これ
をエッチバックすることにより行うが、例えば熱酸化法
により形成しても良い。また、必要に応じて、素子分離
膜２の形成前に、溝部に素子分離能力向上のためにホウ
素イオンを注入しても良い。
【００１７】工程３（図４参照）：ポリシリコン膜１
０、シリコン酸化膜１１及びシリコン窒化膜１２に、リ
ソグラフィ技術及びエッチング技術を用いて、基板１に
通じる溝部１３を形成する。次に、全面にシリコン酸化
膜（膜厚：３０ｎｍ）を形成した後、これを異方性全面
エッチバックを行うことにより、溝部１３の内側側壁に
サイドウォール・スペーサ６を形成する。
０、シリコン酸化膜１１及びシリコン窒化膜１２に、リ
ソグラフィ技術及びエッチング技術を用いて、基板１に
通じる溝部１３を形成する。次に、全面にシリコン酸化
膜（膜厚：３０ｎｍ）を形成した後、これを異方性全面
エッチバックを行うことにより、溝部１３の内側側壁に
サイドウォール・スペーサ６を形成する。
【００１８】更に、溝部１３内面のエッチングダメージ
を除去するために、溝部１３内面に薄い犠牲酸化膜を形
成した後、これを除去する。その後、溝部１３底部に露
出する基板１の表面に、熱酸化法用いて、ゲート酸化膜
３（膜厚：４ｎｍ）を形成する。 工程４（図５参照）：溝部１３内を含む全面にポリシリ
コンを堆積し、このポリシリコンにリン又はヒ素をドー
ピングした後、これを異方性全面エッチバックして、溝
部１３内にのみポリシリコンを埋め込むことにより、ゲ
ート電極４を形成する。
を除去するために、溝部１３内面に薄い犠牲酸化膜を形
成した後、これを除去する。その後、溝部１３底部に露
出する基板１の表面に、熱酸化法用いて、ゲート酸化膜
３（膜厚：４ｎｍ）を形成する。 工程４（図５参照）：溝部１３内を含む全面にポリシリ
コンを堆積し、このポリシリコンにリン又はヒ素をドー
ピングした後、これを異方性全面エッチバックして、溝
部１３内にのみポリシリコンを埋め込むことにより、ゲ
ート電極４を形成する。
【００１９】工程５（図６参照）：シリコン窒化膜１２
及びシリコン酸化膜１１を順次エッチング除去し、ポリ
シリコン膜１０を露出させる。この時、シリコン酸化膜
１１のエッチングと同時に素子分離膜２の表面もエッチ
ングされる。そして、全面にシリコン窒化膜（膜厚：３
０ｎｍ）を形成した後、これを異方性全面エッチバック
を行うことにより、第１のサイドウォール・スペーサ６
の外側に第２のサイドウォール・スペーサ８を形成す
る。この時、第２のサイドウォール・スペーサ８は、そ
の厚みのぶんだけポリシリコン膜１０の端部を覆う。
及びシリコン酸化膜１１を順次エッチング除去し、ポリ
シリコン膜１０を露出させる。この時、シリコン酸化膜
１１のエッチングと同時に素子分離膜２の表面もエッチ
ングされる。そして、全面にシリコン窒化膜（膜厚：３
０ｎｍ）を形成した後、これを異方性全面エッチバック
を行うことにより、第１のサイドウォール・スペーサ６
の外側に第２のサイドウォール・スペーサ８を形成す
る。この時、第２のサイドウォール・スペーサ８は、そ
の厚みのぶんだけポリシリコン膜１０の端部を覆う。
【００２０】工程６（図７参照）：第２のサイドウォー
ル・スペーサ８をマスクとして、ポリシリコン膜１０に
対し、リン又はヒ素イオンを、加速エネルギー：３０Ke
V（リン）、６０KeV（ヒ素）、ドーズ量：１×１０15at
oms/cm2の条件で注入することにより、ライズドソース
・ドレイン部７を形成する。この時、ライズドソース・
ドレイン部７内に注入されたリン（又はヒ素）は、第２
のサイドウォール・スペーサ８で覆われた端部にはほと
んど存在せず、直接打ち込まれた中央部に存在してい
る。
ル・スペーサ８をマスクとして、ポリシリコン膜１０に
対し、リン又はヒ素イオンを、加速エネルギー：３０Ke
V（リン）、６０KeV（ヒ素）、ドーズ量：１×１０15at
oms/cm2の条件で注入することにより、ライズドソース
・ドレイン部７を形成する。この時、ライズドソース・
ドレイン部７内に注入されたリン（又はヒ素）は、第２
のサイドウォール・スペーサ８で覆われた端部にはほと
んど存在せず、直接打ち込まれた中央部に存在してい
る。
【００２１】更に、注入されたイオンは、ライズドソー
ス・ドレイン部７を通過して、その下の基板１にも到達
し、この部分、すなわち、ライズドソース・ドレイン部
７の中央部に対応する位置には、比較的深い接合のｎ+
層５ｂが形成される。 工程７（図８参照）：温度９００℃で２０分の熱処理を
行うことにより、ライズドソース・ドレイン部７から基
板１の表面にリン（又はヒ素）を拡散させて、この部分
に浅い接合のソース・ドレイン拡散領域５を形成する。
この時、上述した通り、基板１には比較的深い接合のｎ
+層５ｂが形成されているので、それに対応して、ソー
ス・ドレイン拡散領域５における第１のサイドウォール
・スペーサ６の直下とその近傍は、浅い接合のｎ+層５
ａからなり、一方、第１のサイドウォール・スペーサ６
から離れた部分のソース・ドレイン拡散領域５は、比較
的深い接合のｎ+層５ｂからなる。
ス・ドレイン部７を通過して、その下の基板１にも到達
し、この部分、すなわち、ライズドソース・ドレイン部
７の中央部に対応する位置には、比較的深い接合のｎ+
層５ｂが形成される。 工程７（図８参照）：温度９００℃で２０分の熱処理を
行うことにより、ライズドソース・ドレイン部７から基
板１の表面にリン（又はヒ素）を拡散させて、この部分
に浅い接合のソース・ドレイン拡散領域５を形成する。
この時、上述した通り、基板１には比較的深い接合のｎ
+層５ｂが形成されているので、それに対応して、ソー
ス・ドレイン拡散領域５における第１のサイドウォール
・スペーサ６の直下とその近傍は、浅い接合のｎ+層５
ａからなり、一方、第１のサイドウォール・スペーサ６
から離れた部分のソース・ドレイン拡散領域５は、比較
的深い接合のｎ+層５ｂからなる。
【００２２】工程８（図１参照）：全面に、マグネトロ
ンスパッタ法を用いて、チタン（Ｔｉ）膜（膜厚：３０
ｎｍ）を形成し、熱処理を行うことにより、チタン膜と
ゲート電極４及びライズドソース・ドレイン部７とを反
応させ、ゲート電極４及びライズドソース・ドレイン部
７の表面にチタンシリサイド（ＴｉＳｉx）膜９を形成
する。その後、シリサイド化されていないチタン膜を除
去する。これにより、ゲート電極４及びライズドソース
・ドレイン部７が低抵抗化される。
ンスパッタ法を用いて、チタン（Ｔｉ）膜（膜厚：３０
ｎｍ）を形成し、熱処理を行うことにより、チタン膜と
ゲート電極４及びライズドソース・ドレイン部７とを反
応させ、ゲート電極４及びライズドソース・ドレイン部
７の表面にチタンシリサイド（ＴｉＳｉx）膜９を形成
する。その後、シリサイド化されていないチタン膜を除
去する。これにより、ゲート電極４及びライズドソース
・ドレイン部７が低抵抗化される。
【００２３】以上の通り、本実施形態にあっては、ライ
ズドソース・ドレイン部７へのイオン注入と熱処理とを
それぞれ１回ずつ行うだけで、端部に浅い接合を有し、
中央部に比較的深い接合を有するＮチャネルＭＯＳトラ
ンジスタを製造することができる。また、ライズドソー
ス・ドレイン部７の膜厚を５０ｎｍとしたので、ゲート
電極４とライズドソース・ドレイン部７との間の容量を
低く抑えることができ、ゲート遅延時間が小さくなるな
ど、トランジスタとしての特性が向上する。尚、このラ
イズドソース・ドレイン部７の膜厚は、１００ｎｍ以下
が望ましく、中でも５０ｎｍ以下とすることにより、ゲ
ート電極４との容量をもっとも効果的に抑制することが
できる。
ズドソース・ドレイン部７へのイオン注入と熱処理とを
それぞれ１回ずつ行うだけで、端部に浅い接合を有し、
中央部に比較的深い接合を有するＮチャネルＭＯＳトラ
ンジスタを製造することができる。また、ライズドソー
ス・ドレイン部７の膜厚を５０ｎｍとしたので、ゲート
電極４とライズドソース・ドレイン部７との間の容量を
低く抑えることができ、ゲート遅延時間が小さくなるな
ど、トランジスタとしての特性が向上する。尚、このラ
イズドソース・ドレイン部７の膜厚は、１００ｎｍ以下
が望ましく、中でも５０ｎｍ以下とすることにより、ゲ
ート電極４との容量をもっとも効果的に抑制することが
できる。
【００２４】本発明は上記実施形態に限定されるもので
はなく、以下のように実施しても良い。 （１）ＰチャネルＭＯＳトランジスタについても、上記
実施形態と同様に製造する。その場合は、Ｐ型単結晶シ
リコン基板１をＮ型単結晶シリコン基板又はＮウェル層
に、ヒ素イオンをホウ素イオンにそれぞれ置き換え、他
の工程は上記実施例と同じにする。これにより、Ｎ型単
結晶シリコン基板上に、端部に位置する浅い接合のｐ+
層と中央部に位置する比較的深い接合のｐ+層とを形成
することができる。
はなく、以下のように実施しても良い。 （１）ＰチャネルＭＯＳトランジスタについても、上記
実施形態と同様に製造する。その場合は、Ｐ型単結晶シ
リコン基板１をＮ型単結晶シリコン基板又はＮウェル層
に、ヒ素イオンをホウ素イオンにそれぞれ置き換え、他
の工程は上記実施例と同じにする。これにより、Ｎ型単
結晶シリコン基板上に、端部に位置する浅い接合のｐ+
層と中央部に位置する比較的深い接合のｐ+層とを形成
することができる。
【００２５】（２）半導体基板として、単結晶シリコン
半導体基板だけでなく、ウェル、単結晶シリコン膜、多
結晶シリコン膜、非晶質シリコン膜、化合物半導体基
板、化合物半導体膜を用いる。 （３）ライズドソースドレイン部７として、ポリシリコ
ンだけでなく、アモルファスシリコン、単結晶シリコ
ン、高融点金属を含む各種金属膜、金属シリサイド膜な
どの導電材料膜を用いる。
半導体基板だけでなく、ウェル、単結晶シリコン膜、多
結晶シリコン膜、非晶質シリコン膜、化合物半導体基
板、化合物半導体膜を用いる。 （３）ライズドソースドレイン部７として、ポリシリコ
ンだけでなく、アモルファスシリコン、単結晶シリコ
ン、高融点金属を含む各種金属膜、金属シリサイド膜な
どの導電材料膜を用いる。
【００２６】
【発明の効果】以上詳述したように本発明によれば、短
チャネル効果の抑制効果に優れた半導体装置を提供する
ことができる。
チャネル効果の抑制効果に優れた半導体装置を提供する
ことができる。
【図１】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図２】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図３】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図４】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図５】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図６】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図７】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
【図８】本発明を具体化した一実施例形態におけるＮチ
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
ャネルＭＯＳトランジスタの製造プロセスを示す断面図
である。
１ Ｐ型単結晶シリコン基板 ２ 素子分離膜 ４ ゲート電極 ５ ソース・ドレイン拡散領域 ７ ライズドソース・ドレイン部 ８ 第２のサイドウォール・スペーサ
Claims (3)
- 【請求項１】 半導体基板上に、ライズドソース・ドレ
イン部を形成する工程と、 前記ライズドソース・ドレイン部の端部をマスクした状
態で、このライズドソース・ドレイン部及びその下の半
導体基板に不純物を導入する工程と、 前記ライズドソース・ドレイン部から前記半導体基板に
対し、前記不純物を拡散させることにより、ソース・ド
レイン拡散領域を形成する工程と、 前記ライズドソース・ドレイン部の少なくとも表面をシ
リサイド化する工程と、を含むことを特徴とした半導体
装置の製造方法。 - 【請求項２】 半導体基板上に、ゲート電極とその横に
位置するライズドソース・ドレイン部を形成する工程
と、 前記ゲート電極の側壁に、前記ライズドソース・ドレイ
ン部の端部に跨るサイドウォール・スペーサを形成する
工程と、 前記サイドウォール・スペーサをマスクとして、前記ラ
イズドソース・ドレイン部及びその下の半導体基板に不
純物を導入する工程と、 前記ライズドソース・ドレイン部から前記半導体基板に
対し、前記不純物を拡散させることにより、ソース・ド
レイン拡散領域を形成する工程と、 前記ライズドソース・ドレイン部の少なくとも表面をシ
リサイド化する工程と、を含むことを特徴とした半導体
装置の製造方法。 - 【請求項３】 前記ソース・ドレイン拡散領域における
不純物プロファイルが、その端部で浅く、それ以外の個
所で深く形成されていることを特徴とした請求項１又は
２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10273903A JP2000106431A (ja) | 1998-09-28 | 1998-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10273903A JP2000106431A (ja) | 1998-09-28 | 1998-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000106431A true JP2000106431A (ja) | 2000-04-11 |
Family
ID=17534188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10273903A Pending JP2000106431A (ja) | 1998-09-28 | 1998-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000106431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2005203770A (ja) * | 2003-12-31 | 2005-07-28 | Dongbuanam Semiconductor Inc | 半導体素子のトランジスタ及びその製造方法 |
| EP1695381A1 (en) * | 2003-12-04 | 2006-08-30 | International Business Machines Corporation | Method for forming non-amorphous, ultra-thin semiconductor devices using sacrificial implantation layer |
-
1998
- 1998-09-28 JP JP10273903A patent/JP2000106431A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| EP1695381A1 (en) * | 2003-12-04 | 2006-08-30 | International Business Machines Corporation | Method for forming non-amorphous, ultra-thin semiconductor devices using sacrificial implantation layer |
| EP1695381A4 (en) * | 2003-12-04 | 2008-09-17 | Ibm | METHOD FOR FORMING NON-AMORPHOUS, ULTRA-FINE DEVICES USING SACRIFICIAL IMPLANTATION LAYER |
| JP2005203770A (ja) * | 2003-12-31 | 2005-07-28 | Dongbuanam Semiconductor Inc | 半導体素子のトランジスタ及びその製造方法 |
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