KR100637966B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR100637966B1
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Abstract

본 발명은 반도체 소자의 성능을 향상하는 것으로서, 반도체 기판의 소정 영역에 적층되어 있는 게이트 절연막과 게이트 전극, 게이트 전극에 의해 드러난 반도체 기판에 일정 깊이로 형성된 트렌치, 트렌치 영역에 형성되어 LDD 영역을 이루는 불순물이 도핑된 에피층, 게이트 절연막 및 게이트 전극의 측벽에 형성된 스페이서, 스페이서 외측 에피층 하부의 반도체 기판에 형성된 소스 및 드레인 영역, 그리고 에피층 상부에 형성된 금속 실리사이드를 포함한다. 이와 같이, 불순물이 도핑된 실리콘 게르마늄의 실리콘 계열의 제1 에피층을 이용하여 반도체 소자의 LDD를 형성함으로써 반도체 소자의 미세화에 따른 얕은 접합을 형성하는데 있어서 유리하며, 제1 및 제2 에피층을 반도체 기판 및 게이트 전극의 상부에 배치함으로써 금속 실리사이드에 의해 소스 및 드레인 영역이 감소하는 것을 방지하여 반도체 소자의 성능 및 특성을 증가할 수 있고, 금속 실리사이드와 접촉하는 하부막과의 접촉저항을 감소할 수 있다.
트랜지스터, 실리사이드, 에피텍셜

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 도면이고,
도 2 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계별로 도시한 도면이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 정의되는 소자 영역에 게이트, 소스 및 드레인으로 이루어진 트랜지스터를 구비하고 있다.
이와 같은 반도체 소자의 트랜지스터를 제조하는 방법에 관해 설명한다.
우선, STI(shallow trench isolation)가 형성되어 있는 반도체 기판 위에 게이트 절연막을 형성하고, 그 위에 폴리 실리콘(poly silicon) 층을 증착한다. 여기서, STI는 반도체 기판에 형성된 소자를 전기적으로 격리 시킴으로써 소자간의 오동작을 방지한다.
이어, 게이트 절연막 및 폴리 실리콘층은 사진 식각하여, 게이트 전극을 형성한다. 이때, 게이트 전극은 STI가 형성되어 있지 않은 반도체 기판 위에 형성된다.
그 다음, 게이트 전극을 마스크로 삼아 반도체 기판 위에 이온 주입 장치를사용하여 불순물 이온을 저농도로 주입하여 LDD 영역을 형성하며 게이트 전극 측벽에 스페이서를 형성한 다음 게이트 전극과 스페이서를 마스크로 불순물을 고농도로 주입하여 소스 및 드레인 영역을 형성한 다음 어닐링(annealing) 공정을 하여 이온 주입된 불순물을 활성화시킨다.
다음, 반도체 기판 상부 구조 전면에 실리사이드 형성용 금속막을 적층한 후, 소정의 온도로 열처리하여 금속 실리사이드(silicide)를 형성한다.
이러한 금속 실리사이드가 반도체 기판과 반응하여 두껍게 만들어짐에 따라 소스 및 드레인 접합 영역이 줄어들어 반도체 소자의 특성 및 성능이 저하될 수 있다.
또한, LDD 영역의 형성을 이온 주입 공정에 의해 진행함으로써 반도체 소자의 미세화에 따른 얕은 접합을 형성하는 데 어려움이 있다.
따라서, 본 발명의 기술적 과제는 반도체 소자의 특성 및 성능을 향상하는 것이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 반도체 기판의 소정 영역에 적층되어 있는 게이트 절연막과 게이트 전극, 상기 게이트 전극에 의해 드러난 반도체 기판에 일정 깊이로 형성된 트렌치, 상기 트렌치 영역에 형성되어 LDD 영역을 이루는 불순물이 도핑된 에피층, 상기 게이트 절연막 및 게이트 전극의 측벽에 형성된 스페이서, 상기 스페이서 외측 에피층 하부의 반도체 기판에 형성된 소스 및 드레인 영역, 그리고 상기 에피층 상부에 형성된 금속 실리사이드를 포함한다.
상기 에피층은 실리콘 게르마늄으로 이루어지고, 상기 에피층은 상기 게이트 전극 상부에도 형성될 수 있다.
상기 게이트 전극 상부의 에피층 상부에 형성된 금속 실리사이드를 더 포함할 수 있다.
상기 스페이서는 질화막으로 형성될 수 있고, 상기 스페이서는 산화막과 질화막의 적층 구조로도 형성될 수 있다.
상기 소스 및 드레인 영역은 상기 산화막 외측 에피층 하부의 반도체 기판에 형성될 수 있다.
반도체 기판의 소정 영역에 적층 구조의 게이트 절연막과 게이트 산화막을 형성하고 그 측벽에 제1 스페이서를 형성하는 단계, 상기 게이트 전극과 제1 스페이서에 의해 드러난 반도체 기판에 불순물을 이온 주입하여 소스 및 드레인 영역을 형성하는 단계, 상기 반도체 기판 및 게이트 전극을 식각하여 소정 깊이를 가지는 트렌치를 형성하는 단계, 상기 트렌치 내부에 불순물이 도핑된 제1 에피층을 형성하는 단계, 상기 제1 에피층 상부에 제2 에피층을 형성하는 단계, 그리고 상기 반 도체 기판 상부에 실리사이드 형성용 금속막을 증착하고 열처리하여상기 제2 에피층과 실리사이드 형성용 금속막의 반응에 의한 금속 실리사이드를 형성하는 단계를 포함할 수 있다.
상기 제2 에피층 형성 이후 상기 반도체 기판 상부에 절연막을 증착하고 식각하여 상기 제1 스페이서 측벽에만 잔류하는 제2 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 트렌치는 상기 제1 스페이서 하부까지 연장되도록 식각할 수 있다.
상기 트렌치 식각은 등방성 식각 또는 경사각을 가진 건식 식각을 이용할 수 있다.
상기 트렌치의 깊이는 반도체 소자의 LDD 영역의 깊이가 되도록 식각할 수 있다.
상기 제1 에피층은 실리콘 게르마늄으로 이루어지고, 상기 제1 에피층의 두께는 상기 트렌치 깊이와 동일하거나 크게 형성할 수 있다.
상기 제1 스페이서는 산화막 또는 질화막으로 형성할 수 있고, 상기 제2 스페이서는 질화막으로 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 내지 도 5를 참고로 하여 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 도면이고, 도 2 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계별로 도시한 도면이다.
우선, 도 1을 참고로 하여 반도체 소자의 구조에 대하여 상세히 설명한다.
도 1에 도시한 바와 같이, 소자 분리 영역(2)이 형성된 반도체 기판(1) 활성영역의 소정 영역에 게이트 절연막(3)과 게이트 전극(4)이 적층되어 있다. 그리고, 게이트 전극(4)과 게이트 절연막(3)에 의해 드러난 반도체 기판(1)에는 일정 깊이를 가지는 트렌치(t1, t2, t3)가 형성되어 있으며, 트렌치(t1, t2, t3) 내부와 게이트 전극(4) 상부에는 반도체 소자의 LDD 영역을 이루는 불순물이 도핑된 제1 에피층(7a, 7b, 7c)이 형성되어 있다. 이때, 제1 에피층(7a, 7b, 7c)은 불순물이 도핑된 실리콘 게르마늄(SiGe)과 같은 실리콘 계열의 물질로 이루어진 에피층으로 형성되는 것이 바람직하며, 제1 에피층(7a, 7b, 7c)은 50~400Å의 두께로 만들어지는 것이 바람직하다.
게이트 절연막(3), 게이트 전극(4) 및 제1 에피층(7c)의 측벽에는 스페이서(5, 8)가 형성되어 있다. 이때 스페이서(5, 8)는 산화막 또는 질화막에 의한 제1 스페이서(5)와 질화막에 의한 제2 스페이서(8)로 형성될 수 있다. 그리고, 스페이서(5, 8)의 외측 제1 에피층(7a, 7b) 하부의 반도체 기판(1)에는 불순물이 고농도로 주입된 소스 및 드레인 영역(6a, 6b)이 형성되어 있으며, 제1 에피층(7a, 7b, 7c) 상부에는 금속 실리사이드(10a, 10b, 10c)가 형성되어 있다.
다음으로, 도 2 내지 도 5를 참고로 하여 반도체 소자의 제조 방법에 대하여 상세하게 설명한다.
도 2에 도시한 바와 같이, 소자 분리막(2)이 형성되어 있는 반도체 기판(1) 활성 영역의 소정 영역 상부에 게이트 절연막(3) 및 게이트 전극(4)을 형성하고 게이트 절연막(3)과 게이트 전극(4) 측벽에 제1 스페이서(5)를 형성한다. 이때, 제1 스페이서(5)는 질화막 또는 산화막 등의 절연막을 반도체 기판(1) 전면에 증착한 후 전면 식각 등을 실시하여 절연막이 게이트 절연막(3)과 게이트 전극(4)의 측벽에만 잔류하도록 한다. 이어, 게이트 전극(4)과 제1 스페이서(5)에 의해 노출된 반도체 기판(1)에 불순물 이온을 고농도로 주입하여 소스 영역(6a) 및 드레인 영역(6b)을 형성한다. 이때, 소스 영역(6a) 및 드레인 영역(6b)의 형성을 위한 일 예로, 비소(As) 등의 N형 불순물 이온을 10~100keV의 에너지로 주입하여 NMOS(n-channel metal oxide semiconductor)를 형성하거나 붕소(boron) 등의 P형 불순물 이온을 5~50keV의 에너지로 주입하여 PMOS(p-channel metal oxide semiconductor)를 형성할 수 있다.
다음, 도 3에 도시한 바와 같이, 노출된 반도체 기판(1) 및 게이트 전극(4)을 식각하여 식각하여 트렌치(t1, t2, t3)를 형성한다. 이때, 식각 공정은 습식 식각 또는 등방성의 건식 식각 진행하거나 경사각을 이용한 건식 식각 등을 이용하여 제1 스페이서(5) 하부 영역까지 식각이 이루어지도록 하는 것이 바람직하며, 특히 반도체 기판(1)의 활성 영역에 형성되는 트렌치(t1, t2, t3)의 깊이는 형성하고자 하는 반도체 소자의 LDD 영역에 해당하는 깊이, 일 예로 50~300Å의 깊이로 형성하는 것이 바람직하다.
그런 다음, 도 4에 도시한 바와 같이, 트렌치(t1, t2, t3) 내부에 불순물이 도핑된 제1 에피층(7a, 7b, 7c)을 형성한다.
제1 에피층(7a, 7b)은 가스 상태의 반도체 결정을 석출하여 반도체 기판(1)의 결정축을 따라 결정을 성장함으로써 형성되고 제1 에피층(7c) 또한 가스 상태의 반도체 결정을 석출하여 게이트 전극(4)의 결정축을 따라 결정을 성장함으로써 형성한다. 이와 같은 제1 에피층(7a, 7b, 7c)은 반도체 소자의 LDD 영역에 해당하는 것으로 실리콘 게르마늄(SiGe) 등과 같은 실리콘 계열의 에피층으로 형성하며, 도핑되는 불순물은 소스 영역(6a) 및 드레인 영역(6b)에서 주입된 불순물과 동일 도전형을 저농도로 주입하는 것이 바람직하다. 일 예로, NMOS 일 경우에는 PH3 또는 AsH3의 도펀트를 공급하며 제1 에피층(7a, 7b, 7c)을 형성하며 PMOS일 경우에는 B2H6의 도펀트를 공급하며 제1 에피층(7a, 7b, 7c)을 형성한다. 또한, 제1 에피층(7a, 7b, 7c)의 두께는 트렌치(t1, t2, t3) 깊이와 같거나 크게 일 예로, 50~400Å 의 두께로 형성하여 얕은 접합의 LDD를 형성하는 것이 바람직하다.
다음, 도 5에 도시한 바와 같이, 반도체 기판(1) 상부 전면에 질화막 등의 절연막을 증착하고 전면 식각 등을 통해 제1 스페이서(5) 측벽에만 잔류하는 제2 스페이서(8)를 형성한다. 이때, 제2 스페이서(8)는 형성하지 않고 제1 스페이서(5)을 형성한 상태에서 후속 공정을 진행할 수도 있다.
이어, 노출되어 있는 제1 에피층(7a, 7b, 7c) 위에 제2 에피층(9a, 9b, 9c)을 형성한다.
제2 에피층(9a, 9b, 9c) 은 가스 상태의 반도체 결정을 석출하여 제1 에피층(7a, 7b, 7c)의 결정축을 따라 결정을 성장함으로써 형성한다. 이와 같은 제2 에피층(9a, 9b, 9c)은 100~500Å의 두께로 형성할 수 있다.
다음, 도 1에 도시한 바와 같이, 반도체 기판(1) 상부 구조 전면에 실리사이드 형성용 금속막을 적층한 후 소정의 온도로 열처리하여 제2 에피층(9a, 9b, 9c)과의 반응에 의한 금속 실리사이드(silicide)(10a, 10b, 10c)를 형성하고, 반응되지 않고 잔류하는 실리사이드 형성용 금속막을 제거한다. 여기서, 금속막은 티타늄, 코발트, 몰리브덴, 텅스텐 등과 같은 저저항성 금속으로 이루어질 수 있다.
이러한 금속 실리사이드(10a, 10b, 10c)는 규소 화합물로서, 열처리 공정에 의해 제2 에피층(9a, 9b, 9c)과 반응하므로 소스 또는 드레인 영역(6a, 6b)의 불순물 이온 또는 실리콘(silicon)과 반응하지 않는다. 그러므로, 소스 또는 드레인 영역(6a, 6b)이 손상되지 않아 금속 실리사이드(10a, 10b)와 소스 또는 드레인 영역(6a, 6b)간의 접촉 저항이 증가되는 것을 방지할 수 있다.
또한, 금속 실리사이드(10a, 10b, 10c)가 제2 에피층(9a, 9b, 9c) 및 제1 에피층(7a, 7b, 7c)과 반응하여 소스 영역(6a) 및 드레인 영역(6b) 위에 만들어질 수도 있다. 이 경우에도 금속 실리사이드(10a, 10b, 10c)는 소스 또는 드레인 영역(6a, 6b)과 반응하지 않는다. 따라서, 소스 또는 드레인 영역(6a, 6b)이 손상되지 않아 금속 실리사이드(10a, 10b, 10c)와 소스 또는 드레인 영역(6a, 6b)간의 접촉 저항이 증가되는 것을 방지할 수 있다. 그리고, 금속 실리사이드(10a, 10b, 10c)의 두께를 두껍게 형성할 수 있으므로 금속 실리사이드(10a, 10b, 10c)의 저항도 감소시킬 수 있다.
본 발명에 따르면 불순물이 도핑된 실리콘 게르마늄의 실리콘 계열의 제1 에피층을 이용하여 반도체 소자의 LDD를 형성함으로써 반도체 소자의 미세화에 따른 얕은 접합을 형성하는 데 있어서 유리하며, 제1 및 제2 에피층을 반도체 기판 및 게이트 전극의 상부에 배치함으로써 금속 실리사이드에 의해 소스 및 드레인 영역이 감소하는 것을 방지하여 반도체 소자의 성능 및 특성을 증가할 수 있다.
또한, 금속 실리사이드와 접촉하는 하부막과의 접촉저항을 감소할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (16)

  1. 반도체 기판의 소정 영역에 적층되어 있는 게이트 절연막과 게이트 전극,
    상기 게이트 전극에 의해 드러난 반도체 기판에 일정 깊이로 형성된 트렌치,
    상기 트렌치 영역에 형성되어 LDD 영역을 이루는 불순물이 도핑된 에피층,
    상기 게이트 절연막 및 게이트 전극의 측벽에 형성된 스페이서,
    상기 스페이서 외측 에피층 하부의 반도체 기판에 형성된 소스 및 드레인 영역, 및
    상기 에피층 상부에 형성된 금속 실리사이드를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 에피층은 실리콘 게르마늄으로 이루어진 반도체 소자.
  3. 제1항에 있어서,
    상기 에피층은 상기 게이트 전극 상부에도 형성된 반도체 소자.
  4. 제3항에 있어서,
    상기 게이트 전극 상부의 에피층 상부에 형성된 금속 실리사이드를 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 스페이서는 질화막으로 형성되는 반도체 소자.
  6. 제1항에 있어서,
    상기 스페이서는 산화막과 질화막의 적층 구조로 형성되는 반도체 소자.
  7. 제6항에 있어서,
    상기 소스 및 드레인 영역은 상기 산화막 외측 에피층 하부의 반도체 기판에 형성되는 반도체 소자.
  8. 반도체 기판의 소정 영역에 적층 구조의 게이트 절연막과 게이트 산화막을 형성하고 그 측벽에 제1 스페이서를 형성하는 단계,
    상기 게이트 전극과 제1 스페이서에 의해 드러난 반도체 기판에 불순물을 이온 주입하여 소스 및 드레인 영역을 형성하는 단계,
    상기 반도체 기판 및 게이트 전극을 식각하여 소정 깊이를 가지는 트렌치를형성하는 단계,
    상기 트렌치 내부에 불순물이 도핑된 제1 에피층을 형성하는 단계,
    상기 제1 에피층 상부에 제2 에피층을 형성하는 단계, 그리고
    상기 반도체 기판 상부에 실리사이드 형성용 금속막을 증착하고 열처리하여 상기 제2 에피층과 실리사이드 형성용 금속막의 반응에 의한 금속 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 에피층 형성 이후 상기 반도체 기판 상부에 절연막을 증착하고 식각하여 상기 제1 스페이서 측벽에만 잔류하는 제2 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 트렌치는 상기 제1 스페이서 하부까지 연장되도록 식각하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 트렌치 식각은 등방성 식각 또는 경사각을 가진 건식 식각을 이용하는 반도체 소자의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 트렌치의 깊이는 반도체 소자의 LDD 영역의 깊이가 되도록 식각하는 반도체 소자의 제조 방법.
  13. 제8항 또는 제9항에 있어서,
    상기 제1 에피층은 실리콘 게르마늄으로 이루어진 반도체 소자의 제조 방법.
  14. 제8항 또는 제9항에 있어서,
    상기 제1 에피층의 두께는 상기 트렌치 깊이와 동일하거나 크게 형성하는 반도체 소자의 제조 방법.
  15. 제8항 또는 제9항에 있어서,
    상기 제1 스페이서는 산화막 또는 질화막으로 형성하는 반도체 소자의 제조 방법.
  16. 제9항에 있어서,
    상기 제2 스페이서는 질화막으로 형성하는 반도체 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318311B1 (ko) 2000-01-12 2001-12-22 박종섭 반도체장치의 실리사이드층 형성방법
US20030104645A1 (en) 2001-12-03 2003-06-05 Dae-Hee Weon Method for fabricating semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318311B1 (ko) 2000-01-12 2001-12-22 박종섭 반도체장치의 실리사이드층 형성방법
US20030104645A1 (en) 2001-12-03 2003-06-05 Dae-Hee Weon Method for fabricating semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116336B1 (ko) 2009-12-28 2012-03-16 주식회사 하이닉스반도체 반도체 장치 제조 방법

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