WO2007034553A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a MIS (Metal Insulator Semiconductor) type field effect transistor and a manufacturing method thereof.
  • MIS Metal Insulator Semiconductor
  • MOS transistors Metal Oxide Semiconductor type field effect transistors
  • SZD source Z drain
  • FIG. 33 is a schematic plan view of an essential part of an example of a conventional MOS transistor
  • FIG. 34 is a schematic cross-sectional view taken along the line XX of FIG.
  • a gate electrode 104 is formed in a device region defined by an STI (Sh allow Trench Isolation) 102 of a silicon (Si) substrate 101 via a gate insulating film 103.
  • Sidewall spacers 105 are formed on the side walls.
  • An SZD extension region 107 having a predetermined impurity concentration is formed in the Si substrate 101 on both sides of the gate electrode 104, and a higher impurity concentration SZD layer 108 is formed in the Si substrate 101 on the outer side. Formed.
  • the SZD layer 108 includes, for example, carbon (C) having a small atomic radius with respect to SU. It is formed of silicon carbide (SiC) which is a compound of Si. As a result, in this MOS transistor 100, a lattice distortion that causes a tensile stress in the Si crystal of the channel region 106 is generated.
  • the SZD layer 108 is, for example, a gate with a large atomic radius of SU. It is made of silicon germanium (SiGe), which is a compound of ruthenium (Ge) and Si. As a result, in this MOS transistor 100, lattice distortion that causes compressive stress in the Si crystal of the channel region 106 is generated.
  • the carrier mobility of each of the nMOS transistor and the pMOS transistor is increased.
  • the effect of the stress generated in the channel region 106 on the carrier mobility is considered to increase as the SZD layer 108 of SiC or SiGe increases in thickness (see, for example, Patent Document 1).
  • the mainstream of miniaturization is the force to suppress the short channel effect that may occur at that time. For this reason, it is considered effective to use an SOI (Silicon On Insulator) substrate.
  • SOI Silicon On Insulator
  • FIG. 35 is a schematic cross-sectional view of an essential part of another example of a conventional MOS transistor.
  • the MOS transistor 200 shown in FIG. 35 uses an SOI substrate in which a buried insulating film 202 is provided on a Si substrate 201 as a supporting substrate and a thin Si layer 203 is formed thereon.
  • a gate electrode 206 is formed via a gate insulating film 205, and a sidewall spacer 207 is formed on the side wall thereof.
  • an SZD extension region 209 having a predetermined impurity concentration is formed in the Si layer 203 so as to sandwich the channel region 208 immediately below the gate electrode 206, and on the outer side of the STI 204, the SZD extension region 209 is higher than the Si layer 203.
  • An SZ D region 210 obtained by ion implantation of a concentration impurity is formed.
  • a thin channel region 208 can be formed by forming a buried insulating film 202 between the Si substrate 201 and the Si layer 203 on which the transistor structure is formed. Even when the length is short, the control of the channel region 208 of the gate electrode 206 can be performed with high accuracy.
  • Patent Document 1 U.S. Patent No. 6621131
  • the transistor structure shown in FIGS. 33 and 34 and the transistor structure shown in FIG. 35 can be combined, the carrier mobility can be increased and the short channel effect can be improved. A high-performance MOS transistor that can be suppressed is realized.
  • FIG. 36 is a diagram illustrating a configuration example of a MOS transistor.
  • the MOS transistor 300 shown in FIG. 36 is thin compared to a conventional MOS transistor using an SOI substrate, and the SZD region formed by ion implantation or the like in the Si layer has a crystal structure with a lattice constant different from that of the Si crystal. The structure is simply replaced with the SZD layer as shown.
  • the transistor 300 includes a gate through a gate insulating film 305 in an element region defined by STI 304 of a thin Si layer 303 formed through a buried insulating film 302 on a Si substrate 301.
  • An electrode 306 is formed, and a sidewall spacer 307 is formed on the side wall thereof.
  • an SZD extension region 309 sandwiching the channel region 308 directly below the gate electrode 306 is formed, and on the outer side, the STI 304 and SiC or SiGe that generate stress in the channel region 308 are formed.
  • the SZD layer 310 is formed.
  • the thickness of the Si layer 303 in which the channel region 308 is formed and the thickness of the SZD layer 310 are the same due to the structure. Therefore, there is a trade-off between suppressing the short channel effect by thinning the channel region 308 and increasing the carrier mobility by forming a thick SZD layer 310 and generating stress in the channel region 308. Become a relationship.
  • the SZD layer 310 itself is excellent in that there is no polycrystalline portion. It is desirable to have a good crystalline state.
  • the Si layer 303 in the region where the SZD layer 310 is to be formed is removed.
  • SiC and SiGe etc. are buried in the thin Si layer 303 on the insulating film 302 and the force of the epitaxial growth is finally obtained to obtain the SZD layer 310 in a good crystalline state.
  • the present invention has been made in view of these points, and an object thereof is to provide a high-speed and high-performance semiconductor device and a method for manufacturing the same.
  • the gate insulating film is interposed on the thin film semiconductor layer.
  • the gate electrode formed on the both sides of the gate electrode penetrates the thin film semiconductor layer and the buried insulating film, reaches the semiconductor substrate, and has a crystal structure having a lattice constant different from that of the thin film semiconductor layer.
  • the gate electrode is formed on the thin film semiconductor layer formed on the semiconductor substrate via the buried insulating film, and the SZD layers are formed on both sides thereof.
  • a region is formed in the thin film semiconductor layer and the short channel effect is suppressed.
  • a crystal having a lattice constant different from that of the thin film semiconductor layer can be embedded as an SZD layer, and can be epitaxially grown from the semiconductor substrate below the insulating film and the thin film semiconductor layer forming the channel region. Stress due to lattice distortion is generated between the channel regions to improve carrier mobility.
  • the SZD layer is formed so as to penetrate the thin film semiconductor layer and the buried insulating film to reach the semiconductor substrate, the carrier mobility can be improved more effectively than the thick film thickness. Become.
  • a gate insulating film is formed on the thin film semiconductor layer.
  • a step of forming a gate electrode, a step of forming a recess reaching the semiconductor substrate through the thin film semiconductor layer and the buried insulating film on both sides of the gate electrode, and the thin film semiconductor layer in the recess And a step of forming SZD layers having crystal structures with different lattice constants.
  • a thin film semiconductor layer and a gate electrode are formed on both sides of the gate electrode.
  • a recess that penetrates the buried insulating film and reaches the semiconductor substrate is formed, and an SZD layer having a crystal structure having a lattice constant different from that of the thin film semiconductor layer is formed in the recess.
  • the channel region is formed in the thin film semiconductor layer, the short channel effect is suppressed, and the carrier mobility is improved by generating stress in the channel region.
  • a thick SZD layer is formed, the carrier mobility can be improved more effectively.
  • the gate electrode is formed on the thin film semiconductor layer formed on the semiconductor substrate via the buried insulating film, and reaches the semiconductor substrate through the thin film semiconductor layer and the buried insulating film on both sides thereof.
  • An S ZD layer having a crystal structure having a lattice constant different from that of the thin film semiconductor layer is formed.
  • FIG. 1 is a principle configuration diagram of a semiconductor device.
  • FIG. 2 is a schematic cross-sectional view of an essential part of the semiconductor device of the first embodiment.
  • FIG. 3 is a schematic plan view of a principal part in a first formation step of the semiconductor device of the first embodiment.
  • FIG. 4 is a schematic cross-sectional view taken along the line AA in FIG.
  • FIG. 5 is a schematic plan view of a principal part in a second formation step of the semiconductor device of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view taken along the line BB in FIG.
  • FIG. 7 is a schematic plan view of relevant parts of a third formation step of the semiconductor device of the first embodiment.
  • FIG. 8 is a schematic cross-sectional view taken along the line CC of FIG.
  • FIG. 9 is a schematic plan view of relevant parts of a fourth formation step of the semiconductor device of the first embodiment.
  • FIG. 10 is a schematic cross-sectional view taken along the line D-D in FIG.
  • FIG. 11 is a schematic plan view of relevant parts of a fifth forming step of the semiconductor device of the first embodiment.
  • FIG. 12 is a schematic cross-sectional view taken along the line EE of FIG.
  • FIG. 13 A plan schematic diagram of relevant parts of a sixth formation step of the semiconductor device of the first embodiment.
  • 14 A schematic cross-sectional view of the relevant part of the semiconductor device of the second embodiment.
  • FIG. 15 is a schematic plan view of a main part of a fourth formation step of the semiconductor device of the second embodiment.
  • FIG. 16 is a schematic cross-sectional view taken along the line GG in FIG.
  • FIG. 17 A schematic plan view of the relevant part of the fifth forming step of the semiconductor device of the second embodiment.
  • FIG. 18 is a schematic cross-sectional view taken along the line HH in FIG.
  • FIG. 19 A plan schematic diagram of relevant parts of a sixth formation step of the semiconductor device of the second embodiment.
  • FIG. 20 is a schematic cross-sectional view of an essential part of a semiconductor device according to a third embodiment.
  • FIG. 21 is a schematic cross-sectional view of an essential part of a punch-through stagger layer forming step according to a third embodiment.
  • FIG. 22 is a schematic cross-sectional view of the relevant part of a semiconductor device in a fourth embodiment.
  • FIG. 23 is a schematic cross-sectional view of an essential part of a punch-through stagger layer forming process according to a fourth embodiment.
  • FIG. 24 is a schematic cross-sectional view of an essential part of a semiconductor device according to a fifth embodiment.
  • FIG. 25 is a schematic cross-sectional view of the relevant part showing a punch-through stagger layer forming step according to the fifth embodiment.
  • FIG. 26 is a fragmentary schematic cross-sectional view of the first formation step of the semiconductor device in the sixth embodiment.
  • FIG. 27 is a schematic cross-sectional view of an essential part of the second formation step of the semiconductor device in the sixth embodiment.
  • FIG. 28 is a schematic cross-sectional view of an essential part of the third formation step of the semiconductor device in the sixth embodiment.
  • FIG. 29 ] A schematic cross-sectional view of the essential part of the fourth formation step of the semiconductor device in the sixth embodiment.
  • FIG. 30 A schematic cross-sectional view of the essential part of the fifth forming step of the semiconductor device in the sixth embodiment.
  • FIG. 31 is a schematic cross-sectional view of an essential part of the sixth formation step of the semiconductor device in the sixth embodiment.
  • FIG. 32 A schematic cross-sectional view of the relevant part of the seventh forming step of the semiconductor device in the sixth embodiment.
  • FIG. 33 is a schematic plan view of an essential part of an example of a conventional MOS transistor.
  • FIG. 34 is a schematic cross-sectional view taken along the line XX of FIG. 33.
  • FIG. 35 is a schematic cross-sectional view of an essential part of another example of a conventional MOS transistor.
  • FIG. 36 is a diagram showing a configuration example of a MOS transistor.
  • FIG. 1 is a principle configuration diagram of a semiconductor device.
  • a semiconductor device 1 shown in FIG. 1 includes a Si substrate 2 and a buried insulating film such as silicon oxide (SiO 2).
  • An SOI substrate consisting of 3 and thin !, Si layer 4 is used!
  • a gate electrode such as polycrystalline silicon is formed on the Si layer 4 in the element region defined by the STI 5 reaching the Si substrate 2 of the SOI substrate via a gate insulating film 6 such as a silicon nitride oxide (SiON) film. 7 is formed, and side wall spacers 8 such as silicon nitride (SiN) are formed on the side walls.
  • S / D extension region 10 sandwiching the channel region 9 formed in the Si layer 4 is formed in the Si layer 4 immediately below the sidewall spacer 8, and stress is generated in the channel region 9 outside thereof.
  • the SZD layer 11 of SiC or SiGe is formed.
  • the SZD layer 11 is formed with a higher impurity concentration than the S / D extension region 10, and sandwiches the Si layer 4 from the lateral direction and sandwiches the embedded insulating film 3 and part of the Si substrate 2 from the lateral direction. It is formed by epitaxial growth from the surface of the Si substrate 2 and the Si layer 4.
  • the region immediately below the gate electrode 7 between the SZD layers 11 is the Si substrate 2 of the supporting substrate, the buried insulating film 3 and the Si of the thin film semiconductor layer in order of the lower layer side force.
  • Layer 4 has an SOI structure. Therefore, the thickness of the channel region 9 formed in the Si layer 4 immediately below the gate electrode 7 is limited by the buried insulating film 3 so that the channel region 9 can be accurately controlled by the gate electrode 7. ing.
  • the SZD layer 11 is formed by epitaxial growth from the surfaces of the Si substrate 2 and the Si layer 4. Further, in this semiconductor device 1, the SZD layer 11 passes through the Si layer 4 of the SOI substrate and the buried insulating film 3, and the SZD layer 11 has a thickness sufficient to generate a predetermined stress in the channel region 9. Is formed. Therefore, it is possible to effectively improve the carrier mobility by the SZD layer 11 obtained by epitaxial growth.
  • the semiconductor device 1 having such a configuration it is possible to achieve both the suppression of the short channel effect and the improvement of the carrier mobility, and the high-speed and high-performance semiconductor device 1.
  • the SZD layer 11 penetrates deeply into the Si substrate 2 side. If the channel length is reduced, punch-through may occur in the Si substrate 2 between the S / D layers 11 sandwiching the channel region 9. Therefore, it is necessary to set the thickness of the SZD layer 11 in consideration of such points. In order to avoid such a problem of punch through, an impurity layer of a predetermined conductivity type that becomes a potential barrier can be formed between the SZD layers 11, which will be described later.
  • the SOI substrate including the Si substrate 2, the buried insulating film 3, and the Si layer 4 is used is described here, a thin film semiconductor layer is formed on the support substrate via the buried insulating film.
  • the material of each layer in the substrate is not limited to the above example.
  • a crystal structure having a lattice constant different from that of the thin film semiconductor layer in which the channel region can be formed and epitaxial growth from the supporting substrate and the thin film semiconductor layer can be obtained.
  • the SZD layer is formed.
  • FIG. 2 is a schematic cross-sectional view of a relevant part of the semiconductor device according to the first embodiment.
  • an SOI substrate including a Si substrate 2, a buried insulating film 3, and a Si layer 4 is used.
  • a gate electrode 7 is formed via a gate insulating film 6 formed by thermal oxidation.
  • Side wall spacers 8 are formed on the side walls.
  • a p-type or n-type SZD extension region 10 with a predetermined impurity concentration is formed in the Si layer 4 immediately below the sidewall spacer 8, and a P-type or n-type SZD with a higher impurity concentration is formed on the outside.
  • Layer 11 is formed!
  • the SZD layer 11 is formed at a certain distance from the boundary 5a with the STI 5, and the nickel (Ni) salicide 18 is formed on the surface of the gate electrode 7 and the surface of the SZD layer 11. Has been.
  • FIGS. 1 A method for forming the semiconductor device la of the first embodiment having such a configuration is illustrated in FIGS. This will be described with reference to FIGS.
  • FIG. 3 is a schematic plan view of an essential part of the first formation step of the semiconductor device of the first embodiment
  • FIG. 4 is a schematic cross-sectional view taken along the line AA of FIG.
  • an SOI substrate is prepared in which a thin film semiconductor layer is formed on a support substrate via an insulating layer.
  • an SOI substrate for example, an SiO film with a thickness of about lOO nm is embedded on the Si substrate 2.
  • a film in which a Si layer 4 having a thickness of about 50 nm is formed through a two-hole insulating film 3 can be used.
  • a SIMOX (Separation by IMplanted OXygen) substrate in which an insulating layer is formed at a certain depth by oxygen implantation on the supporting substrate is also sandwiched between the supporting substrate and the thin film semiconductor layer. Both bonding SOI substrates and those formed using other methods can be used.
  • a thermal oxide film having a thickness of about 10 nm is formed on the entire surface of the Si layer 4 as a first mask layer 12 and a second oxide film is formed thereon, for element isolation.
  • a SiN film having a thickness of about 10 Onm is deposited by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • a resist mask is formed in a region corresponding to the element region on the second mask layer 13 and anisotropic dry etching is performed, so that the second and first portions of the portion where the element isolation insulating film, that is, the STI 5 is formed are formed.
  • the mask layers 13 and 12 are removed.
  • anisotropic etching is performed using the first and second mask layers 12 and 13 remaining in the region corresponding to the element region as a mask to remove the Si layer 4 and the buried insulating film 3, and
  • the trench 14 is formed by removing the boundary force between the Si substrate 2 and the buried insulating film 3 to a depth of about 10 nm to about 20 nm.
  • FIG. 5 is a schematic plan view of an essential part of the second formation step of the semiconductor device of the first embodiment
  • FIG. 6 is a schematic cross-sectional view taken along the line BB in FIG.
  • a film thickness of approximately 250 ⁇ ! A high-density plasma oxide film having a thickness of about 400 nm is deposited, and planarized by CMP (Chemical Mechanical Polising) using the second mask layer 13 as a stopper. As a result, STI5 is formed in the trench 14 shown in FIGS. Thereafter, the second and first mask layers 13 and 12 are removed.
  • CMP Chemical Mechanical Polising
  • FIG. 7 is a schematic plan view of an essential part of the third formation step of the semiconductor device of the first embodiment
  • FIG. 8 is a schematic cross-sectional view taken along the line CC in FIG.
  • impurity ions are implanted into the Si layer 4 for threshold adjustment.
  • the transistor to be used is an nMOS transistor
  • boron (B) is used as the p-type impurity
  • the acceleration energy is about 15 keV
  • the dose is about 2 X 10 13 cm— 2 to about 3 X 10 13 cm— 2 .
  • Ion implantation is performed.
  • phosphorus (P) is used as an n-type impurity
  • a dose of about 2 X 10 13 cm_ 2 ⁇ about 3 X 10 1 3 cm 2 Ion implantation is performed.
  • a thermal oxide film with a thickness of about 1.5 nm is thermally nitrided in a nitrogen (N) atmosphere at a temperature of about 950 ° C. to about 1050 ° C. to form a Si film with a thickness of about 2 nm.
  • An ON film is formed, and a gate insulating film 6 is formed on the entire surface of the Si layer 4.
  • polycrystalline silicon is deposited as a gate electrode layer with a film thickness of about 100 ⁇ m, and further, a SiN film is deposited as a cap layer with a film thickness of about 10 nm.
  • a dose amount of about 8 ⁇ 10 15 cm ⁇ 2 is implanted under the condition of X 10 15 cm- 2 .
  • patterning is performed so as to obtain a desired shape by anisotropic etching, and the gate electrode 7 and the gate cap layer 15 are formed.
  • ion implantation for forming the S / D extension region 10 is performed on the Si layer 4 using them as a mask.
  • ion implantation of arsenic (As) is performed under the condition of a dose amount of about 6 ⁇ 10 14 cm ⁇ 2
  • the SZD extension region 10 is formed in the Si layer 4 on both sides of the gate electrode 7 and the gate cap layer 15.
  • a channel region 9 is formed in a region sandwiched between the SZD extension regions 10 immediately below the gate electrode 7.
  • a SiN film having a thickness of about 30 nm is deposited on the entire surface, and anisotropic etching is performed. Thereby, sidewall spacers 8 are formed on the side walls of the gate electrode 7 and the gate cap layer 15.
  • FIG. 9 is a schematic plan view of an essential part of the fourth formation step of the semiconductor device of the first embodiment
  • FIG. 10 is a schematic cross-sectional view taken along the line DD of FIG.
  • a SiN film with a film thickness of about 10 nm is deposited on the entire surface. This is etched using a resist mask so that the element region inside STI 5, for example, about 5 nm to about lOnm from boundary 5 a with STI 5, is opened to form third mask layer 16.
  • the third mask layer 16, the gate cap layer 15 and the sidewall spacer 8 are used as a mask to form the Si layer 4, the buried insulating film 3, and Si having a thickness of about lOnm to about 20 nm.
  • the substrate 2 is etched.
  • anisotropic dry etching was first performed on the Si layer 4 of the opening using an etchant of a mixed gas of hydrogen bromide (HBr) and oxygen (O 2), and then exposed.
  • HBr hydrogen bromide
  • O 2 oxygen
  • the mixed gas of HBr and O is used as an etchant for the Si substrate 2 exposed last.
  • the third mask layer 16 is formed inward from the boundary 5a with the STI 5 by a certain distance from the boundary 5a when the buried insulating film 3 is etched. This is to avoid the etching of STI5 near 5a.
  • the Si substrate 2 has a thickness of about lOnm to about 20nm.
  • the force thickness to be etched is not limited to this. Since the SZD layer 11 is formed by the epitaxial growth as will be described later in the recess 17 formed by this etching, the buried insulating film 3 in a predetermined region is removed in the etching at this stage, and the Si substrate thereunder is removed. It is sufficient if 2 is exposed. Therefore, if the depth of the SZD layer 11 capable of generating the necessary stress as described above can be secured, it is necessary to etch the Si substrate 2 deeper than necessary.
  • FIG. 11 is a schematic plan view of an essential part of the fifth formation step of the semiconductor device of the first embodiment
  • FIG. 12 is a schematic cross-sectional view taken along the line EE of FIG.
  • the n-type doped SiC in the case of an nMOS transistor is formed in the recess 17.
  • p-type doped SiGe is epitaxially grown.
  • the temperature is about 450 ° C to about 550 ° C.
  • the gate electrode 7 and the side wall of the gate electrode 7 are covered with the gate cap layer 15 of Si N and the sidewall spacer 8, so that the epitaxial of SiC or SiGe is used. There is no growth. Similarly, no epitaxial growth of SiC or SiGe occurs on the third mask layer 16.
  • N atmosphere is used for impurity activation.
  • SZD ions may be implanted into the recess 17 before the epitaxial growth of SiC or SiGe. That is, after the formation of the recess 17 and before the epitaxial growth of SiC or SiGe, first, ions of a predetermined conductivity type impurity such as P or B are implanted into the Si substrate 2 of the recess 17. Then, epitaxial growth of SiC or SiGe doped in the recess 17 is performed, and then active annealing is performed. In this method, for example, for P, ion implantation should be performed under the conditions of an acceleration energy of about 50 keV and a dose amount of about 2 X 10 15 cm— 2 to 8 X 10 15 cm— 2.
  • FIG. 13 is a schematic plan view of relevant parts of a sixth formation step of the semiconductor device of the first embodiment. 2 is a schematic cross-sectional view taken along the line FF in FIG.
  • the gate cap layer 15 and the third mask layer 16 are removed by anisotropic dry etching. Then, a Ni film is formed on the entire surface by the snotter method, annealing is performed at a predetermined temperature, and Ni salicide 18 is formed on the surface of the gate electrode 7 and the surface of the SZD layer 11. As a result, the semiconductor device 1 having the structure shown in FIG. 2 is obtained.
  • anisotropic dry etching is used to remove the gate cap layer 15 when the side wall spacer 8 of SiN is isotropically etched to greatly reduce the film thickness and the Ni salicide 18 is formed. This is because there is a high possibility that the gate electrode 7 and the SZD layer 11 are electrically short-circuited by the Ni salicide 18. However, the height of the sidewall spacer 8 is reduced to some extent even by anisotropic dry etching.
  • an interlayer insulating film, a metal multilayer wiring or the like may be formed according to a normal procedure.
  • FIG. 14 is a schematic cross-sectional view of an essential part of a semiconductor device according to the second embodiment.
  • the semiconductor device lb of the second embodiment is different from the semiconductor device la of the first embodiment in that the upper end of the STI 5 is mainly lower than the upper end of the SZD layer 11.
  • the first to third forming steps are the first to third forming steps described in the first embodiment (FIG. 3 to FIG. 3). This is the same as Fig. 8).
  • the method for forming the semiconductor device lb according to the second embodiment will be described with reference to FIG. 14 and FIGS.
  • FIG. 15 is a schematic plan view of an essential part of the fourth formation step of the semiconductor device of the second embodiment
  • FIG. 16 is a schematic cross-sectional view taken along the line GG of FIG.
  • the entire surface is first etched under predetermined conditions before the fourth forming step of the second embodiment. As shown in FIGS. 15 and 16, the Si layer 4, the buried insulating film 3, and the Si substrate 2 are removed to a predetermined depth to form a recess 17.
  • the entire surface is etched without forming the third mask layer 16 described in the first embodiment. Therefore, omitting the formation of the mask layer Therefore, the concave portion 17 can be efficiently formed.
  • a mask layer is not formed on STI5
  • STI5 is etched by the same thickness as buried insulating film 3 when etching buried insulating film 3, and STI5 is compared with the first embodiment. It should be noted that the height of the upper end of the is lowered.
  • FIG. 17 is a schematic plan view of an essential part of the fifth formation step of the semiconductor device of the second embodiment
  • FIG. 18 is a schematic cross-sectional view taken along the line HH of FIG.
  • the concave portion 17 is made of n-type doped SiC for an nMOS transistor and p-type doped SiGe for a pMOS transistor. Grow. After that, in order to activate the impurities, N atmosphere, temperature 10
  • An SZD layer 11 is formed in the recess 17 by annealing at 00 ° C. for about 1 second.
  • the Si substrate 2 of the recesses 17 is made of P, B, etc. It is also possible to ion-implant predetermined impurities, and then perform epitaxial growth and activity annealing of doped SiC or SiGe.
  • FIG. 19 is a schematic plan view of the relevant part of the sixth formation step of the semiconductor device of the second embodiment.
  • FIG. 14 is a schematic cross-sectional view taken along the line II of FIG.
  • the gate cap layer 15 is first removed by anisotropic dry etching. At that time, the sidewall spacer 8 is also slightly etched. Then, a Ni film is formed on the entire surface by sputtering, and annealing is performed at a predetermined temperature to form Ni salicide 18 on the surface of the gate electrode 7 and the surface of the SZD layer 11.
  • an interlayer insulating film, a metal multilayer wiring, or the like may be formed according to a normal procedure.
  • FIG. 20 is a schematic cross-sectional view of the relevant part of the semiconductor device of the third embodiment.
  • the semiconductor device lc according to the third embodiment is used to prevent punch-through between the S / D layers 11 below the buried insulating film 3 immediately below the gate electrodes 7 between the SZD layers 11. Punches
  • the semiconductor device la is different from the semiconductor device la of the first embodiment in that a rusty topper layer 20 is formed.
  • Such a punch-through stopper layer 20 serves as a potential barrier between the S / D layers 11. As a result, even when the channel length is reduced or when the SZD layer 11 that penetrates the Si substrate 2 to some extent is formed, the occurrence of punch-through between the SZD layers 11 can be suppressed.
  • FIG. 21 is a schematic cross-sectional view of the relevant part in the punch-through stagger layer forming step of the third embodiment.
  • a mask layer 21 is formed on STI5, and an impurity having a conductivity type opposite to the conductivity type of SZD layer 11 to be formed is ion-implanted into Si substrate 2 under predetermined conditions. It can be formed by.
  • nMOS transistor if B is ion-implanted into the Si substrate 2 under the conditions of a fast energy of about 60 keV and a dose of about 2 ⁇ 10 13 cm— 2 to 8 ⁇ 10 13 cm— 2.
  • Yogu pMOS DOO transistors may be ion implanted into the Si substrate 2 of P mosquitoes ⁇ energy of about 150 keV, at a dose of about 2 X 10 13 cm- 2 ⁇ 8 X 10 13 cm_ 2.
  • the semiconductor device lc is formed in the same procedure as the third and subsequent formation steps (FIGS. 7 to 13 and 2) of the first embodiment. Good.
  • the steps after the fourth formation step of the second embodiment are performed in the same procedure.
  • the semiconductor device lc shown in FIG. 20 may be formed.
  • FIG. 22 is a schematic cross-sectional view of the relevant part of a semiconductor device according to the fourth embodiment.
  • the punch-through stopper layer 30 is formed under the buried insulating film 3 immediately below the gate electrode 7 between the SZD layers 11, and the S / D layer 11 This is different from the semiconductor device lc of the third embodiment in that it is formed so as not to contact the lower part of the semiconductor device.
  • the punch-through stopper layer 30 of the fourth embodiment uses p-type impurities such as B in the case of an nMOS transistor, and P in the case of a pMOS transistor.
  • p-type impurities such as B in the case of an nMOS transistor
  • P in the case of a pMOS transistor.
  • the SZD layer 11 and the punch-through stopper layer 30 have opposite conductivity types. Therefore, by forming the S / D layer 11 and the punch-through stopper layer 30 apart from each other, the parasitic capacitance can be increased more than when the S / D layer 11 and the punch-through stopper layer 30 are formed in contact with each other. Can be reduced.
  • FIG. 23 is a schematic cross-sectional view of the relevant part showing a punch-through stagger layer forming step according to the fourth embodiment.
  • the sidewall spacer 8 is formed and then the recess 17 is formed.
  • a mask layer 31 is formed on the STI 5, and predetermined impurities are ion-implanted into the Si substrate 2 under predetermined conditions. Accordingly, a punch-through stopper layer 30 having an impurity profile that is shallow in the region immediately below the gate electrode 7 and the sidewall spacer 8 and deep in the other region is formed in the Si substrate 2. Become.
  • ion implantation is performed under the condition that B is a fast energy of about 80 keV and a dose amount is about 2 X 10 13 cm 1 2 to 8 X 10 13 cm 2. the cases, performs P acceleration energy of about 200 keV, at a dose of about 2 X 10 13 cm- 2 ⁇ 8 X 10 13 cm- 2.
  • the semiconductor device Id After the formation of the punch-through stagger layer 30, if the semiconductor device Id is formed in the same procedure as the fourth and subsequent formation steps (FIGS. 9 to 13 and 2) of the first embodiment, Good. Alternatively, the semiconductor device Id shown in FIG. 22 may be formed by a procedure similar to that in the fourth and subsequent formation steps (FIGS. 15 to 19 and 14) of the second embodiment.
  • the lower end force When forming the concave portion 17, the lower end force does not reach the punch-through stopper layer 30 but reaches the position reaching the Si substrate 2. It is desirable to make it.
  • a mask layer 31 is formed in the same manner as described above to form a predetermined layer.
  • the punch-through stopper layer 30 can be formed even if impurities are ion-implanted under predetermined conditions.
  • the ion implantation conditions and the procedure after the formation of the punch-through stopper layer 30 can be the same as those in the above-described case where the punch-through stopper layer 30 is formed after the sidewall spacer 8 is formed.
  • FIG. 24 is a schematic cross-sectional view of the relevant part of the semiconductor device of the fifth embodiment.
  • the semiconductor device le according to the fifth embodiment is formed so that the punch-through stopper layer 40 does not contact the S / D layer 11 under the buried insulating film 3 immediately below the gate electrode 7 between the SZD layers 11.
  • the same force as that of the semiconductor device Id of the fourth embodiment is different in its formation method.
  • FIG. 25 is a schematic cross-sectional view of the relevant part showing a punch-through stagger layer forming step according to the fifth embodiment.
  • the recess 17 is formed as shown in FIGS. 9 and 10 of the first embodiment, and then the mask layer is formed on the STI 5. 41 is formed, and a predetermined impurity is ion-implanted into the Si substrate 2 under a predetermined condition, thereby forming a punch-through stover layer 40.
  • the ion implantation conditions can be the same as those described in the fourth embodiment.
  • the punch-through stover layer 40 is formed, an appropriate mask layer is formed, and then the fifth and subsequent formation steps (FIGS. 11 to 13 and FIG. 2) of the first embodiment are performed.
  • the semiconductor device le shown in Fig. 24 should be formed by the procedure.
  • the mask layer 41 is formed in the same manner and the punch-through stopper layer 40 is formed, and the fifth formation step and thereafter (FIG. 17 to FIG. 17).
  • the semiconductor device le may be formed in the same procedure as in FIGS.
  • the SZD layer 11 and the punch-through stopper layer 40 can be separated widely and reliably.
  • a sixth embodiment will be described.
  • a CMOS is formed. Describe the case.
  • the case where the method for forming the semiconductor device la described in the first embodiment is applied to CMOS formation will be described as an example.
  • FIG. 26 is a schematic cross-sectional view of an essential part of the first formation step of the semiconductor device of the sixth embodiment.
  • a trench is formed in the part to be the element isolation region, and the film thickness is about 250 ⁇ ! STI5 is formed in the trench by depositing high density plasma oxide film of ⁇ 400nm and CMP.
  • an nMOS transistor formation region (nMOS transistor formation region) 50a is covered with a resist 51, and a pMOS transistor formation region (pMOS transistor formation region) 50b is ion-implanted to form a pMOS transistor.
  • An n-type diffusion layer 52 is formed under the buried insulating film 3 in the region 50b. Thereafter, the resist 51 is removed.
  • FIG. 27 is a schematic cross-sectional view of an essential part of the second formation step of the semiconductor device of the sixth embodiment.
  • the nMOS transistor formation region 50a After forming the n-type diffusion layer 52 in the pMOS transistor formation region 50b, the nMOS transistor formation region 50a, ion implantation for threshold adjustment is performed on the Si layer 4.
  • B is ion-implanted into the nMOS transistor formation region 50a under the conditions of an acceleration energy of about 15 keV and a dose amount of about 2 ⁇ 10 13 cm— 2 to about 3 ⁇ 10 13 cm— 2 , and then into the pMOS transistor formation region 50b.
  • P is ion-implanted under the conditions of an acceleration energy of about 40 keV and a dose of about 2 ⁇ 10 13 cm— 2 to about 3 ⁇ 10 13 cm— 2 .
  • a SiON film having a thickness of about 2 nm is formed on the Si layer 4, and a polycrystalline silicon having a thickness of about lOOnm and a SiN film having a thickness of about 10nm are sequentially deposited thereon.
  • An ion implantation under a predetermined condition is performed in each of the nMOS transistor formation region 50a and the pMOS transistor formation region 50b.
  • P is ion-implanted into the nMOS transistor formation region 50a under the condition of a dose of about 8 ⁇ 10 15 cm ⁇ 2
  • B is doped into the pMOS transistor formation region 50b.
  • Ion implantation is performed under the condition of about 8 X 10 15 cm- 2 .
  • each of the nMOS transistor formation region 50a and the pMOS transistor formation region 50b is used as a mask to implant ions into the Si layer 4.
  • S / D extension regions 10a and 10b are formed.
  • the nMOS transistor forming region 50a for example, As ions are implanted at a dose of about 6 X 10 14 cm- 2, the pMOS transistor forming region 50b, for example, B a dose of about 6 X 10 14 cm- 2 Ion implantation is performed under conditions.
  • FIG. 28 is a schematic cross-sectional view of an essential part of the third formation step of the semiconductor device of the sixth embodiment.
  • a SiN film having a thickness of about 10 nm is formed on the entire surface. Is first etched using a resist mask so that it remains in the pMOS transistor formation region 50b, that is, the nMOS transistor formation region 50a is opened, and a mask layer 53 is formed. However, in the nMOS transistor region 50a, the mask layer 53 is formed so that a region inside ST 15 defining the nMOS transistor region 50a is opened.
  • Si layer 4 and buried insulating film 3 are further etched to a predetermined depth, and nMOS transistor is etched.
  • a recess 17a is formed in the region 50a.
  • the Si layer 4 is anisotropically dried using a mixed gas of HBr and O as an etchant.
  • anisotropic dry etching is performed using a mixed gas of HBr and O as an etchant.
  • the gate electrode 7a, the portion in contact with the side wall of the gate electrode 7a, and at least a part of the SZD layer of another semiconductor device formed on the Si layer 4 are masked. Etching is performed using a mask layer 53 that is covered with the layer 53 and that has different etching resistance from the Si layer 4, the buried insulating film 3, and the Si substrate 2.
  • FIG. 29 is a schematic cross-sectional view of an essential part of the fourth formation step of the semiconductor device of the sixth embodiment. After the formation of the recess 17a, a temperature of about 450 ° using SiH, CH, PH, etc. as a raw material. C ⁇ about
  • Epitaxial growth is performed at 550 ° C., and an n-type doped SiC layer 54 having a P concentration of about 1 ⁇ 10 2 ° cm— 3 to 3 ⁇ 10 2Q cm 3 is formed in the recess 17a. Thereafter, the mask layer 53 is removed.
  • FIG. 30 is a schematic cross-sectional view of an essential part of the fifth forming step of the semiconductor device of the sixth embodiment.
  • a SiN film having a thickness of about lOnm is deposited on the entire surface.
  • etching is performed so that a region inside the STI 5 of the pMOS transistor formation region 50b is opened, and a mask layer 55 is formed.
  • the Si layer 4 and the buried insulating film 3 are etched to a predetermined depth, and the pMOS transistor region 50b is etched.
  • Recess 17b is formed.
  • the etching for forming the concave portion 17b can be performed under the same conditions as those for forming the concave portion 17a of the nMOS transistor formation region 50a.
  • FIG. 31 is a schematic cross-sectional view of the relevant part of the sixth forming step of the semiconductor device of the sixth embodiment. After forming the recesses 17b, the temperature using SiH, GeH and BH as the raw material is about 450 ° C. ⁇ about
  • Epitaxial growth is performed at 550 ° C., and a p-type doped SiGe layer 56 having a B concentration of about 1 ⁇ 10 2 ° cm ⁇ 3 to 3 ⁇ 10 2 ° cm ⁇ 3 is formed in the recess 17b.
  • FIG. 32 is a schematic cross-sectional view of the relevant part of the seventh forming step of the semiconductor device of the sixth embodiment. After forming the p-type doped SiGe layer 56, the mask layer 55 is removed and the N atmosphere is used. Temperature 1000
  • C. Perform an activation anneal for approximately 1 second. This activates impurities contained in the n-type doped SiC layer 54 in the nMOS transistor formation region 50a and the p-type doped SiGe layer 56 in the pMOS transistor formation region 50b, thereby forming the nMOS transistor formation region 50a and the pMOS transistor formation region. SZD layers 1 la and 1 lb are formed on 50b, respectively. [0096] Here, a force that allows a predetermined impurity to be doped during the epitaxial growth of SiC or SiGe. After forming the recesses 17a and 17b, and before the epitaxial growth, the Si substrate 2 in the recesses 17a and 17b is formed.
  • P and B ions may be implanted, respectively, and then epitaxial growth and active annealing of doped SiC or Si Ge may be performed.
  • P may be ion-implanted under the conditions of about 50 keV of calo-speed energy and a dose of about 2 X 10 15 cm— 2 to 8 X 10 15 cm— 2. 20 keV, it may be ion-implanted at a dose of about 2 X 10 15 cm one 2 ⁇ 8 X 10 15 cm_ 2 .
  • CMOS complementary metal-oxide-semiconductor
  • the SZD layers 11, 11a, and ib can be formed to have a thickness that reaches at least the Si substrate 2 that is the supporting substrate from the surface force of the SOI substrate.
  • carrier mobility can be improved.
  • the control by the gate electrodes 7, 7a, 7b can be performed with high accuracy, and the short channel effect can be suppressed. Accordingly, high-speed and high-performance semiconductor devices la to le are obtained.
  • the formation conditions described above are examples, and the conditions can be arbitrarily changed according to the required characteristics of the semiconductor device to be formed.

Abstract

　ＳＯＩ基板を用いたトランジスタのキャリア移動度を向上させる。 　Ｓｉ基板（２）上に埋め込み絶縁膜（３）を介して形成された薄いＳｉ層（４）上にゲート絶縁膜（６）を介してゲート電極（７）を形成し、その両側に、Ｓｉ層（４）および埋め込み絶縁膜（３）を貫通してＳｉ基板（２）に達しＳｉ基板（２）やＳｉ層（４）とは格子定数の異なる結晶構造のＳ／Ｄ層（１１）を形成する。チャネル領域（９）がＳｉ層（４）内に形成されることにより、短チャネル効果が抑制され、また、Ｓｉ結晶と異なる結晶構造のＳ／Ｄ層（１１）をＳｉ基板（２）に達するように厚く形成することにより、チャネル領域（９）に充分な応力を発生させて、効果的にキャリア移動度を向上させることが可能になる。                                                                               

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特に MIS (Metal Insulator Semi conductor)型電界効果トランジスタを備える半導体装置およびその製造方法に関す る。
背景技術
[0002] MOS (Metal Oxide Semiconductor)型電界効果トランジスタ（「MOSトランジスタ」と いう。）の高速ィ匕のためには、駆動電流量の増加が効果的である。最近では、ソース Zドレイン (SZD)層を基板と異なる格子定数の材料で構成し、それによつて格子歪 みを発生させ、その基板内に形成されるチャネル領域に応力を発生させるようにした トランジスタ構造が注目されて 、る。
[0003] 図 33は従来の MOSトランジスタの一例の要部平面模式図、図 34は図 33の X— X 断面模式図である。
図 33および図 34に示す MOSトランジスタ 100は、シリコン（Si)基板 101の STI (Sh allow Trench Isolation) 102で画定された素子領域内に、ゲート絶縁膜 103を介して ゲート電極 104が形成され、その側壁にはサイドウォールスぺーサ 105が形成されて いる。ゲート電極 104両側の Si基板 101内には、チャネル領域 106を挟む所定不純 物濃度の SZDエクステンション領域 107が形成され、さらにその外側の Si基板 101 内には、より高不純物濃度の SZD層 108が形成されて 、る。
[0004] この MOSトランジスタ 100では、それ力 ¾チャネル型 MOSトランジスタ（「nMOSトラ ンジスタ」という。）である場合には、 SZD層 108は、例えば、 SUり原子半径の小さ な炭素（C)と Siの化合物であるシリコンカーバイド（SiC)で形成される。それにより、 この MOSトランジスタ 100には、チャネル領域 106の Si結晶に引っ張り応力が生じる ような格子歪みが発生するようになる。
[0005] 一方、この MOSトランジスタ 100力 ¾チャネル型 MOSトランジスタ（「pMOSトランジ スタ」という。）である場合には、 SZD層 108は、例えば、 SUり原子半径の大きなゲ ルマニウム（Ge)と Siの化合物であるシリコンゲルマニウム（SiGe)で形成される。そ れにより、この MOSトランジスタ 100には、チャネル領域 106の Si結晶に圧縮応力が 生じるような格子歪みが発生するようになる。
[0006] このような構造を採用することにより、 nMOSトランジスタ， pMOSトランジスタそれ ぞれのキャリア移動度の増大が図られている。チャネル領域 106に生じる応力のキヤ リア移動度に対する効果は、 SiCや SiGeの SZD層 108を厚くするほど大きくなると 考えられている (例えば、特許文献 1参照。 ) o
[0007] また、トランジスタの高速 ·高集積ィ匕を図るための手法としては、スケーリング則に基 づ 、た微細化が主流である力 その際に生じる可能性のある短チャネル効果を抑制 するためには、 SOI (Silicon On Insulator)基板の採用が有効と考えられている。
[0008] 図 35は従来の MOSトランジスタの別の例の要部断面模式図である。
図 35に示す MOSトランジスタ 200には、支持基板である Si基板 201上に埋め込み 絶縁膜 202が設けられ、その上に薄い Si層 203が形成された SOI基板が用いられて いる。 Si層 203の STI204で画定された素子領域内には、ゲート絶縁膜 205を介して ゲート電極 206が形成されており、その側壁にはサイドウォールスぺーサ 207が形成 されている。また、 Si層 203内には、ゲート電極 206直下のチャネル領域 208を挟む 所定不純物濃度の SZDエクステンション領域 209が形成され、その外側には、 STI 204との間に、 Si層 203に対しより高濃度の不純物をイオン注入等して得られる SZ D領域 210が形成されている。
[0009] この MOSトランジスタ 200は、 Si基板 201とトランジスタ構造が形成される Si層 203 との間に埋め込み絶縁膜 202が形成されていることにより、薄いチャネル領域 208を 形成することができ、チャネル長が短い場合でも、ゲート電極 206のチャネル領域 20 8に対する制御が精度良く行えるようになって 、る。
特許文献 1 :米国特許第 6621131号明細書
発明の開示
発明が解決しょうとする課題
[0010] 上記図 33および図 34に示したトランジスタ構造と上記図 35に示したトランジスタ構 造とを組み合わせることができれば、キャリア移動度を高めつつ、短チャネル効果の 抑制が可能な高性能 MOSトランジスタが実現される。
[0011] 図 36は MOSトランジスタの構成例を示す図である。
図 36に示す MOSトランジスタ 300は、 SOI基板を用いた従来の MOSトランジスタ にお 、て薄 、Si層にイオン注入等で形成される SZD領域を、 Si結晶とは異なる格 子定数の結晶構造を有するような SZD層に単純に置き換えた構成になって 、る。
[0012] すなわち、このトランジスタ 300には、 Si基板 301上の埋め込み絶縁膜 302を介し て形成された薄い Si層 303の STI304で画定された素子領域内に、ゲート絶縁膜 30 5を介してゲート電極 306が形成されており、その側壁にサイドウォールスぺーサ 307 が形成されている。 Si層 303内〖こは、ゲート電極 306直下のチャネル領域 308を挟 む SZDエクステンション領域 309が形成され、その外側には、 STI304との間に、チ ャネル領域 308に応力を発生させる SiCや SiGeの SZD層 310が形成されている。
[0013] 前述のように、短チャネル効果を抑制するためには、 SOI基板を用いる等してチヤ ネル領域を薄くすることが有効である。一方、キャリア移動度を向上させるためには、 SiCや SiGeで SZD層を形成してチャネル領域に応力が発生するようにし、さらにそ のような SZD層を厚く形成することが有効である。
[0014] ところ力 図 36に示したトランジスタ 300について見ると、構造上、チャネル領域 30 8が形成される Si層 303の厚さと SZD層 310の厚さは同じになる。そのため、チヤネ ル領域 308を薄くすることによって短チャネル効果を抑制することと、厚い SZD層 31 0を形成してチャネル領域 308に応力を発生させキャリア移動度を向上させることとは 、トレードオフの関係になる。
[0015] また、 SZD層 310によって Si層 303内のチャネル領域 308に応力を発生させて一 定レベルのキャリア移動度向上効果を得るためには、 SZD層 310自体が多結晶部 分のない良好な結晶状態を有して 、ることが望ま 、。
[0016] SZD層 310を形成しょうとした場合、例えば、ゲート電極 306、 SZDェクステンシ ヨン領域 309、サイドウォールスぺーサ 307の形成後に、 SZD層 310を形成すべき 領域の Si層 303を除去し、そこに SiCや SiGe等をェピタキシャル成長させる方法が 考えられる。し力しながら、 SiCや SiGe等を埋め込み絶縁膜 302上の薄い Si層 303 力もェピタキシャル成長させて最終的に良好な結晶状態の SZD層 310を得ることは 、技術的に非常に難しいと考えられる。
[0017] 本発明はこのような点に鑑みてなされたものであり、高速でかつ高性能な半導体装 置およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0018] 本発明では上記課題を解決するために、半導体基板上に埋め込み絶縁膜を介し て薄膜半導体層が形成された基板を用いた半導体装置において、前記薄膜半導体 層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にあつ て、前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達 し、前記薄膜半導体層と格子定数の異なる結晶構造を有する SZD層と、を有するこ とを特徴とする半導体装置が提供される。
[0019] このような半導体装置によれば、半導体基板上に埋め込み絶縁膜を介して形成さ れた薄膜半導体層上にゲート電極が形成され、その両側に SZD層が形成されるた め、チャネル領域が薄膜半導体層内に形成され、短チャネル効果が抑制されるよう になる。また、 SZD層として薄膜半導体層と格子定数の異なる結晶を埋め込み絶縁 膜下部の半導体基板およびチャネル領域を形成する薄膜半導体層からェピタキシャ ル成長させることができ、この SZD層と薄膜半導体層に形成されるチャネル領域の 間に格子歪みに起因した応力が発生して、キャリア移動度の向上が図られるようにな る。さら〖こ、 SZD層が薄膜半導体層および埋め込み絶縁膜を貫通して半導体基板 に達するように形成されているため、その膜厚が厚ぐより効果的にキャリア移動度の 向上が図られるようになる。
[0020] また、本発明では、半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形 成された基板を用いた半導体装置の製造方法において、前記薄膜半導体層上にゲ ート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に前記薄 膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する凹部を 形成する工程と、前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有 する SZD層を形成する工程と、を有することを特徴とする半導体装置の製造方法が 提供される。
[0021] このような半導体装置の製造方法によれば、ゲート電極の両側に薄膜半導体層お よび埋め込み絶縁膜を貫通して半導体基板に達する凹部を形成し、その凹部に薄 膜半導体層と格子定数の異なる結晶構造を有する SZD層を形成する。これにより、 チャネル領域が薄膜半導体層内に形成されて短チャネル効果が抑制されると共に、 チャネル領域に応力が発生することでキャリア移動度の向上が図られるようになる。さ らに、膜厚の厚い SZD層が形成されるため、より効果的にキャリア移動度の向上が 図られるようになる。
発明の効果
[0022] 本発明では、半導体基板上に埋め込み絶縁膜を介して形成された薄膜半導体層 上にゲート電極を形成し、その両側に、薄膜半導体層および埋め込み絶縁膜を貫通 して半導体基板に達し薄膜半導体層と格子定数の異なる結晶構造を有するような S ZD層を形成するようにした。これにより、短チャネル効果を抑制することが可能にな ると共に、効果的にキャリア移動度の向上を図ることが可能になるため、高速でかつ 高性能な半導体装置が実現可能になる。
[0023] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0024] [図 1]半導体装置の原理構成図である。
[図 2]第 1の実施の形態の半導体装置の要部断面模式図である。
[図 3]第 1の実施の形態の半導体装置の第 1形成工程の要部平面模式図である。
[図 4]図 3の A— A断面模式図である。
[図 5]第 1の実施の形態の半導体装置の第 2形成工程の要部平面模式図である。
[図 6]図 5の B— B断面模式図である。
[図 7]第 1の実施の形態の半導体装置の第 3形成工程の要部平面模式図である。
[図 8]図 7の C— C断面模式図である。
[図 9]第 1の実施の形態の半導体装置の第 4形成工程の要部平面模式図である。
[図 10]図 9の D— D断面模式図である。
[図 11]第 1の実施の形態の半導体装置の第 5形成工程の要部平面模式図である。
[図 12]図 11の E—E断面模式図である。 圆 13]第 1の実施の形態の半導体装置の第 6形成工程の要部平面模式図である。 圆 14]第 2の実施の形態の半導体装置の要部断面模式図である。
圆 15]第 2の実施の形態の半導体装置の第 4形成工程の要部平面模式図である。
[図 16]図 15の G— G断面模式図である。
圆 17]第 2の実施の形態の半導体装置の第 5形成工程の要部平面模式図である。
[図 18]図 17の H— H断面模式図である。
圆 19]第 2の実施の形態の半導体装置の第 6形成工程の要部平面模式図である。 圆 20]第 3の実施の形態の半導体装置の要部断面模式図である。
[図 21]第 3の実施の形態のパンチスルーストツバ層形成工程の要部断面模式図であ る。
[図 22]第 4の実施の形態の半導体装置の要部断面模式図である。
[図 23]第 4の実施の形態のパンチスルーストツバ層形成工程の要部断面模式図であ る。
圆 24]第 5の実施の形態の半導体装置の要部断面模式図である。
[図 25]第 5の実施の形態のパンチスルーストツバ層形成工程の要部断面模式図であ る。
圆 26]第 6の実施の形態の半導体装置の第 1形成工程の要部断面模式図である。 圆 27]第 6の実施の形態の半導体装置の第 2形成工程の要部断面模式図である。 圆 28]第 6の実施の形態の半導体装置の第 3形成工程の要部断面模式図である。 圆 29]第 6の実施の形態の半導体装置の第 4形成工程の要部断面模式図である。 圆 30]第 6の実施の形態の半導体装置の第 5形成工程の要部断面模式図である。 圆 31]第 6の実施の形態の半導体装置の第 6形成工程の要部断面模式図である。 圆 32]第 6の実施の形態の半導体装置の第 7形成工程の要部断面模式図である。
[図 33]従来の MOSトランジスタの一例の要部平面模式図である。
[図 34]図 33の X— X断面模式図である。
[図 35]従来の MOSトランジスタの別の例の要部断面模式図である。
[図 36]MOSトランジスタの構成例を示す図である。
発明を実施するための最良の形態 [0025] 以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、原理構成について説明する。
図 1は半導体装置の原理構成図である。
[0026] 図 1に示す半導体装置 1には、 Si基板 2、酸化シリコン (SiO )等の埋め込み絶縁膜
2
3および薄!、Si層 4からなる SOI基板が用いられて!/、る。このような SOI基板の Si基 板 2に達する STI5によって画定された素子領域内の Si層 4上に、窒化酸化シリコン（ SiON)膜等のゲート絶縁膜 6を介して多結晶シリコン等のゲート電極 7が形成され、 その側壁には窒化シリコン（SiN)等のサイドウォールスぺーサ 8が形成されている。 サイドウォールスぺーサ 8直下の Si層 4内には、 Si層 4内に形成されるチャネル領域 9 を挟む S/Dエクステンション領域 10が形成され、その外側には、チャネル領域 9に 応力を発生させる SiCや SiGeの SZD層 11が形成されている。 SZD層 11は、 S/ Dエクステンション領域 10よりも高不純物濃度で形成されており、 Si層 4を横方向から 挟むほか、埋め込み絶縁膜 3および Si基板 2の一部を横方向から挟むように、 Si基 板 2および Si層 4の表面からのェピタキシャル成長によって形成されている。
[0027] このようなトランジスタ構造を有する半導体装置 1では、 SZD層 11間のゲート電極 7直下の領域が、下層側力 順に支持基板の Si基板 2、埋め込み絶縁膜 3、および 薄膜半導体層の Si層 4という SOI構造になっている。そのため、ゲート電極 7直下の S i層 4内に形成されるチャネル領域 9は、その厚さが埋め込み絶縁膜 3によって制限さ れ、ゲート電極 7によるチャネル領域 9の制御が精度良く行えるようになつている。
[0028] また、この半導体装置 1では、 SZD層 11が Si基板 2および Si層 4の表面からのェ ピタキシャル成長によって形成されている。さらに、この半導体装置 1では、 SZD層 1 1が SOI基板の Si層 4と埋め込み絶縁膜 3を貫通しており、チャネル領域 9に所定の 応力を発生させるのに充分な厚さの SZD層 11が形成されている。そのため、ェピタ キシャル成長によって得られる SZD層 11によるキャリア移動度の向上を効果的に図 ることが可能になっている。
[0029] したがって、このような構成の半導体装置 1によれば、短チャネル効果の抑制とキヤ リア移動度の向上が両立でき、高速でかつ高性能な半導体装置 1が実現される。 ただし、このような半導体装置 1において、 SZD層 11が Si基板 2側に深く入り込み すぎると、チャネル長を縮小した場合、チャネル領域 9を挟む S/D層 11間では、 Si 基板 2内においてパンチスルーが発生してしまう可能性がある。したがって、このよう な点を考慮して SZD層 11の厚さを設定する必要がある。また、このようなパンチスル 一の問題を回避するためには、 SZD層 11間にポテンシャルバリアとなる所定導電型 の不純物層を形成して対処することも可能であり、この点については後述する。
[0030] なお、ここでは、 Si基板 2、埋め込み絶縁膜 3および Si層 4からなる SOI基板を用い た場合について述べたが、支持基板上に埋め込み絶縁膜を介して薄膜半導体層が 形成された構造を有する基板であれば、その基板内の各層の材質は上記の例に限 定されない。ただし、そのような基板を用いる場合には、支持基板および薄膜半導体 層からのェピタキシャル成長が可能でかつチャネル領域が形成される薄膜半導体層 の格子定数と異なる格子定数の結晶構造が得られるような材料を用いて、 SZD層を 形成する。
[0031] 以下、具体例を挙げて詳細に説明する。ただし、以下の説明では、図 1に示した要 素と同一あるいは同等の要素については同一の符号を付し、その説明の詳細は省 略する。
まず、第 1の実施の形態について説明する。
[0032] 図 2は第 1の実施の形態の半導体装置の要部断面模式図である。
第 1の実施の形態の半導体装置 laには、 Si基板 2、埋め込み絶縁膜 3および Si層 4からなる SOI基板が用いられている。このような SOI基板の Si基板 2に達する STI5 によって画定された素子領域内の Si層 4上には、熱酸ィ匕によって形成されたゲート絶 縁膜 6を介して、ゲート電極 7が形成され、その側壁にはサイドウォールスぺーサ 8が 形成されている。サイドウォールスぺーサ 8直下の Si層 4内には、所定不純物濃度の p型または n型の SZDエクステンション領域 10が形成され、その外側にはより高不純 物濃度の P型または n型の SZD層 11が形成されて!、る。
[0033] この半導体装置 laでは、 SZD層 11が STI5との境界 5aから一定距離だけ内側に 形成されており、また、ゲート電極 7表面および SZD層 11表面にニッケル (Ni)サリ サイド 18が形成されている。
[0034] このような構成を有する第 1の実施の形態の半導体装置 laの形成方法を、図 2およ び図 3〜図 13を参照して説明する。
図 3は第 1の実施の形態の半導体装置の第 1形成工程の要部平面模式図、図 4は 図 3の A— A断面模式図である。
[0035] まず、支持基板上に絶縁層を介して薄膜半導体層が形成された SOI基板を用意す る。このような SOI基板としては、例えば、 Si基板 2上に膜厚約 lOOnmの SiOの埋め
2 込み絶縁膜 3を介して膜厚約 50nmの Si層 4が形成されたものを用いることができる。
[0036] なお、 SOI基板としては、支持基板に酸素注入によって一定の深さに絶縁層を形 成した SIMOX (Separation by IMplanted OXygen)基板でも、絶縁層を支持基板と薄 膜半導体層で挟み込んだボンディング SOI基板でも、その他の方法を用いて形成さ れたものでも、いずれも用いることが可能である。
[0037] SOI基板を用意した後は、素子分離を行うために、 Si層 4上の全面に、第 1のマスク 層 12として膜厚約 10nmの熱酸ィ匕膜と、その上に第 2のマスク層 13として膜厚約 10 Onmの SiN膜を CVD (Chemical Vapor Deposition)法により堆積する。続いて、第 2 のマスク層 13上の素子領域に対応する領域にレジストマスクを形成して異方性ドライ エッチングを行うことにより、素子分離絶縁膜すなわち STI5を形成する部分の第 2, 第 1のマスク層 13, 12を除去する。そして、レジストの剥離後、素子領域に対応する 領域に残る第 1,第 2のマスク層 12, 13をマスクにして異方性エッチングを行い、 Si 層 4および埋め込み絶縁膜 3を除去し、さらに Si基板 2を埋め込み絶縁膜 3との境界 力も約 10nm〜約 20nmの深さまで除去して、トレンチ 14を形成する。
[0038] 図 5は第 1の実施の形態の半導体装置の第 2形成工程の要部平面模式図、図 6は 図 5の B— B断面模式図である。
トレンチ 14の形成後は、全面に膜厚約 250ηπ！〜 400nmの高密度プラズマ酸ィ匕膜 を堆積し、それを第 2のマスク層 13をストッパにして CMP (Chemical Mechanical Polis hing)により平坦化する。それにより、図 3および図 4に示したトレンチ 14に STI5を形 成する。その後、第 2,第 1のマスク層 13, 12を除去する。
[0039] 図 7は第 1の実施の形態の半導体装置の第 3形成工程の要部平面模式図、図 8は 図 7の C— C断面模式図である。
STI5の形成後は、 Si層 4に閾値調整のための不純物のイオン注入を行う。形成す るトランジスタが nMOSトランジスタの場合には、例えば、 p型不純物としてボロン（B) を用い、加速エネルギー約 15keV、ドーズ量約 2 X 1013cm— 2〜約 3 X 1013cm— 2の条 件でイオン注入を行う。また、 pMOSトランジスタの場合には、例えば、 n型不純物と してリン（P)を用い、カロ速エネルギー約 40keV、ドーズ量約 2 X 1013cm_2〜約 3 X 10 13cm 2の条件でイオン注入を行う。イオン注入後は、膜厚約 1. 5nmの熱酸化膜を窒 素（N )雰囲気中、約 950°C〜約 1050°Cの温度条件で熱窒化して膜厚約 2nmの Si
2
ON膜を形成し、 Si層 4上の全面にゲート絶縁膜 6を形成する。
[0040] そして、そのゲート絶縁膜 6上に、ゲート電極層として多結晶シリコンを膜厚約 100η mで堆積し、さらにその上に、キャップ層として SiN膜を膜厚約 10nmで堆積する。そ の後、形成するトランジスタが nMOSトランジスタの場合には、例えばドーズ量約 8 X 1015cm— 2の条件で Pのイオン注入を行い、 pMOSトランジスタの場合には、例えばド 一ズ量約 8 X 1015cm— 2の条件で Bのイオン注入を行う。イオン注入後は、異方性エツ チングによって所望の形状になるようパター-ングを行 、、ゲート電極 7およびゲート キャップ層 15を形成する。
[0041] ゲート電極 7およびゲートキャップ層 15の形成後は、それらをマスクにして Si層 4に 対し S/Dエクステンション領域 10形成用のイオン注入を行う。形成するトランジスタ 力 ¾MOSトランジスタの場合には、例えばドーズ量約 6 X 1014cm— 2の条件でヒ素（As )のイオン注入を行い、 pMOSトランジスタの場合には、例えばドーズ量約 6 X 1014c m_2の条件で Bのイオン注入を行う。それにより、ゲート電極 7およびゲートキャップ層 15の両側の Si層 4内に SZDエクステンション領域 10を形成する。なお、ゲート電極 7直下の SZDエクステンション領域 10間に挟まれた領域にチャネル領域 9が形成さ れる。
[0042] その後、全面に膜厚約 30nmの SiN膜を堆積し、異方性エッチングを行う。それに より、ゲート電極 7およびゲートキャップ層 15の側壁にサイドウォールスぺーサ 8を形 成する。
[0043] 図 9は第 1の実施の形態の半導体装置の第 4形成工程の要部平面模式図、図 10 は図 9の D— D断面模式図である。
サイドウォールスぺーサ 8の形成後は、全面に膜厚約 10nmの SiN膜を堆積し、そ れをレジストマスクを用いて STI5より内側、例えば STI5との境界 5aから約 5nm〜約 lOnm内側の素子領域が開口するようにエッチングし、第 3のマスク層 16を形成する
[0044] レジスト剥離後、第 3のマスク層 16、ゲートキャップ層 15およびサイドウォールスぺ ーサ 8をマスクにして、 Si層 4、埋め込み絶縁膜 3および厚さ約 lOnm〜約 20nmの S i基板 2をエッチングする。その際は、まず開口部の Si層 4に対し臭化水素 (HBr)と酸 素（O )の混合ガスをエツチャントとして異方性ドライエッチングを行い、次に露出した
2
埋め込み絶縁膜 3に対し四フッ化炭素（CF )をエツチャントとして異方性ドライエッチ
4
ングを行い、最後に露出した Si基板 2に対し HBrと Oの混合ガスをエツチャントとして
2
異方性ドライエッチングを行う。それにより、第 3のマスク層 16の開口部に Si基板 2に 達する凹部 17を形成する。
[0045] なお、この工程で第 3のマスク層 16を STI5との境界 5aから一定距離だけ内側にま で形成するのは、埋め込み絶縁膜 3のエッチングの際、埋め込み絶縁膜 3と一緒に 境界 5a付近の STI5がエッチングされてしまうのを回避するためである。
[0046] また、ここでは、第 3のマスク層 16等をマスクにして Si層 4、埋め込み絶縁膜 3およ び Si基板 2をエッチングする際、 Si基板 2を厚さ約 lOnm〜約 20nmだけエッチング するようにした力 厚さはこれに限定されるものではない。このエッチングにより形成さ れる凹部 17には、後述のようにェピタキシャル成長によって SZD層 11が形成される ので、この段階のエッチングでは、所定領域の埋め込み絶縁膜 3が除去されてその 下の Si基板 2が露出した状態になっていれば足りる。したがって、前述のように必要 な応力を発生させることのできる SZD層 11の深さが確保できれば、必要以上に深く Si基板 2をエッチングすることを要しな 、。
[0047] さらに、 STI5によって分離された隣接素子どうしの SZD層 11間の耐圧を確保する ためには、 SZD層 11の下端が STI5の下端より浅い位置していることが望ましい。し たがって、この工程では、凹部 17を STI5よりも浅く形成している。
[0048] 図 11は第 1の実施の形態の半導体装置の第 5形成工程の要部平面模式図、図 12 は図 11の E—E断面模式図である。
凹部 17の形成後は、その凹部 17に、 nMOSトランジスタの場合には n型ドープ SiC を、 pMOSトランジスタの場合には p型ドープ SiGeをェピタキシャル成長させる。
[0049] 例えば n型ドープ SiCをェピタキシャル成長させる場合には、モノシラン（SiH )、メ
4 タン（CH )およびホスフィン（PH )を原料に用い、温度約 450°C〜約 550°Cでェピタ
4 3
キシャル成長を行い、凹部 17に P濃度約 1 X 102Qcm— 3〜3 X 102Qcm— 3の n型ドープ S iCを成長させる。不純物として Pに代えて Asをドープする場合には、原料に PHの代
3 わりにアルシン (AsH )を用いる。
3
[0050] また、例えば p型ドープ SiGeをェピタキシャル成長させる場合には、 SiH、モノゲル
4 マン（GeH )およびジボラン（B H )を原料に用い、温度約 450°C〜約 550°Cでェピ
4 2 6
タキシャル成長を行い、凹部 17に B濃度約 1 X 102Qcm— 3〜3 X 102Qcm— 3の p型ドープ SiGeを成長させる。
[0051] なお、このェピタキシャル成長の際、ゲート電極 7上およびゲート電極 7側壁は、 Si Nのゲートキャップ層 15およびサイドウォールスぺーサ 8によって被覆されているので 、 SiCや SiGeのェピタキシャル成長は起こらない。また、同様に第 3のマスク層 16上 にも SiCや SiGeのェピタキシャル成長は起こらない。
[0052] n型ドープ SiCあるいは p型ドープ SiGeの形成後は、不純物活性化のため、 N雰
2 囲気中、温度 1000°C、約 1秒間のァニールを行う。それ〖こより、凹部 17内に SZD層 11を形成する。
[0053] なお、ここでは、 SiCあるいは SiGeのェピタキシャル成長の前に凹部 17へ SZDの イオン注入を行ってもよい。すなわち、凹部 17の形成後、 SiCや SiGeのェピタキシャ ル成長前に、まず凹部 17の Si基板 2に Pや B等の所定導電型の不純物のイオン注 入を行う。それからその凹部 17にドープした SiCや SiGeのェピタキシャル成長を行 い、その後に活性ィ匕ァニールを行う。この方法の場合、例えば Pでは、加速エネルギ 一約 50keV、ドーズ量約 2 X 1015cm— 2〜8 X 1015cm— 2の条件でイオン注入を行えば よぐ例えば Bでは、カロ速エネルギー約 20keV、ドーズ量約 2 X 1015cm— 2〜8 X 1015c m_2の条件でイオン注入を行えばよ!、。このようにドープした SiCや SiGeを成長する 前にイオン注入を行っておくことにより、 Si基板 2と S/D層 11の間に形成されるへテ 口半導体界面を SZD不純物拡散層中に包含させることができ、ヘテロ界面に起因 する接合リーク電流の低減を図ることができる。 [0054] 図 13は第 1の実施の形態の半導体装置の第 6形成工程の要部平面模式図である 。なお、上記図 2は図 13の F— F断面模式図である。
SZD層 11の形成後は、まず、異方性ドライエッチングによってゲートキャップ層 15 および第 3のマスク層 16を除去する。そして、全面にスノッタ法で Ni膜を形成し、所 定温度でのァニールを行!、、ゲート電極 7表面および SZD層 11表面に Niサリサイド 18を形成する。これにより、図 2に示したような構造を有する半導体装置 1を得る。
[0055] なお、ゲートキャップ層 15の除去に異方性ドライエッチングを用いるのは、 SiNのサ イドウォールスぺーサ 8が等方的にエッチングされて大きく膜減りすると、 Niサリサイド 18を形成したときにゲート電極 7と SZD層 11との間が Niサリサイド 18によって電気 的に短絡してしまう可能性が高くなるためである。ただし、異方性ドライエッチングで あってもサイドウォールスぺーサ 8の高さはある程度は減少する。
[0056] 以後は通常の手順に従い、層間絶縁膜やメタル多層配線等を形成すればよい。
次に、第 2の実施の形態について説明する。
図 14は第 2の実施の形態の半導体装置の要部断面模式図である。
[0057] 第 2の実施の形態の半導体装置 lbは、主に STI5の上端が SZD層 11の上端より も低くなつている点で、上記第 1の実施の形態の半導体装置 laと相違する。
このような構成を有する第 2の実施の形態の半導体装置 lbの形成において、その 第 1〜第 3形成工程は、第 1の実施の形態で述べた第 1〜第 3形成工程（図 3〜図 8) と同じになる。ここでは第 2の実施の形態の半導体装置 lbの形成方法を、その第 4形 成工程以降について、図 14および図 15〜図 19を参照して説明する。
[0058] 図 15は第 2の実施の形態の半導体装置の第 4形成工程の要部平面模式図、図 16 は図 15の G— G断面模式図である。
上記図 3〜図 8に示した形成工程を経てサイドウォールスぺーサ 8まで形成した後、 この第 2の実施の形態の第 4形成工程にぉ 、ては、まず所定条件で全面エッチング を行い、図 15および図 16に示すように、 Si層 4、埋め込み絶縁膜 3および所定深さま で Si基板 2を除去して凹部 17を形成する。
[0059] その際、この第 2の実施の形態では、第 1の実施の形態で述べた第 3のマスク層 16 を形成することなく全面エッチングを行う。そのため、マスク層の形成を省略すること ができ、効率的に凹部 17を形成することが可能になる。ただし、 STI5上にマスク層を 形成しないため、埋め込み絶縁膜 3のエッチング時には埋め込み絶縁膜 3の膜厚と 同程度の厚さ分 STI5もエッチングされ、第 1の実施の形態の場合に比べて STI5の 上端の高さが低くなる点に留意する必要がある。
[0060] なお、凹部 17を形成する際には、その深さについて、第 1の実施の形態で述べた のと同様、 Si基板 2が露出していればその後のェピタキシャル成長が可能である点 や、隣接素子間の耐圧を確保する点を考慮する。
[0061] 図 17は第 2の実施の形態の半導体装置の第 5形成工程の要部平面模式図、図 18 は図 17の H—H断面模式図である。
凹部 17の形成後は、第 1の実施の形態と同様にして、その凹部 17に、 nMOSトラ ンジスタの場合には n型ドープ SiCを、 pMOSトランジスタの場合には p型ドープ SiG eを工ピタキシャル成長させる。その後、不純物活性化のため、 N雰囲気中、温度 10
2
00°C、約 1秒間のァニールを行い、凹部 17内に SZD層 11を形成する。
[0062] なお、第 1の実施の形態で述べたのと同様、図 15および図 16に示した凹部 17の 形成後、ェピタキシャル成長前に、凹部 17の Si基板 2に Pや B等の所定の不純物を イオン注入しておき、それからドープした SiCや SiGeのェピタキシャル成長および活 性ィ匕ァニールを行うようにしてもょ ヽ。
[0063] 図 19は第 2の実施の形態の半導体装置の第 6形成工程の要部平面模式図である
。なお、上記図 14は図 19の I—I断面模式図である。
SZD層 11の形成後は、まず、異方性ドライエッチングによってゲートキャップ層 15 を除去する。その際は、サイドウォールスぺーサ 8も若干エッチングされる。そして、全 面にスパッタ法で Ni膜を形成し、所定温度でのァニールを行い、ゲート電極 7表面お よび SZD層 11表面に Niサリサイド 18を形成する。
[0064] 以後は通常の手順に従い、層間絶縁膜やメタル多層配線等を形成すればよい。
次に、第 3の実施の形態について説明する。
図 20は第 3の実施の形態の半導体装置の要部断面模式図である。
[0065] 第 3の実施の形態の半導体装置 lcは、 SZD層 11間のゲート電極 7直下の埋め込 み絶縁膜 3の下に、 S/D層 11間のパンチスルーの発生を防止するためのパンチス ルーストツパ層 20が形成されている点で、上記第 1の実施の形態の半導体装置 laと 相違する。
[0066] このようなパンチスルーストッパ層 20は、 S/D層 11間においてポテンシャルバリア としての役割を果たす。これにより、チャネル長を縮小した場合やある程度深く Si基 板 2に入り込んだ SZD層 11を形成した場合にも、 SZD層 11間のパンチスルーの 発生を抑えることが可能になる。
[0067] このような構成を有する第 3の実施の形態の半導体装置 lcの形成方法を、図 20お よび図 21を参照して説明する。
図 21は第 3の実施の形態のパンチスルーストツバ層形成工程の要部断面模式図で ある。
[0068] パンチスルーストツバ層 20を形成する際には、例えば上記第 1の実施の形態の図 5 および図 6に示したように STI5の形成まで行った後、ゲート絶縁膜 6の形成前に、図 21〖こ示すよう〖こ、 STI5上にマスク層 21を形成し、形成する SZD層 11の導電型と反 対の導電型の不純物を所定の条件で Si基板 2にイオン注入することによって形成す ることがでさる。
[0069] 例えば、 nMOSトランジスタの場合には、 Bをカ卩速エネルギー約 60keV、ドーズ量 約 2 X 1013cm— 2〜8 X 1013cm— 2の条件で Si基板 2にイオン注入すればよぐ pMOSト ランジスタの場合には、 Pをカ卩速エネルギー約 150keV、ドーズ量約 2 X 1013cm— 2〜 8 X 1013cm_2の条件で Si基板 2にイオン注入すればよい。
[0070] パンチスルーストツバ層 20の形成後は、第 1の実施の形態の第 3形成工程以降（図 7〜図 13,図 2)と同様の手順で半導体装置 lcを形成していけばよい。あるいは第 1 の実施の形態の第 3形成工程後（図 7,図 8)、第 2の実施の形態の第 4形成工程以 降（図 15〜図 19,図 14)と同様の手順で図 20に示した半導体装置 lcを形成してい けばよい。
[0071] 次に、第 4の実施の形態について説明する。
図 22は第 4の実施の形態の半導体装置の要部断面模式図である。
第 4の実施の形態の半導体装置 Idは、パンチスルーストッパ層 30が、 SZD層 11 間のゲート電極 7直下の埋め込み絶縁膜 3の下に形成されて 、ると共に、 S/D層 11 の下部と接触しな ヽように形成されて ヽる点で、上記第 3の実施の形態の半導体装 置 lcと相違する。
[0072] この第 4の実施の形態のパンチスルーストッパ層 30は、第 3の実施の形態の場合と 同様、 nMOSトランジスタの場合には B等の p型不純物を、 pMOSトランジスタの場合 には P等の n型不純物を、それぞれ用い、それらを所定条件でイオン注入して形成さ れる。このとき、 SZD層 11とパンチスルーストッパ層 30とは反対の導電型である。し たがって、 S/D層 11とパンチスルーストッパ層 30とを離間して形成することにより、 S /D層 11とパンチスルーストッパ層 30とを接触させて形成した場合に比べ、より寄生 容量を低減することが可能になる。
[0073] このような構成を有する第 4の実施の形態の半導体装置 Idの形成方法を、図 22お よび図 23を参照して説明する。
図 23は第 4の実施の形態のパンチスルーストツバ層形成工程の要部断面模式図で ある。
[0074] パンチスルーストツバ層 30を形成する際には、例えば上記第 1の実施の形態の図 7 および図 8に示したようにサイドウォールスぺーサ 8まで形成した後、凹部 17の形成 前に、 STI5上にマスク層 31を形成し、所定の不純物を所定の条件で Si基板 2にィォ ン注入する。これ〖こより、 Si基板 2内に、ゲート電極 7やサイドウォールスぺーサ 8の直 下の領域で浅くそれ以外の領域で深くなるような不純物プロファイルのパンチスルー ストッパ層 30が形成されるようになる。
[0075] イオン注入は、例えば、 nMOSトランジスタの場合には、 Bをカ卩速エネルギー約 80k eV、ドーズ量約 2 X 1013cm一2〜 8 X 1013cm 2の条件で行い、 pMOSトランジスタの場 合には、 Pを加速エネルギー約 200keV、ドーズ量約 2 X 1013cm— 2〜8 X 1013cm— 2の 条件で行う。
[0076] パンチスルーストツバ層 30の形成後は、第 1の実施の形態の第 4形成工程以降（図 9〜図 13,図 2)と同様の手順で半導体装置 Idを形成していけばよい。あるいは第 2 の実施の形態の第 4形成工程以降（図 15〜図 19,図 14)と同様の手順で図 22に示 した半導体装置 Idを形成していけばよい。なお、凹部 17を形成する際には、その下 端力 パンチスルーストッパ層 30には達しないが Si基板 2には達する位置となるよう にすることが望ましい。
[0077] このほか、図 7および図 8に示した第 3形成工程においてゲート電極 7まで形成した 後、サイドウォールスぺーサ 8の形成前に、上記同様にマスク層 31を形成して所定の 不純物を所定の条件でイオン注入するようにしても、パンチスルーストッパ層 30の形 成は可能である。この場合のイオン注入条件やパンチスルーストッパ層 30の形成後 の手順は、サイドウォールスぺーサ 8の形成後にパンチスルーストッパ層 30を形成す る上記の場合と同じにすることができる。
[0078] 次に、第 5の実施の形態について説明する。
図 24は第 5の実施の形態の半導体装置の要部断面模式図である。
第 5の実施の形態の半導体装置 leは、パンチスルーストッパ層 40が SZD層 11間 のゲート電極 7直下の埋め込み絶縁膜 3の下に S/D層 11と接触しな 、ように形成さ れている点については上記第 4の実施の形態の半導体装置 Idと同じである力 その 形成方法が異なる。
[0079] 図 25は第 5の実施の形態のパンチスルーストツバ層形成工程の要部断面模式図で ある。
この第 5の実施の形態では、パンチスルーストツバ層 40を形成する際、上記第 1の 実施の形態の図 9および図 10に示したように凹部 17を形成した後、 STI5上にマスク 層 41を形成し、所定の不純物を所定の条件で Si基板 2にイオン注入することにより、 パンチスルーストツバ層 40を形成する。その際、イオン注入条件は、第 4の実施の形 態で述べた条件と同じにすることができる。
[0080] そして、パンチスルーストツバ層 40の形成後は、適当なマスク層を形成した後、第 1 の実施の形態の第 5形成工程以降（図 11〜図 13,図 2)と同様の手順で図 24に示し た半導体装置 leを形成していけばよい。あるいは第 2の実施の形態の第 4形成工程 (図 15,図 16)後に、同様にしてマスク層 41を形成し、パンチスルーストッパ層 40を 形成して、第 5形成工程以降（図 17〜図 19,図 14)と同様の手順で半導体装置 le を形成していけばよい。
[0081] このような形成方法によれば、第 4の実施の形態に比べ、 SZD層 11とパンチスル 一ストッパ層 40との間を広くかつ確実に離間することが可能になる。 次に、第 6の実施の形態について説明する。
[0082] 上記第 1〜第 5の実施の形態では、半導体装置 la〜： Leとして nMOSトランジスタま たは pMOSトランジスタを形成する場合について述べた力 この第 6の実施の形態で は、 CMOSを形成する場合について述べる。ここでは、第 1の実施の形態で述べた 半導体装置 laの形成方法を CMOS形成に適用した場合を例にして説明する。
[0083] 図 26は第 6の実施の形態の半導体装置の第 1形成工程の要部断面模式図である p型の Si基板 2、膜厚約 lOOnmの SiOの埋め込み絶縁膜 3、および膜厚約 50nm
2
の Si層 4からなる SOI基板を用意した後、その素子分離領域となる部分にトレンチを 形成し、全面に膜厚約 250ηπ！〜 400nmの高密度プラズマ酸ィ匕膜の堆積および C MPを行って、トレンチに STI5を形成する。
[0084] そして、 nMOSトランジスタが形成される領域（nMOSトランジスタ形成領域） 50aを レジスト 51で覆い、 pMOSトランジスタが形成される領域 (pMOSトランジスタ形成領 域） 50bに Pをイオン注入し、 pMOSトランジスタ形成領域 50bの埋め込み絶縁膜 3の 下に、 n型拡散層 52を形成する。その後、レジスト 51は除去する。
[0085] 図 27は第 6の実施の形態の半導体装置の第 2形成工程の要部断面模式図である pMOSトランジスタ形成領域 50bの n型拡散層 52の形成後は、 nMOSトランジスタ 形成領域 50a、 pMOSトランジスタ形成領域 50bのそれぞれについて、 Si層 4に閾値 調整のためのイオン注入を行う。 nMOSトランジスタ形成領域 50aには、例えば Bを 加速エネルギー約 15keV、ドーズ量約 2 X 1013cm— 2〜約 3 X 1013cm— 2の条件でィォ ン注入し、 pMOSトランジスタ形成領域 50bには、例えば Pを加速エネルギー約 40k eV、ドーズ量約 2 X 1013cm— 2〜約 3 X 1013cm— 2の条件でイオン注入する。
[0086] このイオン注入後は、 Si層 4上に膜厚約 2nmの SiON膜を形成し、その上に膜厚約 lOOnmの多結晶シリコンおよび膜厚約 10nmの SiN膜を順に堆積して、 nMOSトラ ンジスタ形成領域 50a、 pMOSトランジスタ形成領域 50bにそれぞれ所定条件のィォ ン注入を行う。 nMOSトランジスタ形成領域 50aには、例えば Pをドーズ量約 8 X 1015 cm— 2の条件でイオン注入し、 pMOSトランジスタ形成領域 50bには、例えば Bをドー ズ量約 8 X 1015cm— 2の条件でイオン注入する。
[0087] その後は異方性エッチングを行い、 nMOSトランジスタ形成領域 50a、 pMOSトラ ンジスタ形成領域 50bにそれぞれゲート絶縁膜 6a, 6b、ゲート電極 7a, 7bおよびゲ 一トキヤップ層 15a, 15bを形成する。
[0088] ゲート電極 7a, 7bおよびゲートキャップ層 15a, 15bの形成後は、 nMOSトランジス タ形成領域 50a、 pMOSトランジスタ形成領域 50bのそれぞれについて、それらをマ スクにして Si層 4に対しイオン注入を行い、 S/Dエクステンション領域 10a, 10bを形 成する。 nMOSトランジスタ形成領域 50aには、例えば Asをドーズ量約 6 X 1014cm— 2 の条件でイオン注入し、 pMOSトランジスタ形成領域 50bには、例えば Bをドーズ量 約 6 X 1014cm— 2の条件でイオン注入する。
[0089] その後、全面に膜厚約 30nmの SiN膜を堆積して異方性エッチングを行うことにより 、ゲート電極 7aとゲートキャップ層 15aの側壁、ゲート電極 7bとゲートキャップ層 15b の側壁に、それぞれサイドウォールスぺーサ 8a, 8bを形成する。
[0090] 図 28は第 6の実施の形態の半導体装置の第 3形成工程の要部断面模式図である サイドウォールスぺーサ 8a, 8bの形成後は、全面に膜厚約 10nmの SiN膜を堆積 し、それをまずレジストマスクを用いて pMOSトランジスタ形成領域 50bに残るように、 すなわち nMOSトランジスタ形成領域 50aが開口するようにエッチングを行い、マスク 層 53を形成する。ただし、 nMOSトランジスタ領域 50aでは、それを画定している ST 15より内側の領域が開口するようにマスク層 53を形成する。
[0091] そして、このマスク層 53、およびゲートキャップ層 15a並びにサイドウォーノレスぺー サ 8aをマスクにして、 Si層 4および埋め込み絶縁膜 3さらに所定深さまで Si基板 2の エッチングを行い、 nMOSトランジスタ領域 50aに凹部 17aを形成する。なお、凹部 1 7aの形成の際は、まず Si層 4を HBrと Oの混合ガスをエツチャントとして異方性ドライ
2
エッチングし、次に埋め込み絶縁膜 3を CFをエツチャントとして異方性ドライエツチン
4
グし、最後に HBrと Oの混合ガスをエツチャントとして異方性ドライエッチングする。
2
すなわち凹部 17aを形成する際にゲート電極 7a上、ゲート電極 7a側壁に接する部分 、および少なくとも Si層 4上に形成された他の半導体装置の SZD層の一部をマスク 層 53により被覆し、 Si層 4、埋め込み絶縁膜 3、および Si基板 2のいずれともエツチン グ耐性が異なるようなマスク層 53を用いてエッチングを行っている。
[0092] 図 29は第 6の実施の形態の半導体装置の第 4形成工程の要部断面模式図である 凹部 17aの形成後は、 SiH、 CHおよび PH等を原料に用いた温度約 450°C〜約
4 4 3
550°Cでのェピタキシャル成長を行い、その凹部 17aに P濃度約 1 X 102°cm— 3〜3 X 102Qcm 3の n型ドープ SiC層 54を形成する。その後、マスク層 53は除去する。
[0093] 図 30は第 6の実施の形態の半導体装置の第 5形成工程の要部断面模式図である n型ドープ SiC層 54の形成後は、全面に膜厚約 lOnmの SiN膜を堆積し、 pMOSト ランジスタ形成領域 50bの STI5より内側の領域が開口するようにエッチングを行!、、 マスク層 55を形成する。そして、このマスク層 55、およびゲートキャップ層 15b並びに サイドウォールスぺーサ 8bをマスクにして、 Si層 4および埋め込み絶縁膜 3さらに所 定深さまで Si基板 2のエッチングを行い、 pMOSトランジスタ領域 50bに凹部 17bを 形成する。なお、凹部 17bを形成する際のエッチングは、 nMOSトランジスタ形成領 域 50aの凹部 17aを形成する場合と同条件で行うことができる。
[0094] 図 31は第 6の実施の形態の半導体装置の第 6形成工程の要部断面模式図である 凹部 17bの形成後は、 SiH、 GeHおよび B Hを原料に用いた温度約 450°C〜約
4 4 2 6
550°Cでのェピタキシャル成長を行い、その凹部 17bに B濃度約 1 X 102°cm— 3〜3 X 102°cm— 3の p型ドープ SiGe層 56を形成する。
[0095] 図 32は第 6の実施の形態の半導体装置の第 7形成工程の要部断面模式図である p型ドープ SiGe層 56の形成後は、マスク層 55を除去し、 N雰囲気中、温度 1000
2
。C、約 1秒間の活性化ァニールを行う。これにより、 nMOSトランジスタ形成領域 50a の n型ドープ SiC層 54および pMOSトランジスタ形成領域 50bの p型ドープ SiGe層 5 6に含まれる不純物を活性ィ匕させ、 nMOSトランジスタ形成領域 50a、 pMOSトランジ スタ形成領域 50bにそれぞれ SZD層 1 la, 1 lbを形成する。 [0096] なお、ここでは、 SiCあるいは SiGeのェピタキシャル成長時に所定の不純物をドー プするようにした力 凹部 17a, 17bの形成後、ェピタキシャル成長前に、凹部 17a, 17bの Si基板 2にそれぞれ P, Bをイオン注入しておき、それからドープした SiCや Si Geのェピタキシャル成長と活性ィ匕ァニールを行うようにしてもよい。その場合、例え ば Pでは、カロ速エネノレギー約 50keV、ドーズ量約 2 X 1015cm— 2〜8 X 1015cm— 2の条 件でイオン注入すればよぐ例えば Bでは、カロ速エネルギー約 20keV、ドーズ量約 2 X 1015cm一2〜 8 X 1015cm_2の条件でイオン注入すればよい。
[0097] SZD層 11a, l ibの形成後は、第 1の実施の形態で述べたのと同様にして Niサリ サイドを形成し、通常の手順に従って層間絶縁膜やメタル多層配線等を形成すること により、 CMOSを完成する。
[0098] なお、ここでは第 1の実施の形態の形成方法を CMOS形成に適用した場合を例に して述べたが、勿論、これと同様に第 2〜第 5の実施の形態で述べた形成方法を CM OS形成に適用することも可能である。
[0099] 以上説明したように、 Si基板 2上に埋め込み絶縁膜 3を介して薄い Si層 4が形成さ れた SOI基板を用いて MOSトランジスタを形成する際、 Si結晶と格子定数が異なる 結晶構造の SZD層 11, 11a, l ibを、凹部 17, 17a, 17bにおいて露出する Si基板 2および Si層 4の表面からのェピタキシャル成長によって形成する。その結果、 Si層 4 と埋め込み絶縁膜 3を貫通して Si基板 2に達し、 Si基板 2および Si層 4と異なる格子 定数の SZD層 11, 11a, l ibが形成されるようになる。
[0100] このような形成方法によれば、 SZD層 11, 11a, l ibを少なくとも SOI基板表面力 らその支持基板である Si基板 2に達する厚さとすることができるので、チャネルに充分 な応力を発生させて、キャリア移動度の向上を図ることができる。また、チャネルは薄 い Si層 4に形成されるため、ゲート電極 7, 7a, 7bによる制御が精度良く行え、短チヤ ネル効果の抑制を図ることができる。したがって、高速で高性能な半導体装置 la〜l eが得られる。
[0101] なお、以上の説明にお 、て述べた形成条件等は一例であって、条件は、形成する 半導体装置の要求特性等に応じ、任意に変更可能である。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
I, la, lb, lc, Id, le 半導体装置
2 Si基板
3 埋め込み絶縁膜
4 Si層
5 STI
5a ^¾界
6, 6a, 6b ゲート絶縁膜
7, 7a, 7b ゲート電極
8， 8a, 8b サイドウォールスぺーサ
9 チャネル領域
10, 10a, 10b SZDエクステンション領域
I I, 11a, l ib S/Djg
12 第 1のマスク層
13 第 2のマスク層
14 トレンチ
15, 15a, 15b ゲートキャップ層
16 第 3のマスク層
17, 17a, 17b 凹部
18 Niサリサイド
20, 30， 40 パンチスルーストッパ層
21， 31, 41， 53, 55 マスク層
50a nMOSトランジスタ形成領域
50b pMOSトランジスタ形成領域
51 レジスト n型拡散層 n型ドープ SiC層 p型ドープ SiGe層

Claims

請求の範囲
[1] 半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用い た半導体装置において、
前記薄膜半導体層上にゲート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の両側にあって、前記薄膜半導体層および前記埋め込み絶縁膜 を貫通して前記半導体基板に達し、前記薄膜半導体層と格子定数の異なる結晶構 造を有するソース Zドレイン層と、
を有することを特徴とする半導体装置。
[2] nチャネル型である場合には、前記ソース Zドレイン層の格子定数は、前記薄膜半 導体層の格子定数より小さいことを特徴とする請求の範囲第 1項記載の半導体装置
[3] 前記半導体基板は、シリコン基板であり、前記薄膜半導体層は、シリコン層であり、 前記ソース/ドレイン層は、シリコンカーバイド層であることを特徴とする請求の範囲 第 2項記載の半導体装置。
[4] pチャネル型である場合には、前記ソース Zドレイン層の格子定数は、前記薄膜半 導体層の格子定数より大きいことを特徴とする請求の範囲第 1項記載の半導体装置
[5] 前記半導体基板は、シリコン基板であり、前記薄膜半導体層は、シリコン層であり、 前記ソース/ドレイン層は、シリコンゲルマニウム層であることを特徴とする請求の範 囲第 4項記載の半導体装置。
[6] 前記ゲート電極および前記ソース Zドレイン層は、前記薄膜半導体層および前記 埋め込み絶縁膜を貫通して前記半導体基板に達するように形成された素子分離絶 縁膜によって画定された素子領域に形成されていることを特徴とする請求の範囲第 1 項記載の半導体装置。
[7] 前記素子分離絶縁膜は、下端が前記ソース Zドレイン層の下端より深い位置にな るように形成されて 、ることを特徴とする請求の範囲第 6項記載の半導体装置。
[8] 前記素子分離絶縁膜は、上端が前記ソース Zドレイン層の上端より前記半導体基 板側に下がった位置になるように形成されて ヽることを特徴とする請求の範囲第 6項 記載の半導体装置。
[9] 前記ゲート電極直下の前記半導体基板内で前記ソース Zドレイン層に挟まれた領 域に、前記半導体基板に含まれた前記ソース Zドレイン層と反対導電型の不純物の 濃度より高濃度の前記反対導電型の不純物を含む不純物層を有していることを特徴 とする請求の範囲第 1項記載の半導体装置。
[10] 前記不純物層は、前記ゲート電極直下の前記半導体基板内で前記ソース Zドレイ ン層に挟まれた領域に前記ソース Zドレイン層と離間されて設けられて ヽることを特 徴とする請求の範囲第 9項記載の半導体装置。
[11] 半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用い た半導体装置の製造方法にぉ 、て、
前記薄膜半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通し て前記半導体基板に達する凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有するソース Zドレ イン層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
[12] 前記ソース Zドレイン層を形成する工程においては、
前記凹部に前記半導体基板力 のェピタキシャル成長によって前記薄膜半導体層 と格子定数の異なる結晶構造を有する前記ソース Zドレイン層を形成する、 ことを特徴とする請求の範囲第 11項記載の半導体装置の製造方法。
[13] 前記薄膜半導体層と前記埋め込み絶縁膜を貫通して前記半導体基板に達するよ うに素子分離絶縁膜を形成する工程を有し、
前記ゲート電極を形成する工程にぉ ヽては、
前記素子分離絶縁膜の形成後、前記素子分離絶縁膜によって画定された素子領 域に、前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成し、 前記凹部を形成する工程においては、
前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み 絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する、 ことを特徴とする請求の範囲第 11項記載の半導体装置の製造方法。
[14] 前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み 絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する際には、
前記素子分離絶縁膜をマスク層で被覆した状態で前記ゲート電極の両側の少なく とも前記薄膜半導体層および前記埋め込み絶縁膜をエッチングすることによって前 記半導体基板に達する前記凹部を形成する、
ことを特徴とする請求の範囲第 13項記載の半導体装置の製造方法。
[15] 前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み 絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する際には、
前記ゲート電極の両側の少なくとも前記薄膜半導体層および前記埋め込み絶縁膜 をエッチングすることによって前記半導体基板に達する前記凹部を形成し、 前記埋め込み絶縁膜をエッチングする際には、前記埋め込み絶縁膜と同時に前記 素子分離絶縁膜をエッチングする、
ことを特徴とする請求の範囲第 13項記載の半導体装置の製造方法。
[16] 前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み 絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する際には、
前記素子分離絶縁膜によって隔てられた他の素子領域をマスク層で被覆して前記 凹部を形成し、
前記凹部に前記ソース Zドレイン層を形成し、
前記ソース Zドレイン層の形成後に、
前記素子領域をマスク層で被覆して前記他の素子領域に凹部およびソース Zドレ イン層を形成する、
ことを特徴とする請求の範囲第 13項記載の半導体装置の製造方法。
[17] 前記半導体基板に含まれた前記ソース Zドレイン層と反対導電型の不純物の濃度 より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板 にイオン注入して、前記半導体基板と前記埋め込み絶縁膜との界面近傍の領域に 不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、 前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程 と、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通し て前記半導体基板に達する前記凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース
Zドレイン層を形成する工程と、
を有することを特徴とする請求の範囲第 11項記載の半導体装置の製造方法。
[18] 前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程 後に、
前記半導体基板に含まれた前記ソース zドレイン層と反対導電型の不純物の濃度 より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板 にイオン注入して、前記ゲート電極の直下の前記半導体基板と前記埋め込み絶縁膜 との界面近傍を含む領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通し て前記半導体基板に達する前記凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース
Zドレイン層を形成する工程と、
を有することを特徴とする請求の範囲第 11項記載の半導体装置の製造方法。
[19] 前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通し て前記半導体基板に達する前記凹部を形成する工程後に、
前記半導体基板に含まれた前記ソース zドレイン層と反対導電型の不純物の濃度 より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板 にイオン注入して、前記ゲート電極の直下の前記半導体基板と前記埋め込み絶縁膜 との界面近傍を含む領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース
Zドレイン層を形成する工程を有することを特徴とする請求の範囲第 11項記載の半 導体装置の製造方法。
前記凹部を形成する際に、前記ゲート電極上、前記ゲート電極側壁に接する部分
、および少なくとも前記薄膜半導体層上に形成された他の半導体装置のソース Zド レイン層の一部をマスク層により被覆し、
前記マスク層は、前記薄膜半導体層、前記埋め込み絶縁膜、および前記半導体基 板の 、ずれともエッチング耐性が異なることを特徴とする請求の範囲第 11項記載の 半導体装置の製造方法。
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