KR101673908B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법에서, 기판 상에 게이트 구조물을 형성한다. 게이트 구조물에 인접한 기판의 부분 상에 실리콘을 포함하는 에피택시얼(epitaxial) 층을 형성한다. 게이트 구조물을 이온 주입 마스크로 사용하여, 에피택시얼 층 및 기판 상부에 불순물 및 탄소를 주입함으로써, 각각 올려진 소스 드레인(ESD) 층 및 불순물 영역을 형성한다. ESD 층 상에 금속 실리사이드막을 형성한다. 불순물 영역은 충분한 탄소를 포함하므로, 채널 영역에 인장력을 인가하여 전자의 이동도가 향상된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 상세하게는 올려진 소스/드레인(Elevated Source/Drain: ESD) 층을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
트랜지스터의 채널 영역에 인장력 혹은 압축력을 인가하여 전자 혹은 홀의 이동도를 증가시킴으로써, 상기 트랜지스터의 구동 전류 특성 및 동작 속도를 향상시키려는 시도가 행해지고 있다. 예를 들어, NMOS 트랜지스터의 경우, 기판의 소스/드레인 영역에 탄소를 주입함으로써 채널 영역의 측면에 인장력을 인가하는 방법 등이 개발되고 있다.
하지만, 후속 공정에서 상기 소스/드레인 영역 상에 금속 실리사이드 오믹막이 형성될 경우, 주입된 탄소가 소모되어 원하는 만큼 인장력을 인가할 수 없게 되는 문제점이 있다.
본 발명의 목적은 향상된 구동 전류 특성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 향상된 구동 전류 특성을 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 게이트 구조물을 형성한다. 상기 게이트 구조물에 인접한 상기 기판의 부분 상에 실리콘을 포함하는 에피택시얼(epitaxial) 층을 형성한다. 상기 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 에피택시얼 층 및 상기 기판 상부에 불순물 및 탄소를 주입함으로써, 각각 올려진 소스 드레인(ESD) 층 및 불순물 영역을 형성한다. 상기 ESD 층 상에 금속 실리사이드막을 형성한다.
예시적인 실시예들에 따르면, 상기 에피택시얼 층을 형성할 때, 상기 게이트 구조물에 인접한 상기 기판 부분을 씨드막으로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 불순물은 n형 불순물일 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드막을 형성할 때, 상기 ESD 층 상에 금속막을 증착하고, 상기 금속막 및 상기 ESD 층을 열처리할 수 있다.
예시적인 실시예들에 따르면, 상기 금속막은 티타늄(Ti), 니켈(Ni), 코발트(Co) 또는 백금(Pt)을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드막을 형성할 때 상기 ESD 층의 탄소가 소모될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 소자 제조 방법에서, 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성한다. 상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상에 실리콘을 포함하는 제1 에피택시얼(epitaxial) 층을 형성한다. 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제1 에피택시얼 층 및 상기 기판의 제1 영역 상부에 제1 불순물 및 탄소를 주입함으로써, 각각 제1 ESD 층 및 제1 불순물 영역을 형성한다. 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 실리콘-게르마늄(SiGe) 층을 형성한다. 상기 제1 ESD 층 상에 제1 금속 실리사이드막을 형성한다.
예시적인 실시예들에 따르면, 상기 SiGe 층을 형성한 이후에, 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 실리콘을 포함하는 제2 에피택시얼(epitaxial) 층을 형성하고, 상기 제2 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제2에피택시얼 층 및 상기 기판의 제2 영역 상부에 제2 불순물을 주입함으로써, 각각 제2 ESD 층 및 제2 불순물 영역을 형성하며, 상기 제2 ESD 층 상에 제2 금속 실리사이드막을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 금속 실리사이드막을 형성할 때, 상기 제1 금속 실리사이드막이 동시에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물은 p형 불순물일 수 있다.
예시적인 실시예들에 따르면, 상기 SiGe 층을 형성할 때, 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부를 제거하여 트렌치를 형성하고, SEG 공정을 통해 상기 트렌치를 매립하는 상기 SiGe 층을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 금속 실리사이드막에 접촉하는 배선을 더 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 소자 제조 방법에서, 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성한다. 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 실리콘-게르마늄(SiGe) 층을 형성한다. 상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상에 실리콘을 포함하는 제1 에피택시얼(epitaxial) 층을 형성하고, 상기 SiGe 층 및 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 제2 에피택시얼 층을 형성한다. 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제1 에피택시얼 층 및 상기 기판의 제1 영역 상부에 제1 불순물 및 탄소를 주입함으로써, 각각 제1 ESD 층 및 제1 불순물 영역을 형성한다. 상기 제2 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제2 에피택시얼 층 및 상기 기판의 제2 영역 상부에 제2 불순물을 주입함으로써, 각각 제2 ESD 층 및 제2 불순물 영역을 형성한다. 상기 제1 및 제2 ESD 층들 상에 각각 제1 및 제2 금속 실리사이드막을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물은 p형 불순물일 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 금속 실리사이드막들에 접촉하는 배선들을 더 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 게이트 구조물, 불순물 영역, ESD 층 및 금속 실리사이드막을 포함한다. 상기 게이트 구조물은 기판 상에 형성된다. 상기 불순물 영역은 상기 게이트 구조물에 인접한 상기 기판의 상부에 형성되고 n형 불순물을 포함하며, 제1 농도의 탄소를 포함한다. 상기 ESD 층은 상기 불순물 영역 상에 형성되고 상기 n형 불순물을 포함하며, 상기 제1 농도보다 낮은 제2 농도의 탄소를 포함한다. 상기 금속 실리사이드막은 상기 ESD 층 상에 형성된다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 소자는 제1 및 제2 게이트 구조물들, 제1 불순물 영역, 제2 불순물 영역, 제1 ESD 층, 제2 ESD 층, 제1 금속 실리사이드막 및 제2 금속 실리사이드막을 포함한다. 상기 제1 및 제2 게이트 구조물들은 기판의 제1 및 제2 영역들 상에 각각 형성된다. 상기 제1 불순물 영역은 상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상부에 형성되고 n형 불순물을 포함하며, 제1 농도의 탄소를 포함한다. 상기 제2 불순물 영역은 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 형성되고 p형 불순물을 포함한다. 상기 제1 ESD 층은 상기 제1 불순물 영역 상에 형성되고 상기 n형 불순물을 포함하며, 상기 제1 농도보다 낮은 제2 농도의 탄소를 포함한다. 상기 제2 ESD 층은 상기 제2 불순물 영역 상에 형성되고 상기 p형 불순물을 포함한다. 상기 제1 금속 실리사이드막은 상기 제1 ESD 층 상에 형성된다. 상기 제2 금속 실리사이드막은 상기 제2 ESD 층 상에 형성된다.
예시적인 실시예들에 따르면, 상기 반도체 소자는 상기 제2 불순물 영역 및 상기 제2 ESD 층 사이에 형성된 SiGe 층을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 반도체 소자는 상기 제1 및 제2 금속 실리사이드막들에 접촉하는 배선들을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 기판 및 상기 제1 및 제2 ESD 층들은 단결정 실리콘을 포함할 수 있다.
본 발명에 따르면, 게이트 구조물에 인접한 기판 상에 에피택시얼 층을 형성한 후, 상기 에피택시얼 층 및 상기 기판 상부에 불순물 및 탄소를 주입하여 각각 ESD 층 및 불순물 영역을 형성하므로, 이후 상기 ESD 층 상에 금속막을 증착하여 금속 실리사이드막을 형성하는 공정에서, 상기 불순물 영역의 탄소는 거의 소모되지 않는다. 이에 따라, 상기 불순물 영역 사이에 형성되는 채널 영역에 인장력을 충분하게 인가하여, 상기 채널 영역의 전자의 이동도가 향상된다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 게이트 구조물(150)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well) 영역을 더 포함할 수 있다.
게이트 구조물(150)은 기판(100) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 형성한 후, 사진 식각 공정을 이용하여 이들을 패터닝함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(150)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 게이트 전극(120) 및 게이트 마스크(130)를 포함할 수 있다.
구체적으로, 상기 게이트 절연막은 실리콘 산화물과 같은 산화물 혹은 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 상기 게이트 절연막은 기판(100)에 대해 열산화 공정을 수행하거나, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행하여 형성할 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있으며, 상기 게이트 마스크층은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 상기 게이트 도전막 및 상기 게이트 마스크층은 CVD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 사용하여 형성할 수 있다.
한편 게이트 구조물(150)은 게이트 마스크(130), 게이트 전극(120) 및 게이트 절연막 패턴(110)의 측벽에 형성된 게이트 스페이서(140)를 더 포함하도록 형성될 수 있다. 구체적으로, 게이트 마스크(130), 게이트 전극(120) 및 게이트 절연막 패턴(110)을 커버하는 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 게이트 스페이서(140)를 형성할 수 있다. 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 2를 참조하면, 기판(100) 상에 선택적 에피택시얼 성장 (Selective Epitaxial Growth: SEG) 공정을 수행하여 에피택시얼 층(160)을 형성한다. 에피택시얼 층(160)은 게이트 구조물(150)에 의해 커버되지 않는 기판(100) 상부를 씨드막으로 하여 형성된다.
일 실시예에 따르면, 상기 SEG 공정은 약 700℃ 내지 약 900℃의 온도 및 약 10torr 내지 약 50torr의 압력에서 CVD 공정을 수행함으로써 형성될 수 있다. 상기 CVD 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스를 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘막이 형성될 수 있다. 혹은, 상기 SEG 공정은 감압 화학 기상 증착(Reduced Pressure CVD: RPCVD) 공정, 저압 화학 기상 증착(Low Pressure CVD: LPCVD) 공정, 초고진공 화학 기상 증착(Ultra High Vacuum CVD: UHVCVD) 공정, 유기 금속 화학 기상 증착(Metal Organic CVD: MOCVD) 공정 등을 통해 수행될 수도 있다. 일 실시예에 따르면, 에피택시얼 층(160)은 100Å 내지 500Å의 높이를 갖도록 형성된다.
도 3을 참조하면, 게이트 구조물(150)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 에피택시얼 층(160) 및 기판(100) 상부에 불순물을 주입한다. 이에 따라 게이트 구조물(150)에 인접한 기판(100) 상부에는 불순물 영역(170)이 형성되고, 에피택시얼 층(160)은 이른 바 올려진 소스/드레인(ESD) 층으로 기능할 수 있다. 즉, 에피택시얼 층(160) 및 불순물 영역(170)은 함께 트랜지스터의 소스/드레인 영역의 역할을 수행할 수 있다. 이와 같이 불순물이 도핑된 에피택시얼 층(160)을 앞으로는 ESD 층(165)으로 정의한다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소 등의 n형 불순물을 포함할 수 있다. 일 실시예에 따르면, 불순물 영역(170)은 100Å 내지 1000Å의 깊이를 갖도록 형성된다.
한편, 상기 이온 주입 공정 시, 에피택시얼 층(160) 및 게이트 구조물(150)에 인접한 기판(100) 상부에 탄소 이온이 함께 주입될 수 있다. 일 실시예에 따르면, 5E19/cm3 내지 5E21/cm3 도즈량으로 탄소 이온이 주입된다. 이에 따라, 불순물 영역(170) 및 ESD 층(165)은 예를 들어, 실리콘 탄화물(SiC)을 포함할 수 있다. 불순물 영역(170)이 탄소를 포함하게 됨에 따라, 불순물 영역(170) 사이에 형성되는 채널 영역의 측면에 인장력이 인가되어 전자의 이동도가 증가된다.
이와는 달리, 상기 탄소 이온은 상기 이온 주입 공정과 별개로, 상기 이온 주입 공정 이전 혹은 이후에 주입될 수도 있다.
예시적인 실시예들에 따르면, 상기 이온 주입 공정 이후에 열처리 공정을 더 수행할 수 있다.
도 4를 참조하면, ESD 층(165) 상에 오믹막(180)을 형성한다. 예시적인 실시예들에 따르면, ESD 층(165) 상에 금속막을 증착하고, 상기 금속막 및 ESD 층(165)을 열처리함으로써 금속 실리사이드를 포함하는 오믹막(180)을 형성할 수 있다. 상기 금속은 예를 들어, 티타늄(Ti), 니켈(Ni), 코발트(Co) 또는 백금(Pt) 등의 금속을 포함할 수 있다. 일 실시예에 따르면, 오믹막(180)은 100Å 내지 500Å의 두께를 갖도록 형성된다.
오믹막(180) 형성 공정 시, ESD 층(165)에 있는 실리콘과 탄소가 소모될 수 있다. 하지만, ESD 층(165)에 의해 오믹막(180)과 이격된 불순물 영역(170)에 포함된 탄소의 경우 원래의 농도를 유지할 수 있다. 이에 따라, 상기 채널 영역에 인가되는 인장력이 감소되지 않으므로, 전자의 이동도가 유지될 수 있다.
상기 반도체 소자는 채널 영역에서 향상된 전자 이동도를 가지므로, 구동 전류이 특성이 개선된다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 제1 영역(I) 및 제2 영역(II)을 갖는 기판(200)의 상부를 제거하여 트렌치(도시하지 않음)를 형성하고, 상기 트렌치를 채우는 소자 분리막(205)을 형성한다. 예시적인 실시예들에 따르면, 제1 및 제2 영역들(I, II)은 각각 엔모스(Negative Metal Oxide Semiconductor: NMOS) 영역 및 피모스(Positive Metal Oxide Semiconductor: PMOS) 영역일 수 있다.
도 6을 참조하면, 기판(200) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 형성한 후 사진 식각 공정을 이용하여 이들을 패터닝함으로써, 기판(200)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(212), 제1 게이트 전극(222) 및 제1 게이트 마스크(232)를 형성하고, 기판(200)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(214), 제2 게이트 전극(224) 및 제2 게이트 마스크(234)를 형성할 수 있다. 이후, 게이트 마스크들(232, 234), 게이트 전극들(222, 224) 및 게이트 절연막 패턴들(212, 214)을 커버하는 스페이서막을 기판(200) 상에 형성한 후, 상기 스페이서막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 제1 및 제2 스페이서들(242, 244)을 각각 형성한다. 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
이에 따라, 기판(200)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(212), 제1 게이트 전극(222) 및 제1 게이트 마스크(232)와 제1 게이트 스페이서(242)를 포함하는 제1 게이트 구조물(252)이 형성되고, 기판(200)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(214), 제2 게이트 전극(224) 및 제2 게이트 마스크(234)와 제2 게이트 스페이서(244)를 포함하는 제2 게이트 구조물(254)이 형성될 수 있다.
한편, 상기 패터닝 공정에서 발생한 식각 데미지를 큐어링하기 위한 게이트 재산화 공정이 더 수행될 수 있다.
도 7을 참조하면, 제2 게이트 구조물(254)이 형성된 제2 영역(II)을 성장 방지막(260)으로 커버한다. 일 실시예에 따르면, 성장 방지막(260)은 질화물을 사용하여 500Å 내지 1000Å의 두께를 갖도록 형성된다.
도 8을 참조하면, 기판(200)의 제1 영역(I) 상에 제1 SEG 공정을 수행하여 제1 에피택시얼 층(272)을 형성한다. 제1 에피택시얼 층(272)은 제1 게이트 구조물(252)에 의해 커버되지 않는 기판(200)의 제1 영역(I) 상부를 씨드막으로 하여 형성된다. 상기 제1 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스를 사용하여 CVD 공정을 통해 수행될 수 있으며, 이에 따라 단결정 실리콘막이 형성될 수 있다. 일 실시예에 따르면, 제1 에피택시얼 층(272)은 100Å 내지 500Å의 높이를 갖도록 형성된다. 이후, 성장 방지막(260)은 제거된다.
도 9를 참조하면, 제2 게이트 구조물(254)이 형성된 기판(200)의 제2 영역(II)을 제1 마스크(280)로 커버한 후, 제1 게이트 구조물(252)을 이온 주입 마스크로 사용하는 제1 이온 주입 공정을 통해, 제1 에피택시얼 층(272) 및 기판(200)의 제1 영역(I) 상부에 제1 불순물을 주입한다. 이에 따라 제1 게이트 구조물(252)에 인접한 기판(200) 상부에는 제1 불순물 영역(292)이 형성되고, 제1 에피택시얼 층(272)은 제1 ESD 층(276)으로 변환된다. 예시적인 실시예들에 따르면, 상기 제1 불순물은 형성하고자 하는 인, 비소 등의 n형 불순물을 포함한다. 일 실시예에 따르면, 제1 불순물 영역(292)은 100Å 내지 1000Å의 깊이를 갖도록 형성된다.
한편, 상기 제1 이온 주입 공정 시, 제1 에피택시얼 층(272) 및 제1 게이트 구조물(252)에 인접한 기판(200) 상부에 탄소 이온이 함께 주입될 수 있다. 일 실시예에 따르면, 5E19/cm3 내지 5E21/cm3 도즈량으로 탄소 이온이 주입된다. 이에 따라, 제1 불순물 영역(292) 및 제1 ESD 층(276)은 예를 들어, 실리콘 탄화물(SiC)을 포함할 수 있다. 제1 불순물 영역(292)이 탄소를 포함하게 됨에 따라, n형 불순물을 포함하는 제1 불순물 영역(292) 사이에 형성되는 채널 영역의 측면에 인장력이 인가되어 전자의 이동도가 증가된다.
이와는 달리, 상기 탄소 이온은 상기 제1 이온 주입 공정과 별개로, 상기 이온 주입 공정 이전 혹은 이후에 주입될 수도 있다. 예시적인 실시예들에 따르면, 상기 제1 이온 주입 공정 이후에 열처리 공정을 더 수행할 수 있다. 이후 제1 마스크(280)는 제거된다.
도 10을 참조하면, 제1 게이트 구조물(252) 및 제1 ESD 층(276)이 형성된 기판(200)의 제1 영역(I)을 제2 마스크(도시하지 않음)로 커버하고, 제2 게이트 구조물(254)을 식각 마스크로 사용하여 기판(200)의 제2 영역(II) 상부를 식각한다. 이에 따라, 제2 게이트 구조물(254)에 인접한 기판(200) 상부에 트렌치(도시하지 않음)가 형성된다. 상기 트렌치는 기판(200)과 40° 내지 90°의 각도를 이루도록 형성될 수 있으며, 바람직하게는 40° 내지 80°의 각도를 이루도록 형성되고, 가장 바람직하게는 대략 56° 각도를 이루도록 형성된다. 일 실시예에 따르면, 복수 개의 트렌치들이 형성되며, 각 트렌치들이 기판(200)과 이루는 각도는 서로 다를 수 있다.
디클로로실란(SiH2Cl2) 가스 및 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 제2 SEG 공정을 수행함으로써, 단결정 실리콘-게르마늄을 포함하는 실리콘-게르마늄(SiGe) 층(300)을 형성한다. SiGe 층(300)은 실리콘을 포함하는 기판(200)과의 격자 정수차에 기인하는 압축력을 채널 영역에 인가하며, 이에 따라, 상기 채널 영역의 홀의 이동도가 향상된다.
이후, 디클로로실란(SiH2Cl2) 가스 등을 소스 가스로 사용하여 제3 SEG 공정을 수행함으로써, 제2 게이트 구조물(254)에 의해 커버되지 않는 기판(200)의 제2 영역(II) 및 SiGe 층(300) 상에 단결정 실리콘을 포함하는 제2 에피택시얼 층(도시하지 않음)을 형성한다.
제2 게이트 구조물(254)을 이온 주입 마스크로 사용하는 제2 이온 주입 공정을 통해, 제2 에피택시얼 층(274) 및 기판(200)의 제2 영역(II) 상부에 제2 불순물을 주입한다. 이때, 상기 제2 불순물은 SiGe 층(300)에도 주입될 수 있다. 이에 따라 제2 게이트 구조물(254)에 인접한 기판(200) 상부에는 제2 불순물 영역(294)이 형성되고, 제2 에피택시얼 층(274)은 제2 ESD 층(278)으로 변환된다. 예시적인 실시예들에 따르면, 상기 제2 불순물은 형성하고자 하는 붕소, 갈륨 등의 p형 불순물을 포함한다. 일 실시예에 따르면, 제2 불순물 영역(294)은 100Å 내지 1000Å의 깊이를 갖도록 형성된다. 이후, 상기 제2 마스크는 제거된다.
도 11을 참조하면, 제1 및 제2 ESD 층들(276, 278) 상에 제1 및 제2 오믹막들(312, 314)을 각각 형성한다. 예시적인 실시예들에 따르면, ESD 층들(276, 278) 상에 금속막을 증착하고, 상기 금속막 및 ESD 층들(276, 278)을 열처리함으로써 금속 실리사이드를 포함하는 오믹막들(312, 314)을 형성할 수 있다. 상기 금속은 예를 들어, 티타늄(Ti), 니켈(Ni), 코발트(Co) 또는 백금(Pt) 등의 금속을 포함할 수 있다. 일 실시예에 따르면, 오믹막들(312, 314)은 100Å 내지 500Å의 두께를 갖도록 형성된다.
오믹막들(312, 314) 형성 공정 시, 제1 ESD 층(276)에 있는 실리콘과 탄소가 소모될 수 있다. 하지만, 제1 ESD 층(276)에 의해 제1 오믹막(312)과 이격된 제1 불순물 영역(292)에 포함된 탄소의 경우 원래의 농도를 유지할 수 있다. 이에 따라, 상기 채널 영역에 인가되는 인장력이 감소되지 않으므로, 전자의 이동도가 유지될 수 있다.
도 12를 참조하면, 제1 및 제2 게이트 구조물들(252, 254), 제1 및 제2 ESD 층들(276, 278) 및 제1 및 제2 오믹막들(312, 314)이 형성된 기판(200) 상에 제1 층간 절연막(320)을 형성한다. 일 실시예에 따르면, 제1 층간 절연막(320)은 대략 6000Å의 두께를 갖도록 형성된다. 제1 층간 절연막(320)을 일부 식각함으로써, 오믹막들(312, 314)에 각각 접촉하는 제1 배선들(330)을 형성한다. 일 실시예에 따르면, 제1 배선들(330)은 구리와 같은 금속을 사용하여 다마신 공정을 통해 형성될 수 있다.
제1 층간 절연막(320) 및 제1 배선들(330) 상에 제2 층간 절연막(340)을 형성한다. 제2 층간 절연막(340)을 일부 식각함으로써, 제1 배선들(280) 접촉하는 제2 배선들(350)을 형성한다. 일 실시예에 따르면, 제2 배선들(350)은 구리와 같은 금속을 사용하여 다마신 공정을 통해 형성될 수 있다.
제2 층간 절연막(340) 상에 제2 배선들(350)을 보호하는 보호막(360)을 형성하여 상기 반도체 소자를 완성한다.
상기 반도체 소자는 기판(200)의 NMOS 영역(I)에 탄소를 포함하는 제1 불순물 영역(292)을 구비하므로, 채널 영역의 측면에 인장력을 인가하여 전자의 이동도가 향상되고, 기판(200)의 PMOS 영역(II)에 SiGe 층(300)을 구비하므로, 채널 영역의 측면에 압축력을 인가하여 홀의 이동도가 향상된다. 이에 따라, 상기 반도체 소자는 구동 전류 특성이 개선되고 빠른 동작 속도를 가질 수 있다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 도 5 내지 도 13을 참조로 설명한 제조 방법에 비해, ESD 층 및 불순물 영역 형성 공정과 SiGe 층 형성 공정의 순서가 다르다는 점을 제외하고는 동일하거나 유사하므로, 동일하거나 유사한 부분에 대한 자세한 설명을 생략한다.
도 14를 참조하면, 도 5 내지 도 6을 참조로 설명한 공정들을 수행하여, 소자 분리막(205)이 형성된 기판(200)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 게이트 구조물들(252, 254)을 형성한다.
이후, 도 10을 참조로 설명한 공정을 수행하여, 기판(200)의 제2 영역(II) 상부에 SiGe 층(300)을 형성한다.
도 15를 참조하면, 도 8 및 도 10을 참조로 설명한 공정들을 수행하여, 제1 게이트 구조물(252)에 의해 커버되지 않은 기판(200)의 제1 영역(I) 상에 제1 에피택시얼 층(272)을 형성하고, 제2 게이트 구조물(254)에 의해 커버되지 않은 기판(200)의 제2 영역(II) 및 SiGe 층(300) 상에 제2 에피택시얼 층(274)을 형성한다.
도 16을 참조하면, 도 11을 참조로 설명한 공정들을 수행하여, 기판(200)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 ESD 층들(276, 278)을 형성하고, 제1 및 제2 영역들(I, II) 상부에 각각 제1 및 제2 불순물 영역들(292, 294)을 형성하며, 제1 및 제2 ESD 층들(276, 278) 상에 각각 제1 및 제2 오믹막들(312, 314)을 형성한다.
이후, 도 12 및 도 13을 참조로 설명한 공정들을 수행함으로써, 상기 반도체 소자를 완성한다.
100, 200 : 반도체 기판 110 : 게이트 절연막
120 : 게이트 전극 130 : 게이트 마스크
140 : 게이트 스페이서 150 : 게이트 구조물
160 : 에피택시얼 층 165 : ESD 층
170 : 불순물 영역 180 : 오믹막
205 : 소자 분리막
212, 214 : 제1, 제2 게이트 절연막
222, 224 : 제1, 제2 게이트 전극
232, 234 : 제1, 제2 게이트 마스크
242, 244 ; 제1, 제2 게이트 스페이서
252, 254 : 제1, 제2 게이트 구조물
260 : 성장 방지막
272, 274 : 제1, 제2 에피택시얼 층
276, 278 : 제1, 제2 ESD 층 280 : 제1 마스크
292, 294 : 제1, 제2 불순물 영역 300 : SiGe 층
312, 314 : 제1, 제2 오믹막
320, 340 : 제1, 제2 층간 절연막 330, 350 : 제1, 제2 배선
360 : 보호막

Claims (10)

  1. 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접한 상기 기판의 부분 상에 실리콘을 포함하는 에피택시얼(epitaxial) 층을 형성하는 단계;
    상기 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 에피택시얼 층 및 상기 기판 상부에 불순물 및 탄소를 주입함으로써, 불순물이 도핑된 실리콘 탄화물을 포함하는 각각 올려진 소스 드레인(ESD) 층 및 불순물 영역을 형성하는 단계; 및
    상기 ESD 층 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 불순물은 n형 불순물인 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는,
    상기 ESD 층 상에 금속막을 증착하는 단계; 및
    상기 금속막 및 상기 ESD 층을 열처리하는 단계를 포함하며,
    상기 금속 실리사이드막을 형성할 때 상기 ESD 층의 탄소가 소모되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계;
    상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상에 실리콘을 포함하는 제1 에피택시얼(epitaxial) 층을 형성하는 단계;
    상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제1 에피택시얼 층 및 상기 기판의 제1 영역 상부에 제1 불순물 및 탄소를 주입함으로써, 상기 제1 불순물이 도핑된 실리콘 탄화물을 포함하는 제1 ESD 층 및 제1 불순물 영역을 각각 형성하는 단계;
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 실리콘-게르마늄(SiGe) 층을 형성하는 단계; 및
    상기 제1 ESD 층 상에 제1 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 SiGe 층을 형성하는 단계 이후에,
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 실리콘을 포함하는 제2 에피택시얼(epitaxial) 층을 형성하는 단계;
    상기 제2 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제2에피택시얼 층 및 상기 기판의 제2 영역 상부에 제2 불순물을 주입함으로써, 상기 제2 불순물이 도핑된 실리콘 탄화물을 포함하는 제2 ESD 층 및 제2 불순물 영역을 각각 형성하는 단계; 및
    상기 제2 ESD 층 상에 제2 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물은 p형 불순물인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계;
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 실리콘-게르마늄(SiGe) 층을 형성하는 단계;
    상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상에 실리콘을 포함하는 제1 에피택시얼(epitaxial) 층을 형성하고, 상기 SiGe 층 및 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 제2 에피택시얼 층을 형성하는 단계;
    상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제1 에피택시얼 층 및 상기 기판의 제1 영역 상부에 제1 불순물 및 탄소를 주입함으로써, 상기 제1 불순물이 도핑된 실리콘 탄화물을 포함하는 제1 ESD 층 및 제1 불순물 영역을 각각 형성하는 단계;
    상기 제2 게이트 구조물을 이온 주입 마스크로 사용하여, 상기 제2 에피택시얼 층 및 상기 기판의 제2 영역 상부에 제2 불순물을 주입함으로써, 상기 제2 불순물이 도핑된 실리콘 탄화물을 포함하는 제2 ESD 층 및 제2 불순물 영역을 각각 형성하는 단계; 및
    상기 제1 및 제2 ESD 층들 상에 각각 제1 및 제2 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 제7항에 있어서, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물은 p형 불순물인 것을 특징으로 하는 반도체 소자 제조 방법.
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