JP4134001B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4134001B2
JP4134001B2 JP2004315211A JP2004315211A JP4134001B2 JP 4134001 B2 JP4134001 B2 JP 4134001B2 JP 2004315211 A JP2004315211 A JP 2004315211A JP 2004315211 A JP2004315211 A JP 2004315211A JP 4134001 B2 JP4134001 B2 JP 4134001B2
Authority
JP
Japan
Prior art keywords
film
gate electrode
drain
source
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004315211A
Other languages
English (en)
Other versions
JP2006128427A (ja
Inventor
永▲ソク▼ 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004315211A priority Critical patent/JP4134001B2/ja
Priority to US11/135,467 priority patent/US7602031B2/en
Publication of JP2006128427A publication Critical patent/JP2006128427A/ja
Application granted granted Critical
Publication of JP4134001B2 publication Critical patent/JP4134001B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置の中でも、特に金属シリサイド膜のみからなるゲート電極を持つ高速動作が可能な電界効果トランジスタ（ＭＩＳＦＥＴ又はＭＯＳＦＥＴ）からなる半導体の製造方法に関するものである。
近年、半導体集積回路装置（以下、単に「半導体装置」と記す。）の微細化に伴い、半導体素子の電極の微細化も進んでいる。この半導体素子の駆動能力向上のために、ゲート電極、ソース領域、及びドレイン領域の表面に金属シリサイド化物を形成して、これらの領域と上層配線との接触抵抗を低減するために、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等の金属シリサイド化物が用いられている。この金属シリサイド化物を形成するために、ゲート電極の側面をサイドウォールスペーサで覆い、基板上に金属膜を堆積させて熱処理を行うことにより、ゲート電極、ソース領域及びドレイン領域上に、自己整合的に金属シリサイド化物を形成することができる。
このゲート電極には、その一部がシリサイド化されたポリシリコン電極を用い、また、微細化に伴うゲート絶縁膜の薄膜化によって、Ｂ（ボロン）等のイオン注入時に基板への突き抜けが問題となる。このＢの突き抜けを防ぐためＢ濃度を低くすると、ゲート電極に空乏化が生ずるという問題がある。この問題を解決するため、ポリシリコン電極の代わりに、空乏化が起こらないメタルゲートが提案されている。メタルゲートを導入することで、空乏化の解消と共にゲート電極の低抵抗が実現でき、ゲート電極による低信号遅延と低電力化が可能になる。
メタルゲートの製造方法として、ポリシリコンの代わりにスパッタリング法によりメタルを成膜し、そのメタルをゲート電極の形状にパターニングする方法と、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を用いたダマシン（Ｄａｍａｓｃｅｎｅ）ゲートプロセス方法が提案されている。電極材料以外は現在のポリシリコン電極の形成プロセスと同様のスパッタリング法の場合は、メタル電極加工の困難、表面への物理ダメージにより絶縁膜特性が劣化、活性化処理によるゲート絶縁膜やゲート電極の信頼性の問題などが多いため、実現する可能性が低い。
しかし、ダマシンゲートプロセスの場合は、層間絶縁膜で覆われたトランジスタ部分をＣＭＰによって平坦化した後、ダミーゲート部分を選択的に除去し、ゲート絶縁膜を形成する。次に、ゲート電極として、例えば、メタル膜（ＴｉＮ、ＷＮ、ＴａＮ、Ｗ等）を成膜し、次に、ＣＭＰによって平坦化することにより、メタル電極が形成される。ところが、ゲート電極として同様のメタル膜を用いた場合には、ゲート電極の仕事関数がｎ型とｐ型ＭＯＳＦＥＴとで等しくなる。例えば、ポリシリコンゲートの場合は、それぞれＢとＰ（リン）を注入することで、ｎ型の仕事関数は４．０５ｅＶ、ｐ型の仕事関数は５．１７ｅＶとなる。そのため、同様のメタル膜を用いると、しきい値電圧を調整することが非常に難しくなる。そのため、ゲート電極としてｎ型とｐ型とで異なる金属材料を用いた、デュアルメタルゲートプロセスを導入する必要がある。適切なしきい値電圧を制御するために、ｎ型ゲート電極には仕事関数が４．１〜４．４ｅＶの材料、ｐ型ゲート電極には仕事関数が４．８〜５．１ｅＶの材料が必要となる。しかし、材料選択の困難性及びプロセスの複雑性が大きな問題である。
最近、ｎ型ＭＯＳとｐ型ＭＯＳトランジスタの仕事関数の調整が容易なシリサイドのみからなるゲート電極が注目されている（非特許文献１、２、３参照）。金属シリサイド膜をゲート電極として用いた場合、その仕事関数がシリコンのミッドギャップ（ｍｉｄ ｇａｐ）に位置するため、ゲート電極として望ましい値となる。また、ポリシリコン中の不純物により仕事関数の調整が可能な為、ｎ型とｐ型それぞれに合わせて仕事関数を制御できることが知られている。そこで、金属シリサイド膜のみからなるゲート電極を形成するため、ダマシンゲートプロセスを用いた半導体装置が提案されている。この半導体装置は、現在のシリサイド技術と同様に、先にソース・ドレイン部とゲート電極の一部をシリサイド化し、次に、層間絶縁膜を堆積し、ＣＭＰで層間絶縁膜を平坦化し、ゲート電極の表面を露出させ、シリサイドになる金属膜を堆積し、熱処理を行うことでゲート全体がシリサイド化された半導体装置である。このように２回シリサイド化を行う理由は、ソース・ドレイン部のシリサイドよりゲート電極のシリサイドの膜厚が厚いためである。ゲート電極のシリサイドの膜厚に合せて、同時にソース・ドレイン部もシリサイド化すると、ソース・ドレイン部の接合リークが大きくなってしまうという問題がある。
Ｂ．Ｔａｖｅｌ ｅｔ ａｌ，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈ．Ｄｉｇ．，２００１，ｐｐ．３７．５．１ Ｗ.Ｐ.Ｍａｓｚａｒａ ｅｔ ａｌ, Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈ．Ｄｉｇ．，２００２，ｐｐ．３６７ Ｑｉ Ｘｉａｎｇ ｅｔ ａｌ．ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，２００３．Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ，２００３，Ｐａｇｅｓ：１０１〜１０２
そこで、本発明は、上記問題点に鑑みてなされたものであり、ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイド膜のみからなるゲート電極を備え、既存の製造方法との整合性が高い半導体装置の製造方法を提供することを課題とする。
さらに、この半導体装置の製造方法によりコスト的に優位性がある電界効果トランジスタ（ＭＩＳＦＥＴ又はＭＯＳＦＥＴ）からなる半導体装置を提供することを課題とする。
上記課題を解決するために、本発明は以下のことを特徴とする。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサの両側にエピタキシャルシリコン膜からなるエレベーテッド構造を有するソース・ドレインを形成する工程と、前記ソース・ドレインを形成した後、前記サイドウォールスペーサを除去する工程と、前記サイドウォールスペーサを除去した後、前記ゲート電極と前記ソース・ドレインの間の前記半導体基板に、第１の不純物を注入する工程と、前記サイドウォールスペーサを除去した領域に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜を形成した後、前記ソース・ドレインの下の前記半導体基板に第２の不純物を注入する工程と、前記第２の不純物の注入した後、前記シリコン酸化膜を後退させる工程と、前記シリコン酸化膜を後退させた後、全面に金属膜を形成し、該金属膜と前記ゲート電極、及び前記ソース・ドレインを反応させて、前記ゲート電極と前記ソース・ドレインをシリサイド化する工程と、を含むことを特徴とする。
また、本発明の半導体装置の製造方法は、さらに、前記ゲート電極と前記ソース・ドレインをシリサイド化する工程は、前記ゲート電極と前記ソース・ドレインとを同時にシリサイド化する工程であることを特徴とする。
また、本発明の半導体装置の製造方法は、さらに、前記ゲート電極の全てが金属シリサイド膜からなることを特徴とする。
本発明により、本発明の半導体装置の製造方法では、仕事関数の調整が容易な金属シリサイド膜のみからなるゲート電極を容易に製作することができ、既存プロセスとの整合性が高く、コスト的に優位性のある半導体装置の製造方法を提供することができる。
また、本発明の半導体装置では、ゲートの空乏化が解消し、ゲート電極の低抵抗が実現でき、ゲート電極による低信号遅延と低電力化ができ、かつソース・ドレイン上のみ選択的にエピタキシャル膜を成長することで、サイドウォールスペーサの後退量によりソース・ドレイン上の金属シリサイドがチャネル部に近寄ることを制御することができる。
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。さらに、ここでは、ｎ型ＭＯＳＦＥＴについて述べて行くが、基板や不純物領域の伝導型を逆にすれば、ｐ型ＭＯＳＦＥＴになることは言うまでもない。
本発明の第１実施形態による半導体装置について図１から図１３を用いて説明する。図１から図１３は、本実施形態による半導体装置の製造方法の工程を示す概略図である。
＜第１実施形態＞
図１は、シリコンよりなる半導体基板に、半導体素子の領域を画定する素子分離領域を形成したものを示す図である。半導体装置は、半導体基板１を製造・洗浄等された後、半導体装置を製造する工程に入る。まず、最初に、素子分離工程で半導体素子（以下、「ＣＭＯＳトランジスタ」と記すことがある。）を形成する素子分離領域を形成する。この素子分離領域は、絶縁性の素子分離膜２を形成することで分離する。この素子分離膜２は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を採用してもよい。好ましくは、ＳＴＩ法により形成することができる。このＳＴＩ法によって、後で半導体素子を形成するウェル部の両端にＳｉＯ２からなる素子分離膜２が形成される。
次に、ゲート電極や配線等をパターニングするために、半導体基板１上にフォトレジスト膜（図示せず）を塗布し、それを露光・現像してレジストパターンを作製する。このフォトレジスト膜は、例えば、スピンコート法により形成することができる。次に、フォトリソグラフィ技術を用い、このフォトレジスト膜に紫外線、レーザ光、電子ビーム等で露光し、ＮＭＯＳトランジスタが形成される領域を開口する開口部（図示せず）を形成する。
次に、フォトレジスト膜をマスクとして、ｐ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタが形成される領域における半導体基板１内に、ｐ型ウェルを形成する。イオン注入の条件は、例えばイオンの加速エネルギーを５ｋｅＶとし、ドーズ量を２×１０１５ｃｍ−２とすることができる。これにより、ＣＭＯＳトランジスタとともに、その抵抗値が調整することができる。このときのドーパント不純物の種類やドーズ量等のイオン注入の条件を適宜設定することにより、抵抗値を所望の値に設定することができる。この後、フォトレジスト膜を剥離する。フォトレジスト膜の剥離は、アッシング処理や、硫酸過水、アンモニア過水を用いたウェット処理により剥離する。
次に、半導体基板１全面に酸化膜を形成することで、ゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば、熱酸化法により形成することでき、ここでは、ゲート絶縁膜３は、膜厚１．２ｎｍに形成した。このゲート絶縁膜３の厚さを薄くして電気抵抗を小さくすることで、回路の動作速度を早くすることができ、チャンネル長を短くすることができる。しかし、電圧に対するリーク電流量が大きくなるので、ゲート絶縁膜３は、金属又は複数の金属の酸化物、窒化物、酸窒化物の絶縁体を用いる。好ましくは、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、ｈｉｇｈ−ｋのいずれにも用いることができる。さらに、絶縁性が高いことでリーク電流を減少させ、また、高誘電率であることから半導体素子の電流量を大きくすることができるＨｆ、Ｚｒ、Ｙ等の酸化物であるｈｉｇｈ−ｋが好ましい。
次に、全面に、膜厚１００ｎｍのポリシリコン膜４を形成する。ここで形成される膜として、ポリシリコン（ｐｏｌｙ−Ｓｉ）の代わりにＳｉＧｅ、あるいはＳｉＧｅＣを用いても良い。これによって、ゲート絶縁膜３が金属シリサイド膜と反応してゲート絶縁膜３の耐圧が劣化するのを防止することができる。特に、ＳｉＧｅ、ＳｉＧｅＣは、ゲート絶縁膜３との界面で発生する欠陥により電圧の閾値が上昇し、リーク電流が増大するのを防止することができる。
次に、エッチングマスク５となるシリコン酸化膜５を堆積する。さらに、エッチングマスク５としてシリコン窒化膜を用いても良い。
図２は、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極の形状にパターニングした場合の断面構造を示す図である。パターニングの際には、例えば異方性エッチングを用いる。こうして、ポリシリコンより成るゲート電極４が形成される。パターニング後、ゲート電極４上にシリコン酸化膜５を残しておくことが望ましい。
図３は、ゲート電極にサイドウォールスペーサを形成したときの断面図である。はじめに、全面に熱ＣＶＤ法による膜厚５〜３０ｎｍのシリコン酸化膜６の形成する。原料としては、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ、テトラエトキシシラン）を用いる。成膜温度は、例えば、５５０〜７００℃とする。
次に、同様に熱ＣＶＤ法で、膜厚１０〜６０ｎｍのシリコン窒化膜７を形成する。原料としては、ＳｉＨ２Ｃｌ２（ｄｉｃｈｌｏｒｏｌｓｉｌａｎｅ、ジクロロシラン）を用いる。成膜温度は、例えば、６００〜８００℃とする。
次に、シリコン窒化膜及びシリコン酸化膜を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、ゲート電極の側壁部分に、シリコン酸化膜６とシリコン窒化膜７とから成る積層構造の第１のサイドウォールスペーサが形成される。
図４は、ソース及びドレイン領域のみにＳｉを選択的に堆積した状態を示す図である。半導体基板表面上に酸化膜があると、エピタキシャル成長ができないため、フッ酸で前処理を行い、自然酸化膜を除去する。
次に、第１のサイドウォールスペーサをマスクとしてソース及びドレイン領域のみにＳｉを選択的に堆積する。例えば、減圧熱ＣＶＤ法により、原料としては、ＳｉＨ２Ｃｌ２、ＨＣｌ、Ｈ２を用いる。成膜温度は、例えば５００〜８００℃とする。成膜室内の圧力は、例えば１００〜５０００Ｐａとする。ＳｉＨ２Ｃｌ２の流量は、５０〜３００ｓｃｃｍとする。ＨＣｌの流量は、３０〜３００ｓｃｃｍとする。ＳｉＨ２Ｃｌ２の代わりにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６を用いてもよく、ＨＣｌの代わりにＣｌ２を用いてもよい。こうして、ソース・ドレイン部分に、エピタキシャルＳｉから成るエレベーテッド構造のソース・ドレイン部８（エレベーテッド・ソース・ドレイン構造（Ｅｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ））が形成される。このエレベーテッド・ソース・ドレイン構造は、ソース又はドレインとなる高濃度の不純物拡散層が半導体素子のチャネル領域よりも上に形成し、半導体基板中には低濃度の不純物拡散層のみを存在させることで、浅い接合が実質的に形成されていることになるので、チャネル長を短くすることができる。また、その上に、低抵抗のシリサイド層にすることで、半導体基板上に成長した単結晶のエピタキシャルＳｉ膜の上に形成されるため、単結晶Ｓｉ膜の膜厚を大きくすることによって、シリサイド層も厚く形成することができるので、寄生抵抗を低くすることが可能になる。ここでは、エピタキシャルＳｉを用いてエレベーテッドソース・ドレイン構造を形成する場合を例に説明したが、エピタキシャルＳｉの代わりに、ＳｉＧｅあるいはＳｉＧｅＣを選択的に堆積してもよい。この場合、原料としては、ＳｉＨ２Ｃｌ２、ＧｅＨ４、ＳｉＣＨ６（ｍｅｔｈｙｌｓｉｌｎａｅ）、ＨＣｌ、Ｈ２を用いる。ＧｅＨ４の流量は、例えば５０〜３００ｓｃｃｍとする。ＳｉＨ３ＣＨ３の流量は、２〜５０ｓｃｃｍとする。
図５は、ゲート側壁に形成されていた第１のサイドウォールスペーサを除去した状態を示す図である。除去方法は、例えばシリコン窒化膜７は燐酸で、シリコン酸化膜６はフッ酸などで除去する。
図６は、ゲート電極の両側の半導体基板内にエクステンション領域が形成された状態を示す図である。まず、例えばスピンコート法により、全面に、フォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ｎＭＯＳトランジスタが形成される領域に開口部を形成する。次に、例えばイオン注入法により、フォトレジスト膜とゲート電極４とをマスクとして、ゲート電極４の両側の半導体基板１内にｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＩｎを用いることができる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶとし、ドーズ量を５×１０１３ｃｍ−２とする。こうして、ゲート電極４の両側の半導体基板１内に、ｐ型のポケット領域が形成される。次に、例えばイオン注入法により、フォトレジスト膜とゲート電極４とをマスクとして、ゲート電極４の両側の半導体基板１内に、ｎ型のドーパント不純物を導入する。
また、ｎ型のドーパント不純物としては、例えばＡｓ（ヒ素）を用いることができる。イオン注入条件は、例えば、加速エネルギーを５ｋｅＶとし、ドーズ量を１×１０１５ｃｍ−２とする。この後、フォトレジスト膜を剥離する。こうして、ゲート電極４の両側の半導体基板１内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域、即ちエクステンション領域９が形成される。
図７は、ゲート電極の側壁部分に、第２のサイドウォールスペーサが形成された状態を示す図である。図７に示すように、全面に熱ＣＶＤ法により、膜厚５０〜１００ｎｍのシリコン酸化膜を形成する。原料としては、例えばＢＴＢＡＳ（Ｂｉｓ（Ｔｅｒｔｉａｒｙ−ｂｕｔｙｌａｍｉｎｏ）Ｓｉｌａｎｅ、ビスターシャルブチルアミノシラン）とＯ２を用い、５００〜５８０℃の成膜温度で、シリコン酸化膜を形成する。次に、異方性エッチングでゲート電極４の側壁部分に、シリコン酸化膜から成る第２のサイドウォールスペーサ６Ａが形成される。
ここでは、シリコン酸化膜を用いてサイドウォールスペーサ６Ａを形成する場合を例に説明したが、シリコン酸化膜の代わりに、シリコン酸化膜とシリコン窒化膜の２層構造を用いてもよい。
図８は、半導体基板内にソース・ドレイン領域が形成された状態を示す図である。
図８に示すように、フォトレジスト膜を形成した後、フォトリソグラフィ技術を用い、フォトレジスト膜に、ｎＭＯＳトランジスタが形成される領域に開口部を形成する。次に、例えばイオン注入法により、フォトレジスト膜、ゲート電極４及び第２のサイドウォールスペーサ６Ａをマスクとして、半導体基板内にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓ又はＰを用いることができる。イオン注入条件は、例えば、加速エネルギーを６ｋｅＶとし、ドーズ量を１×１０１６ｃｍ−２とする。この後、フォトレジスト膜を剥離する。こうして、側壁部分に第２のサイドウォールスペーサ６Ａが形成されたゲート電極４の両側の半導体基板１内に、エクステンションソース・ドレイン構造の深い領域を構成するｎ型の不純物拡散、即ちソース・ドレイン領域１０が形成される。
次に、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により、ソース・ドレイン拡散層に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。
図９は、第２のサイドウォールスペーサを後退させた状態を示す図である。例えば、シリコン酸化膜の第２サイドウォールスペーサ６Ａの場合は、フッ酸などでエッチングする。この際、第２のサイドウォールスペーサ６Ａが全部なくならようにエッチング量を制御する必要がある。エッチング量は、ゲート電極の高さ、エレベーテッドソース・ドレインの高さ、サイドウォールスペーサの膜厚などによって最適化する必要がある。
図１０は、エレベーテッドソース・ドレイン構造ではなく、通常の構造を用いてサイドウォールスペーサを後退させた状態を示す図である。この場合は、図１０に示すように、ゲート電極４の側壁と共に半導体基板１側の第２のサイドウォールスペーサ６Ａも同時に後退する。この状態でサリサイド化すると、サリサイド形成部分がチャネルに非常に近接し、短チャネル効果の顕著性、即ちしきい値の変化や信頼性の低下などの問題が発生する。
本実施例によれば、ソース・ドレイン上のみ選択的にエピタキシャル膜を成長することで、サイドウォールスペーサの退量のよりソース・ドレイン上の金属シリサイドがチャネル部に近寄ることを制御し、ソース・ドレインとゲート端の間隔の制御することができ、短チャンネル効果を低減することができる。
図１１は、サリサイド工程を示す図である。全面に、例えばスパッタ法により、例えばＮｉよりなる金属膜１２と、酸化防止膜１１としてＴｉＮとを堆積する。金属膜１２の膜厚は、例えばＮｉは１０ｎｍ、ＴｉＮは２０ｎｍとする。ここでは、Ｎｉ膜を用いてサリサイドを形成する場合を例に説明したが、Ｎｉ膜の代わりに、Ｃｏを用いてもよい。
図１２は、本発明に係るＭＩＳＦＥＴを示す図である。図１２に示すように、次に、熱処理を行うことにより、金属膜のＮｉと半導体基板のＳｉとを反応させる。例えばＮｉＳｉ（ニッケルシリサイド）膜が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、金属シリサイド膜のみからなるゲート電極１９を有し、またソース・ドレイン上にも金属シリサイド膜を有する高性能のＭＩＳＦＥＴが容易にできる。また、第２のサイドウォールスペーサ６Ａの後退量を制御することにより、ゲート電極１９とソース／ドレイン部８のシリサイド膜厚１３を別々に制御できる。
図１３は、上記実施例に係る半導体装置に形成されているＭＯＳＦＥＴの断面構造を示す図である。通常のＭＯＳＦＥＴと同様に、例えば、堆積した層間絶縁膜をＣＭＰにより平坦化を行い、エッチング方法でコンタクト部を開け、そこにバリアメタル１６とＷ（タングステン）１７を埋め込むことにより、ＭＯＳＦＥＴが形成される。
以上のように、本発明の半導体装置の製造方法では、ソース・ドレインとゲート絶縁膜上のゲート電極を同時にシリサイド化し、ゲート絶縁膜上のゲート電極全てが金属シリサイド膜からなるゲート電極を形成できるので、ゲートの空乏化が解消し、ゲート電極の低抵抗が実現でき、ゲート電極による低信号遅延と低電力化が実現可能な半導体装置を提供することができる。また、仕事関数の調整が容易な金属シリサイド膜のみからなるゲート電極を容易に製作することができ、既存プロセスとのインテグレーション性が高く、コスト的に優位性のある半導体装置を提供することができる。
また、これらの半導体装置の製造方法によって製造される半導体装置は、ソース・ドレイン上のみ選択的にエピタキシャル膜を成長することで、サイドウォールスペーサの退量のよりソース・ドレイン上の金属シリサイドがチャネル部に近寄ることを制御でき、短チャンネル効果を低減して高信頼性を持つ半導体装置を提供することができる。
次に、同一基板上に、第１導電型及び第２導電型のＭＯＳＦＥＴを備える半導体装置の実施形態について説明する。
＜第２実施形態＞
本発明の第２実施形態による半導体装置について図１４〜１６を用いて説明する。図１４〜１６は、本実施形態による半導体装置を示す工程断面図である。図８までの工程は第１実施形態に記載した工程と同じである。第２実施形態では、マスクを用いて、例えば第１導電型の短チャネルＭＯＳＦＥＴ及び第２導電型の長チャネルＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御し、短チャネルＭＯＳＦＥＴのみゲート電極全てが金属シリサイドからなる第１のゲート電極を有する半導体装置について説明する。
図１４は、短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴを同一半導体基板に形成した状態を示す図である。図１４に示すように、例えばスピンコート法により、全面に、フォトレジスト膜１４を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜１４に、短チャネルＭＯＳＦＥＴが形成される領域に開口部を形成する。
図１５は、短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサを後退させた状態を示す図である。図１５に示すように、フォトレジスト膜１４をマスクとして、短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサ６Ａを後退させる。例えば、第２のサイドウォールスペーサ６Ａの場合は、フッ酸などでエッチングする。この際、第２のサイドウォールスペーサ６Ａが全部なくならようにエッチング量を制御する必要がある。エッチング量は、ゲート電極の高さ、エレベーテッドソース・ドレイン部の高さ、サイドウォールスペーサの膜厚などによって最適化する必要がある。こうして、短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサ６Ａと長チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサ２０との後退量に差を置くことができる。
図１６は、短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴの構造を示す図である。
図１６に示すように、フォトレジスト膜を剥離した後、全面に、例えばスパッタ法により、例えばＮｉよりなる金属膜と酸化防止膜としてＴｉＮを堆積する。金属膜の膜厚は、例えばＮｉは１０ｎｍ、ＴｉＮは２０ｎｍとする。ここでは、Ｎｉ膜を用いてサリサイドを形成する場合を例に説明したが、Ｎｉ膜の代わりに、Ｃｏを用いてもよい。次に、熱処理を行うことにより、金属膜のＮｉと半導体基板のＳｉとを反応させる。例えばＮｉＳｉ（ニッケルシリサイド）膜が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、短チャネルＭＯＳＦＥＴは金属シリサイドのみからなる第１のゲート電極１９を、長チャネルＭＯＳＦＥＴはゲートの一部のみ金属シリサイドからなる第２のゲート電極２１を有し、またソース・ドレイン上にも金属シリサイドを有する高性能のＭＯＳＦＥＴが容易にできる。
以上のように、フォトレジスト膜１４をマスクとして用いて、短チャネルＭＯＳＦＥＴ及び長チャネルＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御することにより、ＭＯＳＦＥＴの作り分けができ、多様な仕様に合わせて、安価で高性能の半導体装置を提供することができる。
＜第３実施形態＞
本発明の第３実施形態による半導体装置について図１７を用いて説明する。
図１７は、本発明に係るｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを同一半導体基板上に形成した状態を示す図である。
図８までの工程は第１実施形態に記載した工程と同じである。第３実施形態では、マスクを用いて、例えば第１導電型のｎ型ＭＯＳＦＥＴ及び第２導電型のｐ型ＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御し、ｎ型ＭＯＳＦＥＴ、あるいはｐ型ＭＯＳＦＥＴのみゲート電極全てが金属シリサイドからなるゲート電極を有する半導体装置について説明する。例えば、ｎ型ＭＯＳＦＥＴのみ第１のゲート電極全てが金属シリサイドからなるゲート電極を形成する方法について説明する。
例えばスピンコート法により、全面に、フォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ｎ型ＭＯＳＦＥＴが形成される領域に開口部を形成する。次に、フォトレジスト膜をマスクとして、ｎ型ＭＯＳＦＥＴの第２のサイドウォールスペーサを後退させる。例えば、シリコン酸化膜サイドウォールスペーサの場合は、フッ酸などでエッチングする。この際、サイドウォールスペーサが全部なくならようにエッチング量を制御する必要がある。エッチング量は、ゲート高さ、エレベーテッドソース・ドレインの高さ、サイドウォールスペーサの膜厚などによって最適化する必要がある。こうして、ｎ型ＭＯＳＦＥＴの第２のサイドウォールスペーサ６Ａとｐ型ＭＯＳＦＥＴの第２のサイドウォールスペーサ２２との後退量に差を置くことができる。
次に、フォトレジスト膜を剥離した後、全面に、例えばスパッタ法により、例えばＮｉより成る金属膜と酸化防止膜としてＴｉＮを堆積する。金属膜の膜厚は、例えばＮｉは１０ｎｍ、ＴｉＮは２０ｎｍとする。ここでは、Ｎｉ膜を用いてサリサイドを形成する場合を例に説明したが、Ｎｉ膜の代わりに、Ｃｏを用いてもよい。次に、熱処理を行うことにより、金属膜のＮｉと半導体基板のＳｉとを反応させる。例えばＮｉＳｉ（ニッケルシリサイド）膜が形成される。この後、Ｓｉと反応しなかった金属膜を除去する。こうして、ｎ型ＭＯＳＦＥＴは金属シリサイドのみからなる第１のゲート電極１９を、ｐ型ＭＯＳＦＥＴは第２のゲート電極の一部のみ金属シリサイドからなるゲート電極２３を有し、またソース・ドレイン上にも金属シリサイドを有する高性能のＭＯＳＦＥＴが容易にできる。ここでは、ｎ型ＭＯＳＦＥＴについて述べて行くが、フォトレジスト膜に、ｐ型ＭＯＳＦＥＴが形成される領域に開口部を形成すれば、ｐ型ＭＯＳＦＥＴになることは言うまでもない。
以上のように、フォトレジスト膜をマスクとして用いて、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのサイドウォールスペーサの後退量を制御することにより、ＭＯＳＦＥＴの作り分けができ、多様な仕様に合わせて、安価で高性能の半導体装置を提供することができる。
半導体基板に素子分離領域を形成したものを示す図である。 ポリシリコン膜をゲート電極の形状にパターニングした場合の断面構造を示す図である。 第１のサイドウォールスぺーサが形成された状態を示す図である。 ソース及びドレイン領域のみにＳｉを選択的に堆積した状態を示す図である。 第１のサイドウォールスペーサを除去した状態を示す図である。 ゲート電極の両側の半導体基板内にエクステンション領域が形成された状態を示す図である。 第２のサイドウォールスペーサが形成された状態を示す図である。 半導体基板内にソース・ドレイン領域が形成された状態を示す図である。 第２のサイドウォールスペーサを後退させた状態を示す図である。 通常の構造を用いてサイドウォールスペーサを後退させた状態を示す図である。 サリサイドを形成する工程を示す図である。 本発明に係るＭＩＳＦＥＴを示す図である。 本発明に係るＭＯＳＦＥＴの断面構造を示す図である。 本発明に係る短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴを同一半導体基板に形成した状態を示す図である。 本発明に係る短チャネルＭＯＳＦＥＴの第２のサイドウォールスペーサを後退させた状態を示す図である。 本発明に係る短チャネルＭＯＳＦＥＴと長チャネルＭＯＳＦＥＴの構造を示す図である。 本発明に係るｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを同一半導体基板上に形成した状態を示す図である。
符号の説明
１ シリコン基板（半導体基板）
２ 素子分離膜
３ ゲート絶縁膜
４ ポリシリコン（ゲート電極）
５ エッチングマスク
６ 酸化膜サイドウォールスペーサ（シリコン酸化膜）
６Ａ 第２のサイドウォールスペーサ（シリコン酸化膜）
７ 窒化膜サイドウォールスペーサ（シリコン窒化膜）
８ エピタキシャルシリコン（エレベーテッドソース・ドレイン部）
９ エクステンション領域
１０ ソース・ドレイン領域
１１ ＴｉＮ（窒化チタン）
１２ Ｎｉ（ニッケル）
１３ Ｎｉシリサイド膜（金属シリサイド膜）
１４ フォトレジスト膜
１５ 素子分離膜
１６ バリアメタル
１７ Ｗ（タングステン）
１８ 層間絶縁膜
１９ 金属シリサイド化ゲート電極（短チャンネルＭＯＳＦＥＴ）
２０ 酸化膜サイドウォールスペーサ（長チャンネルＭＯＳＦＥＴ）
２１ 金属シリサイド化ゲート電極（長チャンネルＭＯＳＦＥＴ）
２２ 酸化膜サイドウォールスペーサ（ｐ型ＭＯＳＦＥＴ）
２３ 金属シリサイド化ゲート電極（ｐ型ＭＯＳＦＥＴ）


Claims (3)

  1. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート絶縁膜及びゲート電極の側壁にサイドウォールスペーサを形成する工程と、
    前記サイドウォールスペーサの両側にエピタキシャルＳｉ膜からなるエレベーテッド構造を有するソース・ドレインを形成する工程と、
    前記ソース・ドレインを形成した後、前記サイドウォールスペーサを除去する工程と、
    前記サイドウォールスペーサを除去した後、前記ゲート電極と前記ソース・ドレインの間の前記半導体基板に、第１の不純物を注入する工程と、
    前記サイドウォールスペーサを除去した領域に、シリコン酸化膜を形成する工程と、
    前記シリコン酸化膜を形成した後、前記ソース・ドレインの下の前記半導体基板に第２の不純物を注入する工程と、
    前記第２の不純物の注入した後、前記シリコン酸化膜を後退させる工程と、
    前記シリコン酸化膜を後退させた後、全面に金属膜を形成し、該金属膜と前記ゲート電極、及び前記ソース・ドレインを反応させて、前記ゲート電極と前記ソース・ドレインをシリサイド化する工程と、を含む
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極と前記ソース・ドレインをシリサイド化する工程は、前記ゲート電極と前記ソース・ドレインとを同時にシリサイド化する工程である
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極の全てが金属シリサイド膜からなる
    ことを特徴とする半導体装置の製造方法。
JP2004315211A 2004-10-29 2004-10-29 半導体装置の製造方法 Expired - Fee Related JP4134001B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004315211A JP4134001B2 (ja) 2004-10-29 2004-10-29 半導体装置の製造方法
US11/135,467 US7602031B2 (en) 2004-10-29 2005-05-24 Method of fabricating semiconductor device, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004315211A JP4134001B2 (ja) 2004-10-29 2004-10-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006128427A JP2006128427A (ja) 2006-05-18
JP4134001B2 true JP4134001B2 (ja) 2008-08-13

Family

ID=36262566

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004315211A Expired - Fee Related JP4134001B2 (ja) 2004-10-29 2004-10-29 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7602031B2 (ja)
JP (1) JP4134001B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004031743B4 (de) * 2004-06-30 2006-10-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Epitaxieschicht für erhöhte Drain-und Sourcegebiete durch Entfernen von Oberflächendefekten der anfänglichen Kristalloberfläche
US20070010079A1 (en) * 2005-07-06 2007-01-11 Hidehiko Ichiki Method for fabricating semiconductor device
JP5114881B2 (ja) * 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100806785B1 (ko) 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 3차원 플래시 메모리 셀 형성 방법
TW200816312A (en) * 2006-09-28 2008-04-01 Promos Technologies Inc Method for forming silicide layer on a silicon surface and its use
JP5190250B2 (ja) * 2007-11-02 2013-04-24 パナソニック株式会社 半導体装置
JP5404812B2 (ja) * 2009-12-04 2014-02-05 株式会社東芝 半導体装置の製造方法
KR101121633B1 (ko) 2009-12-30 2012-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR101673908B1 (ko) * 2010-07-14 2016-11-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8779551B2 (en) * 2012-06-06 2014-07-15 International Business Machines Corporation Gated diode structure for eliminating RIE damage from cap removal
JP5962475B2 (ja) * 2012-12-06 2016-08-03 三菱電機株式会社 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
US9673221B2 (en) 2015-03-03 2017-06-06 International Business Machines Corporation Semiconductor device with low band-to-band tunneling
US11145540B2 (en) 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
CN115295494B (zh) * 2022-10-08 2022-12-27 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212400A (en) * 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US6335280B1 (en) * 1997-01-13 2002-01-01 Asm America, Inc. Tungsten silicide deposition process
US6083798A (en) * 1998-05-26 2000-07-04 Advanced Micro Devices, Inc. Method of producing a metal oxide semiconductor device with raised source/drain
KR100546369B1 (ko) * 2003-08-22 2006-01-26 삼성전자주식회사 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법
US6929992B1 (en) * 2003-12-17 2005-08-16 Advanced Micro Devices, Inc. Strained silicon MOSFETs having NMOS gates with work functions for compensating NMOS threshold voltage shift
US7271455B2 (en) * 2004-07-14 2007-09-18 International Business Machines Corporation Formation of fully silicided metal gate using dual self-aligned silicide process

Also Published As

Publication number Publication date
US7602031B2 (en) 2009-10-13
US20060094196A1 (en) 2006-05-04
JP2006128427A (ja) 2006-05-18

Similar Documents

Publication Publication Date Title
US20220029018A1 (en) Method for manufacturing semiconductor device with recess, epitaxial growth and diffusion
US7602031B2 (en) Method of fabricating semiconductor device, and semiconductor device
KR100562239B1 (ko) 개선된 ｍｏｓ 트랜지스터
US7633127B2 (en) Silicide gate transistors and method of manufacture
US6806534B2 (en) Damascene method for improved MOS transistor
US7670914B2 (en) Methods for fabricating multiple finger transistors
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
JP2009302317A (ja) 半導体装置およびその製造方法
WO2002093651A1 (fr) Transistor a effet de champ de type a grille de canal et son procede de fabrication
KR20030004144A (ko) 반도체장치 및 그 제조방법
KR20080066156A (ko) 게이트 실리사이드를 갖는 반도체소자의 제조방법
US20060134874A1 (en) Manufacture method of MOS semiconductor device having extension and pocket
JP3998665B2 (ja) 半導体装置およびその製造方法
US6713393B2 (en) Method of forming a nanometer-gate MOSFET device
US20060199343A1 (en) Method of forming MOS transistor having fully silicided metal gate electrode
JP2009111046A (ja) 半導体装置および半導体装置の製造方法
JP2007173356A (ja) 半導体装置およびその製造方法
JP6840199B2 (ja) 半導体装置
JP2007519217A (ja) 半導体デバイスおよびその製造方法
JP2007305889A (ja) 半導体装置およびその製造方法
JPH05198804A (ja) 半導体装置及びその製造方法
JP4833527B2 (ja) 絶縁ゲート型半導体装置及びその駆動方法
JP2004253707A (ja) 半導体装置及びその製造方法
JP2001024190A (ja) 半導体装置及びその製造方法
JP2005175132A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080527

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080602

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4134001

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120606

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120606

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130606

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140606

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees