JP5190250B2 - 半導体装置 - Google Patents

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Description

本発明は、メタルゲート電極を有するＭＩＳ型トランジスタ構造の半導体装置及びその製造方法に関する。
近年、半導体集積回路において、回路動作の低消費電力化及び高速化が益々求められている。例えば、電源電圧を下げて消費電力を低減しつつ、ゲート絶縁膜を薄膜化することにより、半導体集積回路の駆動電流の向上すなわち高速化を図っている。一方で、半導体集積回路においては複数の電源電圧を用いる場合が多々ある。例えば、ロジック回路又はＳＲＡＭ（Static Random Access Memory）は１．２Ｖ又は１．５Ｖで駆動させつつ、Ｉ／Ｏ回路は３．３Ｖ又は５Ｖで駆動させるといった場合がある。このように、複数の電源電圧を用いる場合、各電源電圧に応じた膜厚を有するゲート絶縁膜を備えたＭＩＳ型トランジスタが必要になる。例えば、１．２Ｖで駆動するＭＩＳ型トランジスタのゲート絶縁膜の膜厚は、等価酸化膜厚換算で約２ｎｍであるのに対し、３．３Ｖで駆動するＭＩＳ型トランジスタのゲート絶縁膜の膜厚は、等価酸化膜厚換算で約７ｎｍである。
通常、２種類以上の膜厚を有するゲート絶縁膜を形成する場合、まず、最も膜厚の厚いゲート絶縁膜を、熱酸化工程とフォトリソグラフィー及びＨＦ又はＢＨＦ等を用いたウエットエッチング工程とを組み合せて形成し、これらの工程を順次繰り返して他の厚さの膜厚を有するゲート絶縁膜を形成し、最後に、最も膜厚の薄いゲート絶縁膜を形成している（例えば特許文献１参照）。
以下に、このような従来の半導体装置の製造方法について図面を参照しながら説明する。
図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、ここでは、半導体基板１０１ａには、薄膜のゲート絶縁膜を有するＭＩＳ型トランジスタを形成すると共に、半導体基板１０１ｂには、厚膜のゲート絶縁膜を有するＭＩＳ型トランジスタを形成する場合を例に用いている。また、低電圧系トランジスタ形成領域Ａには、薄膜のゲート絶縁膜を有するＭＩＳ型トランジスタとして、１．２Ｖの電源電圧で駆動するＭＩＳ型トランジスタ（以下、１．２Ｖ系トランジスタ）が形成される場合を想定していると共に、高電圧系トランジスタ形成領域Ｂには、厚膜のゲート絶縁膜を有するＭＩＳ型トランジスタとして、３．３Ｖの電源電圧で駆動するＭＩＳ型トランジスタ（以下、３．３Ｖ系トランジスタ）が形成される場合を想定している。
まず、図８（ａ）に示すように、半導体基板１０１ａ及び１０１ｂ上に犠牲酸化膜１０２を形成する。
次に、図８（ｂ）に示すように、半導体基板１０１ａ及び１０１ｂの表面に、例えばＳＴＩ（shallow trench isolation）法等を用いて、低電圧系トランジスタ形成領域Ａ及び高電圧系トランジスタ形成領域Ｂを区画するように素子分離領域１０３を選択的に形成する。
次に、図８（ｃ）に示すように、半導体基板１０１ａ及び１０１ｂの表面に、閾値電圧を制御するための不純物層１０４ａ及び１０４ｂをそれぞれ形成する。ここで、不純物層１０４ａ及び１０４ｂはイオン注入法によって形成する。なお、犠牲酸化膜１０２はイオン注入時にチャネリングが起こるのを防止する役割を有する。
次に、図８（ｄ）に示すように、ＨＦ又はＢＨＦ等を用いたウエットエッチングにより犠牲酸化膜１０２を除去し、半導体基板１０１ａ及び１０１ｂの表面を剥き出しにする。
次に、図９（ａ）に示すように、半導体基板１０１ａ及び１０１ｂの上に、熱酸化法を用いて、膜厚約７ｎｍの厚膜のゲート絶縁膜１０５を形成する。ここで、熱酸化法によりゲート絶縁膜を形成するため、半導体基板１０１ａ及び１０１ｂの表面の後退量ｄ１０１は、形成される厚膜のゲート絶縁膜１０５の膜厚の約半分である約３．５ｎｍである。
次に、図９（ｂ）に示すように、リソグラフィー法及びエッチング法により、低電圧系トランジスタ形成領域Ａを開口するレジストパターン１０６を形成し、該レジストパターン１０６をマスクとして、ＨＦ又はＢＨＦ等を用いたウエットエッチングにより、半導体基板１０１ａの表面から厚膜のゲート絶縁膜１０５を除去し、半導体基板１０１ａの表面を剥き出しにする。
次に、図９（ｃ）に示すように、半導体基板１０１ａの表面に、熱酸化法を用いて、膜厚約２ｎｍの薄膜のゲート絶縁膜１０７を形成する。ここで、薄膜のゲート絶縁膜１０７は熱酸化法によって形成されるので、図９（ａ）に示す工程と同様に、半導体基板１０１ａの表面は後退する。つまり、このときの半導体基板１０１ａの表面の後退量ｄ１０２は、形成される薄膜のゲート絶縁膜１０７の膜厚の約半分である約１．０ｎｍとなる。
次に、図９（ｄ）に示すように、厚膜のゲート絶縁膜１０５及び薄膜のゲート絶縁膜１０７並びに素子分離領域１０３の上に、ＣＶＤ法を用いて、ゲート電極となる多結晶シリコン膜１０８を形成する。
特開２００１−２８４４６９号公報
上記従来の半導体装置の製造方法によると、図８（ｃ）に示した不純物層１０４ａ及び１０４ｂを形成する工程から図９（ｃ）に示した薄膜のゲート絶縁膜１０７を形成する工程が終わるまでの間に、低電圧系トランジスタ形成領域Ａにおける半導体基板１０１ａの表面は、後退量ｄ１０１とｄ１０２とを足し合わせた分だけ後退することが分かる。すなわち、閾値電圧の制御のために形成された不純物層１０４ａがその足し合わせた分だけ削り取られるため、閾値電圧の変化に影響が生じる。そして、後退量ｄ１０１及びｄ１０２は製品毎又はウエハ面内でバラツキを持つため、閾値電圧もそれに応じてバラツキを持つことになる。特に、図９（ａ）に示した厚膜のゲート絶縁膜１０５の膜厚の方が、図９（ｃ）に示した薄膜のゲート絶縁膜１０７の膜厚よりも厚い分、半導体基板１０１ａの表面における後退量ｄ１０１の方が後退量ｄ１０２よりも大きくなるため、半導体基板１０１ａの表面の後退量ｄ１０１のバラツキも同様に大きくなる。
さらに、半導体基板１０１ａの表面近傍の不純物濃度の変化に対する閾値電圧の変化は、ゲート絶縁膜が薄くなるほど顕著であることから、半導体集積回路の高速化に伴ってゲート絶縁膜の薄膜化が進展すると、前述したような閾値電圧のバラツキが一層顕在化することが予測される。
一方で、半導体集積回路の低消費電力化及び高速化を進展させるに当たっては、ゲート絶縁膜の薄膜化は必須であるが、ゲート絶縁膜が膜厚約２ｎｍ以下のシリコン酸化膜からなる場合には、半導体基板とゲート電極との間のリークが顕在化する。また、ゲート絶縁膜上に形成されるゲート電極の材料が、図９（ｄ）に示したような多結晶シリコンである場合にはゲート空乏化が生じるので、実効的なゲート絶縁膜の膜厚は、ゲート絶縁膜の物理的な膜厚よりも厚くなる。また、ゲート空乏化の影響はゲート印加電圧を下げない限り容易に小さくすることができないため、ゲート絶縁膜の物理的な膜厚が薄いほど、ゲート空乏化の影響が大きくなる。すなわち、ゲート絶縁膜の膜厚が数ｎｍの範囲では、ゲート絶縁膜の物理的な膜厚を薄膜化しただけではゲート駆動能力はそれほど向上しない。
これに対し、ゲート絶縁膜として高誘電率の絶縁膜を用い、さらに、ゲート絶縁膜上に金属膜からなるメタルゲートを用いた構造が開発されているが、ゲート絶縁膜に高誘電率の絶縁膜を用いることにより、ゲート絶縁膜の物理的な膜厚を厚くしてゲートリークを抑制しながら、ゲート絶縁膜の等価酸化膜厚を薄くしてゲート駆動能力を向上することが可能となっている。また、メタルゲートを用いることにより、ゲート空乏化は生じないので、ゲート絶縁膜の等価酸化膜厚を薄くしても、ゲート空乏化に阻害されること無くゲート駆動能力を高めることが可能となっている。
前記に鑑み、本発明の目的は、高誘電率のゲート絶縁膜及びメタルゲートを用い、膜厚の異なる複数のゲート絶縁膜を有するＭＩＳ型トランジスタを備えた半導体装置であって、半導体基板表面の後退量が低減され、また、その後退量のバラツキが低減された構造を有する半導体装置及びその製造方法を提供することである。
前記の目的を達成するために、本発明の一形態に係る半導体装置は、半導体基板における第１の領域上に形成された第１のＭＩＳ型トランジスタと、半導体基板における第１の領域とは異なる第２の領域に形成された第２のＭＩＳ型トランジスタとを有する半導体装置であって、第１のＭＩＳ型トランジスタは、第１の領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に、金属膜及び多結晶シリコン膜が下から順に形成されてなる第１のゲート電極とを含み、第２のＭＩＳ型トランジスタは、第２の領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された多結晶シリコン膜からなる第２のゲート電極とを含み、第１のゲート絶縁膜の等価酸化膜厚は、第２のゲート絶縁膜の等価酸化膜厚よりも薄く、第１の領域における半導体基板の表面高さは、第２の領域における半導体基板の表面高さよりも高い。
本発明の一形態に係る半導体装置において、第１のゲート絶縁膜は、シリコン酸化膜の比誘電率よりも高い比誘電率を有する絶縁膜を含んでいる。
本発明の一形態に係る半導体装置において、第２のゲート絶縁膜は、シリコン酸化膜からなる。
本発明の一形態に係る半導体装置において、半導体基板に、第１の領域及び第２の領域の各々を区画すると共に第１の領域と第２の領域とを電気的に分離するように形成された素子分離領域をさらに備え、第１の領域と第２の領域との境界において、第１の領域側の素子分離領域の高さは、第２の領域側の素子分離領域の高さよりも高い。
本発明の一形態に係る半導体装置において、半導体基板に、第１の領域及び第２の領域の各々を区画すると共に第１の領域と第２の領域とを電気的に分離するように形成された素子分離領域をさらに備え、第１の領域における素子分離領域に形成された窪み量は、第２の領域における素子分離領域に形成された窪み量よりも小さい。
本発明の一形態に係る半導体装置において、第１のＭＩＳ型トランジスタは、低電圧系トランジスタであり、第２のＭＩＳ型トランジスタは、高電圧系トランジスタである。
本発明の一形態に係る半導体装置において、第１のＭＩＳ型トランジスタ及び第２のＭＩＳ型トランジスタは、同一の導電型のトランジスタである。
本発明の一形態に係る半導体装置の製造方法は、半導体基板における第１の領域及び第２の領域上に、第１のゲート絶縁膜及び金属膜を下から順に形成する工程（ａ）と、第２の領域上の前記金属膜を除去する工程（ｂ）と、工程（ｂ）の後に、第２の領域上の第１のゲート絶縁膜を除去する工程（ｃ）と、工程（ｃ）の後に、第１の領域上に第１のゲート絶縁膜及び金属膜を残存させた状態で、第２の領域上に、第１のゲート絶縁膜の等価酸化膜厚よりも厚い等価酸化膜厚を有する第２のゲート絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、第１の領域上に露出する金属膜と第２の領域上に露出する第２のゲート絶縁膜との上に多結晶シリコン膜を形成する工程（ｅ）と、多結晶シリコン膜及び金属膜をパターニングして、第１の領域上に第１のゲート絶縁膜を介して金属膜及び多結晶シリコン膜からなる第１のゲート電極を形成すると共に、第２の領域上に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極を形成する工程（ｆ）とを備える。
本発明の一形態に係る半導体装置の製造方法において、工程（ｂ）の後で、工程（ｃ）の前に、第１の領域上の金属膜を覆うマスク膜を形成する工程（ｇ）をさらに備え、工程（ｃ）では、マスク膜をエッチングマスクに用いたエッチングにより、第２の領域上の第１のゲート絶縁膜を除去する。
この場合に、工程（ｇ）は、第１の領域及び第２の領域の上にシリコン窒化膜を形成する工程（ｇ１）と、第１の領域上のシリコン窒化膜を覆うレジストパターンをエッチングマスクに用いたドライエッチングにより、第２の領域上のシリコン窒化膜を除去して、シリコン窒化膜からなるマスク膜を形成する工程（ｇ２）とを含む。
この場合に、工程（ｇ）は、第１の領域及び第２の領域の上にシリコン窒化膜を形成する工程（ｇ１）と、第１の領域上のシリコン窒化膜を覆うシリコン酸化膜をエッチングマスクに用いたウェットエッチングにより、第２の領域上のシリコン窒化膜を除去して、シリコン窒化膜からなるマスク膜を形成する工程（ｇ２）とを含む。
本発明の一形態に係る半導体装置の製造方法において、工程（ｂ）は、第１の領域及び第２の領域上の金属膜の上にシリコン窒化膜を形成する工程（ｂ１）と、第２の領域上のシリコン窒化膜を除去して、第１の領域上の金属膜を覆うシリコン窒化膜からなるマスク膜を形成する工程（ｂ２）と、マスク膜をエッチングマスクに用いたエッチングより、第２の領域上の金属膜を除去する工程（ｂ３）とを含み、工程（ｃ）では、マスク膜をエッチングマスクに用いたエッチングにより、第２の領域上の第１のゲート絶縁膜を除去する。
本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）は、前記マスク膜を酸化防止マスクに用いた熱酸化法により、前記第２のゲート絶縁膜を形成する工程を含む。
本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）は、熱酸化法により第１のシリコン酸化膜を形成した後、ＣＶＤ法により前記第１のシリコン酸化膜上に第２のシリコン酸化膜を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜からなる前記第２のゲート絶縁膜を形成する工程を含む。
本発明の一形態に係る半導体装置の製造方法において、工程（ａ）は、前記第１の領域及び前記第２の領域上に、シリコン酸化膜と、前記シリコン酸化膜の比誘電率よりも高い比誘電率を有する絶縁膜とを下から順に形成してなる前記第１のゲート絶縁膜を形成する工程を含む。
本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）は、弗酸を用いたウエットエッチングにより、前記第１のゲート絶縁膜を除去する工程を含む。
本発明に係る半導体装置およびその製造方法によると、２種類以上の膜厚のゲート絶縁膜を有し、かつ、高誘電率ゲート絶縁膜およびメタルゲートを有する半導体集積回路において、薄膜ゲート絶縁膜を有するＭＩＳ型トランジスタの半導体基板表面の後退量を低減することで、そのバラツキを低減することが可能であり、その結果、同ＭＩＳ型トランジスタの閾値電圧のバラツキを低減することが可能である。
以下に、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
なお、以下の実施形態では、半導体基板（第１の領域）１ａには、薄膜のゲート絶縁膜を有するＭＩＳ型トランジスタを形成すると共に、半導体基板（第２の領域）１ｂには、厚膜のゲート絶縁膜厚を有するＭＩＳ型トランジスタを形成する場合を例に用いて説明する。なお、半導体基板１ａと半導体基板１ｂは同一の半導体基板からなる。また、低電圧系トランジスタ形成領域Ａには、薄膜のゲート絶縁膜を有するＭＩＳ型トランジスタとして、１．２Ｖの電源電圧で駆動するＭＩＳ型トランジスタ（以下、１．２Ｖ系トランジスタ）が形成される場合を想定していると共に、高電圧系トランジスタ形成領域Ｂには、厚膜のゲート絶縁膜を有するＭＩＳ型トランジスタとして、３．３Ｖの電源電圧で駆動するＭＩＳ型トランジスタ（以下、３．３Ｖ系トランジスタ）が形成される場合を想定している。ここでは、１．２Ｖ系トランジスタと３．３Ｖ系トランジスタは、同一導電型のＭＩＳ型トランジスタを用いて説明する。
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
まず、図１（ａ）に示すように、半導体基板１ａ及び１ｂ上に犠牲酸化膜２を形成する。
次に、図１（ｂ）に示すように、半導体基板１ａ及び１ｂの上部に、例えばＳＴＩ（shallow trench isolation）法等を用いて、低電圧系トランジスタ形成領域Ａ及び高電圧系トランジスタ形成領域Ｂを区画するように素子分離領域３を選択的に形成する。
次に、図１（ｃ）に示すように、素子分離領域３に囲まれた半導体基板１ａ及び１ｂからなる活性領域の上部に、閾値電圧を制御するための不純物層４ａ及び４ｂをそれぞれ形成する。ここで、ｎ型ＭＩＳトランジスタの場合には、ｐ型不純物をイオン注入してｐ型の不純物層４ａ及び４ｂを形成し、ｐ型ＭＩＳトランジスタの場合にはｎ型不純物をイオン注入してｎ型の不純物層４ａ及び４ｂを形成する。なお、犠牲酸化膜２はイオン注入時にチャネリングが起こるのを防止する役割を有する。
次に、図１（ｄ）に示すように、フッ酸（ＨＦ）又はバファードフッ酸（ＢＨＦ）等を用いたウエットエッチングにより犠牲酸化膜２を除去し、半導体基板１ａ及び１ｂの表面を剥き出しにする。
次に、図２（ａ）に示すように、半導体基板１ａ及び１ｂ上に、１．２Ｖ系トランジスタのゲート絶縁膜となる薄膜のゲート絶縁膜５を形成した後、薄膜のゲート絶縁膜５の上にメタルゲートとなる金属膜６を形成する。ここで、薄膜のゲート絶縁膜５は、例えばＨｆＳｉＯＮ膜といった、シリコン酸化膜の比誘電率よりも高い比誘電率を有する高誘電率ゲート絶縁膜によって構成している。また、半導体基板１ａ及び１ｂ上にＨｆＳｉＯＮ膜を直接形成すると界面準位が増大することから、半導体基板１ａ及び１ｂ上に、熱酸化法によって膜厚約１ｎｍのシリコン酸化膜を最初に形成した後に、該シリコン酸化膜の上に、ＣＶＤ法によって膜厚約２ｎｍのＨｆＳｉＯＮ膜を形成するとよい。このようにして薄膜のゲート絶縁膜５を形成すると、薄膜のゲート絶縁膜５の等価酸化膜厚を約１．５ｎｍにしつつ、界面準位を抑えることが可能である。また、薄膜のゲート絶縁膜５の物理的な膜厚は足し合わして約３ｎｍ（ＨｆＳｉＯＮ膜の約２ｎｍ＋シリコン酸化膜の約１ｎｍ）となることから、シリコン酸化膜の単層のみを用いて膜厚約１．５ｎｍの薄膜のゲート絶縁膜５を形成する場合よりもゲートリークを抑えることが可能である。また、この場合、熱酸化法によって膜厚約１ｎｍのシリコン酸化膜を半導体基板１ａ及び１ｂの表面に形成することになるが、ここでは、半導体基板１ａ及び１ｂの表面の後退量ｄ１はその約半分の厚み分で約０．５ｎｍとなる。すなわち、低電圧系トランジスタ形成領域Ａにおいて、半導体基板１ａの表面から深さ方向に膜厚約０．５ｎｍ分の不純物層４ａが削り取られることになる。
また、メタルゲートとなる金属膜６を形成することにより、ゲート空乏化が生じなくなるので、ゲート電極が多結晶シリコンのみからなる場合と比べて、半導体層装置のゲート駆動能力を高めることができる。また、金属膜６としては、例えばＣＶＤ法によって膜厚約２０ｎｍのＴｉＮ膜を形成するとよい。
次に、図２（ｂ）に示すように、半導体基板１ａの上に高電圧系トランジスタ形成領域Ｂのみを開口するレジストパターン５１を形成した後、該レジストパターン５１をマスクとして、ウエットエッチング又はドライエッチングにより、高電圧系トランジスタ形成領域Ｂにおける金属膜６を除去して、半導体基板１ｂ上の薄膜のゲート絶縁膜５の表面を剥き出しにする。このとき、薄膜のゲート絶縁膜５はエッチングストップ膜として機能する。
次に、図２（ｃ）に示すように、レジストパターン５１を除去した後、低電圧系トランジスタ形成領域Ａにおける金属膜６と、高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５との上に、ＣＶＤ法により、膜厚約１０ｎｍのシリコン窒化膜７を形成する。
次に、図２（ｄ）に示すように、半導体基板１ａの上に高電圧系トランジスタ形成領域Ｂを開口するレジストパターン５２を形成した後、該レジストパターン５２をマスクとして、ドライエッチングにより、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７を除去して、高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５の表面を剥き出しにする。これにより、半導体基板１ａ上の金属膜６を覆うシリコン窒化膜７からなるマスク膜が形成される。
次に、図３（ａ）に示すように、レジストパターン５２を除去した後、シリコン窒化膜７をエッチングマスクとして、ＨＦ又はＢＨＦ等を用いたウエットエッチングにより、高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５を除去して、高電圧トランジスタ形成領域Ｂにおける半導体基板１ｂの表面を剥き出しにする。
次に、図３（ｂ）に示すように、シリコン窒化膜７を酸化防止マスクにして、高電圧系トランジスタ形成領域Ｂにおいて、半導体基板１ｂの上に厚膜のゲート絶縁膜８を形成する。ここで、厚膜のゲート絶縁膜８は、熱酸化法によって約７ｎｍほど形成すればよい。このとき、低電圧系トランジスタ形成領域Ａにおける半導体基板１ａの上方はシリコン窒化膜７で覆われているため、低電圧系トランジスタ形成領域Ａは酸化されることが無いので、この熱酸化工程において半導体基板１ａの表面の後退を防ぐことが可能である。また、金属膜６もシリコン窒化膜７で覆われているため、この熱酸化工程による金属膜６の酸化を防ぐことが可能である。また、薄膜のゲート絶縁膜５を構成しているＨｆＳｉＯＮ膜は、高温雰囲気中では結晶化して駆動能力が低下することが考えられるが、このような結晶化を防ぐために、この熱酸化工程の処理温度は１０００℃以下とすることが望ましい。処理温度１０００℃以下で行う熱酸化法のみを用いて厚膜のゲート絶縁膜８を形成する方法以外にも、厚膜のゲート絶縁膜８の形成時の処理温度を低減させて、薄膜のゲート絶縁膜５を構成しているＨｆＳｉＯＮ膜の結晶化抑制のプロセスマージンを確保する方法として、例えば、８００℃から１０００℃の範囲で熱酸化法により数ｎｍ厚のシリコン酸化膜を形成した後、該シリコン酸化膜の上に、７００℃から８００℃の範囲でＣＶＤ法によって膜厚数ｎｍのシリコン酸化膜を形成する方法としてもよい。
次に、図３（ｃ）に示すように、半導体基板１ｂの上に低電圧系トランジスタ形成領域Ａを開口するレジストパターン５３を形成した後、該レジストパターン５３をマスクとして、ドライエッチングにより、低電圧系トランジスタ形成領域Ａにおける金属膜６上のシリコン窒化膜７を除去して、低電圧系トランジスタ形成領域Ａにおける金属膜６の表面を剥き出しにする。このとき、金属膜６はエッチングストップ膜として機能する。また、図３（ｂ）において、厚膜のゲート絶縁膜８を熱酸化法とＣＶＤ法とを用いて形成した場合には、シリコン窒化膜７上にこのＣＶＤ法によるシリコン酸化膜が残存していることになるが、該シリコン酸化膜の除去は、シリコン窒化膜７をドライエッチングにより除去する前に、レジストパターン５３をマスクとしてドライエッチング又はウエットエッチングにより除去することが可能である。
次に、図３（ｄ）に示すように、レジストパターン５３を除去した後、低電圧系トランジスタ形成領域Ａにおける金属膜６の上と高電圧系トランジスタ形成領域Ｂにおける厚膜のゲート絶縁膜８の上に、ＣＶＤ法により、膜厚約１００ｎｍの多結晶シリコン膜９を形成する。その後、多結晶シリコン膜９及び金属膜６をパターニングして、半導体基板１ａ上に薄膜のゲート絶縁膜５を介して金属膜６及び多結晶シリコン膜９からなる第１のゲート電極を形成すると共に、半導体基板１ｂ上に厚膜のゲート絶縁膜８を介して多結晶シリコン膜９からなる第２のゲート電極を形成する。
以上のように、本実施形態によると、等価酸化膜厚に換算した値で膜厚約１．５ｎｍの薄膜のゲート絶縁膜５及び膜厚約７ｎｍの厚膜のゲート絶縁膜８の２種類のゲート絶縁膜厚を有し、かつ、薄膜のゲート絶縁膜５側のＭＩＳ型トランジスタ（ここでは１．２Ｖ系トランジスタ）に高誘電率ゲート絶縁膜及びメタルゲートを有する半導体装置において、閾値電圧を制御するための不純物層４ａを形成して以降、低電圧系トランジスタ形成領域Ａにおける半導体基板１ａの表面の後退量は約０．５ｎｍと低減されていることが分かる。このように、後退量が小さい分だけ、その後退量のバラツキも低減できるため、同トランジスタの閾値電圧のバラツキを低減することが可能である。
ここで、本実施形態における半導体基板１ａの表面の後退量バラツキによる閾値電圧制御用の不純物バラツキがどの程度になるかについて、従来の製造方法の場合と比較して、以下に具体的に説明する。
図４は、不純物層４ａの形成のために、砒素を加速エネルギー８０ｋｅＶ、注入ドーズ量１．０×１０１３ｃｍ−２でイオン注入した場合における半導体基板１ａ表面近傍の不純物プロファイルを示している。なお、図４において、横軸は半導体基板１ａ表面からの深さを示しており、縦軸は不純物濃度を示している。また、横軸の原点はイオン注入直後の半導体基板１ａ表面を表している。
まず、背景技術で説明した従来の半導体装置の製造方法（図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）参照）では、閾値電圧制御用の不純物層１０４ａを形成して以降における、薄膜のゲート絶縁膜１０７を有するＭＩＳ型トランジスタ（ここでは１．２Ｖ系トランジスタ）の半導体基板１０１ａの表面の後退量は、半導体基板１０１ａの表面の後退量ｄ１０１とｄ１０２との足し合わせた値である。つまり、それぞれｄ１０１＝３．５ｎｍ及びｄ１０２＝１ｎｍを想定しているので、合計４．５ｎｍとなる。各後退量のバラツキが±１０％と考えると、±０．４５ｎｍの後退量のバラツキとなる。このとき、半導体基板１０１ａの表面の不純物濃度のバラツキは、図４から読み取ると、約±４．１％となることが分かる。
一方で、本実施形態の半導体装置の製造方法では、閾値電圧制御用の不純物層４ａを形成して以降における、薄膜のゲート絶縁膜５を有するＭＩＳ型トランジスタ（ここでは１．２Ｖ系トランジスタ）の半導体基板１ａの表面の後退量はｄ１のみの値であり、ここでは想定している０．５ｎｍとなる。従って、同様に後退量のバラツキが±１０％であると考えると、±０．０５ｎｍの後退量のバラツキとなる。このとき、半導体基板１ａの表面の不純物濃度のバラツキは、図４から読み取れると、±０．５％となり、従来の半導体装置の製造方法の場合と比較して、約１／８までそのバラツキの低減が可能である。
このように、本実施形態によると、薄膜のゲート絶縁膜を有するＭＩＳ型トランジスタの半導体基板の表面の後退量を低減させることができることにより、同トランジスタの半導体基板の表面の不純物濃度のバラツキが低減するので、その結果、同トランジスタの閾値電圧のバラツキを低減することが可能である。
また、以下に、本実施形態に係る半導体装置の構造上の特徴及び更なる効果について、従来の半導体装置と比較しながら説明する。
図５は、本実施形態の半導体装置のゲート幅方向の断面図を示しており、膜厚の異なる２種類のゲート絶縁膜を有するＭＩＳ型トランジスタであって、素子分離領域３によって低電圧系トランジスタ形成領域Ａと高電圧系トランジスタ形成領域Ｂとが互いに電気的に分離されており、低電圧系トランジスタ形成領域Ａには薄膜のゲート絶縁膜５を有するＭＩＳ型トランジスタが形成され、高電圧系トランジスタ形成領域Ｂには厚膜のゲート絶縁膜８を有するＭＩＳ型トランジスタが形成されている。なお、図５に示すように、低電圧系トランジスタ形成領域Ａと高電圧系トランジスタ形成領域Ｂとの境界における素子分離領域３の段差ｈとする。
素子分離領域３は通常シリコン酸化膜によって形成されるので、ＨＦ又はＢＨＦ等によるウエットエッチングにより、素子分離領域３の表面は後退する。このため、上述した本実施形態の半導体装置の製造方法によると、薄膜のゲート絶縁膜５を有する低電圧系トランジスタ形成領域Ａにおける素子分離領域３がウエットエッチングされる工程は、図１（ｄ）に示す１工程である。一方、厚膜のゲート絶縁膜８を有する高電圧系トランジスタ形成領域Ｂにおける素子分離領域３がウエットエッチングされる工程は、図１（ｄ）と図３（ａ）に示す２工程である。このため、図５に示すように、厚膜のゲート絶縁膜８を有する高電圧系トランジスタ形成領域Ｂにおける素子分離領域３のエッチング量は、薄膜のゲート絶縁膜５を有する低電圧系トランジスタ形成領域Ａにおける素子分離領域３のエッチング量に対して大きくなる。
従って、図５に示すように、低電圧系トランジスタ形成領域Ａ及び高電圧系トランジスタ形成領域Ｂの境界における素子分離領域３の段差ｈの構造としては、薄膜のゲート絶縁膜５を有する低電圧系トランジスタ形成領域Ａ側が高く、厚膜のゲート絶縁膜８を有する高電圧系トランジスタ形成領域Ｂ側が低い構造となる。さらに、同様にウエットエッチング量の差異を考慮すると、薄膜のゲート絶縁膜５を有する低電圧系トランジスタ形成領域Ａにおける活性領域近傍の素子分離領域３の窪み量ｓ１（半導体基板１ａにおける活性領域表面から素子分離領域３の窪み部底面までの距離）は、厚膜のゲート絶縁膜８を有する高電圧系トランジスタ形成領域Ｂにおける活性領域近傍の素子分離領域３の窪み量ｓ２（半導体基板１ｂにおける活性領域表面から素子分離領域３の窪み部底面までの距離）よりも小さい構造となる。
一方で、背景技術で説明した従来の半導体装置の製造方法（図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）参照）では、薄膜のゲート絶縁膜１０７を有する低電圧系トランジスタ形成領域Ａにおける素子分離領域１０３がウエットエッチングされる工程は、図８（ｄ）及び図９（ｂ）に示す２工程であり、厚膜のゲート絶縁膜１０５を有する高電圧系トランジスタ形成領域Ｂにおける素子分離領域１０３がウエットエッチングされる工程は、図８（ｄ）に示す１工程である。従って、低電圧系トランジスタ形成領域Ａ及び高電圧系トランジスタ形成領域Ｂの境界における素子分離領域１０３の段差の構造としては、薄膜のゲート絶縁膜１０７を有する低電圧系トランジスタ形成領域Ａ側が低く、厚膜のゲート絶縁膜１０５を有する高電圧系トランジスタ形成領域Ｂ側が高い構造となる。さらに、同様にウエットエッチング量の差異を考慮すると、薄膜のゲート絶縁膜１０７を有する低電圧系トランジスタ形成領域Ａにおける活性領域近傍の素子分離領域１０３の窪み量は、厚膜のゲート絶縁膜１０５を有する高電圧系トランジスタ形成領域Ｂにおける活性領域近傍の素子分離領域１０３の窪み量よりも大きい構造となる。
そして、薄膜のゲート絶縁膜５を有する低電圧系トランジスタ形成領域Ａにおけるウエットエッチング量について、従来の半導体装置の製造方法を用いた場合と本実施形態の半導体装置の製造方法を用いた場合との差異を考慮すると、本実施形態の場合での低電圧系トランジスタ形成領域Ａにおける活性領域近傍の素子分離領域３の窪み量ｓ１は、従来の場合での対応する窪み量よりも小さくなる。このように、本実施形態によると、従来に比べて、ウエットエッチング量が小さくなり、そのプロセスバラツキも小さくなる。また、素子分離領域３における窪み部分と半導体基板１ａとが重なる領域が活性領域として機能することを考慮すると、本実施形態によると、従来に比べて、素子分離領域３の窪み部分と半導体基板１ａとが重なる領域の面積バラツキが小さくなるので、トランジスタ特性のバラツキを小さくできる。
−変形例−
以下に、本発明の一実施形態の変形例１及び変形例２について、図面を参照しながら説明する。本変形例１及び変形例２では、上述した実施形態における高電圧系トランジスタ形成領域Ｂのシリコン窒化膜７を除去する工程に関して、上述とは異なる工程を採用するものであって、上述した実施形態では生じ得る以下の事態を考慮したものである。すなわち、上述した実施形態における図２（ｄ）に示す工程において、薄膜のゲート絶縁膜５をエッチングストップ膜として用いて、シリコン窒化膜７をドライエッチングにより除去する際に、薄膜のゲート絶縁膜５及びシリコン窒化膜７のエッチング選択比を十分に大きく取れない場合には、シリコン窒化膜７のウエハ面内における膜厚バラツキ、又は、薄膜のゲート絶縁膜５のウエハ面内における膜厚バラツキが大きくなり、ドライエッチング時にウエハ面内の一部領域において薄膜のゲート絶縁膜５が削り取られてしまうことが想定される。そうなると、高電圧系トランジスタ形成領域における半導体基板１ｂの表面がドライエッチングに曝されてしまうために、半導体基板１ｂの表面に荒れが生じて、高電圧系トランジスタの特性バラツキが大きくなったり、信頼性が損なわれたりすることが予想される。
そこで、これらに鑑み、本変形例１及び変形例２は、以下に具体的に説明する製造方法を採用したものである。
（変形例１）
以下に、本発明の一実施形態の変形例１に係る半導体装置及びその製造方法について説明する。なお、本変形例１では、以下で説明するように、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７をウエットエッチングにより除去するものであって、シリコン窒化膜７の除去方法のプロセスマージンを広げるものである。
図６（ａ）〜（ｄ）は、本発明の一実施形態の変形例１に係る半導体装置の製造方法を工程順に示す断面図である。なお、本変形例１において、上述した一実施形態の製造工程と同様の工程を行う場合にはその具体的な説明を省略する。
まず、上述した図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を用いて説明した工程を同様に行う。
次に、図６（ａ）に示すように、シリコン窒化膜７の上に、ＣＶＤ法により、膜厚約２０ｎｍのシリコン酸化膜１１を形成する。
次に、図６（ｂ）に示すように、半導体基板１ａの上に高電圧系トランジスタ形成領域Ｂを開口するレジストパターン５４を形成し、該レジストパターン５４をマスクとして、ＨＦ又はＢＨＦ等を用いたウエットエッチングにより、高電圧系トランジスタ形成領域Ｂにおけるシリコン酸化膜１１を除去して、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７の表面を剥き出しにする。
次に、図６（ｃ）に示すように、レジストパターン５４を除去した後、シリコン酸化膜１１をマスクとして、熱燐酸を用いたウエットエッチングにより、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７を除去して、高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５の表面を剥き出しにする。このとき、熱燐酸は薄膜のゲート絶縁膜５の構成要素であるシリコン酸化膜及びＨｆＳｉＯＮ膜に対してエッチング選択比が十分にあるので、高電圧系トランジスタ形成領域Ｂの薄膜のゲート絶縁膜５が削り取られることは無い。
次に、図６（ｄ）に示すように、ＨＦ又はＢＨＦ等を用いたウエットエッチングにより、低電圧系トランジスタ形成領域Ａにおけるシリコン酸化膜１１及び高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５を除去して、低電圧系トランジスタ形成領域Ａにおけるシリコン窒化膜７の表面及び高電圧系トランジスタ形成領域Ｂにおける半導体基板１ｂの表面を剥き出しにする。
次に、上述した図３（ｂ）〜（ｄ）を用いて説明した工程を同様に行う。
以上のように、本変形例１によると、上述した一実施形態の効果と同様の効果を得ることができることに加えて以下の効果を得ることができる。すなわち、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７を除去する際に、シリコン窒化膜７のウエハ面内における膜厚バラツキが大きい、又は、薄膜のゲート絶縁膜５のウエハ面内における膜厚バラツキが大きい場合においても、高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５が削り取られないようにすることが可能となる。
−変形例２−
以下に、本発明の一実施形態の変形例２に係る半導体装置及びその製造方法について説明する。なお、本変形例２では、以下で説明するように、金属膜６をエッチングストップ膜として用いて、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７をドライエッチングにより除去するものである。
図７（ａ）〜（ｃ）は、本発明の一実施形態の変形例２に係る半導体装置の製造方法を工程順に示す断面図である。なお、本変形例２において、上述した一実施形態の製造工程と同様の工程を行う場合にはその具体的な説明を省略する。
まず、上述した図１（ａ）〜（ｄ）及び図２（ａ）を用いて説明した工程を同様に行う。
次に、図７（ａ）に示すように、金属膜６上に、ＣＶＤ法により、シリコン窒化膜７を形成する。
次に、図７（ｂ）に示すように、半導体基板１ａの上に高電圧系トランジスタ形成領域Ｂを開口するレジストパターン５５を形成した後、該レジストパターン５５をマスクとして、ドライエッチングにより、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７を除去して、高電圧系トランジスタ形成領域Ｂにおける金属膜６の表面を剥き出しにする。このとき、金属膜６がエッチングストップ膜として機能する。
次に、図７（ｃ）に示すように、レジストパターン５５を除去した後、シリコン窒化膜７をマスクとして、ウエットエッチングにより、高電圧系トランジスタ形成領域Ｂにおける金属膜６を除去して、半導体基板１ｂ上の薄膜のゲート絶縁膜５の表面を剥き出しにする。
次に、上述した図３（ａ）〜（ｄ）を用いて説明した工程を同様に行う。
以上のように、本変形例２によると、上述した一実施形態の効果と同様の効果を得ることができることに加えて以下の効果を得ることができる。すなわち、高電圧系トランジスタ形成領域Ｂにおけるシリコン窒化膜７を除去する際に、シリコン窒化膜７のウエハ面内における膜厚バラツキが大きい、又は、薄膜のゲート絶縁膜５のウエハ面内における膜厚バラツキが大きい場合においても、高電圧系トランジスタ形成領域Ｂにおける薄膜のゲート絶縁膜５が削り取られないようにすることが可能となる。
なお、以上で説明した実施形態では、薄膜のゲート絶縁膜５側の電源電圧が１．２Ｖ、厚膜のゲート絶縁膜８側の電源電圧が３．３Ｖである場合を例として説明したが、その値に限定されるものではない。また、薄膜のゲート絶縁膜５の構成要素である高誘電率ゲート絶縁膜としてＨｆＳｉＯＮ膜を用いた場合について説明したが、ＺｒＳｉＯｘ膜、Ａｌ２Ｏ３膜等の他の高誘電率ゲート絶縁膜を用いてもよい。また、メタルゲートの金属膜６としてＴｉＮ膜を用いた場合について説明したが、ＴａＮ等の他の材料を用いてもよい。また、低電圧系トランジスタ形成領域Ａに形成されるＭＩＳ型トランジスタ及び高電圧系トランジスタ形成領域Ｂに形成されるＭＩＳ型トランジスタについて、その導電型としてＮ型とＰ型とで異なるメタルゲート材料を適用する場合であってもよいし、また、Ｎ型又はＰ型のいずれか一方の同一導電型のメタルゲート材料を適用する場合であってもよく、いずれの場合の構成も上述した実施例から容易に想起できるものであって、上述と同様の効果が得られるものである。
以上説明したように、膜厚が異なる複数のゲート絶縁膜を有し、かつ、高誘電率ゲート絶縁膜及びメタルゲートを有する半導体装置及びその製造方法等にとって有用である。
（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 本発明の一実施形態における半導体基板表面近傍の不純物プロファイルを示すであって、不純物濃度と深さとの関係図である。 本発明の一実施形態におけるゲート幅方向の断面図である。 （ａ）〜（ｄ）は、本発明の一実施形態の変形例１に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、本発明の一実施形態の変形例２に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
符号の説明
Ａ 低電圧系トランジスタ形成領域
Ｂ 高電圧系トランジスタ形成領域
１ａ、１ｂ 半導体基板
２ 犠牲酸化膜
３ 素子分離領域
４ａ、４ｂ 不純物層
５ 薄膜のゲート絶縁膜
６ 金属膜
７ シリコン窒化膜
８ 厚膜のゲート絶縁膜
９ 多結晶シリコン膜
１１ シリコン酸化膜
５１〜５５ レジストパターン
ｄ１ 半導体基板表面の後退量
ｈ 素子分離領域上の段差
ｓ１ 素子分離領域における窪み量
ｓ２ 素子分離領域における窪み量
ｔ１ 薄膜のゲート絶縁膜の膜厚
ｔ２ 厚膜のゲート絶縁膜の膜厚
１０１ａ、１０１ｂ 半導体基板
１０２ 犠牲酸化膜
１０３ 素子分離領域
１０４ａ、１０４ｂ 不純物層
１０５ 厚膜のゲート絶縁膜
１０６ レジストマスク
１０７ 薄膜のゲート絶縁膜
１０８ 多結晶シリコン膜
ｄ１０１ 半導体基板表面の後退量
ｄ１０２ 半導体基板表面の後退量

Claims (6)

  1. 半導体基板における第１の領域上に形成された第１のＭＩＳ型トランジスタと、前記半導体基板における前記第１の領域とは異なる第２の領域に形成された第２のＭＩＳ型トランジスタとを有する半導体装置であって、
    前記第１のＭＩＳ型トランジスタは、
    前記第１の領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に、金属膜及び多結晶シリコン膜が下から順に形成されてなる第１のゲート電極とを含み、
    前記第２のＭＩＳ型トランジスタは、
    前記第２の領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された多結晶シリコン膜からなる第２のゲート電極とを含み、
    前記第１のゲート絶縁膜の等価酸化膜厚は、前記第２のゲート絶縁膜の等価酸化膜厚よりも薄く、
    前記第１の領域における前記半導体基板の表面高さは、前記第２の領域における前記半導体基板の表面高さよりも高く、
    前記第１のＭＩＳ型トランジスタ及び前記第２のＭＩＳ型トランジスタは、同一の導電型のトランジスタである、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のゲート絶縁膜は、シリコン酸化膜の比誘電率よりも高い比誘電率を有する絶縁膜を含んでいる、半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２のゲート絶縁膜は、シリコン酸化膜からなる、半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板に、前記第１の領域及び前記第２の領域の各々を区画すると共に前記第１の領域と前記第２の領域とを電気的に分離するように形成された素子分離領域をさらに備え、
    前記第１の領域と前記第２の領域との境界において、前記第１の領域側の前記素子分離領域の高さは、前記第２の領域側の前記素子分離領域の高さよりも高い、半導体装置。
  5. 請求項１〜４のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板に、前記第１の領域及び前記第２の領域の各々を区画すると共に前記第１の領域と前記第２の領域とを電気的に分離するように形成された素子分離領域をさらに備え、
    前記第１の領域における前記素子分離領域に形成された窪み量は、前記第２の領域における前記素子分離領域に形成された窪み量よりも小さい、半導体装置。
  6. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳ型トランジスタは、低電圧系トランジスタであり、
    前記第２のＭＩＳ型トランジスタは、高電圧系トランジスタである、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8999829B2 (en) * 2012-10-19 2015-04-07 Applied Materials, Inc. Dual gate process
US9972678B2 (en) * 2016-10-06 2018-05-15 United Microelectronics Corp. Semiconductor device and method of forming the same
JP6981601B2 (ja) * 2018-05-29 2021-12-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308198A (ja) * 2000-04-27 2001-11-02 Ricoh Co Ltd 半導体装置及びその製造方法
KR100450666B1 (ko) * 2001-09-03 2004-10-01 삼성전자주식회사 선택적 실리사이드막의 형성 방법 및 이를 구비한 반도체소자
JP4257055B2 (ja) * 2001-11-15 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US20040135198A1 (en) * 2002-07-23 2004-07-15 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same, nonvolatile semiconductor memory and method of fabricating the same, and electronic apparatus including nonvolatile semiconductor memory
US6670248B1 (en) * 2002-08-07 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Triple gate oxide process with high-k gate dielectric
JP3770250B2 (ja) * 2003-05-26 2006-04-26 セイコーエプソン株式会社 半導体装置の製造方法
JP4277268B2 (ja) * 2003-11-28 2009-06-10 ローム株式会社 金属化合物薄膜の製造方法、ならびに当該金属化合物薄膜を含む半導体装置の製造方法
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP4134001B2 (ja) * 2004-10-29 2008-08-13 富士通株式会社 半導体装置の製造方法
JP2006222203A (ja) * 2005-02-09 2006-08-24 Renesas Technology Corp 半導体装置およびその製造方法
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP4551795B2 (ja) * 2005-03-15 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100697694B1 (ko) * 2005-08-02 2007-03-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법
JP2007088122A (ja) * 2005-09-21 2007-04-05 Renesas Technology Corp 半導体装置
JP2007288096A (ja) * 2006-04-20 2007-11-01 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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