JP2001313396A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001313396A
JP2001313396A JP2000132182A JP2000132182A JP2001313396A JP 2001313396 A JP2001313396 A JP 2001313396A JP 2000132182 A JP2000132182 A JP 2000132182A JP 2000132182 A JP2000132182 A JP 2000132182A JP 2001313396 A JP2001313396 A JP 2001313396A
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silicon nitride
semiconductor
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oxide film
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Masaru Hisamoto
大 久本
Takeshi Kachi
剛 可知
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ＳＯＩ基板の半導体層の膜厚に依らない側壁
保護層を形成することにより、良好な素子分離特性を持
った半導体装置を実現する。 【解決手段】 メサ型の半導体層１２０ａ、１２０ｂの
上に窒化シリコン膜８２０を堆積して積層構造の段差を
形成し、この段差上に堆積した酸化シリコン膜を異方性
エッチングすることによって段差の側壁に側壁保護層９
１０を形成する。その後、窒化シリコン膜８２０を取り
除くことで側壁保護層９１０を半導体層の側面に突起状
に形成する。等方的なエッチングが行われる場合、この
突起部は両面からエッチングされるため、その高さは極
めて低いものになる。この突起部の高さは、窒化シリコ
ン膜８２０の膜厚により決められるため、半導体層１２
０ａ、１２０ｂの膜厚に依存することなく制御できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造技術に関し、特に、ＳＯＩ(Silicon On Insulato
r)構造を有する半導体装置およびその製造に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴ(Metal Insulator Semicon
ductor Field Effect Transistor)を用いた半導体集積
回路の高速化、低消費電力化を行う上で、寄生容量を低
減することのできる薄膜ＳＯＩ構造のＭＩＳＦＥＴが注
目されている。
【０００３】特に、支持基板上に埋め込み酸化膜を介し
て形成される半導体層の厚さを数１０ｎｍ以下と非常に
薄くすることにより、ＭＩＳＦＥＴのチャネル領域が完
全に空乏型したＭＩＳＦＥＴ、いわゆる完全空乏型ＳＯ
Ｉ・ＭＩＳＦＥＴは、チャネル領域に中性領域が存在す
る部分空乏型ＳＯＩ・ＭＯＳＦＥＴに比べてソース、ド
レインの寄生容量を低くすることができ、かつ急峻なサ
ブスレッショルド特性が得られるため、高速性・低電力
性に優れるとされている。
【０００４】
【発明が解決しようとする課題】しかし、ＬＳＩチップ
では、入出力部に代表されるように、高耐圧が求められ
るデバイスも存在する。これらの素子では、半導体層の
膜厚を厚くすることで、容易に必要な特性を持つ素子を
形成することができるため、膜厚の異なる半導体層を同
一ＳＯＩ基板上に形成することが求められている。具体
的な膜厚としては、例えば、薄いところで２０ｎｍ、厚
いところで１００ｎｍ程度となる。この膜厚差は、例え
ば部分的な酸化プロセスにより容易に形成できる範囲に
ある。
【０００５】一方、素子を集積するためには、素子間を
電気的に分離することが必要である。通常のシリコン基
板を用いる場合には、厚い酸化シリコン膜と基板不純物
濃度とによって素子分離領域の寄生素子のしきい値を高
く設定することで、素子同士の電気的干渉が起こらない
ようにしている。
【０００６】厚い酸化シリコン膜の形成方法としては、
ＬＯＣＯＳ法や浅溝素子分離法などが知られている。Ｓ
ＯＩ基板では、半導体層の下に埋め込み酸化膜が存在す
るため、半導体層をメサ型にを加工することで素子分離
することが考えられてきた。しかし、この方法では、半
導体層による垂直段差ができ、ゲート加工時に極めて高
い選択性を持ったエッチングが必要となる問題があっ
た。また、洗浄工程で埋め込み酸化膜が等方的に削られ
るために、半導体層の底面と埋め込み酸化膜との界面に
窪みが形成され、そこでゲートとソース、ドレインとの
ショートが生じる問題があった。
【０００７】そこで、図１に示したように、埋め込み酸
化膜９００の上部にメサ型に加工された半導体層１２０
を形成し、その側壁に酸化シリコン膜からなる側壁保護
層（スペーサ）９１０を形成することが考えられてき
た。半導体層１２０の段差を利用し、ＣＶＤ法により酸
化シリコン膜を堆積した後、支持基板１００の垂直方向
に異方的にエッチングすることで、段差側面に酸化シリ
コン膜を残す技術である。これにより、垂直段差を緩和
すると共に、半導体層の底面にできる窪みを回避するこ
とが試みられている。
【０００８】しかし、上記の素子分離法では、側壁保護
層を形成するためには、半導体層の膜厚よりも薄い酸化
シリコン膜を堆積することが必要になるため、半導体層
の膜厚が薄い場合には側壁保護層を形成することが困難
になる問題があった。また、支持基板上に膜厚の異なる
複数の半導体層が存在する場合には、膜厚の厚い半導体
層に合わせて酸化シリコン膜を堆積すると、膜厚の薄い
半導体層の領域で良好な加工を行うことができなくなる
問題があった。逆に薄い半導体層の領域に合わせて酸化
シリコン膜を堆積すると大きな垂直段差が残り、かつ半
導体層の上面端部のコーナー領域が露出してしまい、素
子の電気特性を大きく変動させる問題が生じてくる。
【０００９】本発明の目的は、半導体層の膜厚に依らず
に良好な側壁保護層を形成することにより、良好な素子
分離特性を持った半導体装置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体装置の製造方法は、ＳＯＩ
基板の半導体層の側面に側壁保護層用の酸化シリコン膜
を堆積する前に、半導体層の上に窒化シリコン膜を堆積
して積層構造の段差を形成し、この段差上に酸化シリコ
ン膜を堆積することによって積層構造の段差の側面に側
壁保護層を形成した後、上記窒化シリコン膜を取り除く
ことで、側壁保護層を半導体層の側面に突起状に形成す
る。
【００１３】等方的なエッチングが行われる場合、この
突起部は両面からエッチングされるため、半導体層の側
面に隠されている領域に比べ、２倍の速度でエッチング
される。従って、このエッチング速度差を利用し、突起
部のみをエッチング除去することにより、突起部の高さ
を極めて低いものにすることができ、かつ段差側面に良
好な側壁保護層を形成することができる。このとき、突
起部の高さは、窒化シリコン膜により決められるため、
半導体層の膜厚に依存することなく制御することが可能
である。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。なお、実施形態を説明するた
めの全図において同一の部材には同一の符号を付し、そ
の繰り返しの説明は省略する。
【００１５】（実施の形態１）図２〜図１７は、本実施
形態の半導体装置の代表的製造方法を素子断面構造によ
り示したもの、また図１８は、平面レイアウトを示した
ものである。なお、図２〜図１７は、図１８のＡ−Ａ断
面を示している。
【００１６】図１７において、シリコン単結晶からなる
支持基板１００上に埋め込み酸化膜９００を挟んで形成
された膜厚が異なる２つのメサ型半導体層１２０ａ、１
２０ｂにそれぞれＭＩＳＦＥＴが形成されている。符号
２００は、半導体層１２０ａ、１２０ｂに形成された不
純物拡散層電極（ソース、ドレイン）であり、ゲート絶
縁膜９５０上に形成された２層の導電膜（多結晶シリコ
ン膜５００、タングステンシリサイド膜５１０）からな
るゲート電極が半導体層１２０ａ、１２０ｂに形成され
たチャネル領域に電界効果を及ぼす構造になっている。
不純物拡散層電極２００は、多結晶シリコン膜３００お
よびタングステン膜６００からなる引き出し層を介して
金属配線層６１０に電気的に接続されている。この構造
は、埋め込み酸化膜９００上の２つの半導体層１２０
ａ、１２０ｂの膜厚が互いに異なっているにも関わら
ず、それらの側面が上面まで側壁保護層９１０で覆われ
ているため、ゲート加工などを容易に行うことが可能に
なっている。
【００１７】以下、図２から図１７を用いて上記半導体
装置の製造方法を説明すると、まず図２に示すように、
半導体層１２０の表面を熱酸化して膜厚１０ｎｍの酸化
シリコン膜９１５を形成した後、ＣＶＤ法により窒化シ
リコン膜（窒化シリコン膜）８１０を５０ｎｍ堆積す
る。次に、薄いＳＯＩ膜を形成する領域が開口されたフ
ォトレジスト膜を用いたドライエッチングでこの領域の
窒化シリコン膜８１０を除去し、続いてフォトレジスト
膜を除去した後、厚いＳＯＩ膜を形成する領域に残った
窒化シリコン膜８１０を耐酸化マスクに用いて半導体層
１２０を酸化することにより、酸化シリコン膜９２０を
形成する。このとき、必要なＳＯＩ膜厚になるよう酸化
膜厚を設定すればよい。
【００１８】次に、図３に示すように、窒化シリコン膜
８１０を除去することによって半導体層１２０の表面を
露出させ、その表面を再び酸化して膜厚１０ｎｍの酸化
シリコン膜９２５を形成した後、ＣＶＤ法で膜厚１００
ｎｍの窒化シリコン膜８２０を堆積する。次に、フォト
レジスト膜を用いて窒化シリコン膜８２０、酸化シリコ
ン膜９２５および半導体層１２０をエッチングすること
により、厚さの異なる２つの半導体層１２０ａ、１２０
ｂを形成する。
【００１９】次に、図４に示すように、上記エッチング
で露出した半導体層１２０ａ、１２０ｂの側面を薄く熱
酸化した後、ＣＶＤ法で膜厚４０ｎｍの堆積する。この
酸化シリコン膜９１０ａの膜厚は、積層段差の高さより
も小さくする。
【００２０】次に、図５に示すように、酸化シリコン膜
９１０ａを異方性ドライエッチングすることにより、半
導体層１２０ａ、１２０ｂの側壁に酸化シリコン膜９１
０ａからなる側壁保護層９１０を形成する。
【００２１】次に、図６に示すように、熱リン酸を用い
たウエットエッチングで半導体層１２０ａ、１２０ｂの
上部の窒化シリコン膜８２０を除去する。これにより、
半導体層１２０ａ、１２０ｂの側壁に側壁保護層９１０
が突起状に露出する。
【００２２】次に、図７に示すように、ＳＯＩ基板全面
をフッ酸系のエッチング液でウエットエッチングをする
ことにより、埋め込み酸化膜９００、半導体層１２０
ａ、１２０ｂの上部の酸化シリコン膜９２５および側壁
の側壁保護層９１０をエッチングする。このとき、ＣＶ
Ｄ法で形成された酸化シリコン膜からなる側壁保護層９
１０は、熱酸化によって形成された酸化シリコン膜９２
５に比して高いエッチング速度を持っている。また、側
壁保護層９１０は、突起状に突き出ているため、両面か
らエッチングが進められる。そのため、堆積時の膜厚
（Ｔ）の半分の膜厚に対応するエッチングを行うことに
より、突起状に突き出た部分をほぼ除去することができ
る。この側壁保護層形成工程は、異方性エッチングを用
いた側壁保護層工程と異なり、窒化シリコン膜８２０お
よび側壁保護層９１０の堆積膜厚に依存しており、下層
の半導体層１２０ａ、１２０ｂの膜厚には依存しない。
そのため、膜厚の異なる半導体層１２０ａ、１２０ｂが
同一ＳＯＩ基板上にあっても、加工制御に問題を生じる
ことがない。
【００２３】次に、図８に示すように、半導体層１２０
ａ、１２０ｂの表面を熱酸化することによって、それら
の表面に膜厚３ｎｍのゲート絶縁膜９５０を形成する。
【００２４】次に、図９に示すように、不純物をドーピ
ングして導電化した多結晶シリコン５００およびタング
ステンシリサイド膜５１０を積層し、さらにその上部に
酸化シリコン膜９６０を堆積した後、フォトレジスト膜
をマスクに用いたドライエッチングでこれらの膜をパタ
ーニングすることによりゲート電極を形成し、続いて半
導体層１２０ａ、１２０ｂに不純物をイオン打込みする
ことによって、ゲート電極の両側に不純物拡散層電極
（ソース、ドレイン）２００を形成する。
【００２５】次に、図１０に示すように、ＳＯＩ基板上
にＣＶＤ法を用いて酸化シリコン膜９７０を堆積する。
次に、図１１に示すように、酸化シリコン膜９７０の上
部にＣＶＤ法で多結晶シリコン膜３１０を堆積し、続い
てその表面をＣＭＰ法で平坦化し、さらに厚い膜厚の半
導体層１２０ｂ上に形成されたゲート電極の上部に合わ
せてエッチバックを行った後、多結晶シリコン膜３１０
の上部にＣＶＤ法で窒化シリコン膜８３０を堆積する。
【００２６】次に、図１２に示すように、フォトレジス
ト膜をマスクに用いたドライエッチングで窒化シリコン
膜８３０とその下層の多結晶シリコン膜３１０とをエッ
チングして不純物拡散層電極２００の上部に残した後、
図１３に示すように、多結晶シリコン膜３１０の上部に
ＣＶＤ法で堆積した酸化シリコン膜９８０をＣＭＰ法お
よびドライエッチング法を組み合わせて後退させること
により、多結晶シリコン膜３１０の表面を露出させる。
【００２７】次に、図１４に示すように、多結晶シリコ
ン膜３１０をエッチングにより除去し、続いてその下層
の酸化シリコン膜９７０を異方性エッチングすることに
より、ゲート電極の側壁に酸化シリコン膜９７０を残す
と共に、不純物拡散層電極２００の表面を露出させる。
【００２８】次に、図１５に示すように、ＳＯＩ基板の
全面に不純物をドーピングした多結晶シリコン膜３００
を堆積し、さらにその上部にタングステン膜６００を堆
積した後、ＣＭＰ法およびドライエッチングでこれらの
膜を後退させ、酸化シリコン膜９６０、９８０を露出さ
せると共に、不純物拡散層電極２００の上部に多結晶シ
リコン膜３００とタングステン膜６００とからなる引き
出し層を形成する。
【００２９】次に、図１６に示すように、ＳＯＩ基板の
全面にＣＶＤ法で酸化シリコン膜９９０を堆積する。こ
のとき、酸化シリコン膜９９０の表面に段差が生じてい
る場合には、ＣＭＰ法を用いてその表面を平坦化する。
【００３０】次に、図１７に示すように、フォトレジス
ト膜をマスクに用いたドライエッチングで不純物拡散層
電極２００の上方の酸化シリコン膜９９０をエッチング
して引き出し層の表面を露出させた後、酸化シリコン膜
９９０の上部に堆積した金属膜をエッチングして引き出
し層の上部に金属配線層６１０を形成する。なお、金属
配線層６１０の上部にさらに配線層を形成することもで
きるが、その説明は省略する。ここまでの工程により、
本実施形態の半導体装置が完成する。
【００３１】図１８は、本実施形態の半導体装置の平面
レイアウトを示す図であり、図中の符号１０はアクティ
ブ領域、５０はゲート電極、７０はゲート電極上のコン
タクトホール、７５は引き出し層が形成されたコンタク
トホールを示している。
【００３２】（実施の形態２）前記実施の形態１では、
異方性ドライエッチングで半導体層１２０ａ、１２０ｂ
の側壁に突起状の側壁保護層９１０を形成したが、この
ような側壁保護層９１０は、図１９〜図２２に示すよう
に、ＣＭＰ法で形成することもできる。
【００３３】図１９は、前記実施の形態１の図４に示す
製造工程に対応するもので、突起状側壁保護層の材料と
なる酸化シリコン膜９１０が堆積された状態を示してい
る。
【００３４】次に、本実施形態では、図２０に示すよう
に、ＣＶＤ法で堆積した窒化シリコン膜８４０をパター
ニングすることによって、半導体層１２０ａ、１２０ｂ
の上部の窒化シリコン膜８４０を端部を除いて除去す
る。
【００３５】次に、図２１に示すように、窒化シリコン
膜８４０および酸化シリコン膜９１０ａをＣＭＰ法で研
磨することによって、窒化シリコン膜８４０の表面を露
出させた後、図２２に示すように、窒化シリコン膜８４
０および８２０をエッチングすることにより、半導体層
１２０ａ、１２０ｂの側壁に酸化シリコン膜９１０ａか
らなる突起状側壁保護層９１０が形成される。
【００３６】このように、上記した方法でも、半導体層
１２０ａ、１２０ｂの膜厚には関係なく突起状側壁保護
層９１０を形成できるため、異なる膜厚のＳＯＩ１２０
ａ、１２０ｂを有するＳＯＩ基板に適用することができ
る。また、この方法では側壁保護層９１０の材料に用い
た酸化シリコン膜９１０ａが半導体層１２０ａ、１２０
ｂのない領域に残るため、ＳＯＩ基板の表面の平坦性を
より高めることができ、この後のゲート加工などが容易
になる。
【００３７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００３９】本発明によれば、膜厚の異なる半導体層を
有するＳＯＩ基板に複数の素子を形成する際、半導体層
の膜厚に依らずに側壁保護層を形成することができるた
め、素子の高集積化が容易になる。
【図面の簡単な説明】
【図１】本発明者が検討した課題を説明するための断面
図である。
【図２】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造
方法を示すＳＯＩ基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置を示
すＳＯＩ基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体装置を示
すＳＯＩ基板の要部平面図である。
【図１９】本発明の実施の形態２である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体装置の製
造方法を示すＳＯＩ基板の要部断面図である。
【符号の説明】
１０ アクティブ領域 ５０ ゲート電極 ７０、７５ コンタクトホール １００ 支持基板 １２０、１２０ａ、１２０ｂ 半導体層 ２００ 不純物拡散層電極 ３００、３１０、５００ 多結晶シリコン膜 ５１０ タングステンシリサイド膜 ６００ タングステン膜 ６１０ 金属配線層 ８１０、８２０、８３０、８４０ 窒化シリコン膜 ９００ 埋め込み酸化膜 ９１０ 側壁保護層 ９１０ａ 酸化シリコン膜 ９１５、９２０、９２５ 酸化シリコン膜 ９５０ ゲート絶縁膜 ９６０、９７０、９８０、９９０ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB01 DD03 DD04 DD15 DD16 DD26 DD75 FF13 FF14 FF24 GG09 GG14 5F032 AA06 AA07 AA09 AA44 AA45 BA06 CA17 DA02 DA23 DA24 DA25 DA28 DA30 DA33 DA53 DA60 DA71 DA78 5F110 AA04 AA26 CC02 DD05 DD13 EE05 EE09 EE14 FF02 FF23 GG02 GG12 GG25 HJ13 HL04 HL08 HL12 HL14 NN23 NN35 NN62 QQ02 QQ11 QQ19

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 支持基板と、前記支持基板上に形成され
    た埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置され
    たメサ型の半導体層と、前記半導体層の側壁に形成され
    た絶縁膜からなる側壁保護層とを有する半導体装置であ
    って、 前記メサ型の半導体層が膜厚の異なる複数の半導体層か
    らなり、前記複数の半導体層のそれぞれの側壁に形成さ
    れた前記側壁保護層が、前記半導体層の上面に対して突
    起状に形成されていることを特徴とする半導体装置。
  2. 【請求項２】 以下の工程を有する半導体装置の製造方
    法；（ａ）支持基板上に形成された埋め込み絶縁膜の第
    １領域に第１の膜厚を有する第１半導体層を形成し、第
    ２領域に前記第１の膜厚とは異なる第２の膜厚を有する
    第２半導体層を形成する工程、（ｂ）前記第１、第２半
    導体層の上部に窒化シリコン膜を堆積した後、前記窒化
    シリコン膜および前記第１、第２半導体層のそれぞれを
    パターニングすることにより、前記第１領域にその上部
    が前記窒化シリコン膜によって覆われたメサ型の第１半
    導体層を形成し、前記第２領域にその上部が前記窒化シ
    リコン膜によって覆われたメサ型の第２半導体層を形成
    する工程、（ｃ）前記メサ型の第１、第２半導体層が形
    成された前記埋め込み絶縁膜の全面に酸化シリコン膜を
    堆積する工程、（ｄ）前記酸化シリコン膜を異方性エッ
    チングすることによって、前記窒化シリコン膜の上部の
    前記酸化シリコン膜を除去し、前記窒化シリコン膜およ
    びその下の前記第１、第２半導体層のそれぞれの側壁に
    前記酸化シリコン膜からなる側壁保護層を形成する工
    程、（ｅ）前記第１、第２半導体層の上部の前記窒化シ
    リコン膜を除去することによって、前記第１、第２半導
    体層のそれぞれの側壁に前記酸化シリコン膜からなる突
    起状の側壁保護層を形成する工程、（ｆ）前記側壁保護
    層を等方性エッチングすることによって、突起の高さを
    低くする工程。
  3. 【請求項３】 以下の工程を有する半導体装置の製造方
    法；（ａ）支持基板上に形成された埋め込み絶縁膜の第
    １領域に第１の膜厚を有する第１半導体層を形成し、第
    ２領域に前記第１の膜厚とは異なる第２の膜厚を有する
    第２半導体層を形成する工程、（ｂ）前記第１、第２半
    導体層の上部に窒化シリコン膜を堆積した後、前記窒化
    シリコン膜および前記第１、第２半導体層のそれぞれを
    パターニングすることにより、前記第１領域にその上部
    が前記窒化シリコン膜によって覆われたメサ型の第１半
    導体層を形成し、前記第２領域にその上部が前記窒化シ
    リコン膜によって覆われたメサ型の第２半導体層を形成
    する工程、（ｃ）前記メサ型の第１、第２半導体層が形
    成された前記埋め込み絶縁膜の全面に酸化シリコン膜を
    堆積する工程、（ｄ）前記酸化シリコン膜を化学機械研
    磨法で研磨することによって、前記窒化シリコン膜の上
    部の前記酸化シリコン膜を除去し、前記窒化シリコン膜
    およびその下の前記第１、第２半導体層のそれぞれの側
    壁に前記酸化シリコン膜からなる側壁保護層を形成する
    工程、（ｅ）前記第１、第２半導体層の上部の前記窒化
    シリコン膜を除去することによって、前記第１、第２半
    導体層のそれぞれの側壁に前記酸化シリコン膜からなる
    突起状の側壁保護層を形成する工程、（ｆ）前記側壁保
    護層を等方性エッチングすることによって、突起の高さ
    を低くする工程。
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