JP2002124682A - Ｍｉｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｉｓ電界効果トランジスタ及びその製造方法Info
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- JP2002124682A JP2002124682A JP2000318802A JP2000318802A JP2002124682A JP 2002124682 A JP2002124682 A JP 2002124682A JP 2000318802 A JP2000318802 A JP 2000318802A JP 2000318802 A JP2000318802 A JP 2000318802A JP 2002124682 A JP2002124682 A JP 2002124682A
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Abstract
(57)【要約】
【目的】ＳＯＩ構造の完全チャネル制御型のＭＩＳ電界
効果トランジスタの形成 【構成】半導体基板１上に酸化膜２を介して設けられ且
つ島状に絶縁分離された半導体層（ＳＯＩ基板）３の対
向する２側面（チャネル長方向の２側面）に接して一対
の導電膜（メタルソースドレイン領域）７が設けられ、
メタルソースドレイン領域７との接触部のＳＯＩ基板３
に一対の高濃度及び低濃度のソースドレイン領域（５、
６）が設けられ、メタルソースドレイン領域７と絶縁分
離して、ＳＯＩ基板３の周囲（上下面及びチャネル幅方
向の２側面）がゲート酸化膜（SiO2／Ta2O 5 ）８を介し
て設けられたバリアメタル（TiN ）９を有するゲート電
極（Al）10により包囲された構造に形成されたチャネル
領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果
トランジスタ。
効果トランジスタの形成 【構成】半導体基板１上に酸化膜２を介して設けられ且
つ島状に絶縁分離された半導体層（ＳＯＩ基板）３の対
向する２側面（チャネル長方向の２側面）に接して一対
の導電膜（メタルソースドレイン領域）７が設けられ、
メタルソースドレイン領域７との接触部のＳＯＩ基板３
に一対の高濃度及び低濃度のソースドレイン領域（５、
６）が設けられ、メタルソースドレイン領域７と絶縁分
離して、ＳＯＩ基板３の周囲（上下面及びチャネル幅方
向の２側面）がゲート酸化膜（SiO2／Ta2O 5 ）８を介し
て設けられたバリアメタル（TiN ）９を有するゲート電
極（Al）10により包囲された構造に形成されたチャネル
領域完全包囲型ゲート電極構造を有するＭＩＳ電界効果
トランジスタ。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ構造の半導体集積
回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造
のショートチャネルのＭＩＳ電界効果トランジスタに関
する。従来、ＳＯＩ構造のショートチャネルのＭＩＳ電
界効果トランジスタに関しては、サイドウオールを利用
したＬＤＤ構造のＭＩＳ電界効果トランジスタを周囲を
絶縁膜で分離されたＳＯＩ基板に形成したもので、接合
容量、空乏層容量、閾値電圧等を低減することにより高
速化及び低電力化を計ったものであるが、一方薄膜のＳ
ＯＩ基板に形成するためソースドレイン領域のコンタク
ト抵抗が増大すること及び各要素の抵抗の低減がなされ
ていないこと等から微細化を計っている割には高速化が
達成されていないこと、またＳＯＩ基板下の導電体（半
導体基板又は下層配線）にゲート電極に印加される電圧
と異なる電圧が印加された場合、ＳＯＩ基板底部に生ず
る微小なバックチャネルリークを防止できなかったこと
による高信頼性が達成されていないという欠点があっ
た。そこで、さらなる微細化が可能で、コンタクト抵抗
を含む各要素の抵抗を低減でき、より高速化が達成で
き、しかもバックチャネルリーク及びサイドチャネルリ
ークをも完全に防止できるＳＯＩ構造のＭＩＳ電界効果
トランジスタを形成できる手段が要望されている。
回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造
のショートチャネルのＭＩＳ電界効果トランジスタに関
する。従来、ＳＯＩ構造のショートチャネルのＭＩＳ電
界効果トランジスタに関しては、サイドウオールを利用
したＬＤＤ構造のＭＩＳ電界効果トランジスタを周囲を
絶縁膜で分離されたＳＯＩ基板に形成したもので、接合
容量、空乏層容量、閾値電圧等を低減することにより高
速化及び低電力化を計ったものであるが、一方薄膜のＳ
ＯＩ基板に形成するためソースドレイン領域のコンタク
ト抵抗が増大すること及び各要素の抵抗の低減がなされ
ていないこと等から微細化を計っている割には高速化が
達成されていないこと、またＳＯＩ基板下の導電体（半
導体基板又は下層配線）にゲート電極に印加される電圧
と異なる電圧が印加された場合、ＳＯＩ基板底部に生ず
る微小なバックチャネルリークを防止できなかったこと
による高信頼性が達成されていないという欠点があっ
た。そこで、さらなる微細化が可能で、コンタクト抵抗
を含む各要素の抵抗を低減でき、より高速化が達成で
き、しかもバックチャネルリーク及びサイドチャネルリ
ークをも完全に防止できるＳＯＩ構造のＭＩＳ電界効果
トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】図18は従来のＭＩＳ電界効果トランジス
タの模式側断面図で、貼り合わせＳＯＩウエハーを使用
して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用
酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基
板）、54は素子分離領域形成用トレンチ及び埋め込み酸
化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソース
ドレイン領域、57はゲート酸化膜（SiO2）、58はゲート
電極、59は下地酸化膜、60はサイドウオール、61は不純
物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル
（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル
（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／
TiN ）を示している。同図においては、ｐ型の第１のシ
リコン基板51上に酸化膜52を介して貼り合わせられ、素
子分離領域形成用トレンチ及び埋め込み酸化膜54により
島状に絶縁分離された薄膜のｐ型の第２のシリコン基板
（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコ
ン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造の
ＭＩＳ電界効果トランジスタが形成されている。したが
って、周囲を絶縁膜で囲まれたソースドレイン領域を形
成できることによる接合容量の低減、ＳＯＩ基板を完全
空乏化できることによる空乏層容量の低減及びサブスレ
ッショルド特性を改善できることによる閾値電圧の低減
等により通常のバルクウエハーに形成するＭＩＳ電界効
果トランジスタからなる半導体集積回路に比較し、高速
化及び低電力化が可能となる。しかし、ＳＯＩ基板を完
全空乏化させるため、かなりの薄膜化（0.1 μm程度）
が必要で、電極コンタクト窓開孔時のＰＳＧのエッチン
グの際、ソースドレイン領域を形成しているＳＯＩ基板
がオーバーエッチングされ、ソースドレイン領域のコン
タクト抵抗が増大してしまうこと、ソースドレイン領域
の抵抗の低減ができないこと等によりショートチャネル
化している割には高速化になっていないこと、また単一
の導電型のＭＩＳ電界効果トランジスタのみを形成して
いる場合は第１のシリコン基板にオフ電圧を印加してお
けば、ＳＯＩ基板底部にチャネルが生じることは避けら
れ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳ
を形成する場合（ＮチャネルのＭＩＳ電界効果トランジ
スタとＰチャネルのＭＩＳ電界効果トランジスタではオ
ンとオフが逆になる）または単一の導電型のＭＩＳ電界
効果トランジスタのみを形成していても、ゲート電圧と
異なる電圧が印加される下層配線が存在する場合はＳＯ
Ｉ基板底部に発生するバックチャネルリークを防止でき
ないという欠点があった。
タの模式側断面図で、貼り合わせＳＯＩウエハーを使用
して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用
酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基
板）、54は素子分離領域形成用トレンチ及び埋め込み酸
化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソース
ドレイン領域、57はゲート酸化膜（SiO2）、58はゲート
電極、59は下地酸化膜、60はサイドウオール、61は不純
物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル
（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル
（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／
TiN ）を示している。同図においては、ｐ型の第１のシ
リコン基板51上に酸化膜52を介して貼り合わせられ、素
子分離領域形成用トレンチ及び埋め込み酸化膜54により
島状に絶縁分離された薄膜のｐ型の第２のシリコン基板
（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコ
ン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造の
ＭＩＳ電界効果トランジスタが形成されている。したが
って、周囲を絶縁膜で囲まれたソースドレイン領域を形
成できることによる接合容量の低減、ＳＯＩ基板を完全
空乏化できることによる空乏層容量の低減及びサブスレ
ッショルド特性を改善できることによる閾値電圧の低減
等により通常のバルクウエハーに形成するＭＩＳ電界効
果トランジスタからなる半導体集積回路に比較し、高速
化及び低電力化が可能となる。しかし、ＳＯＩ基板を完
全空乏化させるため、かなりの薄膜化（0.1 μm程度）
が必要で、電極コンタクト窓開孔時のＰＳＧのエッチン
グの際、ソースドレイン領域を形成しているＳＯＩ基板
がオーバーエッチングされ、ソースドレイン領域のコン
タクト抵抗が増大してしまうこと、ソースドレイン領域
の抵抗の低減ができないこと等によりショートチャネル
化している割には高速化になっていないこと、また単一
の導電型のＭＩＳ電界効果トランジスタのみを形成して
いる場合は第１のシリコン基板にオフ電圧を印加してお
けば、ＳＯＩ基板底部にチャネルが生じることは避けら
れ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳ
を形成する場合（ＮチャネルのＭＩＳ電界効果トランジ
スタとＰチャネルのＭＩＳ電界効果トランジスタではオ
ンとオフが逆になる）または単一の導電型のＭＩＳ電界
効果トランジスタのみを形成していても、ゲート電圧と
異なる電圧が印加される下層配線が存在する場合はＳＯ
Ｉ基板底部に発生するバックチャネルリークを防止でき
ないという欠点があった。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、高速性を改善し
たＭＩＳ電界効果トランジスタを得るためには完全空乏
化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化さ
れたＳＯＩ基板にソースドレイン領域を形成するため、
電極コンタクト窓開孔時の層間絶縁膜のエッチングの
際、ソースドレイン領域を形成しているＳＯＩ基板がオ
ーバーエッチングされることは避けられず、配線体との
コンタクトは取れるもののソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、また容量の低減はでき
るものの薄層のソースドレイン領域の抵抗が低減できな
いこと等により微細化している割には高速化が達成でき
なかったこと及びＣ−ＭＯＳを形成する場合またはＳＯ
Ｉ基板下にゲート電極に印加される電圧と異なる電圧が
印加される下層配線が存在する場合、バックチャネルリ
ークを完全に防止できなかったこと等より高速、高集
積、高信頼を併せ持つＳＯＩ構造のＭＩＳ電界効果トラ
ンジスタを形成できなかったことである。
する課題は、従来例に示されるように、高速性を改善し
たＭＩＳ電界効果トランジスタを得るためには完全空乏
化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化さ
れたＳＯＩ基板にソースドレイン領域を形成するため、
電極コンタクト窓開孔時の層間絶縁膜のエッチングの
際、ソースドレイン領域を形成しているＳＯＩ基板がオ
ーバーエッチングされることは避けられず、配線体との
コンタクトは取れるもののソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、また容量の低減はでき
るものの薄層のソースドレイン領域の抵抗が低減できな
いこと等により微細化している割には高速化が達成でき
なかったこと及びＣ−ＭＯＳを形成する場合またはＳＯ
Ｉ基板下にゲート電極に印加される電圧と異なる電圧が
印加される下層配線が存在する場合、バックチャネルリ
ークを完全に防止できなかったこと等より高速、高集
積、高信頼を併せ持つＳＯＩ構造のＭＩＳ電界効果トラ
ンジスタを形成できなかったことである。
【０００４】
【課題を解決するための手段】上記課題は、ＳＯＩ基板
の対向する２側面（チャネル長方向の２側面）を、前記
ＳＯＩ基板の対向する２側面（チャネル長方向の２側
面）に設けられた不純物ソースドレイン領域に接して設
けられた一対の導電膜（メタルソースドレイン領域）に
より包囲され、前記ＳＯＩ基板の残りの４面（上下面及
びチャネル幅方向の２側面）をゲート絶縁膜を介して設
けられたゲート電極により包囲され、且つ前記一対の導
電膜と前記ゲート電極とが前記ゲート絶縁膜あるいは他
の絶縁膜により絶縁分離されている本発明のＭＩＳ電界
効果トランジスタによって解決される。
の対向する２側面（チャネル長方向の２側面）を、前記
ＳＯＩ基板の対向する２側面（チャネル長方向の２側
面）に設けられた不純物ソースドレイン領域に接して設
けられた一対の導電膜（メタルソースドレイン領域）に
より包囲され、前記ＳＯＩ基板の残りの４面（上下面及
びチャネル幅方向の２側面）をゲート絶縁膜を介して設
けられたゲート電極により包囲され、且つ前記一対の導
電膜と前記ゲート電極とが前記ゲート絶縁膜あるいは他
の絶縁膜により絶縁分離されている本発明のＭＩＳ電界
効果トランジスタによって解決される。
【０００５】
【作 用】即ち、本発明のＭＩＳ電界効果トランジス
タにおいては、ｐ型の第１のシリコン基板上に中央が凸
構造に形成された酸化膜が設けられ、この酸化膜上に、
ｐ型のＳＯＩ基板の対向する２側面（チャネル長方向の
２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領
域に接して設けられた一対の導電膜（メタルソースドレ
イン領域）により、ＳＯＩ基板の対向する２側面（チャ
ネル長方向の２側面）が包囲され、且つゲート酸化膜を
介して設けられたバリアメタルを有するゲート電極によ
り、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方
向の２側面）が包囲されたチャネル領域完全包囲型ゲー
ト電極構造を有するＭＩＳ電界効果トランジスタが形成
されている。 したがって、ＳＯＩ基板の２側面（チャ
ネル長方向の２側面）をメタルソースドレイン領域によ
り包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネ
ル幅方向の２側面）をゲート酸化膜を介して設けられた
バリアメタルを有するゲート電極により包囲することが
できるため、チャネル以外の電流経路を遮断でき、完全
なチャネル制御が可能であるばかりでなく、４面にチャ
ネルを形成できるため、表面（上面）の占有面積を増や
すことなくチャネル幅を増加できるため、駆動電流を増
加させることが可能である。またＳＯＩ基板にはチャネ
ル領域、低濃度のソースドレイン領域及び極めて微小な
高濃度のソースドレイン領域のみを形成し、大部分のソ
ースドレイン領域を不純物領域ではなく導電膜で形成で
きるため、接合容量の低減（ほとんど零）及びソースド
レイン領域の抵抗の低減も可能である。さらに厚膜のメ
タルソースドレイン領域で配線体との接続がとれるた
め、コンタクト抵抗の低減も可能である。そのうえ高誘
電率を有するTa2O5 をゲート酸化膜として使用できるた
め、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯ
Ｉ基板間の微小な電流リークの改善及びゲート容量の低
減も可能である。また薄膜のＳＯＩ基板上にゲート構造
を形成しているので、ＳＯＩ基板を完全に空乏化できる
ため、ゲート酸化膜下の反転層と基板との間の空乏層容
量を除去することが可能であり、ゲート電極に加えた電
圧がゲート電極と反転層の間だけに印加できることにな
り、サブスレッショルド特性を改善できるので閾値電圧
を低減することも可能である。さらに微細に形成された
ＳＯＩ基板に自己整合して、低濃度及び高濃度の不純物
ソースドレイン領域、メタルソースドレイン領域、ゲー
ト酸化膜及びゲート電極を形成することも可能である。
そのうえ素子分離領域の絶縁膜、メタルソースドレイン
領域及びゲート酸化膜を介したゲート電極の上面を段差
がない連続した平坦面に形成することも可能である。即
ち、極めて高速、低電力、高信頼、高性能及び高集積な
大規模半導体集積回路の形成を可能とするチャネル領域
完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果
トランジスタを得ることができる。
タにおいては、ｐ型の第１のシリコン基板上に中央が凸
構造に形成された酸化膜が設けられ、この酸化膜上に、
ｐ型のＳＯＩ基板の対向する２側面（チャネル長方向の
２側面）に設けられたｎ型及びｎ+ 型ソースドレイン領
域に接して設けられた一対の導電膜（メタルソースドレ
イン領域）により、ＳＯＩ基板の対向する２側面（チャ
ネル長方向の２側面）が包囲され、且つゲート酸化膜を
介して設けられたバリアメタルを有するゲート電極によ
り、ＳＯＩ基板の残りの４面（上下面及びチャネル幅方
向の２側面）が包囲されたチャネル領域完全包囲型ゲー
ト電極構造を有するＭＩＳ電界効果トランジスタが形成
されている。 したがって、ＳＯＩ基板の２側面（チャ
ネル長方向の２側面）をメタルソースドレイン領域によ
り包囲し、ＳＯＩ基板の残りの４面（上下面及びチャネ
ル幅方向の２側面）をゲート酸化膜を介して設けられた
バリアメタルを有するゲート電極により包囲することが
できるため、チャネル以外の電流経路を遮断でき、完全
なチャネル制御が可能であるばかりでなく、４面にチャ
ネルを形成できるため、表面（上面）の占有面積を増や
すことなくチャネル幅を増加できるため、駆動電流を増
加させることが可能である。またＳＯＩ基板にはチャネ
ル領域、低濃度のソースドレイン領域及び極めて微小な
高濃度のソースドレイン領域のみを形成し、大部分のソ
ースドレイン領域を不純物領域ではなく導電膜で形成で
きるため、接合容量の低減（ほとんど零）及びソースド
レイン領域の抵抗の低減も可能である。さらに厚膜のメ
タルソースドレイン領域で配線体との接続がとれるた
め、コンタクト抵抗の低減も可能である。そのうえ高誘
電率を有するTa2O5 をゲート酸化膜として使用できるた
め、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯ
Ｉ基板間の微小な電流リークの改善及びゲート容量の低
減も可能である。また薄膜のＳＯＩ基板上にゲート構造
を形成しているので、ＳＯＩ基板を完全に空乏化できる
ため、ゲート酸化膜下の反転層と基板との間の空乏層容
量を除去することが可能であり、ゲート電極に加えた電
圧がゲート電極と反転層の間だけに印加できることにな
り、サブスレッショルド特性を改善できるので閾値電圧
を低減することも可能である。さらに微細に形成された
ＳＯＩ基板に自己整合して、低濃度及び高濃度の不純物
ソースドレイン領域、メタルソースドレイン領域、ゲー
ト酸化膜及びゲート電極を形成することも可能である。
そのうえ素子分離領域の絶縁膜、メタルソースドレイン
領域及びゲート酸化膜を介したゲート電極の上面を段差
がない連続した平坦面に形成することも可能である。即
ち、極めて高速、低電力、高信頼、高性能及び高集積な
大規模半導体集積回路の形成を可能とするチャネル領域
完全包囲型ゲート電極構造のＳＯＩ型のＭＩＳ電界効果
トランジスタを得ることができる。
【０００６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明のＭＩＳ電界効果トランジスタに
おける第１の実施例の模式平面図、図２は本発明のＭＩ
Ｓ電界効果トランジスタにおける第１の実施例の模式側
断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭ
ＩＳ電界効果トランジスタにおける第１の実施例の模式
側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明の
ＭＩＳ電界効果トランジスタにおける第２の実施例の模
式平面図、図５は本発明のＭＩＳ電界効果トランジスタ
における第２の実施例の模式側断面図（図４のｑ−ｑ矢
視断面図）、図６は本発明のＭＩＳ電界効果トランジス
タにおける第３の実施例の模式平面図、図７は本発明の
ＭＩＳ電界効果トランジスタにおける第３の実施例の模
式側断面図（図６のｐ−ｐ矢視断面図）、図８は本発明
のＭＩＳ電界効果トランジスタにおける第３の実施例の
模式側断面図（図６のｑ−ｑ矢視断面図）、図９は本発
明のＭＩＳ電界効果トランジスタにおける第４の実施例
の模式平面図、図１０は本発明のＭＩＳ電界効果トラン
ジスタにおける第４の実施例の模式側断面図（図９のｐ
−ｐ矢視断面図）、図１１は本発明のＭＩＳ電界効果ト
ランジスタにおける第４の実施例の模式側断面図（図９
のｑ−ｑ矢視断面図）、図１２〜図１７は本発明のＭＩ
Ｓ電界効果トランジスタにおける製造方法の一実施例の
工程断面図である。全図を通じ同一対象物は同一符号で
示す。側断面図における斜線は主要な絶縁膜のみに記載
する。図１〜図３は本発明のＭＩＳ電界効果トランジス
タにおける第１の実施例で、図１は模式平面図、図２は
模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効
果トランジスタのチャネル長方向）、図３は模式側断面
図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジ
スタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使
用して形成した、極めて狭いチャネル幅（0.3μm 程
度）を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
１は1015cm-3程度のｐ型の第１のシリコン基板、２は50
0nm 程度の貼り合わせ用酸化膜（SiO2）、３は厚さ100n
m 程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４
は素子分離領域形成用トレンチ及び埋め込み窒化膜（Si
3N4）、５は1017cm-3程度のｎ型ソースドレイン領域、
６は1020cm-3程度のｎ+ 型ソースドレイン領域、７は厚
さ600nm 程度のメタルソースドレイン領域（Ｗ）、８は
15nm程度のゲート酸化膜（SiO2／Ta2O5 ）、９は20nm程
度のバリアメタル（TiN ）、10はゲート長0.2μm 程度
のゲート電極（Al）、11は0.8μm 程度の燐珪酸ガラス
（PSG ）膜、12は50nm程度のバリアメタル（Ti／TiN
）、13はプラグ（Ｗ）、14は50nm程度のバリアメタル
（Ti／TiN ）、15は0.8μm 程度のAlCu配線、16は50nm
程度のバリアメタル（Ti／TiN ）を示している。同図に
おいては、ｐ型の第１のシリコン基板１上に中央が凸構
造に形成された酸化膜２が設けられ、この酸化膜２上
に、ｐ型のＳＯＩ基板３の対向する２側面（チャネル長
方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレ
イン領域（５、６）に接して設けられた一対の導電膜
（メタルソースドレイン領域、Ｗ膜）７により、ＳＯＩ
基板の対向する２側面（チャネル長方向の２側面）が包
囲され、且つゲート酸化膜（SiO2／Ta2O5 ）８を介して
設けられたバリアメタル（TiN）９を有するゲート電極
（Al）10により、ＳＯＩ基板の残りの４面（上下面及び
チャネル幅方向の２側面）が包囲されたチャネル領域完
全包囲型ゲート電極構造を有するＭＩＳ電界効果トラン
ジスタが形成されている。またゲート電極10及びメタル
ソースドレイン領域７の周囲は素子分離領域形成用トレ
ンチ及び埋め込み窒化膜（Si3N4 ）４によって完全に絶
縁分離されている。なお詳細は製造方法で記載するが、
ＳＯＩ基板の下面にゲート酸化膜８を介してバリアメタ
ル９を有するゲート電極10を埋め込むために、チャネル
幅方向の２側面を開孔するマスク工程により、ＳＯＩ基
板下の酸化膜２を等方性エッチングし、開孔部を横方向
に連結するトンネル構造の空孔を設けており、ＳＯＩ基
板幅即ちチャネル幅は0.3μm程度と極めて微細なため、
両側の開孔部の口径をＳＯＩ基板直下に形成するトンネ
ル状の口径より大きく形成すれば、ゲート酸化膜８を介
してバリアメタル９を有するゲート電極10を完全に埋め
込むことが可能である。したがって、ＳＯＩ基板の２側
面（チャネル長方向の２側面）をメタルソースドレイン
領域により包囲し、ＳＯＩ基板の残りの４面（上下面及
びチャネル幅方向の２側面）をゲート酸化膜を介して設
けられたバリアメタルを有するゲート電極により包囲す
ることができるため、チャネル以外の電流経路を遮断で
き、完全なチャネル制御が可能であるばかりでなく、４
面にチャネルを形成できるため、表面（上面）の占有面
積を増やすことなくチャネル幅を増加できるため、駆動
電流を増加させることが可能である。またＳＯＩ基板に
はチャネル領域、低濃度のソースドレイン領域及び極め
て微小な高濃度のソースドレイン領域のみを形成し、大
部分のソースドレイン領域を不純物領域ではなく導電膜
で形成できるため、接合容量の低減（ほとんど零）及び
ソースドレイン領域の抵抗の低減も可能である。さらに
厚膜のメタルソースドレイン領域（Ｗ）で配線体との接
続がとれるため、コンタクト抵抗の低減も可能である。
そのうえ高誘電率を有するTa2O5 をゲート酸化膜として
使用できるため、ゲート酸化膜の厚膜化が可能で、ゲー
ト電極とＳＯＩ基板間の微小な電流リークの改善及びゲ
ート容量の低減も可能である。また薄膜のＳＯＩ基板上
にゲート構造を形成しているので、ＳＯＩ基板を完全に
空乏化できるため、ゲート酸化膜下の反転層と基板との
間の空乏層容量を除去することが可能であり、ゲート電
極に加えた電圧がゲート電極と反転層の間だけに印加で
きることになり、サブスレッショルド特性を改善できる
ので閾値電圧を低減することも可能である。さらに微細
に形成されたＳＯＩ基板に自己整合して、低濃度及び高
濃度の不純物ソースドレイン領域、メタルソースドレイ
ン領域、ゲート酸化膜及びゲート電極を形成することも
可能である。そのうえ素子分離領域の絶縁膜、メタルソ
ースドレイン領域及びゲート酸化膜を介したゲート電極
の上面を段差がない連続した平坦面に形成することも可
能である。この結果、高速、低電力、高信頼、高性能及
び高集積を併せ持つチャネル領域完全包囲型ゲート電極
構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得るこ
とができる。
明する。図１は本発明のＭＩＳ電界効果トランジスタに
おける第１の実施例の模式平面図、図２は本発明のＭＩ
Ｓ電界効果トランジスタにおける第１の実施例の模式側
断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭ
ＩＳ電界効果トランジスタにおける第１の実施例の模式
側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明の
ＭＩＳ電界効果トランジスタにおける第２の実施例の模
式平面図、図５は本発明のＭＩＳ電界効果トランジスタ
における第２の実施例の模式側断面図（図４のｑ−ｑ矢
視断面図）、図６は本発明のＭＩＳ電界効果トランジス
タにおける第３の実施例の模式平面図、図７は本発明の
ＭＩＳ電界効果トランジスタにおける第３の実施例の模
式側断面図（図６のｐ−ｐ矢視断面図）、図８は本発明
のＭＩＳ電界効果トランジスタにおける第３の実施例の
模式側断面図（図６のｑ−ｑ矢視断面図）、図９は本発
明のＭＩＳ電界効果トランジスタにおける第４の実施例
の模式平面図、図１０は本発明のＭＩＳ電界効果トラン
ジスタにおける第４の実施例の模式側断面図（図９のｐ
−ｐ矢視断面図）、図１１は本発明のＭＩＳ電界効果ト
ランジスタにおける第４の実施例の模式側断面図（図９
のｑ−ｑ矢視断面図）、図１２〜図１７は本発明のＭＩ
Ｓ電界効果トランジスタにおける製造方法の一実施例の
工程断面図である。全図を通じ同一対象物は同一符号で
示す。側断面図における斜線は主要な絶縁膜のみに記載
する。図１〜図３は本発明のＭＩＳ電界効果トランジス
タにおける第１の実施例で、図１は模式平面図、図２は
模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効
果トランジスタのチャネル長方向）、図３は模式側断面
図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジ
スタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使
用して形成した、極めて狭いチャネル幅（0.3μm 程
度）を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
１は1015cm-3程度のｐ型の第１のシリコン基板、２は50
0nm 程度の貼り合わせ用酸化膜（SiO2）、３は厚さ100n
m 程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４
は素子分離領域形成用トレンチ及び埋め込み窒化膜（Si
3N4）、５は1017cm-3程度のｎ型ソースドレイン領域、
６は1020cm-3程度のｎ+ 型ソースドレイン領域、７は厚
さ600nm 程度のメタルソースドレイン領域（Ｗ）、８は
15nm程度のゲート酸化膜（SiO2／Ta2O5 ）、９は20nm程
度のバリアメタル（TiN ）、10はゲート長0.2μm 程度
のゲート電極（Al）、11は0.8μm 程度の燐珪酸ガラス
（PSG ）膜、12は50nm程度のバリアメタル（Ti／TiN
）、13はプラグ（Ｗ）、14は50nm程度のバリアメタル
（Ti／TiN ）、15は0.8μm 程度のAlCu配線、16は50nm
程度のバリアメタル（Ti／TiN ）を示している。同図に
おいては、ｐ型の第１のシリコン基板１上に中央が凸構
造に形成された酸化膜２が設けられ、この酸化膜２上
に、ｐ型のＳＯＩ基板３の対向する２側面（チャネル長
方向の２側面）に設けられたｎ型及びｎ+ 型ソースドレ
イン領域（５、６）に接して設けられた一対の導電膜
（メタルソースドレイン領域、Ｗ膜）７により、ＳＯＩ
基板の対向する２側面（チャネル長方向の２側面）が包
囲され、且つゲート酸化膜（SiO2／Ta2O5 ）８を介して
設けられたバリアメタル（TiN）９を有するゲート電極
（Al）10により、ＳＯＩ基板の残りの４面（上下面及び
チャネル幅方向の２側面）が包囲されたチャネル領域完
全包囲型ゲート電極構造を有するＭＩＳ電界効果トラン
ジスタが形成されている。またゲート電極10及びメタル
ソースドレイン領域７の周囲は素子分離領域形成用トレ
ンチ及び埋め込み窒化膜（Si3N4 ）４によって完全に絶
縁分離されている。なお詳細は製造方法で記載するが、
ＳＯＩ基板の下面にゲート酸化膜８を介してバリアメタ
ル９を有するゲート電極10を埋め込むために、チャネル
幅方向の２側面を開孔するマスク工程により、ＳＯＩ基
板下の酸化膜２を等方性エッチングし、開孔部を横方向
に連結するトンネル構造の空孔を設けており、ＳＯＩ基
板幅即ちチャネル幅は0.3μm程度と極めて微細なため、
両側の開孔部の口径をＳＯＩ基板直下に形成するトンネ
ル状の口径より大きく形成すれば、ゲート酸化膜８を介
してバリアメタル９を有するゲート電極10を完全に埋め
込むことが可能である。したがって、ＳＯＩ基板の２側
面（チャネル長方向の２側面）をメタルソースドレイン
領域により包囲し、ＳＯＩ基板の残りの４面（上下面及
びチャネル幅方向の２側面）をゲート酸化膜を介して設
けられたバリアメタルを有するゲート電極により包囲す
ることができるため、チャネル以外の電流経路を遮断で
き、完全なチャネル制御が可能であるばかりでなく、４
面にチャネルを形成できるため、表面（上面）の占有面
積を増やすことなくチャネル幅を増加できるため、駆動
電流を増加させることが可能である。またＳＯＩ基板に
はチャネル領域、低濃度のソースドレイン領域及び極め
て微小な高濃度のソースドレイン領域のみを形成し、大
部分のソースドレイン領域を不純物領域ではなく導電膜
で形成できるため、接合容量の低減（ほとんど零）及び
ソースドレイン領域の抵抗の低減も可能である。さらに
厚膜のメタルソースドレイン領域（Ｗ）で配線体との接
続がとれるため、コンタクト抵抗の低減も可能である。
そのうえ高誘電率を有するTa2O5 をゲート酸化膜として
使用できるため、ゲート酸化膜の厚膜化が可能で、ゲー
ト電極とＳＯＩ基板間の微小な電流リークの改善及びゲ
ート容量の低減も可能である。また薄膜のＳＯＩ基板上
にゲート構造を形成しているので、ＳＯＩ基板を完全に
空乏化できるため、ゲート酸化膜下の反転層と基板との
間の空乏層容量を除去することが可能であり、ゲート電
極に加えた電圧がゲート電極と反転層の間だけに印加で
きることになり、サブスレッショルド特性を改善できる
ので閾値電圧を低減することも可能である。さらに微細
に形成されたＳＯＩ基板に自己整合して、低濃度及び高
濃度の不純物ソースドレイン領域、メタルソースドレイ
ン領域、ゲート酸化膜及びゲート電極を形成することも
可能である。そのうえ素子分離領域の絶縁膜、メタルソ
ースドレイン領域及びゲート酸化膜を介したゲート電極
の上面を段差がない連続した平坦面に形成することも可
能である。この結果、高速、低電力、高信頼、高性能及
び高集積を併せ持つチャネル領域完全包囲型ゲート電極
構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得るこ
とができる。
【０００７】図４及び図５は本発明のＭＩＳ電界効果ト
ランジスタにおける第２の実施例で、図４は模式平面
図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭ
ＩＳ電界効果トランジスタのチャネル幅方向を示す。図
４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタの
チャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技
術を使用して形成した、比較的広いチャネル幅を持つＳ
ＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、１〜16は図１
〜図３と同じ物を示している。同図においては、チャネ
ル幅即ちＳＯＩ基板幅が広い場合のＭＩＳ電界効果トラ
ンジスタではＳＯＩ基板直下の酸化膜にトンネル状の空
孔が形成できないこと（酸化膜がすべてエッチング除去
され、ＳＯＩ構造にならないこと）あるいはトンネル状
の空孔は形成可能であったとしても、長いトンネル状の
空孔に横方向にゲート酸化膜及びゲート電極を埋め込め
ないことに関する改善を示したもので、チャネル幅方向
のＳＯＩ基板を並列に微細な幅に分割することにより、
並列チャネル分割をおこない、分割したＳＯＩ基板間に
それぞれゲート酸化膜を介してバリアメタルを有するゲ
ート電極を埋め込んでおり、分割したＳＯＩ基板のそれ
ぞれの２側面にソースドレイン領域を設け、各ソースド
レイン領域に接して共通のメタルソースドレイン領域が
設けられている以外は第１の実施例と同じ構造のＭＩＳ
電界効果トランジスタが形成されている。本実施例にお
いては、やや高集積化に難はあるが、チャネル幅が広い
ＭＩＳ電界効果トランジスタにも第１の実施例の効果を
可能にすることができる。
ランジスタにおける第２の実施例で、図４は模式平面
図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭ
ＩＳ電界効果トランジスタのチャネル幅方向を示す。図
４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタの
チャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技
術を使用して形成した、比較的広いチャネル幅を持つＳ
ＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、１〜16は図１
〜図３と同じ物を示している。同図においては、チャネ
ル幅即ちＳＯＩ基板幅が広い場合のＭＩＳ電界効果トラ
ンジスタではＳＯＩ基板直下の酸化膜にトンネル状の空
孔が形成できないこと（酸化膜がすべてエッチング除去
され、ＳＯＩ構造にならないこと）あるいはトンネル状
の空孔は形成可能であったとしても、長いトンネル状の
空孔に横方向にゲート酸化膜及びゲート電極を埋め込め
ないことに関する改善を示したもので、チャネル幅方向
のＳＯＩ基板を並列に微細な幅に分割することにより、
並列チャネル分割をおこない、分割したＳＯＩ基板間に
それぞれゲート酸化膜を介してバリアメタルを有するゲ
ート電極を埋め込んでおり、分割したＳＯＩ基板のそれ
ぞれの２側面にソースドレイン領域を設け、各ソースド
レイン領域に接して共通のメタルソースドレイン領域が
設けられている以外は第１の実施例と同じ構造のＭＩＳ
電界効果トランジスタが形成されている。本実施例にお
いては、やや高集積化に難はあるが、チャネル幅が広い
ＭＩＳ電界効果トランジスタにも第１の実施例の効果を
可能にすることができる。
【０００８】図６〜図８は本発明のＭＩＳ電界効果トラ
ンジスタにおける第３の実施例で、図６は模式平面図、
図７は模式側断面図（図６のｐ−ｐ矢視断面図、ＭＩＳ
電界効果トランジスタのチャネル長方向）、図８は模式
側断面図（図６のｑ−ｑ矢視断面図、ＭＩＳ電界効果ト
ランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技
術を使用して形成した、比較的広いチャネル幅を持つＳ
ＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、１〜７、11〜
16は図１〜図３と同じ物を、８a は上面のゲート酸化
膜、８b は下面のゲート酸化膜、８c は側面のゲート酸
化膜、17は側壁絶縁膜（Si3N4 ）、18a は上面のゲート
電極（PolySi）、18b は下面のゲート電極（PolySi）、
18c は側面のゲート電極（PolySi）、19は側壁絶縁膜
（SiO2）、20はバリアメタル（TiN ）を示している。同
図においては、並列チャネル分割を利用した第２の実施
例の改善を示し、チャネル幅方向に広いＳＯＩ基板の直
下に形成するトンネル状の空孔をメタルソースドレイン
領域形成用の開孔で形成したもの（チャネル長方向は0.
2μm 程度と微細なため形成可能）で、このトンネル状
の空孔にゲート酸化膜を介し側壁に酸化膜を有する下面
のゲート電極（PolySi）18b が埋め込まれ、上面に設け
られた側壁絶縁膜（Si3N4 ）17を有する上面のゲート電
極（PolySi）18a とチャネル幅方向の側面にゲート酸化
膜を介して設けられた側面のゲート電極（PolySi）18c
とによりチャネル領域を包囲し、且つそれぞれの絶縁膜
により絶縁されたメタルソースドレイン領域が設けられ
ている構造のＭＩＳ電界効果トランジスタが形成されて
いる。（製造方法は別途記載、図８においては、ゲート
電極18a、18b、18cを明確に示すため、それぞれの境界の
ラインを記載しているが、製造する順序が異なるだけで
本来は同一物質であるため境界はない）本実施例におい
ては、製造方法はやや繁雑になるが、チャネル幅の広い
ＭＩＳ電界効果トランジスタに関し、並列チャネル分割
をすることなく、高集積に、第１の実施例の効果を得る
ことが可能である。
ンジスタにおける第３の実施例で、図６は模式平面図、
図７は模式側断面図（図６のｐ−ｐ矢視断面図、ＭＩＳ
電界効果トランジスタのチャネル長方向）、図８は模式
側断面図（図６のｑ−ｑ矢視断面図、ＭＩＳ電界効果ト
ランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技
術を使用して形成した、比較的広いチャネル幅を持つＳ
ＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、１〜７、11〜
16は図１〜図３と同じ物を、８a は上面のゲート酸化
膜、８b は下面のゲート酸化膜、８c は側面のゲート酸
化膜、17は側壁絶縁膜（Si3N4 ）、18a は上面のゲート
電極（PolySi）、18b は下面のゲート電極（PolySi）、
18c は側面のゲート電極（PolySi）、19は側壁絶縁膜
（SiO2）、20はバリアメタル（TiN ）を示している。同
図においては、並列チャネル分割を利用した第２の実施
例の改善を示し、チャネル幅方向に広いＳＯＩ基板の直
下に形成するトンネル状の空孔をメタルソースドレイン
領域形成用の開孔で形成したもの（チャネル長方向は0.
2μm 程度と微細なため形成可能）で、このトンネル状
の空孔にゲート酸化膜を介し側壁に酸化膜を有する下面
のゲート電極（PolySi）18b が埋め込まれ、上面に設け
られた側壁絶縁膜（Si3N4 ）17を有する上面のゲート電
極（PolySi）18a とチャネル幅方向の側面にゲート酸化
膜を介して設けられた側面のゲート電極（PolySi）18c
とによりチャネル領域を包囲し、且つそれぞれの絶縁膜
により絶縁されたメタルソースドレイン領域が設けられ
ている構造のＭＩＳ電界効果トランジスタが形成されて
いる。（製造方法は別途記載、図８においては、ゲート
電極18a、18b、18cを明確に示すため、それぞれの境界の
ラインを記載しているが、製造する順序が異なるだけで
本来は同一物質であるため境界はない）本実施例におい
ては、製造方法はやや繁雑になるが、チャネル幅の広い
ＭＩＳ電界効果トランジスタに関し、並列チャネル分割
をすることなく、高集積に、第１の実施例の効果を得る
ことが可能である。
【０００９】図９〜図１１は本発明のＭＩＳ電界効果ト
ランジスタにおける第４の実施例で、図９は模式平面
図、図１０は模式側断面図（図９のｐ−ｐ矢視断面図、
ＭＩＳ電界効果トランジスタのチャネル長方向）、図１
１は模式側断面図（図９のｑ−ｑ矢視断面図、ＭＩＳ電
界効果トランジスタのチャネル幅方向）で、貼り合わせ
ＳＯＩ技術を使用して形成した、比較的広いチャネル幅
を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トラン
ジスタを含む半導体集積回路の一部を示しており、１〜
16は図１〜図３と同じ物を示している。同図において
は、チャネル幅を狭め、数を減らした並列チャネル分割
をおこなうこと及び厚いＳＯＩ基板を使用することによ
り、比較的小さな表面（上面）の占有面積で広いチャネ
ル幅を確保している以外は第２の実施例と同じ構造のＭ
ＩＳ電界効果トランジスタが形成されている。本実施例
においては、厚いＳＯＩ基板を完全空乏化するために、
チャネル幅を狭め（0.2μm 程度で薄い完全空乏化ＳＯ
Ｉ基板の厚さの２倍程度）両側面のゲート電極により空
乏層を両側から広げることにより完全空乏化を実現して
おり、チャネル幅が広いＭＩＳ電界効果トランジスタに
関し、第２の実施例より高集積に、第１の実施例の効果
を可能にすることができる。なお本願発明は上記説明に
限定されることなく、例えば、メタルソースドレイン領
域の形成にはバリアメタルを含む２種以上のメタル層に
よってもよいし、ゲート電極は通常のポリサイドゲート
（polySi／ＷSi）でもよく、不純物からなるソースドレ
イン領域の形成は、低濃度領域を含まない高濃度のみか
らなるソースドレイン領域（特にＰチャネルのＭＩＳ電
界効果トランジスタの場合）を形成してもよい。またＮ
チャネルのＭＩＳ電界効果トランジスタばかりでなく、
ＰチャネルのＭＩＳ電界効果トランジスタを形成して
も、あるいはＣ−ＭＯＳを形成してもよい。またＳＯＩ
ウエハーとして貼り合わせウエハーを使用した場合につ
いて説明したが、本発明はＳＯＩウエハーの形成方法に
は限定されず、どのような方法を用いてＳＯＩ構造を形
成しても本発明は成立する。
ランジスタにおける第４の実施例で、図９は模式平面
図、図１０は模式側断面図（図９のｐ−ｐ矢視断面図、
ＭＩＳ電界効果トランジスタのチャネル長方向）、図１
１は模式側断面図（図９のｑ−ｑ矢視断面図、ＭＩＳ電
界効果トランジスタのチャネル幅方向）で、貼り合わせ
ＳＯＩ技術を使用して形成した、比較的広いチャネル幅
を持つＳＯＩ構造のＮチャネルのＭＩＳ電界効果トラン
ジスタを含む半導体集積回路の一部を示しており、１〜
16は図１〜図３と同じ物を示している。同図において
は、チャネル幅を狭め、数を減らした並列チャネル分割
をおこなうこと及び厚いＳＯＩ基板を使用することによ
り、比較的小さな表面（上面）の占有面積で広いチャネ
ル幅を確保している以外は第２の実施例と同じ構造のＭ
ＩＳ電界効果トランジスタが形成されている。本実施例
においては、厚いＳＯＩ基板を完全空乏化するために、
チャネル幅を狭め（0.2μm 程度で薄い完全空乏化ＳＯ
Ｉ基板の厚さの２倍程度）両側面のゲート電極により空
乏層を両側から広げることにより完全空乏化を実現して
おり、チャネル幅が広いＭＩＳ電界効果トランジスタに
関し、第２の実施例より高集積に、第１の実施例の効果
を可能にすることができる。なお本願発明は上記説明に
限定されることなく、例えば、メタルソースドレイン領
域の形成にはバリアメタルを含む２種以上のメタル層に
よってもよいし、ゲート電極は通常のポリサイドゲート
（polySi／ＷSi）でもよく、不純物からなるソースドレ
イン領域の形成は、低濃度領域を含まない高濃度のみか
らなるソースドレイン領域（特にＰチャネルのＭＩＳ電
界効果トランジスタの場合）を形成してもよい。またＮ
チャネルのＭＩＳ電界効果トランジスタばかりでなく、
ＰチャネルのＭＩＳ電界効果トランジスタを形成して
も、あるいはＣ−ＭＯＳを形成してもよい。またＳＯＩ
ウエハーとして貼り合わせウエハーを使用した場合につ
いて説明したが、本発明はＳＯＩウエハーの形成方法に
は限定されず、どのような方法を用いてＳＯＩ構造を形
成しても本発明は成立する。
【００１０】次いで本発明に係るＭＩＳ電界効果トラン
ジスタの製造方法の一実施例について図１２〜図１７及
び図２を参照して説明する。ただし、ここでは本発明の
ＭＩＳ電界効果トランジスタの形成に関する製造方法の
みを記述し、一般の半導体集積回路に搭載される各種の
素子（他のトランジスタ、抵抗、容量等）の形成に関す
る製造方法の記述は省略する。 図１２ ｐ型の第１のシリコン基板１上に500nm 程度の酸化膜２
を介して貼り合わせられた100nm 程度のｐ型の第２のシ
リコン基板３（ｐ型のＳＯＩ基板）からなる貼り合わせ
ウエハーに化学気相成長により、５nm程度の酸化膜(SiO
2)21、200nm 程度のpolySi膜22、20nm程度の酸化膜(SiO
2)23を順次成長する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）をマスク層とし
て、酸化膜23、polySi膜22、酸化膜21、ｐ型のＳＯＩ基
板３及び酸化膜２を選択的に異方性ドライエッチング
し、素子分離領域形成用トレンチ４を形成する。次いで
レジスト（図示せず）を除去する。次いで化学気相成長
窒化膜（Si3N4 ）を成長し、化学的機械研磨（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃｌ Ｐｏｌｉｓｈｉｎｇ以
後ＣＭＰと略称する）して、素子分離領域形成用トレン
チ４に埋め込む。 図１３ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及びトレンチ素子分離領域形成用の窒
化膜４をマスク層として、酸化膜23及びpolySi膜22を選
択的に異方性ドライエッチングし、メタルソースドレイ
ン領域形成用の開孔部を形成する。次いで開孔部のｐ型
のＳＯＩ基板３に燐をイオン注入する。連続して、開孔
部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次い
でレジスト（図示せず）を除去する。次いでｐ型のＳＯ
Ｉ基板３に硼素をイオン注入し、閾値電圧の制御をおこ
なう。次いで 900℃程度のN2アニールを加えることによ
り、燐と砒素の拡散係数の差により横方向拡散の制御が
おこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソー
スドレイン領域５を形成する。（燐と砒素の横方向拡散
の制御を別々の熱処理によりおこなってもよい。） 図１４ 次いで開孔部の酸化膜21、ｐ型のＳＯＩ基板３及び酸化
膜２（300nm 程度）を順次異方性ドライエッチングす
る。この際酸化膜23もエッチングされる。次いで化学気
相成長により、タングステン膜（Ｗ）を成長する。次い
で化学的機械研磨（ＣＭＰ）し、開孔部にタングステン
膜（Ｗ）を埋め込み、メタルソースドレイン領域（Ｗ）
７を形成する。 図１５ 次いでトレンチ素子分離領域形成用の窒化膜４及びメタ
ルソースドレイン領域（Ｗ）７をマスク層として、残さ
れたpolySi膜22及び酸化膜21を異方性ドライエッチング
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）及びメタルソースドレイン領
域（Ｗ）７をマスク層として、露出したｐ型のＳＯＩ基
板３の一部及び窒化膜４（ゲート電極の配線体との接続
部及び突き出し部 200 nm程度）を異方性ドライエッチ
ングする。次いで酸化膜２を200nm程度等方性ドライエ
ッチングし、開孔部間のｐ型のＳＯＩ基板３直下を連結
するトンネル構造の空孔を形成する。次いでレジスト
（図示せず）を除去する。 図１６ 次いで15nm程度のゲート酸化膜８（SiO2／Ta2O5 ）を成
長する。次いで20nm程度のバリアメタル（TiN ）９及び
ゲート電極となるAl10を成長する。次いで化学的機械研
磨（ＣＭＰ）によりゲート電極用の開孔に平坦に埋め込
む。こうしてｐ型のＳＯＩ基板３の周りにゲート酸化膜
８を介してバリアメタル９を有するゲート電極10が設け
られたチャネル領域完全包囲型のゲート電極構造を形成
することができる。この際不要部のAl10、バリアメタル
９及び酸化膜８も除去される。 図１７ 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス（PSG ）膜11を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、ＰＳＧ膜11を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。次いでレジスト
（図示せず）を除去する。次いでスパッタにより、バリ
アメタルとなるTi、TiN 12を順次成長する。次いで化学
気相成長により全面にタングステン膜（Ｗ）を成長す
る。次いで化学的機械研磨（ＣＭＰ）によりコンタクト
ホールに埋め込み、プラグ（Ｗ）13を形成する。 図２ 次いでスパッタにより、バリアメタルとなるTi、TiN 14
を順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）15を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 16を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、バリア
メタル（Ti／TiN ）16、Al（数％のCuを含む）15及びバ
リアメタル（Ti／TiN ）14を異方性ドライエッチングし
てAlCu配線15を形成する。なお上記製造方法において
は、窒化膜を埋め込んだトレンチ素子分離領域４を形成
しているが、ゲート電極形成後に酸化膜に入れ替えても
よい。ただし、その場合は、配線体との接続部及び突き
出し部のないゲート電極を形成しておき、窒化膜を酸化
膜に入れ替えて後、接続部及び突き出し部を素子分離領
域４に延在させて形成すれば良い。
ジスタの製造方法の一実施例について図１２〜図１７及
び図２を参照して説明する。ただし、ここでは本発明の
ＭＩＳ電界効果トランジスタの形成に関する製造方法の
みを記述し、一般の半導体集積回路に搭載される各種の
素子（他のトランジスタ、抵抗、容量等）の形成に関す
る製造方法の記述は省略する。 図１２ ｐ型の第１のシリコン基板１上に500nm 程度の酸化膜２
を介して貼り合わせられた100nm 程度のｐ型の第２のシ
リコン基板３（ｐ型のＳＯＩ基板）からなる貼り合わせ
ウエハーに化学気相成長により、５nm程度の酸化膜(SiO
2)21、200nm 程度のpolySi膜22、20nm程度の酸化膜(SiO
2)23を順次成長する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）をマスク層とし
て、酸化膜23、polySi膜22、酸化膜21、ｐ型のＳＯＩ基
板３及び酸化膜２を選択的に異方性ドライエッチング
し、素子分離領域形成用トレンチ４を形成する。次いで
レジスト（図示せず）を除去する。次いで化学気相成長
窒化膜（Si3N4 ）を成長し、化学的機械研磨（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃｌ Ｐｏｌｉｓｈｉｎｇ以
後ＣＭＰと略称する）して、素子分離領域形成用トレン
チ４に埋め込む。 図１３ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及びトレンチ素子分離領域形成用の窒
化膜４をマスク層として、酸化膜23及びpolySi膜22を選
択的に異方性ドライエッチングし、メタルソースドレイ
ン領域形成用の開孔部を形成する。次いで開孔部のｐ型
のＳＯＩ基板３に燐をイオン注入する。連続して、開孔
部のｐ型のＳＯＩ基板３に砒素をイオン注入する。次い
でレジスト（図示せず）を除去する。次いでｐ型のＳＯ
Ｉ基板３に硼素をイオン注入し、閾値電圧の制御をおこ
なう。次いで 900℃程度のN2アニールを加えることによ
り、燐と砒素の拡散係数の差により横方向拡散の制御が
おこなわれたｎ+ 型ソースドレイン領域６及びｎ型ソー
スドレイン領域５を形成する。（燐と砒素の横方向拡散
の制御を別々の熱処理によりおこなってもよい。） 図１４ 次いで開孔部の酸化膜21、ｐ型のＳＯＩ基板３及び酸化
膜２（300nm 程度）を順次異方性ドライエッチングす
る。この際酸化膜23もエッチングされる。次いで化学気
相成長により、タングステン膜（Ｗ）を成長する。次い
で化学的機械研磨（ＣＭＰ）し、開孔部にタングステン
膜（Ｗ）を埋め込み、メタルソースドレイン領域（Ｗ）
７を形成する。 図１５ 次いでトレンチ素子分離領域形成用の窒化膜４及びメタ
ルソースドレイン領域（Ｗ）７をマスク層として、残さ
れたpolySi膜22及び酸化膜21を異方性ドライエッチング
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）及びメタルソースドレイン領
域（Ｗ）７をマスク層として、露出したｐ型のＳＯＩ基
板３の一部及び窒化膜４（ゲート電極の配線体との接続
部及び突き出し部 200 nm程度）を異方性ドライエッチ
ングする。次いで酸化膜２を200nm程度等方性ドライエ
ッチングし、開孔部間のｐ型のＳＯＩ基板３直下を連結
するトンネル構造の空孔を形成する。次いでレジスト
（図示せず）を除去する。 図１６ 次いで15nm程度のゲート酸化膜８（SiO2／Ta2O5 ）を成
長する。次いで20nm程度のバリアメタル（TiN ）９及び
ゲート電極となるAl10を成長する。次いで化学的機械研
磨（ＣＭＰ）によりゲート電極用の開孔に平坦に埋め込
む。こうしてｐ型のＳＯＩ基板３の周りにゲート酸化膜
８を介してバリアメタル９を有するゲート電極10が設け
られたチャネル領域完全包囲型のゲート電極構造を形成
することができる。この際不要部のAl10、バリアメタル
９及び酸化膜８も除去される。 図１７ 次いで化学気相成長により、0.8μm 程度の燐珪酸ガラ
ス（PSG ）膜11を成長する。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）をマスク
層として、ＰＳＧ膜11を異方性ドライエッチングして選
択的にコンタクトホールを開孔する。次いでレジスト
（図示せず）を除去する。次いでスパッタにより、バリ
アメタルとなるTi、TiN 12を順次成長する。次いで化学
気相成長により全面にタングステン膜（Ｗ）を成長す
る。次いで化学的機械研磨（ＣＭＰ）によりコンタクト
ホールに埋め込み、プラグ（Ｗ）13を形成する。 図２ 次いでスパッタにより、バリアメタルとなるTi、TiN 14
を順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）15を0.8μm 程度成長する。次いで
スパッタにより、バリアメタルとなるTi、TiN 16を順次
成長する。次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、バリア
メタル（Ti／TiN ）16、Al（数％のCuを含む）15及びバ
リアメタル（Ti／TiN ）14を異方性ドライエッチングし
てAlCu配線15を形成する。なお上記製造方法において
は、窒化膜を埋め込んだトレンチ素子分離領域４を形成
しているが、ゲート電極形成後に酸化膜に入れ替えても
よい。ただし、その場合は、配線体との接続部及び突き
出し部のないゲート電極を形成しておき、窒化膜を酸化
膜に入れ替えて後、接続部及び突き出し部を素子分離領
域４に延在させて形成すれば良い。
【００１１】第３の実施例のＭＩＳ電界効果トランジス
タを製造する場合は、図１２において素子分離領域用の
トレンチを形成し、レジストを除去した後、下記の工程
をおこなえばよい。ただし、酸化膜21を15nm程度のゲー
ト酸化膜８a （SiO2／Ta2O5）に変更する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト（図示
せず）をマスク層として、酸化膜23及びpolySi膜22を選
択的に異方性ドライエッチングし、側壁絶縁膜形成用の
開孔部を形成する。次いでレジスト（図示せず）を除去
する。次いで化学気相成長窒化膜（Si3N4 ）を成長し、
化学的機械研磨（ＣＭＰ）して、素子分離領域形成用ト
レンチ及び開孔部に埋め込み、素子分離領域４及び側壁
絶縁膜17を形成する。この際側壁絶縁膜17間のpolySi膜
22は上面のゲート電極18a となる。次いで通常のフォト
リソグラフィー技術を利用し、レジスト（図示せず）を
マスク層として、酸化膜23及びpolySi膜22を選択的に異
方性ドライエッチングし、メタルソースドレイン領域形
成用の開孔部を形成する。次いで開孔部のｐ型のＳＯＩ
基板３に燐をイオン注入する。連続して、開孔部のｐ型
のＳＯＩ基板３に砒素をイオン注入する。次いでレジス
ト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３
に硼素をイオン注入し、閾値電圧の制御をおこなう。次
いで 900℃程度のN2アニールを加えることにより、燐と
砒素の拡散係数の差により横方向拡散の制御がおこなわ
れたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイ
ン領域５を形成する。次いで開孔部のゲート酸化膜８a
及びｐ型のＳＯＩ基板３を異方性ドライエッチングす
る。次いでスパッタにより、バリアメタル兼酸化マスク
層のTiN 膜を成長する。次いで異方性ドライエッチング
して，開孔部の側壁にのみTiN 膜20を残す。次いで開孔
部下の酸化膜２を250nm 程度等方性ドライエッチング
し、開孔部間のｐ型のＳＯＩ基板３直下を連結するトン
ネル構造の空孔を形成する。この際酸化膜23もエッチン
グされる。次いで15nm程度のゲート酸化膜８b （SiO2／
Ta2O5 ）を成長する。次いで化学気相成長により、不純
物がドープされたpolySi膜を成長させ、開孔部及びトン
ネル構造の空孔に埋め込む。（本発明ではトンネル構造
の空孔は幅約300nm 程度と極めて微細なために、polySi
膜を両側の開孔部から完全に埋め込むことができる。）
次いで全面異方性ドライエッチングし、トンネル構造の
空孔にのみpolySi膜（下面のゲート電極）18bを形成す
る。この際上面のゲート電極18a 上にはトンネル構造の
空孔に形成したゲート酸化膜８b が残されているため上
面のゲート電極18a はエッチングされない。次いで開孔
部の側壁に形成されたゲート酸化膜８b を等方性ドライ
エッチング除去する。次いで約 900℃で熱酸化し、poly
Si膜（下面のゲート電極）18b の側面に50nm程度の酸化
膜19を成長する。次いで化学気相成長により、タングス
テン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭ
Ｐ）し、開孔部にタングステン膜（Ｗ）を埋め込み、メ
タルソースドレイン領域（Ｗ）７を形成する。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図
示せず）、メタルソースドレイン領域（Ｗ）７及び側壁
絶縁膜17をマスク層として、上面のゲート電極18a の両
端（チャネル幅方向）の一部のpolySi膜、上面のゲート
酸化膜８a 、ｐ型のＳＯＩ基板３、下面のゲート酸化膜
８b 及び窒化膜４（ゲート電極の配線体との接続部及び
突き出し部 200 nm程度）を順次異方性ドライエッチン
グし、下面ゲート電極18b の両端部を露出する。次いで
15nm程度のゲート酸化膜８c （SiO2／Ta2O5 ）を成長す
る。次いで異方性ドライエッチングし、開孔部の側面に
のみゲート酸化膜８c を残す。次いでｐ型のＳＯＩ基板
３の側面のみにゲート酸化膜８c が残るようにオーバー
エッチングする。（上面のゲート電極18a の側面からゲ
ート酸化膜８c をエッチング除去する。）次いで化学気
相成長により、不純物がドープされたpolySi膜を成長さ
せる。次いで化学的機械研磨（ＣＭＰ）し、開孔部にpo
lySi膜を埋め込み側面ゲート電極18c （上面ゲート電極
18a 及び下面ゲート電極18b を接続する）を形成する。
以後図１７以降の工程をおこなえば第３の実施例のＭＩ
Ｓ電界効果トランジスタを製造することが可能である。
タを製造する場合は、図１２において素子分離領域用の
トレンチを形成し、レジストを除去した後、下記の工程
をおこなえばよい。ただし、酸化膜21を15nm程度のゲー
ト酸化膜８a （SiO2／Ta2O5）に変更する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト（図示
せず）をマスク層として、酸化膜23及びpolySi膜22を選
択的に異方性ドライエッチングし、側壁絶縁膜形成用の
開孔部を形成する。次いでレジスト（図示せず）を除去
する。次いで化学気相成長窒化膜（Si3N4 ）を成長し、
化学的機械研磨（ＣＭＰ）して、素子分離領域形成用ト
レンチ及び開孔部に埋め込み、素子分離領域４及び側壁
絶縁膜17を形成する。この際側壁絶縁膜17間のpolySi膜
22は上面のゲート電極18a となる。次いで通常のフォト
リソグラフィー技術を利用し、レジスト（図示せず）を
マスク層として、酸化膜23及びpolySi膜22を選択的に異
方性ドライエッチングし、メタルソースドレイン領域形
成用の開孔部を形成する。次いで開孔部のｐ型のＳＯＩ
基板３に燐をイオン注入する。連続して、開孔部のｐ型
のＳＯＩ基板３に砒素をイオン注入する。次いでレジス
ト（図示せず）を除去する。次いでｐ型のＳＯＩ基板３
に硼素をイオン注入し、閾値電圧の制御をおこなう。次
いで 900℃程度のN2アニールを加えることにより、燐と
砒素の拡散係数の差により横方向拡散の制御がおこなわ
れたｎ+ 型ソースドレイン領域６及びｎ型ソースドレイ
ン領域５を形成する。次いで開孔部のゲート酸化膜８a
及びｐ型のＳＯＩ基板３を異方性ドライエッチングす
る。次いでスパッタにより、バリアメタル兼酸化マスク
層のTiN 膜を成長する。次いで異方性ドライエッチング
して，開孔部の側壁にのみTiN 膜20を残す。次いで開孔
部下の酸化膜２を250nm 程度等方性ドライエッチング
し、開孔部間のｐ型のＳＯＩ基板３直下を連結するトン
ネル構造の空孔を形成する。この際酸化膜23もエッチン
グされる。次いで15nm程度のゲート酸化膜８b （SiO2／
Ta2O5 ）を成長する。次いで化学気相成長により、不純
物がドープされたpolySi膜を成長させ、開孔部及びトン
ネル構造の空孔に埋め込む。（本発明ではトンネル構造
の空孔は幅約300nm 程度と極めて微細なために、polySi
膜を両側の開孔部から完全に埋め込むことができる。）
次いで全面異方性ドライエッチングし、トンネル構造の
空孔にのみpolySi膜（下面のゲート電極）18bを形成す
る。この際上面のゲート電極18a 上にはトンネル構造の
空孔に形成したゲート酸化膜８b が残されているため上
面のゲート電極18a はエッチングされない。次いで開孔
部の側壁に形成されたゲート酸化膜８b を等方性ドライ
エッチング除去する。次いで約 900℃で熱酸化し、poly
Si膜（下面のゲート電極）18b の側面に50nm程度の酸化
膜19を成長する。次いで化学気相成長により、タングス
テン膜（Ｗ）を成長する。次いで化学的機械研磨（ＣＭ
Ｐ）し、開孔部にタングステン膜（Ｗ）を埋め込み、メ
タルソースドレイン領域（Ｗ）７を形成する。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図
示せず）、メタルソースドレイン領域（Ｗ）７及び側壁
絶縁膜17をマスク層として、上面のゲート電極18a の両
端（チャネル幅方向）の一部のpolySi膜、上面のゲート
酸化膜８a 、ｐ型のＳＯＩ基板３、下面のゲート酸化膜
８b 及び窒化膜４（ゲート電極の配線体との接続部及び
突き出し部 200 nm程度）を順次異方性ドライエッチン
グし、下面ゲート電極18b の両端部を露出する。次いで
15nm程度のゲート酸化膜８c （SiO2／Ta2O5 ）を成長す
る。次いで異方性ドライエッチングし、開孔部の側面に
のみゲート酸化膜８c を残す。次いでｐ型のＳＯＩ基板
３の側面のみにゲート酸化膜８c が残るようにオーバー
エッチングする。（上面のゲート電極18a の側面からゲ
ート酸化膜８c をエッチング除去する。）次いで化学気
相成長により、不純物がドープされたpolySi膜を成長さ
せる。次いで化学的機械研磨（ＣＭＰ）し、開孔部にpo
lySi膜を埋め込み側面ゲート電極18c （上面ゲート電極
18a 及び下面ゲート電極18b を接続する）を形成する。
以後図１７以降の工程をおこなえば第３の実施例のＭＩ
Ｓ電界効果トランジスタを製造することが可能である。
【００１２】
【発明の効果】以上説明のように本発明によれば、ＳＯ
Ｉ基板の対向する２側面に設けられた不純物ソースドレ
イン領域に接して設けられた一対の導電膜（メタルソー
スドレイン領域）により、ＳＯＩ基板の対向する２側面
（チャネル長方向の２側面）が包囲され、且つゲート酸
化膜を介して設けられたバリアメタルを有するゲート電
極により、ＳＯＩ基板の残りの４面（上下面及びチャネ
ル幅方向の２側面）が包囲されたチャネル領域完全包囲
型ゲート電極構造を有するＭＩＳ電界効果トランジスタ
が半導体基板上に中央が凸構造に形成された酸化膜上に
形成されている。したがって、ＳＯＩ基板の２側面（チ
ャネル長方向の２側面）をメタルソースドレイン領域に
より包囲し、ＳＯＩ基板の残りの４面（上下面及びチャ
ネル幅方向の２側面）をゲート酸化膜を介して設けられ
たバリアメタルを有するゲート電極により包囲すること
ができるため、チャネル以外の電流経路を遮断でき、完
全なチャネル制御が可能であるばかりでなく、４面にチ
ャネルを形成できるため、表面（上面）の占有面積を増
やすことなくチャネル幅を増加できるため、駆動電流を
増加させることが可能である。またメタルソースドレイ
ン領域の形成によるソースドレイン領域の低抵抗化、接
合容量の低減及びコンタクト抵抗の低減、高誘電率のTa
2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板
間の微小な電流リークの改善及びゲート容量の低減、完
全空乏化したＳＯＩ基板の使用による空乏層容量の除去
及びサブスレッショルド特性の改善による閾値電圧の低
減、ＭＩＳ電界効果トランジスタの各要素のセルフアラ
インによる微細な形成等が可能である。即ち、極めて高
速、低電力、高信頼、高性能及び高集積な大規模半導体
集積回路の形成を可能とするチャネル領域完全包囲型ゲ
ート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタ
を得ることができる。
Ｉ基板の対向する２側面に設けられた不純物ソースドレ
イン領域に接して設けられた一対の導電膜（メタルソー
スドレイン領域）により、ＳＯＩ基板の対向する２側面
（チャネル長方向の２側面）が包囲され、且つゲート酸
化膜を介して設けられたバリアメタルを有するゲート電
極により、ＳＯＩ基板の残りの４面（上下面及びチャネ
ル幅方向の２側面）が包囲されたチャネル領域完全包囲
型ゲート電極構造を有するＭＩＳ電界効果トランジスタ
が半導体基板上に中央が凸構造に形成された酸化膜上に
形成されている。したがって、ＳＯＩ基板の２側面（チ
ャネル長方向の２側面）をメタルソースドレイン領域に
より包囲し、ＳＯＩ基板の残りの４面（上下面及びチャ
ネル幅方向の２側面）をゲート酸化膜を介して設けられ
たバリアメタルを有するゲート電極により包囲すること
ができるため、チャネル以外の電流経路を遮断でき、完
全なチャネル制御が可能であるばかりでなく、４面にチ
ャネルを形成できるため、表面（上面）の占有面積を増
やすことなくチャネル幅を増加できるため、駆動電流を
増加させることが可能である。またメタルソースドレイ
ン領域の形成によるソースドレイン領域の低抵抗化、接
合容量の低減及びコンタクト抵抗の低減、高誘電率のTa
2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板
間の微小な電流リークの改善及びゲート容量の低減、完
全空乏化したＳＯＩ基板の使用による空乏層容量の除去
及びサブスレッショルド特性の改善による閾値電圧の低
減、ＭＩＳ電界効果トランジスタの各要素のセルフアラ
インによる微細な形成等が可能である。即ち、極めて高
速、低電力、高信頼、高性能及び高集積な大規模半導体
集積回路の形成を可能とするチャネル領域完全包囲型ゲ
ート電極構造のＳＯＩ型のＭＩＳ電界効果トランジスタ
を得ることができる。
【図１】 本発明のＭＩＳ電界効果トランジスタにおけ
る第１の実施例の模式平面図
る第１の実施例の模式平面図
【図２】 本発明のＭＩＳ電界効果トランジスタにおけ
る第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面
図）
る第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面
図）
【図３】 本発明のＭＩＳ電界効果トランジスタにおけ
る第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面
図）
る第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面
図）
【図４】 本発明のＭＩＳ電界効果トランジスタにおけ
る第２の実施例の模式平面図
る第２の実施例の模式平面図
【図５】 本発明のＭＩＳ電界効果トランジスタにおけ
る第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面
図）
る第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面
図）
【図６】 本発明のＭＩＳ電界効果トランジスタにおけ
る第３の実施例の模式平面図
る第３の実施例の模式平面図
【図７】 本発明のＭＩＳ電界効果トランジスタにおけ
る第３の実施例の模式側断面図（図６のｐ−ｐ矢視断面
図）
る第３の実施例の模式側断面図（図６のｐ−ｐ矢視断面
図）
【図８】 本発明のＭＩＳ電界効果トランジスタにおけ
る第３の実施例の模式側断面図（図６のｑ−ｑ矢視断面
図）
る第３の実施例の模式側断面図（図６のｑ−ｑ矢視断面
図）
【図９】 本発明のＭＩＳ電界効果トランジスタにおけ
る第４の実施例の模式平面図
る第４の実施例の模式平面図
【図１０】 本発明のＭＩＳ電界効果トランジスタにお
ける第４の実施例の模式側断面図（図９のｐ−ｐ矢視断
面図）
ける第４の実施例の模式側断面図（図９のｐ−ｐ矢視断
面図）
【図１１】 本発明のＭＩＳ電界効果トランジスタにお
ける第４の実施例の模式側断面図（図９のｑ−ｑ矢視断
面図）
ける第４の実施例の模式側断面図（図９のｑ−ｑ矢視断
面図）
【図１２】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１３】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１４】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１５】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１６】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１７】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１８】 従来のＭＩＳ電界効果トランジスタの模式
側断面図
側断面図
１ ｐ型の第１のシリコン基板 ２ 貼り合わせ用酸化膜（SiO2） ３ ｐ型の第２のシリコン基板（ＳＯＩ基板） ４ 素子分離領域形成用トレンチ及び埋め込み窒化膜
（Si3N4 ） ５ ｎ型ソースドレイン領域 ６ ｎ+ 型ソースドレイン領域 ７ メタルソースドレイン領域（Ｗ） ８ ゲート酸化膜（SiO2／Ta2O5 ） ８a 上面のゲート酸化膜（SiO2／Ta2O5 ） ８b 下面のゲート酸化膜（SiO2／Ta2O5 ） ８c 側面のゲート酸化膜（SiO2／Ta2O5 ） ９ バリアメタル（TiN ） 10 ゲート電極（Al） 11 燐珪酸ガラス（PSG ）膜 12 バリアメタル（Ti／TiN ） 13 プラグ（Ｗ） 14 バリアメタル（Ti／TiN ） 15 AlCu配線 16 バリアメタル（Ti／TiN ） 17 側壁絶縁膜（Si3N4 ） 18a 上面のゲート電極（PolySi） 18b 下面のゲート電極（PolySi） 18c 側面のゲート電極（PolySi） 19 側壁酸化膜（SiO2） 20 バリアメタル（TiN ）
（Si3N4 ） ５ ｎ型ソースドレイン領域 ６ ｎ+ 型ソースドレイン領域 ７ メタルソースドレイン領域（Ｗ） ８ ゲート酸化膜（SiO2／Ta2O5 ） ８a 上面のゲート酸化膜（SiO2／Ta2O5 ） ８b 下面のゲート酸化膜（SiO2／Ta2O5 ） ８c 側面のゲート酸化膜（SiO2／Ta2O5 ） ９ バリアメタル（TiN ） 10 ゲート電極（Al） 11 燐珪酸ガラス（PSG ）膜 12 バリアメタル（Ti／TiN ） 13 プラグ（Ｗ） 14 バリアメタル（Ti／TiN ） 15 AlCu配線 16 バリアメタル（Ti／TiN ） 17 側壁絶縁膜（Si3N4 ） 18a 上面のゲート電極（PolySi） 18b 下面のゲート電極（PolySi） 18c 側面のゲート電極（PolySi） 19 側壁酸化膜（SiO2） 20 バリアメタル（TiN ）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１６Ｋ ６２６Ｃ Ｆターム(参考） 4M104 AA01 AA09 BB01 BB14 BB18 BB30 CC01 CC05 DD02 DD04 DD08 DD16 DD19 DD28 DD37 DD43 DD55 DD66 DD75 DD91 EE03 EE14 EE15 EE16 FF02 FF04 FF06 FF17 FF18 FF22 FF27 GG08 GG20 HH14 HH16 5F110 AA02 AA03 AA04 AA06 AA08 AA09 AA14 BB04 CC10 DD05 DD13 DD30 EE01 EE03 EE05 EE09 EE14 EE22 FF01 FF02 FF09 GG02 GG28 GG29 GG30 GG32 GG52 HJ01 HJ04 HJ13 HJ22 HK04 HK34 HL01 HL04 HL06 HL12 HL23 HM15 NN02 NN04 NN25 NN62 NN65 QQ11 QQ17
Claims (4)
- 【請求項１】ＳＯＩ基板の対向する２側面（チャネル長
方向の２側面）を、前記ＳＯＩ基板の対向する２側面
（チャネル長方向の２側面）に設けられた不純物ソース
ドレイン領域に接して設けられた一対の導電膜（メタル
ソースドレイン領域）により包囲され、前記ＳＯＩ基板
の残りの４面（上下面及びチャネル幅方向の２側面）
を、ゲート絶縁膜を介して設けられたゲート電極により
包囲されていることを特徴とするＭＩＳ電界効果トラン
ジスタ。 - 【請求項２】前記一対の導電膜（メタルソースドレイン
領域）と前記ゲート電極とは前記ゲート絶縁膜あるいは
他の絶縁膜により絶縁分離されていることを特徴とする
特許請求の範囲請求項１記載のＭＩＳ電界効果トランジ
スタ。 - 【請求項３】前記ＳＯＩ基板が分割された複数のＳＯＩ
基板からなり、前記一対の導電膜（メタルソースドレイ
ン領域）及び前記ゲート電極が前記複数のＳＯＩ基板に
共通していることを特徴とする特許請求の範囲請求項１
及び請求項２記載のＭＩＳ電界効果トランジスタ。 - 【請求項４】半導体基板上に酸化膜を介して形成された
ＳＯＩ基板を有する半導体装置において、前記ＳＯＩ基
板のチャネル幅方向の２側面を開孔するマスク工程によ
り、前記ＳＯＩ基板下の前記酸化膜を等方性エッチング
して、前記ＳＯＩ基板の下面を露出するか、あるいは前
記ＳＯＩ基板のチャネル長方向の２側面を開孔するマス
ク工程により、前記ＳＯＩ基板下の前記酸化膜を等方性
エッチングして、前記ＳＯＩ基板の下面を露出するかの
いずれかの工程を含み、前記ＳＯＩ基板の上下面及びチ
ャネル幅方向の２側面にゲート絶縁膜を介してゲート電
極を覆設したことを特徴とするＭＩＳ電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000318802A JP4943576B2 (ja) | 2000-10-19 | 2000-10-19 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
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