JPH118390A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH118390A JPH118390A JP9161118A JP16111897A JPH118390A JP H118390 A JPH118390 A JP H118390A JP 9161118 A JP9161118 A JP 9161118A JP 16111897 A JP16111897 A JP 16111897A JP H118390 A JPH118390 A JP H118390A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- channel
- forming
- dummy member
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 144
- 238000004519 manufacturing process Methods 0.000 title claims description 74
- 238000000034 method Methods 0.000 claims abstract description 78
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 111
- 229920005591 polysilicon Polymers 0.000 claims description 111
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 67
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 67
- 230000015572 biosynthetic process Effects 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 41
- 239000010410 layer Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 239000010408 film Substances 0.000 description 371
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 54
- 229910052814 silicon oxide Inorganic materials 0.000 description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 47
- 229910052710 silicon Inorganic materials 0.000 description 47
- 239000010703 silicon Substances 0.000 description 47
- 239000010409 thin film Substances 0.000 description 40
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 36
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 34
- 238000006243 chemical reaction Methods 0.000 description 33
- 238000000206 photolithography Methods 0.000 description 27
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 18
- 239000011800 void material Substances 0.000 description 14
- 239000012535 impurity Substances 0.000 description 11
- 238000007654 immersion Methods 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 小さい占有面積で大きな電流を得ることがで
きる半導体装置、特に薄膜トランジスタを実現する。 【解決手段】 薄膜トランジスタのチャネル及びゲート
にそれぞれ複数の分岐を設け、少なくとも１以上或いは
すべての分岐チャネルを分岐ゲートで立体交差的に取り
巻くように構成する。すなわち、分岐チャネルの周りを
分岐ゲートが取り囲み、分岐ゲートの周りを分岐チャネ
ルが取り囲むように立体的に交差させる。これにより、
チャネル面積を増大させ、電流を増大させる。
きる半導体装置、特に薄膜トランジスタを実現する。 【解決手段】 薄膜トランジスタのチャネル及びゲート
にそれぞれ複数の分岐を設け、少なくとも１以上或いは
すべての分岐チャネルを分岐ゲートで立体交差的に取り
巻くように構成する。すなわち、分岐チャネルの周りを
分岐ゲートが取り囲み、分岐ゲートの周りを分岐チャネ
ルが取り囲むように立体的に交差させる。これにより、
チャネル面積を増大させ、電流を増大させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体薄膜によ
り形成される半導体装置及びその製造方法に関するもの
である。
り形成される半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ポリシリコン薄膜トランジスタ（ＴＦ
Ｔ）は、低消費ＳＲＡＭメモリセルの負荷素子として使
われている。低消費ＳＲＡＭの高性能化、および高集積
化のために、ＴＦＴは小さい占有面積で大きな電流を流
す必要がある。従来から、ＴＦＴには、チャネルポリシ
リコン膜にゲート電極が巻付いた構造のゲートオールア
ラウンド型ＴＦＴがあり、この構造によりシングルゲー
ト型ＴＦＴと同じ占有面積で２倍の電流が得られる。
Ｔ）は、低消費ＳＲＡＭメモリセルの負荷素子として使
われている。低消費ＳＲＡＭの高性能化、および高集積
化のために、ＴＦＴは小さい占有面積で大きな電流を流
す必要がある。従来から、ＴＦＴには、チャネルポリシ
リコン膜にゲート電極が巻付いた構造のゲートオールア
ラウンド型ＴＦＴがあり、この構造によりシングルゲー
ト型ＴＦＴと同じ占有面積で２倍の電流が得られる。
【０００３】図４９〜図５１は、従来のポリシリコンを
用いた薄膜トランジスタ（ＴＦＴ、以下適宜ＴＦＴと略
称する）の構造を説明するための図である。図４９は、
この薄膜トランジスタの斜視図、図５０は図４９のＡ−
Ａ’線に沿った断面図、図５１は図４９のＢ−Ｂ’線に
沿った断面図である。図４９〜図５１において、１はシ
リコン基板、２はシリコン基板１の表面に形成されたシ
リコン酸化膜、６はチャネルポリシリコン膜であり、薄
膜トランジスタのチャネルを構成する。７は、チャネル
ポリシリコン膜６の表面及びシリコン酸化膜２の表面に
形成されたシリコン酸化膜である。８はゲートポリシリ
コン膜であり、薄膜トランジスタのゲートを構成する。
チャネルポリシリコン膜６とゲートポリシリコン膜８の
間のシリコン酸化膜７は、薄膜トランジスタのゲート酸
化膜を構成する。
用いた薄膜トランジスタ（ＴＦＴ、以下適宜ＴＦＴと略
称する）の構造を説明するための図である。図４９は、
この薄膜トランジスタの斜視図、図５０は図４９のＡ−
Ａ’線に沿った断面図、図５１は図４９のＢ−Ｂ’線に
沿った断面図である。図４９〜図５１において、１はシ
リコン基板、２はシリコン基板１の表面に形成されたシ
リコン酸化膜、６はチャネルポリシリコン膜であり、薄
膜トランジスタのチャネルを構成する。７は、チャネル
ポリシリコン膜６の表面及びシリコン酸化膜２の表面に
形成されたシリコン酸化膜である。８はゲートポリシリ
コン膜であり、薄膜トランジスタのゲートを構成する。
チャネルポリシリコン膜６とゲートポリシリコン膜８の
間のシリコン酸化膜７は、薄膜トランジスタのゲート酸
化膜を構成する。
【０００４】図示のように、この薄膜トランジスタにお
いては、ゲート８は、絶縁膜の表面に延在して形成され
た底部の分岐ゲート８ａと、この底部分岐ゲート８ａか
ら分岐して底部分岐ゲート８ａの上層に延在し相互の間
に貫通孔を有する分岐ゲート８ｂとからなっている。ま
た、チャネル６は、分岐ゲート部分８ａ，８ｂの一方の
側から、言い換えればゲート８の貫通孔の一方の側か
ら、それぞれ分岐してゲート８の貫通孔を通るように形
成されている。また、チャネル６と分岐ゲート８ａ，８
ｂとの間には、ゲート酸化膜７が形成されている。さら
に、図示しないが、分岐ゲート８ａ，８ｂの両側で、言
い換えれば、ゲート８の貫通孔の両側で、チャネル６に
それぞれソース／ドレイン領域が接続されるように形成
されている。
いては、ゲート８は、絶縁膜の表面に延在して形成され
た底部の分岐ゲート８ａと、この底部分岐ゲート８ａか
ら分岐して底部分岐ゲート８ａの上層に延在し相互の間
に貫通孔を有する分岐ゲート８ｂとからなっている。ま
た、チャネル６は、分岐ゲート部分８ａ，８ｂの一方の
側から、言い換えればゲート８の貫通孔の一方の側か
ら、それぞれ分岐してゲート８の貫通孔を通るように形
成されている。また、チャネル６と分岐ゲート８ａ，８
ｂとの間には、ゲート酸化膜７が形成されている。さら
に、図示しないが、分岐ゲート８ａ，８ｂの両側で、言
い換えれば、ゲート８の貫通孔の両側で、チャネル６に
それぞれソース／ドレイン領域が接続されるように形成
されている。
【０００５】図５２〜図５６は、この従来の半導体装置
の製造方法を説明するための図である。図５２〜図５６
を参照して、従来の製造方法について説明する。先ず、
図５２を参照して、シリコン基板１上に、例えば熱酸化
法によって所定の厚みをもつシリコン酸化膜２を形成す
る。そして、減圧ＣＶＤ法等を用いてシリコン窒化膜３
を所定の厚みで堆積させる。次に、このシリコン窒化膜
を目的のトランジスタのチャネルの幅に対応して細い帯
状にパターニングする。
の製造方法を説明するための図である。図５２〜図５６
を参照して、従来の製造方法について説明する。先ず、
図５２を参照して、シリコン基板１上に、例えば熱酸化
法によって所定の厚みをもつシリコン酸化膜２を形成す
る。そして、減圧ＣＶＤ法等を用いてシリコン窒化膜３
を所定の厚みで堆積させる。次に、このシリコン窒化膜
を目的のトランジスタのチャネルの幅に対応して細い帯
状にパターニングする。
【０００６】次に、図５３を参照して、この上にポリシ
リコンによりチャネルシリコン膜６を形成する。これ
は、減圧ＣＶＤ法等により、不純物を添加しないポリシ
リコンを所定の厚み堆積し、写真製版技術とエッチング
技術により、所望のパターンに形成する。次に、図５４
を参照して、シリコン窒化膜３を除去する。例えば、１
５０℃の高温のリン酸液に浸して、シリコン窒化膜３を
全面的に除去する。これにより、チャネルシリコン膜６
に空隙が形成される。次に、図５５を参照して、減圧Ｃ
ＶＤ法により、全面にゲート絶縁膜となるゲートシリコ
ン酸化膜７を所定の厚み堆積させる。これにより、第１
のシリコン酸化膜１上はもとより、チャネルシリコン膜
６の全面にもゲートシリコン酸化膜７が堆積される。
リコンによりチャネルシリコン膜６を形成する。これ
は、減圧ＣＶＤ法等により、不純物を添加しないポリシ
リコンを所定の厚み堆積し、写真製版技術とエッチング
技術により、所望のパターンに形成する。次に、図５４
を参照して、シリコン窒化膜３を除去する。例えば、１
５０℃の高温のリン酸液に浸して、シリコン窒化膜３を
全面的に除去する。これにより、チャネルシリコン膜６
に空隙が形成される。次に、図５５を参照して、減圧Ｃ
ＶＤ法により、全面にゲート絶縁膜となるゲートシリコ
ン酸化膜７を所定の厚み堆積させる。これにより、第１
のシリコン酸化膜１上はもとより、チャネルシリコン膜
６の全面にもゲートシリコン酸化膜７が堆積される。
【０００７】次に、図５６を参照して、減圧ＣＶＤ法に
より、リンの添加されたゲートポリシリコン膜８（ドー
プトポリシリコン膜）を全面に所定の厚み堆積させる
と、チャネルシリコン膜６にできた空隙の中にも第２の
ポリシリコン膜８が満たされる。これは減圧ＣＶＤ法に
よる堆積膜のカバレッジが非常に優れているからであ
る。
より、リンの添加されたゲートポリシリコン膜８（ドー
プトポリシリコン膜）を全面に所定の厚み堆積させる
と、チャネルシリコン膜６にできた空隙の中にも第２の
ポリシリコン膜８が満たされる。これは減圧ＣＶＤ法に
よる堆積膜のカバレッジが非常に優れているからであ
る。
【０００８】次に、図４９〜図５１を参照して、このゲ
ートポリシリコン膜８を写真製版技術とエッチング技術
により、所望のパターンに形成する。このようにして、
ゲート電極が形成される。次に、チャネルシリコン膜６
の上に重ねて形成されたゲート電極８をマスクにして、
チャネルシリコン膜６の端部にソース／ドレイン注入を
行う。さらに、層間酸化膜を形成し、ゲート電極とソー
ス／ドレイン領域からアルミなどの配線を形成すること
によって、所望のトランジスタを完成する。
ートポリシリコン膜８を写真製版技術とエッチング技術
により、所望のパターンに形成する。このようにして、
ゲート電極が形成される。次に、チャネルシリコン膜６
の上に重ねて形成されたゲート電極８をマスクにして、
チャネルシリコン膜６の端部にソース／ドレイン注入を
行う。さらに、層間酸化膜を形成し、ゲート電極とソー
ス／ドレイン領域からアルミなどの配線を形成すること
によって、所望のトランジスタを完成する。
【０００９】
【発明が解決しようとする課題】以上説明したような、
チャネルポリシリコン膜にゲート電極が巻付いた構造の
従来のゲートオールアラウンド型ＴＦＴにおいては、シ
ングルゲート型ＴＦＴと同じ占有面積で２倍の電流が得
られる。しかし、さらに低消費ＳＲＡＭの高集積化が進
行すれば、より小さい占有面積で大きな電流が必要とな
る。しかしながら、従来のものでは、この要求に十分に
応じることができない。この発明は、このような課題に
応えてなされたもので、小さい占有面積で大きな電流を
えることができる半導体装置、特に薄膜トランジスタを
提供しようとするものである。
チャネルポリシリコン膜にゲート電極が巻付いた構造の
従来のゲートオールアラウンド型ＴＦＴにおいては、シ
ングルゲート型ＴＦＴと同じ占有面積で２倍の電流が得
られる。しかし、さらに低消費ＳＲＡＭの高集積化が進
行すれば、より小さい占有面積で大きな電流が必要とな
る。しかしながら、従来のものでは、この要求に十分に
応じることができない。この発明は、このような課題に
応えてなされたもので、小さい占有面積で大きな電流を
えることができる半導体装置、特に薄膜トランジスタを
提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板の表面に形成された絶縁膜と、この絶縁
膜の表面に延在して形成された底部分岐ゲート及びこの
底部分岐ゲートから分岐して上記底部分岐ゲートの上層
に延在し相互の間に貫通孔を有する複数の分岐ゲートと
からなるゲートと、前記ゲート貫通孔の一方の側から分
岐して前記各貫通孔を通る分岐チャネルを有し前記ゲー
ト貫通孔の他の側で一体にされたチャネルと、前記ゲー
トと前記チャネルの間に形成されたゲート絶縁膜と、前
記ゲート貫通孔の両側のチャネルにそれぞれ接続して形
成されたソース／ドレイン領域とを備えたことを特徴と
するものである。
は、半導体基板の表面に形成された絶縁膜と、この絶縁
膜の表面に延在して形成された底部分岐ゲート及びこの
底部分岐ゲートから分岐して上記底部分岐ゲートの上層
に延在し相互の間に貫通孔を有する複数の分岐ゲートと
からなるゲートと、前記ゲート貫通孔の一方の側から分
岐して前記各貫通孔を通る分岐チャネルを有し前記ゲー
ト貫通孔の他の側で一体にされたチャネルと、前記ゲー
トと前記チャネルの間に形成されたゲート絶縁膜と、前
記ゲート貫通孔の両側のチャネルにそれぞれ接続して形
成されたソース／ドレイン領域とを備えたことを特徴と
するものである。
【００１１】また、この発明の半導体装置は、半導体基
板の表面に形成された絶縁膜と、この絶縁膜の表面に前
記絶縁膜との間にトンネル部分を有するように形成され
た底部分岐ゲート及びこの底部分岐ゲートから分岐して
上記底部分岐ゲートの上層に延在し相互の間に貫通孔を
有する１以上の分岐ゲートとからなるゲートと、前記ゲ
ート貫通孔の一方の側から分岐して前記トンネル部を通
る分岐チャネル及び前記ゲート貫通孔を通る分岐チャネ
ルを有し前記ゲート貫通孔の他の側で一体にされたチャ
ネルと、前記ゲート貫通孔の両側のチャネルにそれぞれ
接続して形成されたソース／ドレイン領域とを備えたこ
とを特徴とするものである。
板の表面に形成された絶縁膜と、この絶縁膜の表面に前
記絶縁膜との間にトンネル部分を有するように形成され
た底部分岐ゲート及びこの底部分岐ゲートから分岐して
上記底部分岐ゲートの上層に延在し相互の間に貫通孔を
有する１以上の分岐ゲートとからなるゲートと、前記ゲ
ート貫通孔の一方の側から分岐して前記トンネル部を通
る分岐チャネル及び前記ゲート貫通孔を通る分岐チャネ
ルを有し前記ゲート貫通孔の他の側で一体にされたチャ
ネルと、前記ゲート貫通孔の両側のチャネルにそれぞれ
接続して形成されたソース／ドレイン領域とを備えたこ
とを特徴とするものである。
【００１２】また、この発明の半導体装置は、半導体基
板の表面に凹部を有するように形成された絶縁膜と、こ
の絶縁膜の表面及び前記凹部に延在して形成された底部
分岐ゲート及びこの底部分岐ゲートから分岐して上記底
部分岐ゲートの上層に延在し相互の間に貫通孔を有する
複数の分岐ゲートとからなるゲートと、前記ゲート貫通
孔の一方の側から分岐して前記各貫通孔を通る分岐チャ
ネルを有し前記ゲート貫通孔の他の側で一体にされたチ
ャネルと、前記ゲート貫通孔の両側のチャネルにそれぞ
れ接続して形成されたソース／ドレイン領域とを備えた
ことを特徴とするものである。
板の表面に凹部を有するように形成された絶縁膜と、こ
の絶縁膜の表面及び前記凹部に延在して形成された底部
分岐ゲート及びこの底部分岐ゲートから分岐して上記底
部分岐ゲートの上層に延在し相互の間に貫通孔を有する
複数の分岐ゲートとからなるゲートと、前記ゲート貫通
孔の一方の側から分岐して前記各貫通孔を通る分岐チャ
ネルを有し前記ゲート貫通孔の他の側で一体にされたチ
ャネルと、前記ゲート貫通孔の両側のチャネルにそれぞ
れ接続して形成されたソース／ドレイン領域とを備えた
ことを特徴とするものである。
【００１３】また、この発明の半導体装置は、半導体基
板の表面に形成された絶縁膜と、この絶縁膜の表面に延
在して形成された底部分岐チャネル及びこの底部分岐チ
ャネルから分岐して上記底部分岐チャネルの上層に延在
し相互の間に貫通孔を有する複数の分岐チャネルとから
なるチャネルと、前記チャネルの両端部分にそれぞれ接
続して形成されたソース／ドレイン領域と、前記チャネ
ル貫通孔の一方の側から分岐して前記各貫通孔を通る分
岐ゲートを有し前記チャネル貫通孔の他の側で一体にさ
れたゲートを備えたことを特徴とするものである。
板の表面に形成された絶縁膜と、この絶縁膜の表面に延
在して形成された底部分岐チャネル及びこの底部分岐チ
ャネルから分岐して上記底部分岐チャネルの上層に延在
し相互の間に貫通孔を有する複数の分岐チャネルとから
なるチャネルと、前記チャネルの両端部分にそれぞれ接
続して形成されたソース／ドレイン領域と、前記チャネ
ル貫通孔の一方の側から分岐して前記各貫通孔を通る分
岐ゲートを有し前記チャネル貫通孔の他の側で一体にさ
れたゲートを備えたことを特徴とするものである。
【００１４】また、この発明の半導体装置は、前記複数
の分岐チャネルのうち最上層に位置する分岐チャネルを
除く選択された分岐チャネルが間隙を挟んで複数に分割
され、前記間隙に前記分岐ゲートが延在していることを
特徴とするものである。
の分岐チャネルのうち最上層に位置する分岐チャネルを
除く選択された分岐チャネルが間隙を挟んで複数に分割
され、前記間隙に前記分岐ゲートが延在していることを
特徴とするものである。
【００１５】また、この発明の半導体装置は、前記チャ
ネル及び前記ゲートは、それぞれ単一層の導電膜で形成
されていることを特徴とするものである。また、この発
明の半導体装置は、前記チャネル及び前記ゲートは、ポ
リシリコン膜で形成されていることを特徴とするもので
ある。また、この発明の半導体装置は、前記分岐チャネ
ル及び前記分岐ゲートは、互いに立体的に直交するよう
に形成されていることを特徴とするものである。
ネル及び前記ゲートは、それぞれ単一層の導電膜で形成
されていることを特徴とするものである。また、この発
明の半導体装置は、前記チャネル及び前記ゲートは、ポ
リシリコン膜で形成されていることを特徴とするもので
ある。また、この発明の半導体装置は、前記分岐チャネ
ル及び前記分岐ゲートは、互いに立体的に直交するよう
に形成されていることを特徴とするものである。
【００１６】つぎに、この発明の半導体装置の製造方法
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域に帯状の第１のダミー部材を形成する
第１の工程と、前記第１のダミー部材と前記素子形成位
置で交差するように帯状の第２のダミー部材を形成し、
前記第１のダミー部材を除去する第２の工程と、前記第
２のダミー部材と前記素子形成位置で交差するように帯
状の第３のダミー部材を形成し、前記第２のダミー部材
を除去する第３の工程と、前記第３のダミー部材の上
に、引き続いて前記第１の工程から前記第３の工程まで
と同様の工程を所要回数繰り返す工程と、得られた最終
ダミー部材と前記素子形成位置で交差するように帯状の
チャネル用導電膜を形成し、前記最終ダミー部材を除去
する工程と、前記チャネル用導電膜の全表面に表面絶縁
膜を形成する工程と、前記表面絶縁膜を施された前記チ
ャネル用導電膜と前記素子形成位置で交差するように帯
状のゲート用導電膜を形成する工程とを含むことを特徴
とするものである。
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域に帯状の第１のダミー部材を形成する
第１の工程と、前記第１のダミー部材と前記素子形成位
置で交差するように帯状の第２のダミー部材を形成し、
前記第１のダミー部材を除去する第２の工程と、前記第
２のダミー部材と前記素子形成位置で交差するように帯
状の第３のダミー部材を形成し、前記第２のダミー部材
を除去する第３の工程と、前記第３のダミー部材の上
に、引き続いて前記第１の工程から前記第３の工程まで
と同様の工程を所要回数繰り返す工程と、得られた最終
ダミー部材と前記素子形成位置で交差するように帯状の
チャネル用導電膜を形成し、前記最終ダミー部材を除去
する工程と、前記チャネル用導電膜の全表面に表面絶縁
膜を形成する工程と、前記表面絶縁膜を施された前記チ
ャネル用導電膜と前記素子形成位置で交差するように帯
状のゲート用導電膜を形成する工程とを含むことを特徴
とするものである。
【００１７】また、この発明の半導体装置の製造方法
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域に帯状の第２のダミー部材を形成する
工程と、前記第２のダミー部材と前記素子形成位置で交
差するように帯状の第３のダミー部材を形成し、前記第
２のダミー部材を除去する工程と、前記第３のダミー部
材と前記素子形成位置で交差するように帯状のチャネル
用導電膜を形成し、前記第３のダミー部材を除去する工
程と、前記チャネル用導電膜の表面に表面絶縁膜を形成
する工程と、前記表面絶縁膜を施された前記チャネル用
導電膜と前記素子形成位置で交差するように帯状のゲー
ト用導電膜を形成する工程とを含むことを特徴とするも
のである。
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域に帯状の第２のダミー部材を形成する
工程と、前記第２のダミー部材と前記素子形成位置で交
差するように帯状の第３のダミー部材を形成し、前記第
２のダミー部材を除去する工程と、前記第３のダミー部
材と前記素子形成位置で交差するように帯状のチャネル
用導電膜を形成し、前記第３のダミー部材を除去する工
程と、前記チャネル用導電膜の表面に表面絶縁膜を形成
する工程と、前記表面絶縁膜を施された前記チャネル用
導電膜と前記素子形成位置で交差するように帯状のゲー
ト用導電膜を形成する工程とを含むことを特徴とするも
のである。
【００１８】また、この発明の半導体装置の製造方法
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域で前記下地絶縁膜に凹部を形成する工
程と、前記下地絶縁膜の前記凹部に第１のダミー部材を
埋める工程と、前記下地絶縁膜の前記凹部に埋められた
前記第１のダミー部材の上及び前記下地絶縁膜が施され
た前記半導体基板の上に延在して帯状の第２のダミー部
材を形成する工程と、前記第２のダミー部材と前記素子
形成位置で交差するように帯状の第３のダミー部材を形
成する工程と、前記第３のダミー部材と前記素子形成位
置で交差するように帯状のチャネル用導電膜を形成し、
前記第３のダミー部材及び前記第１のダミー部材を除去
する工程と、前記チャネル用導電膜の表面に表面絶縁膜
を形成する工程と、前記表面絶縁膜を施された前記チャ
ネル用導電膜と前記素子形成位置で交差するように帯状
のゲート用導電膜を形成する工程とを含むことを特徴と
するものである。
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域で前記下地絶縁膜に凹部を形成する工
程と、前記下地絶縁膜の前記凹部に第１のダミー部材を
埋める工程と、前記下地絶縁膜の前記凹部に埋められた
前記第１のダミー部材の上及び前記下地絶縁膜が施され
た前記半導体基板の上に延在して帯状の第２のダミー部
材を形成する工程と、前記第２のダミー部材と前記素子
形成位置で交差するように帯状の第３のダミー部材を形
成する工程と、前記第３のダミー部材と前記素子形成位
置で交差するように帯状のチャネル用導電膜を形成し、
前記第３のダミー部材及び前記第１のダミー部材を除去
する工程と、前記チャネル用導電膜の表面に表面絶縁膜
を形成する工程と、前記表面絶縁膜を施された前記チャ
ネル用導電膜と前記素子形成位置で交差するように帯状
のゲート用導電膜を形成する工程とを含むことを特徴と
するものである。
【００１９】また、この発明の半導体装置の製造方法
は、表面に下地絶縁膜が形成された半導体基板の前記下
地絶縁膜の表面に第１のダミー部材を形成する工程と、
前記第１のダミー部材３が形成された半導体基板の素子
形成位置を含む領域に帯状の第２のダミー部材を形成す
る工程と、前記第２のダミー部材と前記素子形成位置で
交差するように表面にレジスト膜を付した帯状の第３の
ダミー部材を形成する工程と、前記レジストを介して前
記第２のダミー部材を除去するとともに前記第１のダミ
ー部材を前記第３のダミー部材に沿ってパターニングす
る工程と、前記第３のダミー部材と前記素子形成位置で
交差するように表面にレジスト膜を付した帯状のチャネ
ル用導電膜を形成する工程と、前記レジストを介して前
記第３のダミー部材及び前記パターニングされた前記第
１のダミー部材を異方性エッチングによりパターニング
する工程と、前記チャネル用導電膜に遮蔽されて前記異
方性エッチングで残った部分の前記第３のダミー部材及
び前記第１のダミー部材を除去する工程と、前記チャネ
ル用導電膜の全表面に表面絶縁膜を形成する工程と、前
記表面絶縁膜を施された前記チャネル用導電膜と前記素
子形成位置で交差するように帯状のゲート用導電膜を形
成する工程とを含むことを特徴とするものである。
は、表面に下地絶縁膜が形成された半導体基板の前記下
地絶縁膜の表面に第１のダミー部材を形成する工程と、
前記第１のダミー部材３が形成された半導体基板の素子
形成位置を含む領域に帯状の第２のダミー部材を形成す
る工程と、前記第２のダミー部材と前記素子形成位置で
交差するように表面にレジスト膜を付した帯状の第３の
ダミー部材を形成する工程と、前記レジストを介して前
記第２のダミー部材を除去するとともに前記第１のダミ
ー部材を前記第３のダミー部材に沿ってパターニングす
る工程と、前記第３のダミー部材と前記素子形成位置で
交差するように表面にレジスト膜を付した帯状のチャネ
ル用導電膜を形成する工程と、前記レジストを介して前
記第３のダミー部材及び前記パターニングされた前記第
１のダミー部材を異方性エッチングによりパターニング
する工程と、前記チャネル用導電膜に遮蔽されて前記異
方性エッチングで残った部分の前記第３のダミー部材及
び前記第１のダミー部材を除去する工程と、前記チャネ
ル用導電膜の全表面に表面絶縁膜を形成する工程と、前
記表面絶縁膜を施された前記チャネル用導電膜と前記素
子形成位置で交差するように帯状のゲート用導電膜を形
成する工程とを含むことを特徴とするものである。
【００２０】また、この発明の半導体装置の製造方法
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域に帯状の第１のダミー部材を形成する
工程と、前記第１のダミー部材と前記素子形成位置で交
差するように帯状の第２のダミー部材を形成し、前記第
１のダミー部材を除去する工程と、前記第２のダミー部
材と前記素子形成位置で交差するように帯状の第３のダ
ミー部材を形成し、前記第２のダミー部材を除去する工
程と、 前記第３のダミー部材と前記素子形成位置で交
差するように帯状のゲート用導電膜を形成し、前記第３
のダミー部材を除去する工程と、前記ゲート用導電膜の
表面に表面絶縁膜を形成する工程と、前記表面絶縁膜を
施された前記ゲート用導電膜と前記素子形成位置で交差
するように帯状のチャネル用導電膜を形成する工程とを
含むことを特徴とするものである。
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域に帯状の第１のダミー部材を形成する
工程と、前記第１のダミー部材と前記素子形成位置で交
差するように帯状の第２のダミー部材を形成し、前記第
１のダミー部材を除去する工程と、前記第２のダミー部
材と前記素子形成位置で交差するように帯状の第３のダ
ミー部材を形成し、前記第２のダミー部材を除去する工
程と、 前記第３のダミー部材と前記素子形成位置で交
差するように帯状のゲート用導電膜を形成し、前記第３
のダミー部材を除去する工程と、前記ゲート用導電膜の
表面に表面絶縁膜を形成する工程と、前記表面絶縁膜を
施された前記ゲート用導電膜と前記素子形成位置で交差
するように帯状のチャネル用導電膜を形成する工程とを
含むことを特徴とするものである。
【００２１】また、この発明の半導体装置の製造方法
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域にほぼ平行な帯状の複数の第１のダミ
ー部材を形成する工程と、前記複数の第１のダミー部材
と前記素子形成位置で交差するように帯状の第２のダミ
ー部材を形成し、前記第１のダミー部材を除去する工程
と、前記第２のダミー部材と前記素子形成位置で交差す
るようにほぼ平行な複数の帯状の第３のダミー部材を形
成し、前記第２のダミー部材を除去する工程と、前記複
数の第３のダミー部材と前記素子形成位置で交差するよ
うに帯状のゲート用導電膜を形成し、前記複数の第３の
ダミー部材を除去する工程と、前記ゲート用導電膜の表
面に表面絶縁膜を形成する工程と、前記表面絶縁膜を施
された前記ゲート用導電膜と前記素子形成位置で交差す
るように帯状のチャネル用導電膜を形成する工程とを含
むことを特徴とするものである。
は、表面に下地絶縁膜が形成された半導体基板の素子形
成位置を含む領域にほぼ平行な帯状の複数の第１のダミ
ー部材を形成する工程と、前記複数の第１のダミー部材
と前記素子形成位置で交差するように帯状の第２のダミ
ー部材を形成し、前記第１のダミー部材を除去する工程
と、前記第２のダミー部材と前記素子形成位置で交差す
るようにほぼ平行な複数の帯状の第３のダミー部材を形
成し、前記第２のダミー部材を除去する工程と、前記複
数の第３のダミー部材と前記素子形成位置で交差するよ
うに帯状のゲート用導電膜を形成し、前記複数の第３の
ダミー部材を除去する工程と、前記ゲート用導電膜の表
面に表面絶縁膜を形成する工程と、前記表面絶縁膜を施
された前記ゲート用導電膜と前記素子形成位置で交差す
るように帯状のチャネル用導電膜を形成する工程とを含
むことを特徴とするものである。
【００２２】また、この発明の半導体装置の製造方法
は、前記チャネル用導電膜及び前記ゲート用導電膜を、
それぞれ単一層の導電膜で形成することを特徴とするも
のである。また、この発明の半導体装置の製造方法は、
前記チャネル用導電膜及び前記ゲート用導電膜を、ポリ
シリコン膜で形成することを特徴とするものである。
は、前記チャネル用導電膜及び前記ゲート用導電膜を、
それぞれ単一層の導電膜で形成することを特徴とするも
のである。また、この発明の半導体装置の製造方法は、
前記チャネル用導電膜及び前記ゲート用導電膜を、ポリ
シリコン膜で形成することを特徴とするものである。
【００２３】また、この発明の半導体装置の製造方法
は、前記第１及び第３のダミー部材をシリコン窒化膜で
形成し、前記第２のダミー部材をポリシリコン膜で形成
することを特徴とするものである。また、この発明の半
導体装置の製造方法は、前記チャネル用導電膜及び前記
ゲート用導電膜を互いに立体的に直交するように形成す
ることを特徴とするものである。
は、前記第１及び第３のダミー部材をシリコン窒化膜で
形成し、前記第２のダミー部材をポリシリコン膜で形成
することを特徴とするものである。また、この発明の半
導体装置の製造方法は、前記チャネル用導電膜及び前記
ゲート用導電膜を互いに立体的に直交するように形成す
ることを特徴とするものである。
【００２４】
【発明の実施の形態】以下に、図面を参照して、この発
明の実施の形態による半導体装置及びその製造方法につ
いて説明する。半導体装置としては、薄膜トランジスタ
を例にとって説明する。また、各図において、同一の符
号は、同一又は相当部分を示す。 実施の形態１．図１〜図３は、この発明の実施の形態１
による半導体装置の構造を説明するための図である。図
１は、薄膜トランジスタの斜視図、図２は図１のＡ−
Ａ’線に沿った断面図、図３は図１のＢ−Ｂ’線に沿っ
た断面図である。図１〜図３において、１はシリコン基
板（半導体基板）、２はシリコン基板１の表面に形成さ
れたシリコン酸化膜（絶縁膜）であり、素子形成用の下
地絶縁膜となる。６はチャネルポリシリコン膜であり、
薄膜トランジスタのチャネルを構成する。７は、チャネ
ルポリシリコン膜６の表面及びシリコン酸化膜２の表面
に形成されたシリコン酸化膜（表面絶縁膜）である。８
はゲートポリシリコン膜であり、薄膜トランジスタのゲ
ートを構成する。チャネルポリシリコン膜６とゲートポ
リシリコン膜８の間のシリコン酸化膜７は、薄膜トラン
ジスタのゲート酸化膜を構成する。
明の実施の形態による半導体装置及びその製造方法につ
いて説明する。半導体装置としては、薄膜トランジスタ
を例にとって説明する。また、各図において、同一の符
号は、同一又は相当部分を示す。 実施の形態１．図１〜図３は、この発明の実施の形態１
による半導体装置の構造を説明するための図である。図
１は、薄膜トランジスタの斜視図、図２は図１のＡ−
Ａ’線に沿った断面図、図３は図１のＢ−Ｂ’線に沿っ
た断面図である。図１〜図３において、１はシリコン基
板（半導体基板）、２はシリコン基板１の表面に形成さ
れたシリコン酸化膜（絶縁膜）であり、素子形成用の下
地絶縁膜となる。６はチャネルポリシリコン膜であり、
薄膜トランジスタのチャネルを構成する。７は、チャネ
ルポリシリコン膜６の表面及びシリコン酸化膜２の表面
に形成されたシリコン酸化膜（表面絶縁膜）である。８
はゲートポリシリコン膜であり、薄膜トランジスタのゲ
ートを構成する。チャネルポリシリコン膜６とゲートポ
リシリコン膜８の間のシリコン酸化膜７は、薄膜トラン
ジスタのゲート酸化膜を構成する。
【００２５】図示のように、この薄膜トランジスタで
は、ゲート８は、絶縁膜２の表面に延在して形成された
底部分岐ゲート８ａと、この底部分岐ゲート８ａから分
岐してこの底部分岐ゲート８ａの上層に延在し相互の間
に貫通孔を有する複数の分岐ゲート８ｂ〜８ｅとからな
っている。また、チャネル６は、分岐ゲート部分８ａ〜
８ｅの一方の側から、言い換えればゲート８の貫通孔の
一方の側から、それぞれ分岐してゲート８の各貫通孔を
通る分岐チャネル６ａ〜６ｄを有し、分岐ゲート８ａ〜
８ｅの他方の側で、言い換えればゲート貫通孔の他方の
側で一体になっている。また、分岐チャネル６ａ〜６ｄ
と分岐ゲート８ａ〜８ｅとの間には、ゲート酸化膜７が
形成されている。さらに、図示しないが、分岐ゲート８
ｂ〜８ｅの両側で、言い換えれば、ゲート８の貫通孔の
両側で、チャネル６には、それぞれソース／ドレイン領
域が接続されるように形成されている。
は、ゲート８は、絶縁膜２の表面に延在して形成された
底部分岐ゲート８ａと、この底部分岐ゲート８ａから分
岐してこの底部分岐ゲート８ａの上層に延在し相互の間
に貫通孔を有する複数の分岐ゲート８ｂ〜８ｅとからな
っている。また、チャネル６は、分岐ゲート部分８ａ〜
８ｅの一方の側から、言い換えればゲート８の貫通孔の
一方の側から、それぞれ分岐してゲート８の各貫通孔を
通る分岐チャネル６ａ〜６ｄを有し、分岐ゲート８ａ〜
８ｅの他方の側で、言い換えればゲート貫通孔の他方の
側で一体になっている。また、分岐チャネル６ａ〜６ｄ
と分岐ゲート８ａ〜８ｅとの間には、ゲート酸化膜７が
形成されている。さらに、図示しないが、分岐ゲート８
ｂ〜８ｅの両側で、言い換えれば、ゲート８の貫通孔の
両側で、チャネル６には、それぞれソース／ドレイン領
域が接続されるように形成されている。
【００２６】この実施の形態の薄膜トランジスタは、以
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍以上のチ
ャネル面積が得られ、少なくとも４倍以上の電流を流す
ことができる。図示説明した例では、少なくとも８倍以
上の電流を流すことができる。また、ＴＦＴは、ＳＲＡ
Ｍメモリ素子の負荷素子（ロードトランジスタ）として
使われているが、残りの素子（ドライバトランジスタと
アクセストランジスタ）は半導体基板上に形成される。
ＴＦＴを用いたＳＲＡＭの作製方法として、先ずドライ
バトランジスタとアクセストランジスタを半導体基板上
に形成し、その上に絶縁膜を堆積し、その上にＴＦＴを
形成し、その次にさらに絶縁膜を堆積し、その後アルミ
などで配線を形成する。このため、ＴＦＴの下にはドラ
イバトランジスタとアクセストランジスタのゲート電極
配線があり、ＴＦＴの上にはアルミなどの配線がある。
ＳＲＡＭの動作時に、これらの電極による電界の影響に
より、ＴＦＴのチャネルが影響を受け、閾値電圧の変動
などＴＦＴの特性が変動することが懸念されるが、この
実施の形態では、ＴＦＴチャネルをゲートが囲んでいる
ため上部及び下部など周りの配線の影響を受けないとい
う利点がある。
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍以上のチ
ャネル面積が得られ、少なくとも４倍以上の電流を流す
ことができる。図示説明した例では、少なくとも８倍以
上の電流を流すことができる。また、ＴＦＴは、ＳＲＡ
Ｍメモリ素子の負荷素子（ロードトランジスタ）として
使われているが、残りの素子（ドライバトランジスタと
アクセストランジスタ）は半導体基板上に形成される。
ＴＦＴを用いたＳＲＡＭの作製方法として、先ずドライ
バトランジスタとアクセストランジスタを半導体基板上
に形成し、その上に絶縁膜を堆積し、その上にＴＦＴを
形成し、その次にさらに絶縁膜を堆積し、その後アルミ
などで配線を形成する。このため、ＴＦＴの下にはドラ
イバトランジスタとアクセストランジスタのゲート電極
配線があり、ＴＦＴの上にはアルミなどの配線がある。
ＳＲＡＭの動作時に、これらの電極による電界の影響に
より、ＴＦＴのチャネルが影響を受け、閾値電圧の変動
などＴＦＴの特性が変動することが懸念されるが、この
実施の形態では、ＴＦＴチャネルをゲートが囲んでいる
ため上部及び下部など周りの配線の影響を受けないとい
う利点がある。
【００２７】実施の形態２．図４〜図９は、この発明の
実施の形態２による半導体装置の製造方法を説明するた
めの図であり、実施の形態１で説明した薄膜トランジス
タを製造する例を示している。図４〜図９及び図１〜図
３を参照して、この実施の形態の製造方法について説明
する。
実施の形態２による半導体装置の製造方法を説明するた
めの図であり、実施の形態１で説明した薄膜トランジス
タを製造する例を示している。図４〜図９及び図１〜図
３を参照して、この実施の形態の製造方法について説明
する。
【００２８】図４を参照して、先ずシリコン基板１（半
導体基板）の表面に、例えば熱酸化法によって所定の厚
み（例えば１０００Å程度）をもつシリコン酸化膜２
（下地絶縁膜）を形成する。そして、このシリコン酸化
膜２の上に、減圧ＣＶＤ法等（反応温度は例えば７００
〜８００℃）を用いてシリコン窒化膜３（第１のダミー
部材）を所定の厚み（例えば１０００Å程度）で堆積さ
せる。次に、このシリコン窒化膜３を目的のトランジス
タの形成位置（素子形成位置）を含むように、目的のト
ランジスタのチャネルの幅に対応して細い帯状にパター
ニングする。
導体基板）の表面に、例えば熱酸化法によって所定の厚
み（例えば１０００Å程度）をもつシリコン酸化膜２
（下地絶縁膜）を形成する。そして、このシリコン酸化
膜２の上に、減圧ＣＶＤ法等（反応温度は例えば７００
〜８００℃）を用いてシリコン窒化膜３（第１のダミー
部材）を所定の厚み（例えば１０００Å程度）で堆積さ
せる。次に、このシリコン窒化膜３を目的のトランジス
タの形成位置（素子形成位置）を含むように、目的のト
ランジスタのチャネルの幅に対応して細い帯状にパター
ニングする。
【００２９】次に、図５を参照して、パターニングされ
たシリコン窒化膜３の上に、減圧ＣＶＤ法等（例えば反
応温度４００〜７００℃）により、不純物を添加しない
ポリシリコン膜４（第２のダミー部材）を所定の厚み
（例えば１００ＯÅ）堆積する。次に、パターニングさ
れたシリコン窒化膜３と交差して、素子形成位置を含む
ように、写真製版技術とエッチング技術により、ポリシ
リコン膜４を所望のパターンに形成する。次に、シリコ
ン窒化膜３を除去する。例えば、１５０℃の高温のリン
酸液に浸して、シリコン窒化膜３を全面的に除去する。
これにより、ポリシリコン膜４に空隙が形成される。
たシリコン窒化膜３の上に、減圧ＣＶＤ法等（例えば反
応温度４００〜７００℃）により、不純物を添加しない
ポリシリコン膜４（第２のダミー部材）を所定の厚み
（例えば１００ＯÅ）堆積する。次に、パターニングさ
れたシリコン窒化膜３と交差して、素子形成位置を含む
ように、写真製版技術とエッチング技術により、ポリシ
リコン膜４を所望のパターンに形成する。次に、シリコ
ン窒化膜３を除去する。例えば、１５０℃の高温のリン
酸液に浸して、シリコン窒化膜３を全面的に除去する。
これにより、ポリシリコン膜４に空隙が形成される。
【００３０】次に、図６を参照して、これに減圧ＣＶＤ
法（反応温度は例えば７００〜８００℃）によりシリコ
ン窒化膜５（第３のダミー部材）を堆積させ、このシリ
コン窒化膜５を写真製版技術とエッチング技術により、
所望のパターンに形成する。次に、ポリシリコン膜４を
除去する。例えば、等方性のポリシリコンエッチングに
より、ポリシリコン膜４を全面的に除去する。これによ
り、シリコン窒化膜５に空隙が形成される。
法（反応温度は例えば７００〜８００℃）によりシリコ
ン窒化膜５（第３のダミー部材）を堆積させ、このシリ
コン窒化膜５を写真製版技術とエッチング技術により、
所望のパターンに形成する。次に、ポリシリコン膜４を
除去する。例えば、等方性のポリシリコンエッチングに
より、ポリシリコン膜４を全面的に除去する。これによ
り、シリコン窒化膜５に空隙が形成される。
【００３１】次に、図４から図６までの工程を繰り返す
と、シリコン窒化膜５に２つの空隙が形成される（図
７）。さらにもう一度、図４から図６までの工程を繰り
返すと、シリコン窒化膜５に３つの空隙が形成される
（図８）。たとえば、図４から図６までの工程をさらに
繰り返すことにより、シリコン窒化膜５に多数の空隙が
形成される。
と、シリコン窒化膜５に２つの空隙が形成される（図
７）。さらにもう一度、図４から図６までの工程を繰り
返すと、シリコン窒化膜５に３つの空隙が形成される
（図８）。たとえば、図４から図６までの工程をさらに
繰り返すことにより、シリコン窒化膜５に多数の空隙が
形成される。
【００３２】このようにして多数の空隙が形成された最
終的なシリコン窒化膜５（最終ダミー部材）の上にポリ
シリコンによりチャネルポリシリコン膜６（チャネル用
導電膜）を形成する。これは、減圧ＣＶＤ法等（例えば
反応温度４００〜７００℃）により、不純物を添加しな
いポリシリコンを所定の厚み（例えば４００Å）堆積す
る。次に、図９を参照して、最終的なシリコン窒化膜５
と交差して、素子形成位置を含むように、写真製版技術
とエッチング技術により、ポリシリコン膜６を所望のパ
ターンに形成する次に、シリコン窒化膜５を除去する。
例えば、１５０℃の高温のリン酸液に浸して、シリコン
窒化膜５を全面的に除去する。リン酸液はシリコン酸化
膜をエッチングしないため、ンリコン酸化膜２はそのま
ま残る。これにより、チャネルシリコン膜６に４つの空
隙が形成される。
終的なシリコン窒化膜５（最終ダミー部材）の上にポリ
シリコンによりチャネルポリシリコン膜６（チャネル用
導電膜）を形成する。これは、減圧ＣＶＤ法等（例えば
反応温度４００〜７００℃）により、不純物を添加しな
いポリシリコンを所定の厚み（例えば４００Å）堆積す
る。次に、図９を参照して、最終的なシリコン窒化膜５
と交差して、素子形成位置を含むように、写真製版技術
とエッチング技術により、ポリシリコン膜６を所望のパ
ターンに形成する次に、シリコン窒化膜５を除去する。
例えば、１５０℃の高温のリン酸液に浸して、シリコン
窒化膜５を全面的に除去する。リン酸液はシリコン酸化
膜をエッチングしないため、ンリコン酸化膜２はそのま
ま残る。これにより、チャネルシリコン膜６に４つの空
隙が形成される。
【００３３】次に、図１〜図３を参照して、減圧ＣＶＤ
法（例えば反応温度６００〜７００℃）により、全面に
ゲート絶縁膜となるゲートシリコン酸化膜７（表面絶縁
膜）を所定の厚み（例えば２００Å）堆積させる。これ
により、下地シリコン酸化膜２上はもとより、チャネル
シリコン膜６の全面にもゲートシリコン酸化膜７が堆積
される。
法（例えば反応温度６００〜７００℃）により、全面に
ゲート絶縁膜となるゲートシリコン酸化膜７（表面絶縁
膜）を所定の厚み（例えば２００Å）堆積させる。これ
により、下地シリコン酸化膜２上はもとより、チャネル
シリコン膜６の全面にもゲートシリコン酸化膜７が堆積
される。
【００３４】次に、減圧ＣＶＤ法（例えば反応温度５０
０〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを用いる方
法）により、リンの添加されたゲートポリシリコン膜
（ドープトポリシリコン膜）８（ゲート用導電膜）を全
面に所定の厚み（例えば１０００Å程度）堆積させる
と、チャネルシリコン膜５にできた空隙の中にもゲート
ポリシリコン膜８が満たされる。これは減圧ＣＶＤ法に
よる堆積膜のカバレッジが非常に優れているからであ
る。このゲートポリシリコン膜８を、チャネルシリコン
膜６と交差して、素子形成位置を含むように、写真製版
技術とエッチング技術により、所望のパターンに形成す
る。このようにして、ゲート電極８が形成される（図
１）。次に、チャネルシリコン膜６に重ねて形成された
ゲート電極８をマスクにして、チャネルシリコン膜６の
両端にソース／ドレイン注入を行う。さらに、層間酸化
膜を形成し、ゲート電極とソース／ドレイン領域からア
ルミなどの配線を形成することによって、所望のトラン
ジスタが完成する。
０〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを用いる方
法）により、リンの添加されたゲートポリシリコン膜
（ドープトポリシリコン膜）８（ゲート用導電膜）を全
面に所定の厚み（例えば１０００Å程度）堆積させる
と、チャネルシリコン膜５にできた空隙の中にもゲート
ポリシリコン膜８が満たされる。これは減圧ＣＶＤ法に
よる堆積膜のカバレッジが非常に優れているからであ
る。このゲートポリシリコン膜８を、チャネルシリコン
膜６と交差して、素子形成位置を含むように、写真製版
技術とエッチング技術により、所望のパターンに形成す
る。このようにして、ゲート電極８が形成される（図
１）。次に、チャネルシリコン膜６に重ねて形成された
ゲート電極８をマスクにして、チャネルシリコン膜６の
両端にソース／ドレイン注入を行う。さらに、層間酸化
膜を形成し、ゲート電極とソース／ドレイン領域からア
ルミなどの配線を形成することによって、所望のトラン
ジスタが完成する。
【００３５】以上説明したこの実施の形態によれば、シ
ングルゲートＴＦＴと同じ占有面積でシングルゲートＴ
ＦＴの４倍以上のチャネル面積が得られ、少なくとも４
倍以上の電流を流すことができる。図示説明した例で
は、少なくとも８倍以上の電流を流すことができる。ま
た、この実施の形態によれば、ＴＦＴチャネルをゲート
が囲んでいるため、ＴＦＴチャネルが上部及び下部など
周りの配線の影響を受けず、ＴＦＴの特性が変動するこ
とがないという利点がある。また、この実施の形態によ
れば、チャネル及びゲートをそれぞれ単一の導電膜によ
り１つのプロセスで形成することができる。
ングルゲートＴＦＴと同じ占有面積でシングルゲートＴ
ＦＴの４倍以上のチャネル面積が得られ、少なくとも４
倍以上の電流を流すことができる。図示説明した例で
は、少なくとも８倍以上の電流を流すことができる。ま
た、この実施の形態によれば、ＴＦＴチャネルをゲート
が囲んでいるため、ＴＦＴチャネルが上部及び下部など
周りの配線の影響を受けず、ＴＦＴの特性が変動するこ
とがないという利点がある。また、この実施の形態によ
れば、チャネル及びゲートをそれぞれ単一の導電膜によ
り１つのプロセスで形成することができる。
【００３６】実施の形態３．図１０〜図１２は、この発
明の実施の形態３による半導体装置の構造を説明するた
めの図である。図１０は、薄膜トランジスタの斜視図、
図１１は図１０のＡ−Ａ’線に沿った断面図、図１２は
図１０のＢ−Ｂ’線に沿った断面図である。図示のよう
に、この薄膜トランジスタでは、ゲート８は、絶縁膜２
の表面に絶縁膜２との間にトンネル部分を有するように
形成された底部分岐ゲート８ａと、この底部分岐ゲート
８ａから分岐して底部分岐ゲート８ａの上層に延在し底
部分岐ゲート８ａとの間に貫通孔を有する分岐ゲート８
ｂとからなっている。
明の実施の形態３による半導体装置の構造を説明するた
めの図である。図１０は、薄膜トランジスタの斜視図、
図１１は図１０のＡ−Ａ’線に沿った断面図、図１２は
図１０のＢ−Ｂ’線に沿った断面図である。図示のよう
に、この薄膜トランジスタでは、ゲート８は、絶縁膜２
の表面に絶縁膜２との間にトンネル部分を有するように
形成された底部分岐ゲート８ａと、この底部分岐ゲート
８ａから分岐して底部分岐ゲート８ａの上層に延在し底
部分岐ゲート８ａとの間に貫通孔を有する分岐ゲート８
ｂとからなっている。
【００３７】また、チャネル６は、分岐ゲート部分８
ａ，８ｂの一方の側から、言い換えればゲート８の貫通
孔の一方の側から、それぞれ分岐してゲート８のトンネ
ル部を通る分岐チャネル６ａと貫通孔を通る分岐チャネ
ル６ｂを有し、分岐ゲート８ａ，８ｂの他方の側で、言
い換えればゲート貫通孔の他方の側で一体になってい
る。また、分岐チャネル６ａ，６ｂと分岐ゲート８ａ，
８ｂとの間には、ゲート酸化膜７が形成されている。さ
らに、図示しないが、分岐ゲート８ａ，８ｂの両側で、
言い換えれば、ゲート８の貫通孔の両側で、チャネル６
に、それぞれソース／ドレイン領域が接続されるように
形成されている。
ａ，８ｂの一方の側から、言い換えればゲート８の貫通
孔の一方の側から、それぞれ分岐してゲート８のトンネ
ル部を通る分岐チャネル６ａと貫通孔を通る分岐チャネ
ル６ｂを有し、分岐ゲート８ａ，８ｂの他方の側で、言
い換えればゲート貫通孔の他方の側で一体になってい
る。また、分岐チャネル６ａ，６ｂと分岐ゲート８ａ，
８ｂとの間には、ゲート酸化膜７が形成されている。さ
らに、図示しないが、分岐ゲート８ａ，８ｂの両側で、
言い換えれば、ゲート８の貫通孔の両側で、チャネル６
に、それぞれソース／ドレイン領域が接続されるように
形成されている。
【００３８】この実施の形態の薄膜トランジスタは、以
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの３倍のチャネ
ル面積が得られ、少なくとも３倍の電流を流すことがで
きる。また、この実施の形態によれば、ＴＦＴチャネル
の上にゲートがあるため、ＴＦＴチャネルが上部の配線
の影響を受けず、ＴＦＴの特性が変動することがないと
いう利点がある。
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの３倍のチャネ
ル面積が得られ、少なくとも３倍の電流を流すことがで
きる。また、この実施の形態によれば、ＴＦＴチャネル
の上にゲートがあるため、ＴＦＴチャネルが上部の配線
の影響を受けず、ＴＦＴの特性が変動することがないと
いう利点がある。
【００３９】実施の形態４．図１３〜図１７は、この発
明の実施の形態４による半導体装置の製造方法を説明す
るための図であり、実施の形態３で説明した薄膜トラン
ジスタを製造する例を示している。図１３〜図１７及び
図１０〜図１２を参照して、この実施の形態の製造方法
について説明する。
明の実施の形態４による半導体装置の製造方法を説明す
るための図であり、実施の形態３で説明した薄膜トラン
ジスタを製造する例を示している。図１３〜図１７及び
図１０〜図１２を参照して、この実施の形態の製造方法
について説明する。
【００４０】図１３を参照して、先ず、シリコン基板１
上に、例えば熱酸化法によって所定の厚み（例えば１０
００Å程度）をもつシリコン酸化膜２（下地絶縁膜）を
形成する。そして、減圧ＣＶＤ法等（反応温度は例えば
４００〜７００℃）を用いてポリシリコン膜４（第２の
ダミー部材）を所定の厚み（例えば１０００Å程度）で
堆積させる。（なお、この実施の形態４では、実施の形
態２における第１のダミー部材３に相当するものはな
い。）次に、このポリシリコン膜４を目的のトランジス
タのチャネルの幅に対応して細い帯状にパターニングす
る。
上に、例えば熱酸化法によって所定の厚み（例えば１０
００Å程度）をもつシリコン酸化膜２（下地絶縁膜）を
形成する。そして、減圧ＣＶＤ法等（反応温度は例えば
４００〜７００℃）を用いてポリシリコン膜４（第２の
ダミー部材）を所定の厚み（例えば１０００Å程度）で
堆積させる。（なお、この実施の形態４では、実施の形
態２における第１のダミー部材３に相当するものはな
い。）次に、このポリシリコン膜４を目的のトランジス
タのチャネルの幅に対応して細い帯状にパターニングす
る。
【００４１】次に、図１４を参照して、これに減圧ＣＶ
Ｄ法（反応温度は例えば７００〜８００℃）によりシリ
コン窒化膜５（第３のダミー部材）を堆積させ、このシ
リコン窒化膜５を写真製版技術とエッチング技術によ
り、所望のパターンに形成する。次に、図１５を参照し
て、ポリシリコン膜４を除去する。例えば、等方性のポ
リシリコンエッチングにより、ポリシリコン膜４を全面
的に除去する。これにより、シリコン窒化膜５の下に空
隙が形成される。
Ｄ法（反応温度は例えば７００〜８００℃）によりシリ
コン窒化膜５（第３のダミー部材）を堆積させ、このシ
リコン窒化膜５を写真製版技術とエッチング技術によ
り、所望のパターンに形成する。次に、図１５を参照し
て、ポリシリコン膜４を除去する。例えば、等方性のポ
リシリコンエッチングにより、ポリシリコン膜４を全面
的に除去する。これにより、シリコン窒化膜５の下に空
隙が形成される。
【００４２】次に、図１６を参照して、シリコン窒化膜
５の上にポリシリコンによりチャネルシリコン膜６を形
成する。これは、減圧ＣＶＤ法等（例えば反応温度４０
０〜７００℃）により、不純物を添加しないポリシリコ
ンを所定の厚み（例えば４００Å）堆積する。次に、チ
ャネルシリコン膜６を写真製版技術とエッチング技術に
より、所望のパターンに形成する。次に、図１７に示す
ように、シリコン窒化膜５を除去する。例えば、１５０
℃の高温のリン酸液に浸して、シリコン窒化膜５を全面
的に除去する。リン酸液はシリコン酸化膜をエッチング
しないため、シリコン酸化膜２はそのまま残る。これに
より、チャネルシリコン膜６に空隙が形成される。
５の上にポリシリコンによりチャネルシリコン膜６を形
成する。これは、減圧ＣＶＤ法等（例えば反応温度４０
０〜７００℃）により、不純物を添加しないポリシリコ
ンを所定の厚み（例えば４００Å）堆積する。次に、チ
ャネルシリコン膜６を写真製版技術とエッチング技術に
より、所望のパターンに形成する。次に、図１７に示す
ように、シリコン窒化膜５を除去する。例えば、１５０
℃の高温のリン酸液に浸して、シリコン窒化膜５を全面
的に除去する。リン酸液はシリコン酸化膜をエッチング
しないため、シリコン酸化膜２はそのまま残る。これに
より、チャネルシリコン膜６に空隙が形成される。
【００４３】次に減圧ＣＶＤ法（例えば反応温度６００
〜９００℃）により、この全面にゲート絶縁膜となる第
２のシリコン酸化膜７を所定の厚み（例えば２００Å）
堆積させる。これにより、第１のシリコン酸化膜２上は
もとより、チャネルシリコン膜６の全面にも第２のシリ
コン酸化膜７が堆積される。
〜９００℃）により、この全面にゲート絶縁膜となる第
２のシリコン酸化膜７を所定の厚み（例えば２００Å）
堆積させる。これにより、第１のシリコン酸化膜２上は
もとより、チャネルシリコン膜６の全面にも第２のシリ
コン酸化膜７が堆積される。
【００４４】次に、図１０〜図１２を参照して、減圧Ｃ
ＶＤ法（例えば反応温度５００〜７００℃で、ＰＨ3を
含んだＳｉＨ4ガスを用いる方法）により、リンの添加
された第２のポリシリコン膜（ドープトポリシリコン
膜）８を全面に所定の厚み（例えば１０００Å程度）堆
積させると、チャネルシリコン膜６にできた空隙の中も
第２のポリシリコン膜８で満たされる。これは減圧ＣＶ
Ｄ法による堆積膜のカバレッジが非常に優れているから
である。
ＶＤ法（例えば反応温度５００〜７００℃で、ＰＨ3を
含んだＳｉＨ4ガスを用いる方法）により、リンの添加
された第２のポリシリコン膜（ドープトポリシリコン
膜）８を全面に所定の厚み（例えば１０００Å程度）堆
積させると、チャネルシリコン膜６にできた空隙の中も
第２のポリシリコン膜８で満たされる。これは減圧ＣＶ
Ｄ法による堆積膜のカバレッジが非常に優れているから
である。
【００４５】この第２のポリシリコン膜８を写真製版技
術とエッチング技術により、所望のパターンに形成する
（図１０）。このようにして、ゲート電極が形成され
る。次に、チャネルシリコン膜６に重ねて形成されたゲ
ート電極８をマスクにして、ソース／ドレイン注入を行
う。さらに、層間酸化膜を形成し、ゲート電極とソース
／ドレイン領域からアルミなどの配線を形成することに
よって、所望のトランジスタが完成する。
術とエッチング技術により、所望のパターンに形成する
（図１０）。このようにして、ゲート電極が形成され
る。次に、チャネルシリコン膜６に重ねて形成されたゲ
ート電極８をマスクにして、ソース／ドレイン注入を行
う。さらに、層間酸化膜を形成し、ゲート電極とソース
／ドレイン領域からアルミなどの配線を形成することに
よって、所望のトランジスタが完成する。
【００４６】以上説明したように、この発明の実施の形
態によれば、シングルゲートＴＦＴと同じ占有面積でシ
ングルゲートＴＦＴの３倍のチャネル面積が得られ、少
なくとも３倍の電流を流すことができる。また、この実
施の形態によれば、ＴＦＴチャネルの上にゲートがある
ため、ＴＦＴチャネルが上部の配線の影響を受けず、Ｔ
ＦＴの特性が変動することがないという利点がある。ま
た、この実施の形態によれば、チャネル及びゲートをそ
れぞれ単一の導電膜により１つのプロセスで形成するこ
とができる。
態によれば、シングルゲートＴＦＴと同じ占有面積でシ
ングルゲートＴＦＴの３倍のチャネル面積が得られ、少
なくとも３倍の電流を流すことができる。また、この実
施の形態によれば、ＴＦＴチャネルの上にゲートがある
ため、ＴＦＴチャネルが上部の配線の影響を受けず、Ｔ
ＦＴの特性が変動することがないという利点がある。ま
た、この実施の形態によれば、チャネル及びゲートをそ
れぞれ単一の導電膜により１つのプロセスで形成するこ
とができる。
【００４７】実施の形態５．図１８〜図２０は、この発
明の実施の形態１による半導体装置の構造を説明するた
めの図である。図１８は、薄膜トランジスタの斜視図、
図１９は図１８のＡ−Ａ’線に沿った断面図、図２０は
図１８のＢ−Ｂ’線に沿った断面図である。図示のよう
に、この薄膜トランジスタでは、絶縁膜２は、表面の素
子形成位置に凹部９を有するように形成されている。ま
た、ゲート８は、凹部を有する絶縁膜２の表面に、凹部
に沿って延在して形成された底部分岐ゲート８ａと、こ
の底部分岐ゲート８ａから分岐して底部分岐ゲート８ａ
の上層に延在し相互の間に貫通孔を有する複数の分岐ゲ
ート８ｂ，８ｃとからなっている。
明の実施の形態１による半導体装置の構造を説明するた
めの図である。図１８は、薄膜トランジスタの斜視図、
図１９は図１８のＡ−Ａ’線に沿った断面図、図２０は
図１８のＢ−Ｂ’線に沿った断面図である。図示のよう
に、この薄膜トランジスタでは、絶縁膜２は、表面の素
子形成位置に凹部９を有するように形成されている。ま
た、ゲート８は、凹部を有する絶縁膜２の表面に、凹部
に沿って延在して形成された底部分岐ゲート８ａと、こ
の底部分岐ゲート８ａから分岐して底部分岐ゲート８ａ
の上層に延在し相互の間に貫通孔を有する複数の分岐ゲ
ート８ｂ，８ｃとからなっている。
【００４８】また、チャネル６は、分岐ゲート部分８ａ
〜８ｃの一方の側から、言い換えればゲート８の貫通孔
の一方の側から、それぞれ分岐してゲート８の各貫通孔
を通る分岐チャネル６ａ、６ｂを有し、分岐ゲート８ａ
〜８ｃの他方の側で、言い換えればゲート貫通孔の他方
の側で一体になっている。また、分岐チャネル６ａ，６
ｂと分岐ゲート８ａ〜８ｃとの間には、ゲート酸化膜７
が形成されている。さらに、図示しないが、分岐ゲート
８ｂ〜８ｃの両側で、言い換えれば、ゲート８の貫通孔
の両側で、チャネル６には、それぞれソース／ドレイン
領域が接続されるように形成されている。
〜８ｃの一方の側から、言い換えればゲート８の貫通孔
の一方の側から、それぞれ分岐してゲート８の各貫通孔
を通る分岐チャネル６ａ、６ｂを有し、分岐ゲート８ａ
〜８ｃの他方の側で、言い換えればゲート貫通孔の他方
の側で一体になっている。また、分岐チャネル６ａ，６
ｂと分岐ゲート８ａ〜８ｃとの間には、ゲート酸化膜７
が形成されている。さらに、図示しないが、分岐ゲート
８ｂ〜８ｃの両側で、言い換えれば、ゲート８の貫通孔
の両側で、チャネル６には、それぞれソース／ドレイン
領域が接続されるように形成されている。
【００４９】この実施の形態の薄膜トランジスタは、以
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、絶縁膜２の凹部の深さだけ、段差が低減で
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、絶縁膜２の凹部の深さだけ、段差が低減で
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。
【００５０】実施の形態６．図２１〜図２５は、この発
明の実施の形態６による半導体装置の製造方法を説明す
るための図であり、実施の形態５で説明した薄膜トラン
ジスタを製造する例を示している。図２１〜図２５及び
図１８〜図２０を参照して、この実施の形態の製造方法
について説明する。
明の実施の形態６による半導体装置の製造方法を説明す
るための図であり、実施の形態５で説明した薄膜トラン
ジスタを製造する例を示している。図２１〜図２５及び
図１８〜図２０を参照して、この実施の形態の製造方法
について説明する。
【００５１】図２１を参照して、先ずシリコン基板１
（半導体基板）の表面に、例えば熱酸化法によって所定
の厚み（例えば１０００Å程度）をもつシリコン酸化膜
２を形成する。次に、写真製版技術により、所定のパタ
ーンのレジストを形成し、異方性ドライエッチング技術
を用いてこのシリコン酸化膜２の一部を除去し、所定の
大きさの開口部９を設ける（図２１）。ここで、異方性
ドライエッチングにより開口部９を設ける際に、その部
分のシリコン酸化膜２を完全に除去し、シリコン基板を
露出させてもよいし、露出させなくてもよい。つまり、
開口部９の深さが所定の深さ（例えば５００Å程度）が
あればよい。また、開口部９の大きさ（面積）は製造し
ようとしている薄膜トランジスタのチャネル寸法（Ｌと
Ｗ）より少し大きい程度でよい。
（半導体基板）の表面に、例えば熱酸化法によって所定
の厚み（例えば１０００Å程度）をもつシリコン酸化膜
２を形成する。次に、写真製版技術により、所定のパタ
ーンのレジストを形成し、異方性ドライエッチング技術
を用いてこのシリコン酸化膜２の一部を除去し、所定の
大きさの開口部９を設ける（図２１）。ここで、異方性
ドライエッチングにより開口部９を設ける際に、その部
分のシリコン酸化膜２を完全に除去し、シリコン基板を
露出させてもよいし、露出させなくてもよい。つまり、
開口部９の深さが所定の深さ（例えば５００Å程度）が
あればよい。また、開口部９の大きさ（面積）は製造し
ようとしている薄膜トランジスタのチャネル寸法（Ｌと
Ｗ）より少し大きい程度でよい。
【００５２】次に、図２２を参照して、この開口部９に
対し、減圧ＣＶＤ法（反応温度は例えば４００〜７００
℃）を用いてシリコン窒化膜３（第１のダミー部材）を
埋め込む。次に、異方性ドライエッチング技術を用いて
全面のエッチバックを行う。すなわち、エッチングによ
りシリコン窒化膜３を除去していき、酸化膜２が露出し
たところでエッチングを停止する。これにより、シリコ
ン窒化膜３は開口部９にのみ残り、開口部９は埋めら
れ、表面は平坦になる。
対し、減圧ＣＶＤ法（反応温度は例えば４００〜７００
℃）を用いてシリコン窒化膜３（第１のダミー部材）を
埋め込む。次に、異方性ドライエッチング技術を用いて
全面のエッチバックを行う。すなわち、エッチングによ
りシリコン窒化膜３を除去していき、酸化膜２が露出し
たところでエッチングを停止する。これにより、シリコ
ン窒化膜３は開口部９にのみ残り、開口部９は埋めら
れ、表面は平坦になる。
【００５３】次に、図２３を参照して、減圧ＣＶＤ法等
（例えば反応温度４００〜７００℃）により、不純物を
添加しないポリシリコン膜４（第２のダミー部材）を所
定の厚み（例えば１０００Å）堆積させる。次に、この
ポリシリコン膜４を写真製版技術とエッチング技術によ
り、所望のパターンに形成する。
（例えば反応温度４００〜７００℃）により、不純物を
添加しないポリシリコン膜４（第２のダミー部材）を所
定の厚み（例えば１０００Å）堆積させる。次に、この
ポリシリコン膜４を写真製版技術とエッチング技術によ
り、所望のパターンに形成する。
【００５４】次に、図２４を参照して、減圧ＣＶＤ法
（反応温度は例えば４００〜７００℃）を用いてシリコ
ン窒化膜５（第３のダミー部材）を所定の厚み（例えば
１０００Å程度）で堆積させる。次に、シリコン窒化膜
５を写真製版技術とエッチング技術により、所望のパタ
ーンに形成する。次に、ポリシリコン膜４を除去する。
例えば、等方性のポリシリコンエッチングにより、ポリ
シリコン膜を全面的に除去する。これにより、シリコン
窒化膜３とシリコン窒化膜５からなるパターンに空隙が
形成される。次に、図２５を参照して、この上にポリシ
リコンによりチャネルシリコン膜６を形成する。これ
は、減圧ＣＶＤ法等（例えば反応温度４００〜７００
℃）により、不純物を添加しないポリシリコンを所定の
厚み（例えば４００Å）堆積し、写真製版技術とエッチ
ング技術により、所望のパターンに形成する。次に、シ
リコン窒化膜５及び３を除去する。例えば、１５０℃の
高温のリン酸液に浸して、シリコン窒化膜を全面的に除
去する。リン酸液はシリコン酸化膜をエッチングしない
ため、シリコン酸化膜２はそのまま残る。これにより、
チャネルシリコン膜６に空隙が形成される。
（反応温度は例えば４００〜７００℃）を用いてシリコ
ン窒化膜５（第３のダミー部材）を所定の厚み（例えば
１０００Å程度）で堆積させる。次に、シリコン窒化膜
５を写真製版技術とエッチング技術により、所望のパタ
ーンに形成する。次に、ポリシリコン膜４を除去する。
例えば、等方性のポリシリコンエッチングにより、ポリ
シリコン膜を全面的に除去する。これにより、シリコン
窒化膜３とシリコン窒化膜５からなるパターンに空隙が
形成される。次に、図２５を参照して、この上にポリシ
リコンによりチャネルシリコン膜６を形成する。これ
は、減圧ＣＶＤ法等（例えば反応温度４００〜７００
℃）により、不純物を添加しないポリシリコンを所定の
厚み（例えば４００Å）堆積し、写真製版技術とエッチ
ング技術により、所望のパターンに形成する。次に、シ
リコン窒化膜５及び３を除去する。例えば、１５０℃の
高温のリン酸液に浸して、シリコン窒化膜を全面的に除
去する。リン酸液はシリコン酸化膜をエッチングしない
ため、シリコン酸化膜２はそのまま残る。これにより、
チャネルシリコン膜６に空隙が形成される。
【００５５】次に、図１８〜図２０を参照して、減圧Ｃ
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるシリコン酸化膜７を所定の厚み
（例えば２００Å）堆積させる。これにより、シリコン
酸化膜１上はもとより、チャネルシリコン膜６の全面に
もゲートシリコン酸化膜７が堆積される。
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるシリコン酸化膜７を所定の厚み
（例えば２００Å）堆積させる。これにより、シリコン
酸化膜１上はもとより、チャネルシリコン膜６の全面に
もゲートシリコン酸化膜７が堆積される。
【００５６】次に、減圧ＣＶＤ法（例えば反応温度５０
０〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを用いる方
法）により、リンの添加されたゲートポリシリコン膜８
（ドープトポリシリコン膜）を全面に所定の厚み（例え
ば１０００Å程度）堆積させると、チャネルシリコン膜
６にできた空隙の中にもゲートポリシリコン膜８が満た
される。これは減圧ＣＶＤ法による堆積膜のカバレッジ
が非常に優れているからである。このゲートポリシリコ
ン膜８を写真製版技術とエッチング技術により、所望の
パターンに形成する。このようにして、ゲート電極８が
形成される（図１８）。
０〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを用いる方
法）により、リンの添加されたゲートポリシリコン膜８
（ドープトポリシリコン膜）を全面に所定の厚み（例え
ば１０００Å程度）堆積させると、チャネルシリコン膜
６にできた空隙の中にもゲートポリシリコン膜８が満た
される。これは減圧ＣＶＤ法による堆積膜のカバレッジ
が非常に優れているからである。このゲートポリシリコ
ン膜８を写真製版技術とエッチング技術により、所望の
パターンに形成する。このようにして、ゲート電極８が
形成される（図１８）。
【００５７】次に、チャネルシリコン膜６に重ねて形成
されたゲート電極８をマスクにして、チャネルシリコン
膜６の端部にソース／ドレイン注入を行う。さらに、層
間酸化膜を形成し、ゲート電極とソース／ドレイン領域
からアルミなどの配線を形成することによって、所望の
トランジスタが完成する。
されたゲート電極８をマスクにして、チャネルシリコン
膜６の端部にソース／ドレイン注入を行う。さらに、層
間酸化膜を形成し、ゲート電極とソース／ドレイン領域
からアルミなどの配線を形成することによって、所望の
トランジスタが完成する。
【００５８】以上説明したように、この実施の形態によ
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、シリコン酸化
膜２の開口部（凹部）の深さだけ、段差が低減できる。
また、この実施の形態によれば、ＴＦＴチャネルをゲー
トが囲んでいるため、ＴＦＴチャネルが上部及び下部な
ど周りの配線の影響を受けず、ＴＦＴの特性が変動する
ことがないという利点がある。また、この実施の形態に
よれば、チャネル及びゲートをそれぞれ単一の導電膜に
より１つのプロセスで形成することができる。
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、シリコン酸化
膜２の開口部（凹部）の深さだけ、段差が低減できる。
また、この実施の形態によれば、ＴＦＴチャネルをゲー
トが囲んでいるため、ＴＦＴチャネルが上部及び下部な
ど周りの配線の影響を受けず、ＴＦＴの特性が変動する
ことがないという利点がある。また、この実施の形態に
よれば、チャネル及びゲートをそれぞれ単一の導電膜に
より１つのプロセスで形成することができる。
【００５９】実施の形態７．図２６〜図２８は、この発
明の実施の形態７による半導体装置の構造を説明するた
めの図である。図２６は、薄膜トランジスタの斜視図、
図２７は図２６のＡ−Ａ’線に沿った断面図、図２８は
図２６のＢ−Ｂ’線に沿った断面図である。図示のよう
に、この薄膜トランジスタにおいては、ゲート８は、絶
縁膜２の表面に延在して形成された底部の分岐ゲート８
ａと、この底部の分岐ゲート８ａから分岐して底部分岐
ゲート８ａの上層に延在し相互の間に貫通孔を有する複
数の分岐ゲート８ｂ〜８ｃとからなっている。
明の実施の形態７による半導体装置の構造を説明するた
めの図である。図２６は、薄膜トランジスタの斜視図、
図２７は図２６のＡ−Ａ’線に沿った断面図、図２８は
図２６のＢ−Ｂ’線に沿った断面図である。図示のよう
に、この薄膜トランジスタにおいては、ゲート８は、絶
縁膜２の表面に延在して形成された底部の分岐ゲート８
ａと、この底部の分岐ゲート８ａから分岐して底部分岐
ゲート８ａの上層に延在し相互の間に貫通孔を有する複
数の分岐ゲート８ｂ〜８ｃとからなっている。
【００６０】また、チャネル６は、分岐ゲート８ａ〜８
ｃの一方の側から、言い換えればゲート８の貫通孔の一
方の側から、それぞれ分岐してゲート８の各貫通孔を通
る分岐チャネル６ａ，６ｂを有し、分岐ゲート８ａ〜８
ｃの他方の側で、言い換えればゲート貫通孔の他方の側
で一体になっている。また、分岐チャネル６ａ，６ｂと
分岐ゲート８ａ〜８ｃとの間には、ゲート酸化膜７が形
成されている。さらに、図示しないが、分岐ゲート８ａ
〜８ｃの両側で、言い換えれば、ゲート８の貫通孔の両
側で、チャネル６に、それぞれソース／ドレイン領域が
接続されるように形成されている。この実施の形態の薄
膜トランジスタの構造は、実施の形態１の構造と比較す
ると、分岐ゲートの数、及び分岐チャネルの数が異なる
ものの、構造の概念は共通している。
ｃの一方の側から、言い換えればゲート８の貫通孔の一
方の側から、それぞれ分岐してゲート８の各貫通孔を通
る分岐チャネル６ａ，６ｂを有し、分岐ゲート８ａ〜８
ｃの他方の側で、言い換えればゲート貫通孔の他方の側
で一体になっている。また、分岐チャネル６ａ，６ｂと
分岐ゲート８ａ〜８ｃとの間には、ゲート酸化膜７が形
成されている。さらに、図示しないが、分岐ゲート８ａ
〜８ｃの両側で、言い換えれば、ゲート８の貫通孔の両
側で、チャネル６に、それぞれソース／ドレイン領域が
接続されるように形成されている。この実施の形態の薄
膜トランジスタの構造は、実施の形態１の構造と比較す
ると、分岐ゲートの数、及び分岐チャネルの数が異なる
ものの、構造の概念は共通している。
【００６１】この実施の形態の薄膜トランジスタは、以
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。
【００６２】実施の形態８．図２９〜図３４は、この発
明の実施の形態８による半導体装置の製造方法を説明す
るための図であり、実施の形態７で説明した薄膜トラン
ジスタを製造する例を示している。図２９〜図３４及び
図２６〜図２８を参照して、この実施の形態の製造方法
について説明する。
明の実施の形態８による半導体装置の製造方法を説明す
るための図であり、実施の形態７で説明した薄膜トラン
ジスタを製造する例を示している。図２９〜図３４及び
図２６〜図２８を参照して、この実施の形態の製造方法
について説明する。
【００６３】先ず、図２９を参照して、シリコン基板１
（半導体基板）の表面に、例えば熱酸化法によって所定
の厚み（例えば１０００Å程度）をもつシリコン酸化膜
２を形成する。そして、減圧ＣＶＤ法（反応温度は例え
ば４００〜７００℃）を用いてシリコン窒化膜３（第１
のダミー部材）を所定の厚み（例えば１０００Å程度）
で堆積させる。次に減圧ＣＶＤ法（例えば反応温度６０
０〜９００℃）により、ポリシリコン膜４（第２のダミ
ー部材）を所定の厚み（例えば１０００Å）堆積させ
る。次に、ポリシリコン膜４を写真製版技術とエッチン
グ技術により、所望のパターンに形成する。
（半導体基板）の表面に、例えば熱酸化法によって所定
の厚み（例えば１０００Å程度）をもつシリコン酸化膜
２を形成する。そして、減圧ＣＶＤ法（反応温度は例え
ば４００〜７００℃）を用いてシリコン窒化膜３（第１
のダミー部材）を所定の厚み（例えば１０００Å程度）
で堆積させる。次に減圧ＣＶＤ法（例えば反応温度６０
０〜９００℃）により、ポリシリコン膜４（第２のダミ
ー部材）を所定の厚み（例えば１０００Å）堆積させ
る。次に、ポリシリコン膜４を写真製版技術とエッチン
グ技術により、所望のパターンに形成する。
【００６４】次に、図３０を参照して、減圧ＣＶＤ法
（反応温度は例えば４００〜７００℃）を用いてシリコ
ン窒化膜５（第３のダミー部材）を所定の厚み（例えば
１０００Å程度）で堆積させる。次に、シリコン窒化膜
５を写真製版技術とエッチング技術により、レジスト１
０１を介して、所望のパターンに形成する。
（反応温度は例えば４００〜７００℃）を用いてシリコ
ン窒化膜５（第３のダミー部材）を所定の厚み（例えば
１０００Å程度）で堆積させる。次に、シリコン窒化膜
５を写真製版技術とエッチング技術により、レジスト１
０１を介して、所望のパターンに形成する。
【００６５】次に、図３１を参照して、レジスト１０１
が付いている状態で、ポリシリコン膜４を除去する。例
えば、等方性のポリシリコンエッチングにより、ポリシ
リコン膜４を全面的に除去する。図３１を参照して、さ
らに、レジスト１０１がついている状態で、シリコン窒
化膜３を、異方性の窒化膜エッチングによりエッチング
して所望のパターンに形成する。これにより、第１のシ
リコン窒化膜３とシリコン窒化膜５からなるパターンに
空隙が形成される。
が付いている状態で、ポリシリコン膜４を除去する。例
えば、等方性のポリシリコンエッチングにより、ポリシ
リコン膜４を全面的に除去する。図３１を参照して、さ
らに、レジスト１０１がついている状態で、シリコン窒
化膜３を、異方性の窒化膜エッチングによりエッチング
して所望のパターンに形成する。これにより、第１のシ
リコン窒化膜３とシリコン窒化膜５からなるパターンに
空隙が形成される。
【００６６】次に、図３２を参照して、この上にポリシ
リコンによりチャネルシリコン膜６を形成する。これ
は、減圧ＣＶＤ法等（例えば反応温度４００〜７００
℃）により、不純物を添加しないポリシリコンを所定の
厚み（例えば４００Å）堆積する。次に、写真製版技術
とエッチング技術により、レジスト１０２を介して、チ
ャネルシリコン膜６を所望のパターンに形成する。
リコンによりチャネルシリコン膜６を形成する。これ
は、減圧ＣＶＤ法等（例えば反応温度４００〜７００
℃）により、不純物を添加しないポリシリコンを所定の
厚み（例えば４００Å）堆積する。次に、写真製版技術
とエッチング技術により、レジスト１０２を介して、チ
ャネルシリコン膜６を所望のパターンに形成する。
【００６７】次に、図３３を参照して、レジスト１０２
がついている状態で、シリコン窒化膜５及び３を、異方
性の窒化膜エッチングによりエッチングして、チャネル
シリコン膜６の空隙に埋っている窒化膜以外を除去す
る。この後、レジスト１０２を除去する（図３３）。次
に、図３４を参照して、シリコン窒化膜を全面的に除去
する。例えば、１５０℃の高温のリン酸液に浸して、シ
リコン窒化膜を除去する。リン酸液はシリコン酸化膜を
エッチングしないため、シリコン酸化膜２はそのまま残
る。これにより、チャネルシリコン膜６に空隙が形成さ
れる。
がついている状態で、シリコン窒化膜５及び３を、異方
性の窒化膜エッチングによりエッチングして、チャネル
シリコン膜６の空隙に埋っている窒化膜以外を除去す
る。この後、レジスト１０２を除去する（図３３）。次
に、図３４を参照して、シリコン窒化膜を全面的に除去
する。例えば、１５０℃の高温のリン酸液に浸して、シ
リコン窒化膜を除去する。リン酸液はシリコン酸化膜を
エッチングしないため、シリコン酸化膜２はそのまま残
る。これにより、チャネルシリコン膜６に空隙が形成さ
れる。
【００６８】次に、図２６〜図２８を参照して、減圧Ｃ
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるゲートシリコン酸化膜７を所定
の厚み（例えば２００Å）堆積させる。これにより、シ
リコン酸化膜２上はもとより、チャネルシリコン膜６の
全面にもゲートシリコン酸化膜７が堆積される。
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるゲートシリコン酸化膜７を所定
の厚み（例えば２００Å）堆積させる。これにより、シ
リコン酸化膜２上はもとより、チャネルシリコン膜６の
全面にもゲートシリコン酸化膜７が堆積される。
【００６９】次に、減圧ＣＶＤ法（例えば反応温度５０
０〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを用いる方
法）により、リンの添加されたゲートポリシリコン膜
（ドープトポリシリコン膜）８を全面に所定の厚み（例
えば１０００Å程度）堆積させると、チャネルシリコン
膜６にできた空隙の中にもゲートポリシリコン膜８が満
たされる。これは減圧ＣＶＤ法による堆積膜のカバレッ
ジが非常に優れているからである。このゲートポリシリ
コン膜８を写真製版技術とエッチング技術により、所望
のパターンに形成する。このようにして、ゲート電極が
形成される（図２６）。次に、チャネルシリコン膜６に
重ねて形成されたゲート電極８をマスクにして、ソース
／ドレイン注入を行う。さらに、層間酸化膜を形成し、
ゲート電極とソース／ドレイン領域からアルミなどの配
線を形成することによって、所望のトランジスタが完成
する。
０〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを用いる方
法）により、リンの添加されたゲートポリシリコン膜
（ドープトポリシリコン膜）８を全面に所定の厚み（例
えば１０００Å程度）堆積させると、チャネルシリコン
膜６にできた空隙の中にもゲートポリシリコン膜８が満
たされる。これは減圧ＣＶＤ法による堆積膜のカバレッ
ジが非常に優れているからである。このゲートポリシリ
コン膜８を写真製版技術とエッチング技術により、所望
のパターンに形成する。このようにして、ゲート電極が
形成される（図２６）。次に、チャネルシリコン膜６に
重ねて形成されたゲート電極８をマスクにして、ソース
／ドレイン注入を行う。さらに、層間酸化膜を形成し、
ゲート電極とソース／ドレイン領域からアルミなどの配
線を形成することによって、所望のトランジスタが完成
する。
【００７０】以上説明したように、この実施の形態によ
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、高温のリン酸
液による窒化膜除去の時間を短縮できるため、高温のリ
ン酸液によるチャネルシリコン膜へのダメージを低減で
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。また、この実施の
形態によれば、チャネル及びゲートをそれぞれ単一の導
電膜により１つのプロセスで形成することができる。
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、高温のリン酸
液による窒化膜除去の時間を短縮できるため、高温のリ
ン酸液によるチャネルシリコン膜へのダメージを低減で
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。また、この実施の
形態によれば、チャネル及びゲートをそれぞれ単一の導
電膜により１つのプロセスで形成することができる。
【００７１】実施の形態９．図３５〜図３７は、この発
明の実施の形態９による半導体装置の構造を説明するた
めの図である。図３５は、薄膜トランジスタの斜視図、
図３６は図３５のＡ−Ａ’線に沿った断面図、図３７は
図３５のＢ−Ｂ’線に沿った断面図である。
明の実施の形態９による半導体装置の構造を説明するた
めの図である。図３５は、薄膜トランジスタの斜視図、
図３６は図３５のＡ−Ａ’線に沿った断面図、図３７は
図３５のＢ−Ｂ’線に沿った断面図である。
【００７２】図示のように、この薄膜トランジスタにお
いては、チャネル６は、絶縁膜２の表面に延在して形成
された底部の分岐チャネル６ａと、この底部分岐チャネ
ル６ａから分岐して底部分岐チャネル６ａの上層に延在
し相互の間に貫通孔を有する複数の分岐チャネル６ｂ，
６ｃとからなっている。また、ゲート８は、分岐チャネ
ル６ａ〜６ｃの一方の側から、言い換えればチャネル６
の貫通孔の一方の側から、それぞれ分岐してチャネル６
の各貫通孔を通る分岐ゲート８ａ，８ｂを有し、分岐チ
ャネル６ａ〜６ｃの他方の側で、言い換えればチャネル
貫通孔の他方の側で一体になっている。また、分岐チャ
ネル６ａ〜６ｃと分岐ゲート８ａ，８ｂとの間には、ゲ
ート酸化膜７が形成されている。さらに、図示しない
が、分岐ゲート８ａ，８ｂの両側で、言い換えれば、ゲ
ート８の貫通孔の両側で、チャネル６には、それぞれソ
ース／ドレイン領域が接続されるように形成されてい
る。
いては、チャネル６は、絶縁膜２の表面に延在して形成
された底部の分岐チャネル６ａと、この底部分岐チャネ
ル６ａから分岐して底部分岐チャネル６ａの上層に延在
し相互の間に貫通孔を有する複数の分岐チャネル６ｂ，
６ｃとからなっている。また、ゲート８は、分岐チャネ
ル６ａ〜６ｃの一方の側から、言い換えればチャネル６
の貫通孔の一方の側から、それぞれ分岐してチャネル６
の各貫通孔を通る分岐ゲート８ａ，８ｂを有し、分岐チ
ャネル６ａ〜６ｃの他方の側で、言い換えればチャネル
貫通孔の他方の側で一体になっている。また、分岐チャ
ネル６ａ〜６ｃと分岐ゲート８ａ，８ｂとの間には、ゲ
ート酸化膜７が形成されている。さらに、図示しない
が、分岐ゲート８ａ，８ｂの両側で、言い換えれば、ゲ
ート８の貫通孔の両側で、チャネル６には、それぞれソ
ース／ドレイン領域が接続されるように形成されてい
る。
【００７３】この実施の形態の薄膜トランジスタは、以
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、この実施の形態によれば、ＴＦＴチャネル
をゲートが囲んでいるため、ＴＦＴチャネルが上部及び
下部など周りの配線の影響を受けず、ＴＦＴの特性が変
動することがないという利点がある。
【００７４】実施の形態１０．図３８〜図４１は、この
発明の実施の形態１０による半導体装置の製造方法を説
明するための図であり、実施の形態９で説明した薄膜ト
ランジスタを製造する例を示している。図３８〜図４１
及び図３５〜図３７を参照して、この実施の形態の製造
方法について説明する。
発明の実施の形態１０による半導体装置の製造方法を説
明するための図であり、実施の形態９で説明した薄膜ト
ランジスタを製造する例を示している。図３８〜図４１
及び図３５〜図３７を参照して、この実施の形態の製造
方法について説明する。
【００７５】先ず、図３８を参照して、シリコン基板１
上に、例えば熱酸化法によって所定の厚み（例えば１０
００Å程度）をもつシリコン酸化膜２を形成する。そし
て、減圧ＣＶＤ法等（反応温度は例えば７００〜８００
℃）を用いてシリコン窒化膜３（第１のダミー部材）を
所定の厚み（例えば１０００Å程度）で堆積させるｏ次
に、このシリコン窒化膜３を目的のトランジスタのチャ
ネルの幅に対応して細い帯状にパターニングする。
上に、例えば熱酸化法によって所定の厚み（例えば１０
００Å程度）をもつシリコン酸化膜２を形成する。そし
て、減圧ＣＶＤ法等（反応温度は例えば７００〜８００
℃）を用いてシリコン窒化膜３（第１のダミー部材）を
所定の厚み（例えば１０００Å程度）で堆積させるｏ次
に、このシリコン窒化膜３を目的のトランジスタのチャ
ネルの幅に対応して細い帯状にパターニングする。
【００７６】この上に、減圧ＣＶＤ法等（例えば反応温
度４００〜７００℃）により、不純物を添加しないポリ
シリコン４（第２のダミー部材）を所定の厚み（例えば
１０００Å）堆積しする。次に、図３９を参照して、写
真製版技術とエッチング技術により、ポリシリコン４を
所望のパターンに形成する。次に、シリコン窒化膜３を
除去する。例えば、１５０℃の高温のリン酸液に浸し
て、シリコン窒化膜３を全面的に除去する。これによ
り、ポリシリコン膜４に空隙が形成される。
度４００〜７００℃）により、不純物を添加しないポリ
シリコン４（第２のダミー部材）を所定の厚み（例えば
１０００Å）堆積しする。次に、図３９を参照して、写
真製版技術とエッチング技術により、ポリシリコン４を
所望のパターンに形成する。次に、シリコン窒化膜３を
除去する。例えば、１５０℃の高温のリン酸液に浸し
て、シリコン窒化膜３を全面的に除去する。これによ
り、ポリシリコン膜４に空隙が形成される。
【００７７】次に、この全面に、減圧ＣＶＤ法（反応温
度は例えば７００〜８００℃）によりシリコン窒化膜５
を堆積させる。次に、図４０を参照して、このシリコン
窒化膜５を写真製版技術とエッチング技術により、所望
のパターンに形成する。次に、ポリシリコン膜４を除去
する。例えば、等方性のポリシリコンエッチングによ
り、ポリシリコン膜４を全面的に除去する。これによ
り、シリコン窒化膜５に空隙が形成される。
度は例えば７００〜８００℃）によりシリコン窒化膜５
を堆積させる。次に、図４０を参照して、このシリコン
窒化膜５を写真製版技術とエッチング技術により、所望
のパターンに形成する。次に、ポリシリコン膜４を除去
する。例えば、等方性のポリシリコンエッチングによ
り、ポリシリコン膜４を全面的に除去する。これによ
り、シリコン窒化膜５に空隙が形成される。
【００７８】次に、この上にポリシリコンによりゲート
電極８を形成する。これは、減圧ＣＶＤ法（例えば反応
温度５００〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを
用いる方法）により、リンの添加されたポリシリコン膜
（ドープトポリシリコン膜）８を全面に所定の厚み（例
えば１０００Å程度）堆積する。次に、ポリシリコン膜
８を写真製版技術とエッチング技術により、所望のパタ
ーンに形成する。次に、図４１を参照して、シリコン窒
化膜５を除去する。例えば、１５０℃の高温のリン酸液
に浸して、シリコン窒化膜を全面的に除去する。リン酸
液はシリコン酸化膜をエッチングしないため、シリコン
酸化膜２はそのまま残る。これにより、ゲートポリシリ
コン膜８に空隙が形成される。
電極８を形成する。これは、減圧ＣＶＤ法（例えば反応
温度５００〜７００℃で、ＰＨ3を含んだＳｉＨ4ガスを
用いる方法）により、リンの添加されたポリシリコン膜
（ドープトポリシリコン膜）８を全面に所定の厚み（例
えば１０００Å程度）堆積する。次に、ポリシリコン膜
８を写真製版技術とエッチング技術により、所望のパタ
ーンに形成する。次に、図４１を参照して、シリコン窒
化膜５を除去する。例えば、１５０℃の高温のリン酸液
に浸して、シリコン窒化膜を全面的に除去する。リン酸
液はシリコン酸化膜をエッチングしないため、シリコン
酸化膜２はそのまま残る。これにより、ゲートポリシリ
コン膜８に空隙が形成される。
【００７９】次に、図３５〜図３７を参照して、減圧Ｃ
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるゲートシリコン酸化膜７を所定
の厚み（例えば２００Å）堆積させる。これにより、シ
リコン酸化膜２上はもとより、ゲートポリシリコン膜８
の全面にもシリコン酸化膜７が堆積される。
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるゲートシリコン酸化膜７を所定
の厚み（例えば２００Å）堆積させる。これにより、シ
リコン酸化膜２上はもとより、ゲートポリシリコン膜８
の全面にもシリコン酸化膜７が堆積される。
【００８０】次に、減圧ＣＶＤ法等（例えば反応温度４
００〜７００℃）により、不純物を添加しないポリシリ
コンを所定の厚み（例えば４００Å）堆積させると、ゲ
ートポリシリコン膜８にできた空隙の中にもチャネルポ
リシリコン膜６が満たされる。これは減圧ＣＶＤ法によ
る堆積膜のカバレッジが非常に優れているからである。
このチャネルポリシリコン膜６を写真製版技術とエッチ
ング技術により、所望のパターンに形成する。このよう
にして、チャネルシリコン膜６が形成される（図３
５）。次に、チャネルシリコン膜６に重ねて写真製版技
術によりレジストマスクを形成して、ソース／ドレイン
注入を行う。さらに、層間酸化膜を形成し、ゲート電極
とソース／ドレイン領域からアルミなどの配線を形成す
ることによって、所望のトランジスタが完成する。
００〜７００℃）により、不純物を添加しないポリシリ
コンを所定の厚み（例えば４００Å）堆積させると、ゲ
ートポリシリコン膜８にできた空隙の中にもチャネルポ
リシリコン膜６が満たされる。これは減圧ＣＶＤ法によ
る堆積膜のカバレッジが非常に優れているからである。
このチャネルポリシリコン膜６を写真製版技術とエッチ
ング技術により、所望のパターンに形成する。このよう
にして、チャネルシリコン膜６が形成される（図３
５）。次に、チャネルシリコン膜６に重ねて写真製版技
術によりレジストマスクを形成して、ソース／ドレイン
注入を行う。さらに、層間酸化膜を形成し、ゲート電極
とソース／ドレイン領域からアルミなどの配線を形成す
ることによって、所望のトランジスタが完成する。
【００８１】以上説明したように、この実施の形態によ
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、ゲート酸化膜
デポ→ゲートポリデポ→ゲートポリエッチングの工程で
はポリシリコンと酸化膜との選択比からエッチングが難
しいが、通常チャネルポリシリコンはゲートポリシリコ
ンより薄いので、この実施の形態では、エッチングが容
易になる。また、この実施の形態によれば、ＴＦＴチャ
ネルをゲートが囲んでいるため、ＴＦＴチャネルが上部
及び下部など周りの配線の影響を受けず、ＴＦＴの特性
が変動することがないという利点がある。また、この実
施の形態によれば、チャネル及びゲートをそれぞれ単一
の導電膜により１つのプロセスで形成することができ
る。
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、ゲート酸化膜
デポ→ゲートポリデポ→ゲートポリエッチングの工程で
はポリシリコンと酸化膜との選択比からエッチングが難
しいが、通常チャネルポリシリコンはゲートポリシリコ
ンより薄いので、この実施の形態では、エッチングが容
易になる。また、この実施の形態によれば、ＴＦＴチャ
ネルをゲートが囲んでいるため、ＴＦＴチャネルが上部
及び下部など周りの配線の影響を受けず、ＴＦＴの特性
が変動することがないという利点がある。また、この実
施の形態によれば、チャネル及びゲートをそれぞれ単一
の導電膜により１つのプロセスで形成することができ
る。
【００８２】実施の形態１１．図４２〜図４４は、この
発明の実施の形態１１による半導体装置の構造を説明す
るための図である。図４２は、薄膜トランジスタの斜視
図、図４３は図４２のＡ−Ａ’線に沿った断面図、図４
４は図４２のＢ−Ｂ’線に沿った断面図である。
発明の実施の形態１１による半導体装置の構造を説明す
るための図である。図４２は、薄膜トランジスタの斜視
図、図４３は図４２のＡ−Ａ’線に沿った断面図、図４
４は図４２のＢ−Ｂ’線に沿った断面図である。
【００８３】図示のように、この薄膜トランジスタにお
いては、チャネル６は、絶縁膜２の表面に延在する底部
チャネル６１と、この底部チャネル６１から素子形成位
置で２本に分割して形成された底部分岐チャネル６ａ
と、底部チャネル６１から続く側部チャネル６２と、こ
の側部チャネル６２に続く上部チャネル６ｃと、側部チ
ャネル６２から分岐して底部分岐チャネル６ａの上層に
延在し相互の間に貫通孔を有する２本の分岐チャネル６
ｂとからなっている。言い換えれば、底部分岐チャネル
６ａと、その上層の分岐チャネル６ｂとは、間隔をおい
て分割されている。
いては、チャネル６は、絶縁膜２の表面に延在する底部
チャネル６１と、この底部チャネル６１から素子形成位
置で２本に分割して形成された底部分岐チャネル６ａ
と、底部チャネル６１から続く側部チャネル６２と、こ
の側部チャネル６２に続く上部チャネル６ｃと、側部チ
ャネル６２から分岐して底部分岐チャネル６ａの上層に
延在し相互の間に貫通孔を有する２本の分岐チャネル６
ｂとからなっている。言い換えれば、底部分岐チャネル
６ａと、その上層の分岐チャネル６ｂとは、間隔をおい
て分割されている。
【００８４】また、ゲート８は、分岐チャネル６ａ〜６
ｃの一方の側から、言い換えればチャネル６の貫通孔の
一方の側から、それぞれ分岐してチャネル６の各貫通孔
を通る分岐ゲート８ａ，８ｂを有し、分岐チャネル６ａ
〜６ｃの他方の側で、言い換えればチャネル貫通孔の他
方の側で一体になっている。また、分割された分岐チャ
ネル６ａ相互の間隙、分岐チャネル６ｂ相互の間隙にも
チャネルが延在している。また、分岐チャネル６ａ〜６
ｃと分岐ゲート８ａ，８ｂとの間には、ゲート酸化膜７
が形成されている。さらに、図示しないが、分岐ゲート
８ａ，８ｂの両側で、言い換えれば、ゲート８の貫通孔
の両側で、チャネル６に、それぞれソース／ドレイン領
域が接続されるように形成されている。
ｃの一方の側から、言い換えればチャネル６の貫通孔の
一方の側から、それぞれ分岐してチャネル６の各貫通孔
を通る分岐ゲート８ａ，８ｂを有し、分岐チャネル６ａ
〜６ｃの他方の側で、言い換えればチャネル貫通孔の他
方の側で一体になっている。また、分割された分岐チャ
ネル６ａ相互の間隙、分岐チャネル６ｂ相互の間隙にも
チャネルが延在している。また、分岐チャネル６ａ〜６
ｃと分岐ゲート８ａ，８ｂとの間には、ゲート酸化膜７
が形成されている。さらに、図示しないが、分岐ゲート
８ａ，８ｂの両側で、言い換えれば、ゲート８の貫通孔
の両側で、チャネル６に、それぞれソース／ドレイン領
域が接続されるように形成されている。
【００８５】この実施の形態の薄膜トランジスタは、以
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、チャネル膜厚が、横に隣り合うチャネルと
の間隔の２分の１以上ならば、同じ占有面積でひとつの
チャネルの場合より広いチャネル面積が得られる。ま
た、この実施の形態によれば、ＴＦＴチャネルをゲート
が囲んでいるため、ＴＦＴチャネルが上部及び下部など
周りの配線の影響を受けず、ＴＦＴの特性が変動するこ
とがないという利点がある。
上のように構成されているので、シングルゲートＴＦＴ
と同じ占有面積でシングルゲートＴＦＴの４倍のチャネ
ル面積が得られ、少なくとも４倍の電流を流すことがで
きる。また、チャネル膜厚が、横に隣り合うチャネルと
の間隔の２分の１以上ならば、同じ占有面積でひとつの
チャネルの場合より広いチャネル面積が得られる。ま
た、この実施の形態によれば、ＴＦＴチャネルをゲート
が囲んでいるため、ＴＦＴチャネルが上部及び下部など
周りの配線の影響を受けず、ＴＦＴの特性が変動するこ
とがないという利点がある。
【００８６】実施の形態１２．図４５〜図４８は、この
発明の実施の形態１２による半導体装置の製造方法を説
明するための図であり、実施の形態１１で説明した薄膜
トランジスタを製造する例を示している。図４５〜図４
８及び図４２〜図４４を参照して、この実施の形態の製
造方法について説明する。
発明の実施の形態１２による半導体装置の製造方法を説
明するための図であり、実施の形態１１で説明した薄膜
トランジスタを製造する例を示している。図４５〜図４
８及び図４２〜図４４を参照して、この実施の形態の製
造方法について説明する。
【００８７】図４５を参照して、先ずシリコン基板１
（半導体基板）の表面に、例えば熱酸化法によって所定
の厚み（例えば１０００Å程度）をもつシリコン酸化膜
２を形成する。そして、減圧ＣＶＤ法等（反応温度は例
えば７００〜８００℃）を用いてシリコン窒化膜３（第
１のダミー部材）を所定の厚み（例えば１０００Å程
度）で堆積させる。次に、このシリコン窒化膜３を目的
のトランジスタのチャネルの幅に対応して細い帯状にパ
ターニングする。これは、必要に応じて平行に何本並べ
てもよい。
（半導体基板）の表面に、例えば熱酸化法によって所定
の厚み（例えば１０００Å程度）をもつシリコン酸化膜
２を形成する。そして、減圧ＣＶＤ法等（反応温度は例
えば７００〜８００℃）を用いてシリコン窒化膜３（第
１のダミー部材）を所定の厚み（例えば１０００Å程
度）で堆積させる。次に、このシリコン窒化膜３を目的
のトランジスタのチャネルの幅に対応して細い帯状にパ
ターニングする。これは、必要に応じて平行に何本並べ
てもよい。
【００８８】次に、図４６を参照して、この上に、減圧
ＣＶＤ法等（例えば反応温度４００〜７００℃）によ
り、不純物を添加しないポリシリコン４（第２のダミー
部材）を所定の厚み（例えば１０００Å）堆積する。次
に、ポリシリコン４を写真製版技術とエッチング技術に
より、所望のパターンに形成する。次に、シリコン窒化
膜３を除去する。例えば、１５０℃の高温のリン酸液に
浸して、シリコン窒化膜３を全面的に除去する。これに
より、ポリシリコン膜４に空隙が形成される。
ＣＶＤ法等（例えば反応温度４００〜７００℃）によ
り、不純物を添加しないポリシリコン４（第２のダミー
部材）を所定の厚み（例えば１０００Å）堆積する。次
に、ポリシリコン４を写真製版技術とエッチング技術に
より、所望のパターンに形成する。次に、シリコン窒化
膜３を除去する。例えば、１５０℃の高温のリン酸液に
浸して、シリコン窒化膜３を全面的に除去する。これに
より、ポリシリコン膜４に空隙が形成される。
【００８９】次に、図４７を参照して、これに減圧ＣＶ
Ｄ法（反応温度は例えば７００〜８００℃）によりシリ
コン窒化膜５（第３のダミー部材）を堆積させる。次
に、このシリコン窒化膜５を、シリコン窒化膜３をエッ
チングした時のマスクでの写真製版技術とエッチング技
術により、所望のパターンに形成する。次に、ポリシリ
コン膜４を除去する。例えば、等方性のポリシリコンエ
ッチングにより、ポリシリコン膜４を全面的に除去す
る。これにより、シリコン窒化膜５に空隙が形成され
る。
Ｄ法（反応温度は例えば７００〜８００℃）によりシリ
コン窒化膜５（第３のダミー部材）を堆積させる。次
に、このシリコン窒化膜５を、シリコン窒化膜３をエッ
チングした時のマスクでの写真製版技術とエッチング技
術により、所望のパターンに形成する。次に、ポリシリ
コン膜４を除去する。例えば、等方性のポリシリコンエ
ッチングにより、ポリシリコン膜４を全面的に除去す
る。これにより、シリコン窒化膜５に空隙が形成され
る。
【００９０】次に、図４８を参照して、減圧ＣＶＤ法
（例えば反応温度５００〜７００℃で、ＰＨ3を含んだ
ＳｉＨ4ガスを用いる方法）により、リンの添加された
ポリシリコン膜（ドープトポリシリコン膜）８を全面に
所定の厚み（例えば１０００Å程度）堆積する。次に、
ポリシリコン膜８を、写真製版技術とエッチング技術に
より、所望のパターンに形成する。次に、シリコン窒化
膜５を除去する。例えば、１５０℃の高温のリン酸液に
浸して、シリコン窒化膜５を全面的に除去する。リン酸
液はシリコン酸化膜をエッチングしないため、シリコン
酸化膜２はそのまま残る。これにより、ゲートポリシリ
コン膜８に空隙が形成される。これにより、ゲート電極
８が形成される。
（例えば反応温度５００〜７００℃で、ＰＨ3を含んだ
ＳｉＨ4ガスを用いる方法）により、リンの添加された
ポリシリコン膜（ドープトポリシリコン膜）８を全面に
所定の厚み（例えば１０００Å程度）堆積する。次に、
ポリシリコン膜８を、写真製版技術とエッチング技術に
より、所望のパターンに形成する。次に、シリコン窒化
膜５を除去する。例えば、１５０℃の高温のリン酸液に
浸して、シリコン窒化膜５を全面的に除去する。リン酸
液はシリコン酸化膜をエッチングしないため、シリコン
酸化膜２はそのまま残る。これにより、ゲートポリシリ
コン膜８に空隙が形成される。これにより、ゲート電極
８が形成される。
【００９１】次に、図４２〜図４４を参照して、減圧Ｃ
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるゲートシリコン酸化膜７を所定
の厚み（例えば２００Å）堆積させる。これにより、シ
リコン酸化膜１上はもとより、ゲートポリシリコン膜８
の全面にも第２のシリコン酸化膜７が堆積される。
ＶＤ法（例えば反応温度６００〜９００℃）により、全
面にゲート絶縁膜となるゲートシリコン酸化膜７を所定
の厚み（例えば２００Å）堆積させる。これにより、シ
リコン酸化膜１上はもとより、ゲートポリシリコン膜８
の全面にも第２のシリコン酸化膜７が堆積される。
【００９２】次に、減圧ＣＶＤ法等（例えば反応温度４
００〜７００℃）により、不純物を添加しないポリシリ
コンを所定の厚み（例えば４００Å）堆積させると、ゲ
ートポリシリコン膜８にできた空隙の中にもチャネルポ
リシリコン膜６が満たされる。これは減圧ＣＶＤ法によ
る堆積膜のカバレッジが非常に優れているからである。
このチャネルポリシリコン膜６を写真製版技術とエッチ
ング技術により、所望のパターンに形成する。このよう
にして、チャネルシリコン膜が形成される（図４２）。
００〜７００℃）により、不純物を添加しないポリシリ
コンを所定の厚み（例えば４００Å）堆積させると、ゲ
ートポリシリコン膜８にできた空隙の中にもチャネルポ
リシリコン膜６が満たされる。これは減圧ＣＶＤ法によ
る堆積膜のカバレッジが非常に優れているからである。
このチャネルポリシリコン膜６を写真製版技術とエッチ
ング技術により、所望のパターンに形成する。このよう
にして、チャネルシリコン膜が形成される（図４２）。
【００９３】次に、チャネルシリコン膜６に重ねて写真
製版技術によりレジストマスクを形成して、ソース／ド
レイン注入を行う。さらに、層間酸化膜を形成し、ゲー
ト電極とソース／ドレイン領域からアルミなどの配線を
形成することによって、所望のトランジスタが完成す
る。
製版技術によりレジストマスクを形成して、ソース／ド
レイン注入を行う。さらに、層間酸化膜を形成し、ゲー
ト電極とソース／ドレイン領域からアルミなどの配線を
形成することによって、所望のトランジスタが完成す
る。
【００９４】以上説明したように、この実施の形態によ
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、チャネル膜厚
が、横に隣り合うチャネルとの間隔の２分の１以上なら
ば、同じ占有面積でひとつのチャネルの場合より広いチ
ャネル面積が得られる。また、この実施の形態によれ
ば、ＴＦＴチャネルをゲートが囲んでいるため、ＴＦＴ
チャネルが上部及び下部など周りの配線の影響を受け
ず、ＴＦＴの特性が変動することがないという利点があ
る。また、この実施の形態によれば、チャネル及びゲー
トをそれぞれ単一の導電膜により１つのプロセスで形成
することができる。
れば、シングルゲートＴＦＴと同じ占有面積でシングル
ゲートＴＦＴの４倍のチャネル面積が得られ、少なくと
も４倍の電流を流すことができる。また、チャネル膜厚
が、横に隣り合うチャネルとの間隔の２分の１以上なら
ば、同じ占有面積でひとつのチャネルの場合より広いチ
ャネル面積が得られる。また、この実施の形態によれ
ば、ＴＦＴチャネルをゲートが囲んでいるため、ＴＦＴ
チャネルが上部及び下部など周りの配線の影響を受け
ず、ＴＦＴの特性が変動することがないという利点があ
る。また、この実施の形態によれば、チャネル及びゲー
トをそれぞれ単一の導電膜により１つのプロセスで形成
することができる。
【００９５】
【発明の効果】この発明によれば、チャネル及びゲート
がそれぞれ複数の分岐を有し、少なくとも１以上或いは
すべての分岐チャネルを分岐ゲートで立体交差的に取り
巻くように構成した半導体装置が得られ、シングルゲー
ト型と同じ占有面積でシングルゲート型に比べて、３倍
又は４倍、もしくは４倍以上のチャネル面積が得られ
る。従って、シングルゲート型の３倍または４倍もしく
は４倍以上の電流を流すことができる。このように、こ
の発明によれば、小さい占有面積で大きな電流を得るこ
とができる半導体装置、特に薄膜トランジスタを実現す
ることができる。
がそれぞれ複数の分岐を有し、少なくとも１以上或いは
すべての分岐チャネルを分岐ゲートで立体交差的に取り
巻くように構成した半導体装置が得られ、シングルゲー
ト型と同じ占有面積でシングルゲート型に比べて、３倍
又は４倍、もしくは４倍以上のチャネル面積が得られ
る。従って、シングルゲート型の３倍または４倍もしく
は４倍以上の電流を流すことができる。このように、こ
の発明によれば、小さい占有面積で大きな電流を得るこ
とができる半導体装置、特に薄膜トランジスタを実現す
ることができる。
【００９６】また、この発明によれば、チャネルをゲー
トが囲んでいるため、半導体装置のチャネルが上部及び
／又は下部など周りの配線の影響を受けず、半導体装置
の特性が変動することがないという利点がある。また、
この発明によれば、チャネル及びゲートをそれぞれ単一
の導電膜で形成できるので、製造プロセスの増加を抑え
ることができる。
トが囲んでいるため、半導体装置のチャネルが上部及び
／又は下部など周りの配線の影響を受けず、半導体装置
の特性が変動することがないという利点がある。また、
この発明によれば、チャネル及びゲートをそれぞれ単一
の導電膜で形成できるので、製造プロセスの増加を抑え
ることができる。
【図１】 この発明の実施の形態１による半導体装置を
示す斜視図である。
示す斜視図である。
【図２】 この発明の実施の形態１による半導体装置を
示す第一断面図である。
示す第一断面図である。
【図３】 この発明の実施の形態１による半導体装置を
示す第二断面図である。
示す第二断面図である。
【図４】 この発明の実施の形態２による半導体装置の
第一製造工程を示す断面図である。
第一製造工程を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の
第二製造工程を示す断面図である。
第二製造工程を示す断面図である。
【図６】 この発明の実施の形態２による半導体装贋の
第三製造工程を示す断面図である。
第三製造工程を示す断面図である。
【図７】 この発明の実施の形態２による半導体装贋の
第四製造工程を示す断面図である。
第四製造工程を示す断面図である。
【図８】 この発明の実施の形態２による半導体装置の
第五製造工程を示す断面図である。
第五製造工程を示す断面図である。
【図９】 この発明の実施の形態２による半導体装置の
第六製造工程を示す断面図である。
第六製造工程を示す断面図である。
【図１０】 この発明の実施の形態３による半導体装置
を示す斜視図である。
を示す斜視図である。
【図１１】 この発明の実施の形態３による半導体装置
を示す第一断面図である。
を示す第一断面図である。
【図１２】 この発明の実施の形態３による半導体装置
を示す第二断面図である。
を示す第二断面図である。
【図１３】 この発明の実施の形態４による半導体装置
の第一製造工程を示す断面図である。
の第一製造工程を示す断面図である。
【図１４】 この発明の実施の形態４による半導体装置
の第二製造工程を示す断面図である。
の第二製造工程を示す断面図である。
【図１５】 この発明の実施の形態４による半導体装置
の第三製造工程を示す断面図である。
の第三製造工程を示す断面図である。
【図１６】 この発明の実施の形態４による半導体装置
の第四製造工程を示す断面図である。
の第四製造工程を示す断面図である。
【図１７】 この発明の実施の形態４による半導体装置
の第五製造工程を示す断面図である。
の第五製造工程を示す断面図である。
【図１８】 この発明の実施の形態５による半導体装置
を示す斜視図である。
を示す斜視図である。
【図１９】 この発明の実施の形態５による半導体装置
を示す第一断面図である。
を示す第一断面図である。
【図２０】 この発明の実施の形態５による半導体装置
を示す第二断面図である。
を示す第二断面図である。
【図２１】 この発明の実施の形態６による半導体装置
の第一製造工程を示す断面図である。
の第一製造工程を示す断面図である。
【図２２】 この発明の実施の形態６による半導体装置
の第二製造工程を示す断面図である。
の第二製造工程を示す断面図である。
【図２３】 この発明の実施の形態６による半導体装置
の第三製造工程を示す断面図である。
の第三製造工程を示す断面図である。
【図２４】 この発明の実施の形態６による半導体装置
の第四製造工程を示す断面図である。
の第四製造工程を示す断面図である。
【図２５】 この発明の実施の形態６による半導体装置
の第五製造工程を示す断面図である。
の第五製造工程を示す断面図である。
【図２６】 この発明の実施の形態７による半導体装置
を示す斜視図である。
を示す斜視図である。
【図２７】 この発明の実施の形態７による半導体装置
を示す第一断面図である。
を示す第一断面図である。
【図２８】 この発明の実施の形態７による半導体装置
を示す第二断面図である。
を示す第二断面図である。
【図２９】 この発明の実施の形態８による半導体装置
の第一製造工程を示す断面図である。
の第一製造工程を示す断面図である。
【図３０】 この発明の実施の形態８による半導体装置
の第二製造工程を示す断面図である。
の第二製造工程を示す断面図である。
【図３１】 この発明の実施の形態８による半導体装置
の第三製造工程を示す断面図である。
の第三製造工程を示す断面図である。
【図３２】 この発明の実施の形態８による半導体装置
の第四製造工程を示す断面図である。
の第四製造工程を示す断面図である。
【図３３】 この発明の実施の形態８による半導体装置
の第五製造工程を示す断面図である。
の第五製造工程を示す断面図である。
【図３４】 この発明の実施の形態８による半導体装置
の第六製造工程を示す断面図である。
の第六製造工程を示す断面図である。
【図３５】 この発明の実施の形態９による半導体装置
を示す斜視図である。
を示す斜視図である。
【図３６】 この発明の実施の形態９による半導体装置
を示す第一断面図である。
を示す第一断面図である。
【図３７】 この発明の実施の形態９による半導体装置
を示す第二断面図である。
を示す第二断面図である。
【図３８】 この発明の実施の形態１０による半導体装
置の第一製造工程を示す断面図である。
置の第一製造工程を示す断面図である。
【図３９】 この発明の実施の形態１０による半導体装
置の第二製造工程を示す断面図である。
置の第二製造工程を示す断面図である。
【図４０】 この発明の実施の形態１０による半導体装
置の第三製造工程を示す断面図である。
置の第三製造工程を示す断面図である。
【図４１】 この発明の実施の形態１０による半導体装
置の第四製造工程を示す断面図である。
置の第四製造工程を示す断面図である。
【図４２】 この発明の実施の形態１１による半導体装
置を示す斜視図である。
置を示す斜視図である。
【図４３】 この発明の実施の形態１１による半導体装
置を示す第一断面図である。
置を示す第一断面図である。
【図４４】 この発明の実施の形態１１による半導体装
置を示す第二断面図である。
置を示す第二断面図である。
【図４５】 この発明の実施の形態１２による半導体装
置の第一製造工程を示す断面図である。
置の第一製造工程を示す断面図である。
【図４６】 この発明の実施の形態１２による半導体装
置の第二製造工程を示す断面図である。
置の第二製造工程を示す断面図である。
【図４７】 この発明の実施の形態１２による半導体装
置の第三製造工程を示す断面図である。
置の第三製造工程を示す断面図である。
【図４８】 この発明の実施の形態１２による半導体装
置の第四製造工程を示す断面図である。
置の第四製造工程を示す断面図である。
【図４９】 従来の半導体装置の構造を示す斜視図であ
る。
る。
【図５０】 従来の半導体装置の構造を示す第一断面図
である。
である。
【図５１】 従来の半導体装置の構造を示す第二断面図
である。
である。
【図５２】 従来の半導体装置の第一製造工程を示す断
面図である。
面図である。
【図５３】 従来の半導体装置の第二製造工程を示す断
面図である。
面図である。
【図５４】 従来の半導体装置の第三製造工程を示す断
面図である。
面図である。
【図５５】 従来の半導体装置の第四製造工程を示す断
面図である。
面図である。
【図５６】 従来の半導体装置の第五製造工程を示す断
面図である。
面図である。
１ シリコン基板（半導体基板）、 ２ シリコン酸化
膜（絶縁膜）、 ３シリコン窒化膜（第１のダミー部
材）、 ４ ポリシリコン膜（第２ダミー部材）、 ５
シリコン窒化膜（第３のダミー部材）、 ６ チャネ
ル、チャネルポリシリコン膜（チャネル用導電膜）、
６ａ〜６ｄ 分岐チャネル、 ７ ゲートシリコン酸化
膜（表面絶縁膜、ゲート絶縁膜）、 ８ ゲート、ゲー
トポリシリコン膜（ゲート用導電膜）、 ８ａ〜８ｅ
分岐ゲート、 ９ 開口部（凹部）、 １０１、１０２
レジスト。
膜（絶縁膜）、 ３シリコン窒化膜（第１のダミー部
材）、 ４ ポリシリコン膜（第２ダミー部材）、 ５
シリコン窒化膜（第３のダミー部材）、 ６ チャネ
ル、チャネルポリシリコン膜（チャネル用導電膜）、
６ａ〜６ｄ 分岐チャネル、 ７ ゲートシリコン酸化
膜（表面絶縁膜、ゲート絶縁膜）、 ８ ゲート、ゲー
トポリシリコン膜（ゲート用導電膜）、 ８ａ〜８ｅ
分岐ゲート、 ９ 開口部（凹部）、 １０１、１０２
レジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｃ
Claims (18)
- 【請求項１】 半導体基板の表面に形成された絶縁膜
と、この絶縁膜の表面に延在して形成された底部分岐ゲ
ート及びこの底部分岐ゲートから分岐して上記底部分岐
ゲートの上層に延在し相互の間に貫通孔を有する複数の
分岐ゲートとからなるゲートと、前記ゲート貫通孔の一
方の側から分岐して前記各貫通孔を通る分岐チャネルを
有し前記ゲート貫通孔の他の側で一体にされたチャネル
と、前記ゲートと前記チャネルの間に形成されたゲート
絶縁膜と、前記ゲート貫通孔の両側のチャネルにそれぞ
れ接続して形成されたソース／ドレイン領域とを備えた
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面に形成された絶縁膜
と、この絶縁膜の表面に前記絶縁膜との間にトンネル部
分を有するように形成された底部分岐ゲート及びこの底
部分岐ゲートから分岐して上記底部分岐ゲートの上層に
延在し相互の間に貫通孔を有する１以上の分岐ゲートと
からなるゲートと、前記ゲート貫通孔の一方の側から分
岐して前記トンネル部を通る分岐チャネル及び前記ゲー
ト貫通孔を通る分岐チャネルを有し前記ゲート貫通孔の
他の側で一体にされたチャネルと、前記ゲート貫通孔の
両側のチャネルにそれぞれ接続して形成されたソース／
ドレイン領域とを備えたことを特徴とする半導体装置。 - 【請求項３】 半導体基板の表面に凹部を有するように
形成された絶縁膜と、この絶縁膜の表面及び前記凹部に
延在して形成された底部分岐ゲート及びこの底部分岐ゲ
ートから分岐して上記底部分岐ゲートの上層に延在し相
互の間に貫通孔を有する複数の分岐ゲートとからなるゲ
ートと、前記ゲート貫通孔の一方の側から分岐して前記
各貫通孔を通る分岐チャネルを有し前記ゲート貫通孔の
他の側で一体にされたチャネルと、前記ゲート貫通孔の
両側のチャネルにそれぞれ接続して形成されたソース／
ドレイン領域とを備えたことを特徴とする半導体装置。 - 【請求項４】 半導体基板の表面に形成された絶縁膜
と、この絶縁膜の表面に延在して形成された底部分岐チ
ャネル及びこの底部分岐チャネルから分岐して上記底部
分岐チャネルの上層に延在し相互の間に貫通孔を有する
複数の分岐チャネルとからなるチャネルと、前記チャネ
ルの両端部分にそれぞれ接続して形成されたソース／ド
レイン領域と、前記チャネル貫通孔の一方の側から分岐
して前記各貫通孔を通る分岐ゲートを有し前記チャネル
貫通孔の他の側で一体にされたゲートを備えたことを特
徴とする半導体装置。 - 【請求項５】 前記複数の分岐チャネルのうち最上層に
位置する分岐チャネルｃを除く選択された分岐チャネル
ｂが間隙を挟んで複数に分割され、前記間隙に前記分岐
ゲートが延在していることを特徴とする請求項４に記載
の半導体装置。 - 【請求項６】 前記チャネル及び前記ゲートは、それぞ
れ単一層の導電膜で形成されていることを特徴とする請
求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 前記チャネル及び前記ゲートは、ポリシ
リコン膜で形成されていることを特徴とする請求項６に
記載の半導体装置。 - 【請求項８】 前記分岐チャネル及び前記分岐ゲート
は、互いに立体的に直交するように形成されていること
を特徴とする請求項１〜７のいずれかに記載の半導体装
置。 - 【請求項９】 表面に下地絶縁膜が形成された半導体基
板の素子形成位置を含む領域に帯状の第１のダミー部材
を形成する第１の工程と、前記第１のダミー部材と前記
素子形成位置で交差するように帯状の第２のダミー部材
を形成し、前記第１のダミー部材を除去する第２の工程
と、前記第２のダミー部材と前記素子形成位置で交差す
るように帯状の第３のダミー部材を形成し、前記第２の
ダミー部材を除去する第３の工程と、前記第３のダミー
部材の上に、引き続いて前記第１の工程から前記第３の
工程までと同様の工程を所要回数繰り返す工程と、得ら
れた最終ダミー部材と前記素子形成位置で交差するよう
に帯状のチャネル用導電膜を形成し、前記最終ダミー部
材を除去する工程と、前記チャネル用導電膜の全表面に
表面絶縁膜を形成する工程と、前記表面絶縁膜を施され
た前記チャネル用導電膜と前記素子形成位置で交差する
ように帯状のゲート用導電膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 表面に下地絶縁膜が形成された半導体
基板の素子形成位置を含む領域に帯状の第２のダミー部
材を形成する工程と、前記第２のダミー部材と前記素子
形成位置で交差するように帯状の第３のダミー部材を形
成し、前記第２のダミー部材を除去する工程と、前記第
３のダミー部材と前記素子形成位置で交差するように帯
状のチャネル用導電膜を形成し、前記第３のダミー部材
を除去する工程と、前記チャネル用導電膜の表面に表面
絶縁膜を形成する工程と、前記表面絶縁膜を施された前
記チャネル用導電膜と前記素子形成位置で交差するよう
に帯状のゲート用導電膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項１１】 表面に下地絶縁膜が形成された半導体
基板の素子形成位置を含む領域で前記下地絶縁膜に凹部
を形成する工程と、前記下地絶縁膜の前記凹部に第１の
ダミー部材を埋める工程と、前記下地絶縁膜の前記凹部
に埋められた前記第１のダミー部材の上及び前記下地絶
縁膜が施された前記半導体基板の上に延在して帯状の第
２のダミー部材を形成する工程と、前記第２のダミー部
材と前記素子形成位置で交差するように帯状の第３のダ
ミー部材を形成する工程と、前記第３のダミー部材と前
記素子形成位置で交差するように帯状のチャネル用導電
膜を形成し、前記第３のダミー部材及び前記第１のダミ
ー部材を除去する工程と、前記チャネル用導電膜の表面
に表面絶縁膜を形成する工程と、前記表面絶縁膜を施さ
れた前記チャネル用導電膜と前記素子形成位置で交差す
るように帯状のゲート用導電膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１２】 表面に下地絶縁膜が形成された半導体
基板の前記下地絶縁膜の表面に第１のダミー部材を形成
する工程と、前記第１のダミー部材３が形成された半導
体基板の素子形成位置を含む領域に帯状の第２のダミー
部材を形成する工程と、前記第２のダミー部材と前記素
子形成位置で交差するように表面にレジスト膜を付した
帯状の第３のダミー部材を形成する工程と、前記レジス
トを介して前記第２のダミー部材を除去するとともに前
記第１のダミー部材を前記第３のダミー部材に沿ってパ
ターニングする工程と、前記第３のダミー部材と前記素
子形成位置で交差するように表面にレジスト膜を付した
帯状のチャネル用導電膜を形成する工程と、前記レジス
トを介して前記第３のダミー部材及び前記パターニング
された前記第１のダミー部材を異方性エッチングにより
パターニングする工程と、前記チャネル用導電膜に遮蔽
されて前記異方性エッチングで残った部分の前記第３の
ダミー部材及び前記第１のダミー部材を除去する工程
と、前記チャネル用導電膜の全表面に表面絶縁膜を形成
する工程と、前記表面絶縁膜を施された前記チャネル用
導電膜と前記素子形成位置で交差するように帯状のゲー
ト用導電膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項１３】 表面に下地絶縁膜が形成された半導体
基板の素子形成位置を含む領域に帯状の第１のダミー部
材を形成する工程と、前記第１のダミー部材と前記素子
形成位置で交差するように帯状の第２のダミー部材を形
成し、前記第１のダミー部材を除去する工程と、前記第
２のダミー部材と前記素子形成位置で交差するように帯
状の第３のダミー部材を形成し、前記第２のダミー部材
を除去する工程と、前記第３のダミー部材と前記素子形
成位置で交差するように帯状のゲート用導電膜を形成
し、前記第３のダミー部材を除去する工程と、前記ゲー
ト用導電膜の表面に表面絶縁膜を形成する工程と、前記
表面絶縁膜を施された前記ゲート用導電膜と前記素子形
成位置で交差するように帯状のチャネル用導電膜を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１４】 表面に下地絶縁膜が形成された半導体
基板の素子形成位置を含む領域にほぼ平行な帯状の複数
の第１のダミー部材を形成する工程と、前記複数の第１
のダミー部材と前記素子形成位置で交差するように帯状
の第２のダミー部材を形成し、前記第１のダミー部材を
除去する工程と、前記第２のダミー部材と前記素子形成
位置で交差するようにほぼ平行な複数の帯状の第３のダ
ミー部材を形成し、前記第２のダミー部材を除去する工
程と、前記複数の第３のダミー部材と前記素子形成位置
で交差するように帯状のゲート用導電膜を形成し、前記
複数の第３のダミー部材を除去する工程と、前記ゲート
用導電膜の表面に表面絶縁膜を形成する工程と、前記表
面絶縁膜を施された前記ゲート用導電膜と前記素子形成
位置で交差するように帯状のチャネル用導電膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１５】 前記チャネル用導電膜及び前記ゲート
用導電膜を、それぞれ単一層の導電膜で形成することを
特徴とする請求項９〜１４のいずれかに記載の半導体装
置の製造方法。 - 【請求項１６】 前記チャネル用導電膜及び前記ゲート
用導電膜を、ポリシリコン膜で形成することを特徴とす
る請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 前記第１及び第３のダミー部材をシリ
コン窒化膜で形成し、前記第２のダミー部材をポリシリ
コン膜で形成することを特徴とする請求項９〜１６のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１８】 前記チャネル用導電膜及び前記ゲート
用導電膜を互いに立体的に直交するように形成すること
を特徴とする請求項９〜１７のいずれかに記載の半導体
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161118A JPH118390A (ja) | 1997-06-18 | 1997-06-18 | 半導体装置及びその製造方法 |
| US08/996,811 US5965914A (en) | 1997-06-18 | 1997-12-23 | Thin film transistor having a branched gate and channel |
| DE19803479A DE19803479A1 (de) | 1997-06-18 | 1998-01-29 | Halbleitereinrichtung und Herstellungsverfahren einer Halbleitereinrichtung |
| TW087101339A TW401643B (en) | 1997-06-18 | 1998-02-03 | Semiconductor apparature and the manufacture method thereof |
| KR1019980005383A KR100306178B1 (ko) | 1997-06-18 | 1998-02-20 | 반도체장치및그의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161118A JPH118390A (ja) | 1997-06-18 | 1997-06-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118390A true JPH118390A (ja) | 1999-01-12 |
Family
ID=15728951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161118A Pending JPH118390A (ja) | 1997-06-18 | 1997-06-18 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5965914A (ja) |
| JP (1) | JPH118390A (ja) |
| KR (1) | KR100306178B1 (ja) |
| DE (1) | DE19803479A1 (ja) |
| TW (1) | TW401643B (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124682A (ja) * | 2000-10-19 | 2002-04-26 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
| KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
| KR100508545B1 (ko) * | 2002-12-14 | 2005-08-17 | 한국전자통신연구원 | 수직 구조의 반도체 박막 트랜지스터 |
| JP2005340810A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 |
| JP2006080519A (ja) * | 2004-09-07 | 2006-03-23 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
| KR100594327B1 (ko) | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| KR100618900B1 (ko) | 2005-06-13 | 2006-09-01 | 삼성전자주식회사 | 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터 |
| JP2007509496A (ja) * | 2003-10-22 | 2007-04-12 | コミツサリア タ レネルジー アトミーク | １つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス |
| US7229884B2 (en) | 2004-05-25 | 2007-06-12 | Samsung Electronics Co., Ltd. | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels |
| KR100756808B1 (ko) | 2006-04-14 | 2007-09-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7368348B2 (en) | 2004-11-15 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of forming MOS transistors having buried gate electrodes therein |
| JP2008536323A (ja) * | 2005-04-13 | 2008-09-04 | コミツサリア タ レネルジー アトミーク | １つ以上トランジスタチャネルを形成することができる１本以上の量子ワイヤが設けられたマイクロ電子デバイスを製造するための構造体および方法 |
| US7427788B2 (en) | 2004-10-28 | 2008-09-23 | Samsung Electronics Co., Ltd. | Multi bridge channel field effect transistors with nano-wire channels and methods of manufacturing the same |
| WO2011004945A1 (ko) * | 2009-07-09 | 2011-01-13 | 서울대학교산학협력단 | 스타 구조를 갖는 반도체 소자와 이를 이용한 낸드 플래시 메모리 어레이 및 그 제조방법 |
| JP2011503864A (ja) * | 2007-11-09 | 2011-01-27 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 縦型多チャネル構造を有するトランジスタを備えたｓｒａｍメモリセル |
| KR101020099B1 (ko) * | 2008-10-17 | 2011-03-09 | 서울대학교산학협력단 | 스타 구조를 갖는 반도체 소자 및 그 제조방법 |
| JP2012212913A (ja) * | 2004-09-07 | 2012-11-01 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
| JP2015103531A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置 |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19924571C2 (de) * | 1999-05-28 | 2001-03-15 | Siemens Ag | Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors |
| DE19928564A1 (de) * | 1999-06-22 | 2001-01-04 | Infineon Technologies Ag | Mehrkanal-MOSFET und Verfahren zu seiner Herstellung |
| FR2799305B1 (fr) * | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
| FR2806833B1 (fr) | 2000-03-27 | 2002-06-14 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant |
| US6509586B2 (en) * | 2000-03-31 | 2003-01-21 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
| DE10045045C2 (de) | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
| FR2823010B1 (fr) * | 2001-04-02 | 2003-08-15 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
| DE10208881B4 (de) * | 2002-03-01 | 2007-06-28 | Forschungszentrum Jülich GmbH | Selbstjustierendes Verfahren zur Herstellung eines Doppel-Gate MOSFET sowie durch dieses Verfahren hergestellter Doppel-Gate MOSFET |
| FR2853454B1 (fr) * | 2003-04-03 | 2005-07-15 | St Microelectronics Sa | Transistor mos haute densite |
| JP4000087B2 (ja) * | 2003-05-07 | 2007-10-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6919250B2 (en) * | 2003-05-21 | 2005-07-19 | Advanced Micro Devices, Inc. | Multiple-gate MOS device and method for making the same |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6921700B2 (en) * | 2003-07-31 | 2005-07-26 | Freescale Semiconductor, Inc. | Method of forming a transistor having multiple channels |
| FR2860099B1 (fr) * | 2003-09-18 | 2006-01-06 | St Microelectronics Sa | Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu |
| KR100550343B1 (ko) * | 2003-11-21 | 2006-02-08 | 삼성전자주식회사 | 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 |
| US7335945B2 (en) * | 2003-12-26 | 2008-02-26 | Electronics And Telecommunications Research Institute | Multi-gate MOS transistor and method of manufacturing the same |
| KR100552058B1 (ko) * | 2004-01-06 | 2006-02-20 | 삼성전자주식회사 | 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| KR100612415B1 (ko) * | 2004-04-09 | 2006-08-16 | 삼성전자주식회사 | 올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법 |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| KR100555567B1 (ko) * | 2004-07-30 | 2006-03-03 | 삼성전자주식회사 | 다중가교채널 트랜지스터 제조 방법 |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| KR100604908B1 (ko) * | 2004-10-11 | 2006-07-28 | 삼성전자주식회사 | 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법 |
| US7244640B2 (en) * | 2004-10-19 | 2007-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a body contact in a Finfet structure and a device including the same |
| US7518195B2 (en) * | 2004-10-21 | 2009-04-14 | Commissariat A L'energie Atomique | Field-effect microelectronic device, capable of forming one or several transistor channels |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7354831B2 (en) * | 2005-08-08 | 2008-04-08 | Freescale Semiconductor, Inc. | Multi-channel transistor structure and method of making thereof |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| FR2895835B1 (fr) | 2005-12-30 | 2008-05-09 | Commissariat Energie Atomique | Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain |
| KR100832017B1 (ko) * | 2006-03-31 | 2008-05-26 | 주식회사 하이닉스반도체 | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 |
| US20070257322A1 (en) * | 2006-05-08 | 2007-11-08 | Freescale Semiconductor, Inc. | Hybrid Transistor Structure and a Method for Making the Same |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| FR2910455B1 (fr) * | 2006-12-21 | 2009-04-03 | Commissariat Energie Atomique | Procede de realisation de micro-cavites non alignees et a differentes profondeurs |
| FR2910456B1 (fr) * | 2006-12-21 | 2018-02-09 | Commissariat A L'energie Atomique | Procede de realisation de microfils et/ou de nanofils |
| FR2921508A1 (fr) * | 2007-09-24 | 2009-03-27 | Commissariat Energie Atomique | Memoire sram a cellule de reference de polarisation |
| FR2921757B1 (fr) * | 2007-09-28 | 2009-12-18 | Commissariat Energie Atomique | Structure de transistor double-grille dotee d'un canal a plusieurs branches. |
| CN101903992B (zh) * | 2007-12-21 | 2012-06-27 | Nxp股份有限公司 | 用于平面独立栅或环栅晶体管的改进的制造方法 |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US8216902B2 (en) * | 2009-08-06 | 2012-07-10 | International Business Machines Corporation | Nanomesh SRAM cell |
| US9029834B2 (en) * | 2010-07-06 | 2015-05-12 | International Business Machines Corporation | Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric |
| US9123790B2 (en) | 2011-12-28 | 2015-09-01 | Intel Corporation | Contact techniques and configurations for reducing parasitic resistance in nanowire transistors |
| US9136343B2 (en) * | 2013-01-24 | 2015-09-15 | Intel Corporation | Deep gate-all-around semiconductor device having germanium or group III-V active layer |
| US11404325B2 (en) | 2013-08-20 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Silicon and silicon germanium nanowire formation |
| US9184269B2 (en) * | 2013-08-20 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company Limited | Silicon and silicon germanium nanowire formation |
| US9349868B1 (en) | 2015-06-26 | 2016-05-24 | International Business Machines Corporation | Gate all-around FinFET device and a method of manufacturing same |
| US9614068B2 (en) | 2015-09-02 | 2017-04-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN106549053B (zh) * | 2015-09-17 | 2021-07-27 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| US9590038B1 (en) | 2015-10-23 | 2017-03-07 | Samsung Electronics Co., Ltd. | Semiconductor device having nanowire channel |
| CN109496363A (zh) * | 2017-07-13 | 2019-03-19 | 华为技术有限公司 | 隧穿场效应晶体管器件制造方法及隧穿场效应晶体管器件 |
| KR102437286B1 (ko) * | 2017-11-30 | 2022-08-30 | 삼성전자주식회사 | 반도체 소자 |
| US10332809B1 (en) * | 2018-06-21 | 2019-06-25 | International Business Machines Corporation | Method and structure to introduce strain in stack nanosheet field effect transistor |
| US11152488B2 (en) * | 2019-08-21 | 2021-10-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-all-around structure with dummy pattern top in channel region and methods of forming the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615608B2 (ja) * | 1987-04-07 | 1997-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| NL8902372A (nl) * | 1989-09-21 | 1991-04-16 | Imec Inter Uni Micro Electr | Werkwijze voor het vervaardigen van een veldeffecttransistor en halfgeleiderelement. |
| JPH03133158A (ja) * | 1989-10-19 | 1991-06-06 | Toshiba Corp | 半導体装置の電極形成方法 |
| JPH04114437A (ja) * | 1990-09-04 | 1992-04-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2572003B2 (ja) * | 1992-03-30 | 1997-01-16 | 三星電子株式会社 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
| KR950002202B1 (ko) * | 1992-07-01 | 1995-03-14 | 현대전자산업주식회사 | 적층 박막 트랜지스터 제조방법 |
| JPH06112482A (ja) * | 1992-09-28 | 1994-04-22 | Sanyo Electric Co Ltd | Ｍｏｓトランジスタとその製造方法 |
| JPH06265346A (ja) * | 1993-03-13 | 1994-09-20 | Casio Comput Co Ltd | 測距センサ及び自動焦点調整装置 |
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-06-18 JP JP9161118A patent/JPH118390A/ja active Pending
- 1997-12-23 US US08/996,811 patent/US5965914A/en not_active Expired - Lifetime
-
1998
- 1998-01-29 DE DE19803479A patent/DE19803479A1/de not_active Ceased
- 1998-02-03 TW TW087101339A patent/TW401643B/zh not_active IP Right Cessation
- 1998-02-20 KR KR1019980005383A patent/KR100306178B1/ko not_active IP Right Cessation
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124682A (ja) * | 2000-10-19 | 2002-04-26 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| US7002207B2 (en) | 2002-10-01 | 2006-02-21 | Samsung Electronics Co., Ltd. | Field effect transistors having multiple stacked channels |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
| JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
| US7026688B2 (en) | 2002-10-01 | 2006-04-11 | Samsung Electronics Co., Ltd. | Field effect transistors having multiple stacked channels |
| US7615429B2 (en) | 2002-10-01 | 2009-11-10 | Samsung Electronics Co., Ltd. | Methods of fabricating field effect transistors having multiple stacked channels |
| US7381601B2 (en) | 2002-10-01 | 2008-06-03 | Samsung Electronics Co., Ltd. | Methods of fabricating field effect transistors having multiple stacked channels |
| KR100508545B1 (ko) * | 2002-12-14 | 2005-08-17 | 한국전자통신연구원 | 수직 구조의 반도체 박막 트랜지스터 |
| KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
| JP2007509496A (ja) * | 2003-10-22 | 2007-04-12 | コミツサリア タ レネルジー アトミーク | １つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス |
| JP2005340810A (ja) * | 2004-05-25 | 2005-12-08 | Samsung Electronics Co Ltd | マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法 |
| US7309635B2 (en) | 2004-05-25 | 2007-12-18 | Samsung Electronics Co., Ltd | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels |
| US7648883B2 (en) | 2004-05-25 | 2010-01-19 | Samsung Electronics Co., Ltd. | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels |
| US7229884B2 (en) | 2004-05-25 | 2007-06-12 | Samsung Electronics Co., Ltd. | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels |
| JP2006080519A (ja) * | 2004-09-07 | 2006-03-23 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
| JP2012212913A (ja) * | 2004-09-07 | 2012-11-01 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
| US7427788B2 (en) | 2004-10-28 | 2008-09-23 | Samsung Electronics Co., Ltd. | Multi bridge channel field effect transistors with nano-wire channels and methods of manufacturing the same |
| US7368348B2 (en) | 2004-11-15 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of forming MOS transistors having buried gate electrodes therein |
| KR100594327B1 (ko) | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| JP2008536323A (ja) * | 2005-04-13 | 2008-09-04 | コミツサリア タ レネルジー アトミーク | １つ以上トランジスタチャネルを形成することができる１本以上の量子ワイヤが設けられたマイクロ電子デバイスを製造するための構造体および方法 |
| KR100618900B1 (ko) | 2005-06-13 | 2006-09-01 | 삼성전자주식회사 | 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터 |
| KR100756808B1 (ko) | 2006-04-14 | 2007-09-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP2011503864A (ja) * | 2007-11-09 | 2011-01-27 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 縦型多チャネル構造を有するトランジスタを備えたｓｒａｍメモリセル |
| KR101020099B1 (ko) * | 2008-10-17 | 2011-03-09 | 서울대학교산학협력단 | 스타 구조를 갖는 반도체 소자 및 그 제조방법 |
| WO2011004945A1 (ko) * | 2009-07-09 | 2011-01-13 | 서울대학교산학협력단 | 스타 구조를 갖는 반도체 소자와 이를 이용한 낸드 플래시 메모리 어레이 및 그 제조방법 |
| KR101036155B1 (ko) | 2009-07-09 | 2011-05-23 | 서울대학교산학협력단 | 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 |
| US8766349B2 (en) | 2009-07-09 | 2014-07-01 | Seoul National University R&Db Foundation | Semiconductor device having stacked array structure, NAND flash memory array using the same and fabrication thereof |
| JP2015103531A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW401643B (en) | 2000-08-11 |
| KR100306178B1 (ko) | 2002-03-08 |
| KR19990006350A (ko) | 1999-01-25 |
| DE19803479A1 (de) | 1998-12-24 |
| US5965914A (en) | 1999-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH118390A (ja) | 半導体装置及びその製造方法 | |
| KR100301588B1 (ko) | 반도체장치 및 그의 제작방법 | |
| KR100221115B1 (ko) | 반도체 장치의 제조 방법 | |
| US20110260288A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP5555452B2 (ja) | 半導体装置及びその製造方法並びにデータ処理システム | |
| US3936865A (en) | Semiconductor devices having conductor tracks at different levels and interconnections therebetween | |
| JPH0475390A (ja) | 半導体記憶装置 | |
| US20030111695A1 (en) | Semiconductor memory device with a silicide layer formed on regions other than source regions | |
| KR20000053531A (ko) | 반도체 기억 장치의 제조 방법 | |
| US20030080371A1 (en) | Seniconductor array of floating gate memory cells and strap regions | |
| JPH11150265A (ja) | 半導体装置 | |
| JPH10289950A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20010056888A (ko) | 반도체 메모리 제조방법 | |
| JPH05218329A (ja) | 半導体装置とその製造方法 | |
| KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2773205B2 (ja) | 半導体メモリ | |
| JPH05267683A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JP3950092B2 (ja) | Ｎａｎｄ型不揮発性メモリー装置 | |
| JPH09205187A (ja) | 半導体装置およびその作製方法 | |
| JPH02174271A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| KR100697295B1 (ko) | 스플릿 게이트형 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR101416318B1 (ko) | 소자 분리 공정을 포함하는 반도체 장치의 제조방법 | |
| JPH08130195A (ja) | 半導体装置及びその製造方法 | |
| JPH04186882A (ja) | 半導体装置およびその製造方法 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 |