JPH05267683A - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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- JPH05267683A JPH05267683A JP4058654A JP5865492A JPH05267683A JP H05267683 A JPH05267683 A JP H05267683A JP 4058654 A JP4058654 A JP 4058654A JP 5865492 A JP5865492 A JP 5865492A JP H05267683 A JPH05267683 A JP H05267683A
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- poly
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- silicon
- etching
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】スタックゲート型の半導体不揮発性記憶装置の
製造にあたり、ポリシリコン膜を所定方向にエッチング
したのち絶縁膜と他のポリシリコン膜を形成し、異方性
エッチングによりパターニングして浮遊ゲート電極と制
御ゲート電極を形成するとき、浮遊ゲート電極が短絡す
るのを防止し、歩留りの向上を図る。 【構成】ポリシリコン膜を所定方向にエッチングした
後、その側壁にポリシリコンでサイドウォール７ａを形
成しその上に形成される第２ゲート酸化膜が段差部で急
峻にならないようにする。
製造にあたり、ポリシリコン膜を所定方向にエッチング
したのち絶縁膜と他のポリシリコン膜を形成し、異方性
エッチングによりパターニングして浮遊ゲート電極と制
御ゲート電極を形成するとき、浮遊ゲート電極が短絡す
るのを防止し、歩留りの向上を図る。 【構成】ポリシリコン膜を所定方向にエッチングした
後、その側壁にポリシリコンでサイドウォール７ａを形
成しその上に形成される第２ゲート酸化膜が段差部で急
峻にならないようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の製造方法に関し、特にスタックゲート構造を有するト
ランジスタをメモリセルとする半導体不揮発性装置の製
造方法に関する。
の製造方法に関し、特にスタックゲート構造を有するト
ランジスタをメモリセルとする半導体不揮発性装置の製
造方法に関する。
【０００２】
【従来の技術】従来、スタックゲート構造を有するＥＰ
ＲＯＭ（イレーザブル（ｅｒａｓａｂｌｅ）ＰＲＯＭ）
のメモリセルアレイ部は、上面から見て、図４に示す様
な配置構造となっている。このような半導体不揮発性記
憶装置の製造方法について、図４および、図４のＸ−Ｘ
線相当部の各工程における半導体チップの断面図を参照
して説明する。
ＲＯＭ（イレーザブル（ｅｒａｓａｂｌｅ）ＰＲＯＭ）
のメモリセルアレイ部は、上面から見て、図４に示す様
な配置構造となっている。このような半導体不揮発性記
憶装置の製造方法について、図４および、図４のＸ−Ｘ
線相当部の各工程における半導体チップの断面図を参照
して説明する。
【０００３】まず、図５（ａ）に示すようにＰ型シリコ
ン基板１の表面部に通常の選択酸化法により、厚いフィ
ールド酸化膜２を選択的に形成しトランジスタ形成領域
３および連結領域４を区画する。次にメモリセルの第１
のゲート絶縁膜となる酸化シリコン膜５を形成する。続
いて、図５（ｂ）に示すように、浮遊ゲートとなる導電
性のポリシリコン膜６を堆積した後、リソグラフィー技
術を用いてトランジスタ形成領域３上に残るようにポリ
シリコン膜６をＲＩＥ（反応性イオンエッチ）のような
異方性エッチングでパターニングする。
ン基板１の表面部に通常の選択酸化法により、厚いフィ
ールド酸化膜２を選択的に形成しトランジスタ形成領域
３および連結領域４を区画する。次にメモリセルの第１
のゲート絶縁膜となる酸化シリコン膜５を形成する。続
いて、図５（ｂ）に示すように、浮遊ゲートとなる導電
性のポリシリコン膜６を堆積した後、リソグラフィー技
術を用いてトランジスタ形成領域３上に残るようにポリ
シリコン膜６をＲＩＥ（反応性イオンエッチ）のような
異方性エッチングでパターニングする。
【０００４】次に、図６（ａ）に示すように、全面にわ
たり第２のゲート絶縁膜となる酸化シリコン膜８などを
形成し、続いて、制御ゲートとなるポリシリコン膜９を
全面にわたり形成する。その後、リソグラフィ技術を用
いて、図６（ｂ）に示すように、ポリシリコン膜６，酸
化シリコン膜８およびポリシリコン膜９を所定の領域の
みに残すようにＲＩＥのような異方性エッチングでパタ
ーニングを行ない、浮遊ゲート電極６ａ，制御ゲート電
極９ａの形成を終る。次に、Ｎ型の不純物をイオン注入
してＰ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層（図４に斜線を付した部分）を
形成する。次に全面にわたり層間絶縁膜１０を形成し、
リソグラフィー工程を経て層間絶縁膜１０の所定の領域
をエッチングで除去し、ドレイン上にコンタクトホール
Ｃを形成したのち、コンタクトホールに接続すべきアル
ミニウムなどの導電膜を形成し、リソグラフィー工程を
経て、異方性エッチングを施して、所定の領域のみに電
極配線１１として残す。
たり第２のゲート絶縁膜となる酸化シリコン膜８などを
形成し、続いて、制御ゲートとなるポリシリコン膜９を
全面にわたり形成する。その後、リソグラフィ技術を用
いて、図６（ｂ）に示すように、ポリシリコン膜６，酸
化シリコン膜８およびポリシリコン膜９を所定の領域の
みに残すようにＲＩＥのような異方性エッチングでパタ
ーニングを行ない、浮遊ゲート電極６ａ，制御ゲート電
極９ａの形成を終る。次に、Ｎ型の不純物をイオン注入
してＰ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層（図４に斜線を付した部分）を
形成する。次に全面にわたり層間絶縁膜１０を形成し、
リソグラフィー工程を経て層間絶縁膜１０の所定の領域
をエッチングで除去し、ドレイン上にコンタクトホール
Ｃを形成したのち、コンタクトホールに接続すべきアル
ミニウムなどの導電膜を形成し、リソグラフィー工程を
経て、異方性エッチングを施して、所定の領域のみに電
極配線１１として残す。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ポリシリコン膜９，酸化シリコ
ン膜８およびポリシリコン膜６を異方性エッチングでエ
ッチングする際にポリシリコン膜６の側面に形成されて
いる酸化シリコン膜８が異方性エッチングではエッチン
グされ難く垂直な部分エッチングされずに図４に２点鎖
線で示した部分に残ってしまう。このため続くポリシリ
コン膜６のエッチングの際に、この酸化シリコン膜８の
側壁にポリシリコン膜６が残ってしまい、隣り合う浮遊
ゲート電極６ａが短絡されてしまうという問題点があっ
た。
た従来の製造方法では、ポリシリコン膜９，酸化シリコ
ン膜８およびポリシリコン膜６を異方性エッチングでエ
ッチングする際にポリシリコン膜６の側面に形成されて
いる酸化シリコン膜８が異方性エッチングではエッチン
グされ難く垂直な部分エッチングされずに図４に２点鎖
線で示した部分に残ってしまう。このため続くポリシリ
コン膜６のエッチングの際に、この酸化シリコン膜８の
側壁にポリシリコン膜６が残ってしまい、隣り合う浮遊
ゲート電極６ａが短絡されてしまうという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の半導体不揮発性
記憶装置の製造方法は、一導電型半導体基板の表面部に
選択的にフィールド酸化膜を形成して、所定方向に並列
に走行する複数のトランジスタ形成領域および互いに隣
接する前記トランジスタ形成領域をつなぐ所定のピッチ
で配置された連結領域を区画する工程と、前記トランジ
スタ形成領域および連結領域に第１のゲート絶縁膜を形
成する工程と、第１の導電性膜を堆積する工程と、前記
第１の導電性膜を前記トランジスタ形成領域上に残して
パターニングする工程と、第２の導電性膜を堆積した後
に異方性エッチングを施し、前記パターニングされた第
１の導電性膜の側壁にのみ選択的に前記第２の導電性膜
を残す工程と、第２のゲート絶縁膜を形成する工程と、
第３の導電性膜を堆積し、前記第３の導電性膜ないし第
１の導電性膜をパターニングして前記トランジスタ形成
領域を横断する制御ゲート電極および浮遊ゲート電極を
形成する工程とを有するというものである。
記憶装置の製造方法は、一導電型半導体基板の表面部に
選択的にフィールド酸化膜を形成して、所定方向に並列
に走行する複数のトランジスタ形成領域および互いに隣
接する前記トランジスタ形成領域をつなぐ所定のピッチ
で配置された連結領域を区画する工程と、前記トランジ
スタ形成領域および連結領域に第１のゲート絶縁膜を形
成する工程と、第１の導電性膜を堆積する工程と、前記
第１の導電性膜を前記トランジスタ形成領域上に残して
パターニングする工程と、第２の導電性膜を堆積した後
に異方性エッチングを施し、前記パターニングされた第
１の導電性膜の側壁にのみ選択的に前記第２の導電性膜
を残す工程と、第２のゲート絶縁膜を形成する工程と、
第３の導電性膜を堆積し、前記第３の導電性膜ないし第
１の導電性膜をパターニングして前記トランジスタ形成
領域を横断する制御ゲート電極および浮遊ゲート電極を
形成する工程とを有するというものである。
【０００７】
【実施例】図１は本発明の第１の実施例によるメモリセ
ルアレイを示す平面図である。図２，図３は本発明の第
１の実施例の説明に使用する工程順断面図であり、各工
程における図１のＸ−Ｘ線相当部の断面を示している。
ルアレイを示す平面図である。図２，図３は本発明の第
１の実施例の説明に使用する工程順断面図であり、各工
程における図１のＸ−Ｘ線相当部の断面を示している。
【０００８】従来の技術の欄において、図５（ａ），
（ｂ）を参照して説明した工程（ただし、ポリシリコン
膜６には例えばリンのような不純物を高々１×１０19ｃ
ｍ-3ドーピングする）の後、図２（ａ）に示すように、
全面にわたり例えばリンのような不純物を５×１０20ｃ
ｍ-3以上含むポリシリコン膜７を厚さｎｍ程度堆積す
る。その後、異方性エッチングでポリシリコン膜７と６
のエッチング速度の差を利用してポリシリコン膜７のみ
をその厚さ分だけエッチングを行なう。その結果、ポリ
シリコン膜７ａが図２（ｂ）に示すようにポリシリコン
膜６の側壁部のみに残る。次に例えば熱酸化法により、
図２（ｃ）に示すように、ポリシリコン膜６上とポリシ
リコン膜７ａ上に第２のゲート絶縁膜となるシリコン膜
８Ａを形成し、さらに続いて全面にわたり、制御ゲート
となるポリシリコン膜９を形成する。その後、リソグラ
フィー技術を用いて、ポリシリコン膜９，酸化シリコン
膜８Ａおよびポリシリコン膜６，７ａを所定の領域にの
み残すようにＲＩＥのような異方性エッチングにより、
図３に示すように浮遊ゲート電極６ａおよび制御ゲート
電極にパターニングする。次にＮ型不純物をイオン注入
してＰ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層（図１に斜線を付した部分）を
形成する。次に全面にわたり層間絶縁膜１０を形成しリ
ソグラフィー工程を経て層間絶縁膜１０の所定の領域を
エッチングで除去し、ドレイン上にコンタクトホールＣ
を形成したのちコンタクトに接続すべきアルミニウム膜
などを形成し、リソグラフィー工程を経て異方性エッチ
ングを施して所定の領域のみに電極配線１１として残
す。
（ｂ）を参照して説明した工程（ただし、ポリシリコン
膜６には例えばリンのような不純物を高々１×１０19ｃ
ｍ-3ドーピングする）の後、図２（ａ）に示すように、
全面にわたり例えばリンのような不純物を５×１０20ｃ
ｍ-3以上含むポリシリコン膜７を厚さｎｍ程度堆積す
る。その後、異方性エッチングでポリシリコン膜７と６
のエッチング速度の差を利用してポリシリコン膜７のみ
をその厚さ分だけエッチングを行なう。その結果、ポリ
シリコン膜７ａが図２（ｂ）に示すようにポリシリコン
膜６の側壁部のみに残る。次に例えば熱酸化法により、
図２（ｃ）に示すように、ポリシリコン膜６上とポリシ
リコン膜７ａ上に第２のゲート絶縁膜となるシリコン膜
８Ａを形成し、さらに続いて全面にわたり、制御ゲート
となるポリシリコン膜９を形成する。その後、リソグラ
フィー技術を用いて、ポリシリコン膜９，酸化シリコン
膜８Ａおよびポリシリコン膜６，７ａを所定の領域にの
み残すようにＲＩＥのような異方性エッチングにより、
図３に示すように浮遊ゲート電極６ａおよび制御ゲート
電極にパターニングする。次にＮ型不純物をイオン注入
してＰ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層（図１に斜線を付した部分）を
形成する。次に全面にわたり層間絶縁膜１０を形成しリ
ソグラフィー工程を経て層間絶縁膜１０の所定の領域を
エッチングで除去し、ドレイン上にコンタクトホールＣ
を形成したのちコンタクトに接続すべきアルミニウム膜
などを形成し、リソグラフィー工程を経て異方性エッチ
ングを施して所定の領域のみに電極配線１１として残
す。
【０００９】図２（ｂ）に示したように、ポリシリコン
膜６の側壁にポリシリコン膜７ａが付着していて、側壁
がなだらかになっているので、浮遊ゲート電極，制御ゲ
ート電極にパターニングするときにエッチング残りが生
じることはない。
膜６の側壁にポリシリコン膜７ａが付着していて、側壁
がなだらかになっているので、浮遊ゲート電極，制御ゲ
ート電極にパターニングするときにエッチング残りが生
じることはない。
【００１０】次に、第２の実施例について説明する。
【００１１】従来の技術の欄において、図５（ａ）を参
照して説明した工程の後に、図７（ａ）に示すように、
窒化シリコン膜８Ｂのような耐酸化性を有する絶縁膜を
形成後、リソグラフィー工程を用いてこの窒化シリコン
膜８Ｂ、ポリシリコン６を異方性エッチングによりエッ
チングする。次に、図７（ｂ）に示すように、全面にわ
たりポリシリコン膜７Ａを形成する。その後、異方性エ
ッチングを施し、図７（ｂ）に示すように、窒化シリコ
ン膜８Ｂをストッパーとして、ポリシリコン膜７Ａの膜
厚分のエッチングを行なう。その結果、ポリシリコン膜
７Ａａがポリシリコン膜６の側壁部のみに残る。次に熱
酸化法により図８（ａ）に示すように、ポリシリコン膜
７Ａａ上に第２のゲート絶縁膜の一部となる酸化シリコ
ン膜１２を形成する。このとき、窒化シリコン膜８Ｂの
ピンホール部などが修復されて第２のゲート絶縁膜の主
要部８Ｂａとなる。さらに続いて全面にわたり制御ゲー
トとなるポリシリコン膜９を形成する。その後リソグラ
フィー技術を用いて、ポリシリコン膜６ａ、第２のゲー
ト絶縁膜（８Ｂａ，１２）およびポリシリコン膜６，２
ＡをＲＩＥのような異方性エッチングを行ない、図９
（ｂ）に示すように、浮遊ゲート電極６ａ，制御ゲート
電極９ａとして残す。次にＮ型不純物をイオン注入し
て、Ｐ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層を形成する。次に全面にわたり
層間絶縁膜１０を形成し、リソグラフィー工程を経て層
間絶縁膜１０の所定の領域をエッチング除去して、ドレ
イン上にコンタクトホールを形成したのちコンタクトに
接続すべき導電膜を形成しリソグラフィー工程を経て、
異方性エッチングを施して、所定の領域のみに電極配線
１１として残す。この実施例では、第２のゲート絶縁膜
の主要部８Ｂａに誘電率の高い窒化シリコン等の膜を形
成でき、しかも、従来問題となっていた浮遊ゲートの短
絡を防止できる。
照して説明した工程の後に、図７（ａ）に示すように、
窒化シリコン膜８Ｂのような耐酸化性を有する絶縁膜を
形成後、リソグラフィー工程を用いてこの窒化シリコン
膜８Ｂ、ポリシリコン６を異方性エッチングによりエッ
チングする。次に、図７（ｂ）に示すように、全面にわ
たりポリシリコン膜７Ａを形成する。その後、異方性エ
ッチングを施し、図７（ｂ）に示すように、窒化シリコ
ン膜８Ｂをストッパーとして、ポリシリコン膜７Ａの膜
厚分のエッチングを行なう。その結果、ポリシリコン膜
７Ａａがポリシリコン膜６の側壁部のみに残る。次に熱
酸化法により図８（ａ）に示すように、ポリシリコン膜
７Ａａ上に第２のゲート絶縁膜の一部となる酸化シリコ
ン膜１２を形成する。このとき、窒化シリコン膜８Ｂの
ピンホール部などが修復されて第２のゲート絶縁膜の主
要部８Ｂａとなる。さらに続いて全面にわたり制御ゲー
トとなるポリシリコン膜９を形成する。その後リソグラ
フィー技術を用いて、ポリシリコン膜６ａ、第２のゲー
ト絶縁膜（８Ｂａ，１２）およびポリシリコン膜６，２
ＡをＲＩＥのような異方性エッチングを行ない、図９
（ｂ）に示すように、浮遊ゲート電極６ａ，制御ゲート
電極９ａとして残す。次にＮ型不純物をイオン注入し
て、Ｐ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層を形成する。次に全面にわたり
層間絶縁膜１０を形成し、リソグラフィー工程を経て層
間絶縁膜１０の所定の領域をエッチング除去して、ドレ
イン上にコンタクトホールを形成したのちコンタクトに
接続すべき導電膜を形成しリソグラフィー工程を経て、
異方性エッチングを施して、所定の領域のみに電極配線
１１として残す。この実施例では、第２のゲート絶縁膜
の主要部８Ｂａに誘電率の高い窒化シリコン等の膜を形
成でき、しかも、従来問題となっていた浮遊ゲートの短
絡を防止できる。
【００１２】
【発明の効果】以上説明したように従来異方性エッチン
グで制御ゲート電極、第２のゲート絶縁膜および浮遊ゲ
ート電極にパターニングする際に、浮遊ゲート電極とな
るポリシリコン膜などの第１の導電性膜の側壁に形成さ
れている第２のゲート絶縁膜が垂直なため残ってしまい
これにともない、側壁部に第２の導電性膜も残り、隣り
合う浮遊ゲート電極が短絡してしまっていたのを、本発
明によれば浮遊ゲート電極となる第１の導電性膜をある
方向にエッチングした後にその側壁に第２の導電性膜を
付着させたのち熱酸化を行なうことによりその酸化シリ
コン膜が第１の導電性膜端部でなだらかな形状となるの
で、異方性エッチングを施しても残りが生じないため、
浮遊ゲート電極間の短絡を防止でき歩留りを向上するこ
とができるという効果がある。
グで制御ゲート電極、第２のゲート絶縁膜および浮遊ゲ
ート電極にパターニングする際に、浮遊ゲート電極とな
るポリシリコン膜などの第１の導電性膜の側壁に形成さ
れている第２のゲート絶縁膜が垂直なため残ってしまい
これにともない、側壁部に第２の導電性膜も残り、隣り
合う浮遊ゲート電極が短絡してしまっていたのを、本発
明によれば浮遊ゲート電極となる第１の導電性膜をある
方向にエッチングした後にその側壁に第２の導電性膜を
付着させたのち熱酸化を行なうことによりその酸化シリ
コン膜が第１の導電性膜端部でなだらかな形状となるの
で、異方性エッチングを施しても残りが生じないため、
浮遊ゲート電極間の短絡を防止でき歩留りを向上するこ
とができるという効果がある。
【図１】本発明の第１の実施例によるメモリセルアレイ
部を示す平面図である。
部を示す平面図である。
【図２】本発明の第１の実施例の説明に使用するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図３】本発明の第１の実施例の説明に使用する断面図
である。
である。
【図４】従来の技術によるメモリセルアレイ部を示す平
面図である。
面図である。
【図５】従来の技術の説明に使用するため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図６】従来の技術の説明に使用するため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図７】本発明の第２の実施例の説明に使用するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図８】本発明の第２の実施例の説明に使用するため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ トランジスタ形成領域 ４ 連結領域 ５ 酸化シリコン膜（第１のゲート絶縁膜） ６ ポリシリコン膜 ６ａ 浮遊ゲート電極 ７，７ａ ポリシリコン膜 ８，８Ａ 酸化シリコン膜 ８Ｂ 窒化シリコン膜 ９ ポリシリコン膜 １０ 層間絶縁膜 １１ 電極配線
Claims (2)
- 【請求項１】 一導電型半導体基板の表面部に選択的に
フィールド酸化膜を形成して、所定方向に並列に走行す
る複数のトランジスタ形成領域および互いに隣接する前
記トランジスタ形成領域をつなぐ所定のピッチで配置さ
れた連結領域を区画する工程と、前記トランジスタ形成
領域および連結領域に第１のゲート絶縁膜を形成する工
程と、第１の導電性膜を堆積する工程と、前記第１の導
電性膜を前記トランジスタ形成領域上に残してパターニ
ングする工程と、第２の導電性膜を堆積した後に異方性
エッチングを施し、前記パターニングされた第１の導電
性膜の側壁にのみ選択的に前記第２の導電性膜を残す工
程と、第２のゲート絶縁膜を形成する工程と、第３の導
電性膜を堆積し、前記第３の導電性膜ないし第１の導電
性膜をパターニングして前記トランジスタ形成領域を横
断する制御ゲート電極および浮遊ゲート電極を形成する
工程とを有することを特徴とする半導体不揮発性記憶装
置の製造方法。 - 【請求項２】 第１の導電性膜および第２の導電性膜は
ポリシリコン膜である請求項１記載の半導体不揮発性記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058654A JP2867782B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058654A JP2867782B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267683A true JPH05267683A (ja) | 1993-10-15 |
| JP2867782B2 JP2867782B2 (ja) | 1999-03-10 |
Family
ID=13090578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058654A Expired - Fee Related JP2867782B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体不揮発性記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867782B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031941A (ja) * | 2002-05-24 | 2004-01-29 | Hynix Semiconductor Inc | スペーサを有する不揮発性メモリ装置及びその製造方法 |
| JP2006253620A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2007287858A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置 |
| JP2011135107A (ja) * | 2011-04-04 | 2011-07-07 | Toshiba Corp | 半導体装置 |
| US8076710B2 (en) | 2007-03-20 | 2011-12-13 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-03-17 JP JP4058654A patent/JP2867782B2/ja not_active Expired - Fee Related
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| JP2004031941A (ja) * | 2002-05-24 | 2004-01-29 | Hynix Semiconductor Inc | スペーサを有する不揮発性メモリ装置及びその製造方法 |
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| JP2007287858A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置 |
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