JPH05218338A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH05218338A JPH05218338A JP4046066A JP4606692A JPH05218338A JP H05218338 A JPH05218338 A JP H05218338A JP 4046066 A JP4046066 A JP 4046066A JP 4606692 A JP4606692 A JP 4606692A JP H05218338 A JPH05218338 A JP H05218338A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 62
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 76
- 230000010354 integration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジタのショートチャネル効果を
抑える。 【構成】 平面形状が矩形のソース用Ｎ型拡散層２、そ
の上にＰ型エピタキシャル層６、さらにその上にドレイ
ン用Ｎ型拡散層１０が形成され、エピタキシャル層６の
４つの側壁にはゲート酸化膜７を介してワードライン８
が形成されている。ワードライン８とソース２の間は厚
いシリコン酸化膜３によって絶縁され、ワードライン８
とドレイン１０の間は厚いシリコン酸化膜１５によって
絶縁されている。チャネルはエピタキシャル層６に縦方
向に形成される。
抑える。 【構成】 平面形状が矩形のソース用Ｎ型拡散層２、そ
の上にＰ型エピタキシャル層６、さらにその上にドレイ
ン用Ｎ型拡散層１０が形成され、エピタキシャル層６の
４つの側壁にはゲート酸化膜７を介してワードライン８
が形成されている。ワードライン８とソース２の間は厚
いシリコン酸化膜３によって絶縁され、ワードライン８
とドレイン１０の間は厚いシリコン酸化膜１５によって
絶縁されている。チャネルはエピタキシャル層６に縦方
向に形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、例えばコン
タクトプログラム方式のＭＯＳ型ＲＯＭメモリ装置に利
用するのに適する半導体装置と、その製造方法に関する
ものである。
タクトプログラム方式のＭＯＳ型ＲＯＭメモリ装置に利
用するのに適する半導体装置と、その製造方法に関する
ものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。
【０００３】そこで、その問題を解決するために、プレ
ーナセル構造と称される半導体集積回路装置が提案され
ている（特開昭６１−２８８４６４号公報，特開昭６３
−９６９５３号公報などを参照）。プレーナセル構造で
は、複数のＭＯＳトランジスタのソース領域のための連
続した拡散領域と、複数のＭＯＳトランジスタのドレイ
ン領域のための連続した拡散領域とが互いに平行に基板
に形成され、基板上には絶縁膜を介して両拡散領域に交
差するワードラインが形成される。プレーナセル構造で
は、素子分離用にフィールド酸化膜を設ける必要がな
く、また、ソース領域とドレイン領域が複数個のトラン
ジスタで共有されるので、そのコンタクトも数個または
数十個のトランジスタに１個の割りですみ、高集積化を
図る上で好都合である。
ーナセル構造と称される半導体集積回路装置が提案され
ている（特開昭６１−２８８４６４号公報，特開昭６３
−９６９５３号公報などを参照）。プレーナセル構造で
は、複数のＭＯＳトランジスタのソース領域のための連
続した拡散領域と、複数のＭＯＳトランジスタのドレイ
ン領域のための連続した拡散領域とが互いに平行に基板
に形成され、基板上には絶縁膜を介して両拡散領域に交
差するワードラインが形成される。プレーナセル構造で
は、素子分離用にフィールド酸化膜を設ける必要がな
く、また、ソース領域とドレイン領域が複数個のトラン
ジスタで共有されるので、そのコンタクトも数個または
数十個のトランジスタに１個の割りですみ、高集積化を
図る上で好都合である。
【０００４】
【発明が解決しようとする課題】プレーナセル構造も含
めて一般にＭＯＳ型半導体装置は、基板面内にソース領
域とドレイン領域が形成されて面内方向にチャネルが形
成される。そのようなＭＯＳ型半導体装置で更に微細化
を図ろうとした場合、ソース・ドレインの拡散層による
ショートチャネル効果によって微細化が制約される。本
発明はショートチャネル効果を受けないＭＯＳ型半導体
装置とその製造方法を提供することを目的とするもので
ある。
めて一般にＭＯＳ型半導体装置は、基板面内にソース領
域とドレイン領域が形成されて面内方向にチャネルが形
成される。そのようなＭＯＳ型半導体装置で更に微細化
を図ろうとした場合、ソース・ドレインの拡散層による
ショートチャネル効果によって微細化が制約される。本
発明はショートチャネル効果を受けないＭＯＳ型半導体
装置とその製造方法を提供することを目的とするもので
ある。
【０００５】
【課題を解決するための手段】本発明の半導体装置はソ
ース・ドレインを基板面内方向ではなく基板面に垂直な
方向に配置し、チャネルが基板に垂直な方向に形成され
るようにする。そのために、本発明の半導体装置では、
平面形状が矩形の第１の拡散層上に同じ平面形状の半導
体層を介して同じ平面形状の第２の拡散層が形成され、
第１と第２の拡散層の側壁には絶縁膜が厚く形成されて
おり、前記半導体層の４つの壁面にはゲート酸化膜を介
してゲート電極を兼ねるワードラインが形成され、この
ワードラインは前記厚い絶縁膜によって第１と第２の拡
散層と絶縁されており、第１と第２の拡散層がソース・
ドレインとなり、前記半導体層の４つの側壁にチャネル
が形成される。第１と第２の拡散層の側壁の厚い絶縁膜
は、好ましくはそれらの拡散層を増速酸化して得られた
酸化膜である
ース・ドレインを基板面内方向ではなく基板面に垂直な
方向に配置し、チャネルが基板に垂直な方向に形成され
るようにする。そのために、本発明の半導体装置では、
平面形状が矩形の第１の拡散層上に同じ平面形状の半導
体層を介して同じ平面形状の第２の拡散層が形成され、
第１と第２の拡散層の側壁には絶縁膜が厚く形成されて
おり、前記半導体層の４つの壁面にはゲート酸化膜を介
してゲート電極を兼ねるワードラインが形成され、この
ワードラインは前記厚い絶縁膜によって第１と第２の拡
散層と絶縁されており、第１と第２の拡散層がソース・
ドレインとなり、前記半導体層の４つの側壁にチャネル
が形成される。第１と第２の拡散層の側壁の厚い絶縁膜
は、好ましくはそれらの拡散層を増速酸化して得られた
酸化膜である
【０００６】本発明の製造方法は次の工程（Ａ）から
（Ｋ）を含んでいる。（Ａ）シリコン基板表面に第１導
電型不純物を導入して第１の拡散層を形成する工程、
（Ｂ）写真製版とエッチングにより第１の拡散層を平面
形状が矩形になるように多数のパターンにパターン化す
る工程、（Ｃ）酸化を施し、第１の拡散層に厚いシリコ
ン酸化膜を形成する工程、（Ｄ）第１の拡散層による突
部を埋め込む厚さのシリコン酸化膜をＣＶＤ法により堆
積した後、シリコン酸化膜にエッチバックを施して第１
の拡散層の上面を露出させる工程、（Ｅ）露出した第１
の拡散層上にシリコン単結晶層を選択的にエピタキシャ
ル成長させる工程、（Ｆ）前記エピタキシャル層を酸化
してゲート酸化膜を形成する工程、（Ｇ）前記エピタキ
シャル層による突部を埋め込む厚さに多結晶シリコン層
を堆積し、エッチバックを施して前記エピタキシャル層
の上面を露出させる工程、（Ｈ）写真製版とエッチング
により前記多結晶シリコン層の所定部分に溝を形成し、
かつその溝の側壁には多結晶シリコン層が残るようにパ
ターン化する工程、（Ｉ）前記溝を埋め込む厚さにＣＶ
Ｄ法によりシリコン酸化膜を堆積し、エッチバックを施
して前記エピタキシャル層の上面を露出させる工程、
（Ｊ）露出した前記エピタキシャル層の上面に第１導電
型シリコン単結晶層を選択的にエピタキシャル成長させ
て第２の拡散層を形成する工程、（Ｋ）第２の拡散層を
酸化する工程。
（Ｋ）を含んでいる。（Ａ）シリコン基板表面に第１導
電型不純物を導入して第１の拡散層を形成する工程、
（Ｂ）写真製版とエッチングにより第１の拡散層を平面
形状が矩形になるように多数のパターンにパターン化す
る工程、（Ｃ）酸化を施し、第１の拡散層に厚いシリコ
ン酸化膜を形成する工程、（Ｄ）第１の拡散層による突
部を埋め込む厚さのシリコン酸化膜をＣＶＤ法により堆
積した後、シリコン酸化膜にエッチバックを施して第１
の拡散層の上面を露出させる工程、（Ｅ）露出した第１
の拡散層上にシリコン単結晶層を選択的にエピタキシャ
ル成長させる工程、（Ｆ）前記エピタキシャル層を酸化
してゲート酸化膜を形成する工程、（Ｇ）前記エピタキ
シャル層による突部を埋め込む厚さに多結晶シリコン層
を堆積し、エッチバックを施して前記エピタキシャル層
の上面を露出させる工程、（Ｈ）写真製版とエッチング
により前記多結晶シリコン層の所定部分に溝を形成し、
かつその溝の側壁には多結晶シリコン層が残るようにパ
ターン化する工程、（Ｉ）前記溝を埋め込む厚さにＣＶ
Ｄ法によりシリコン酸化膜を堆積し、エッチバックを施
して前記エピタキシャル層の上面を露出させる工程、
（Ｊ）露出した前記エピタキシャル層の上面に第１導電
型シリコン単結晶層を選択的にエピタキシャル成長させ
て第２の拡散層を形成する工程、（Ｋ）第２の拡散層を
酸化する工程。
【０００７】
【作用】本発明の半導体装置ではチャネルが基板面に垂
直な方向に形成され、そのチャネル長さはソース用拡散
層とドレイン用拡散層の間に挾まれた半導体層の膜厚に
より決定されるため、微細化してもチャネル長さは影響
を受けない。したがって、微細化に有利である。半導体
層の４つの側壁にチャネルが形成されるので、チャネル
幅が広くなり、ドレイン電流を大きくすることができ
る。第１と第２の拡散層の側壁の厚い絶縁膜は、それら
の拡散層を増速酸化して得ることができる。
直な方向に形成され、そのチャネル長さはソース用拡散
層とドレイン用拡散層の間に挾まれた半導体層の膜厚に
より決定されるため、微細化してもチャネル長さは影響
を受けない。したがって、微細化に有利である。半導体
層の４つの側壁にチャネルが形成されるので、チャネル
幅が広くなり、ドレイン電流を大きくすることができ
る。第１と第２の拡散層の側壁の厚い絶縁膜は、それら
の拡散層を増速酸化して得ることができる。
【０００８】
【実施例】図１は本発明をコンタクトプログラム方式の
ＲＯＭメモリ装置に適用した一実施例を表わす。各メモ
リ素子はＮ型シリコン基板１上に平面形状が矩形のシリ
コン単結晶層の高濃度Ｎ型拡散層２と、その上に形成さ
れた同じ平面形状の低濃度Ｐ型シリコン単結晶エピタキ
シャル層６、さらにその上に形成された同じ平面形状の
シリコン単結晶エピタキシャル層の高濃度Ｎ型拡散層１
０とからなり、Ｎ型拡散層２をソース、Ｎ型拡散層１０
をドレインとし、エピタキシャル層６の４つの側壁には
ゲート酸化膜７を介して不純物導入により低抵抗化され
た多結晶シリコン層のゲート電極を兼ねるワードライン
８が形成されている。Ｎ型拡散層２の側壁にはＮ型拡散
層２の増速酸化によって形成された厚いシリコン酸化膜
３が形成され、Ｎ型拡散層１０の側壁にはＮ型拡散層１
０の増速酸化によって形成された厚いシリコン酸化膜１
５が形成されている。ワードライン８とＮ型拡散層２の
間は厚いシリコン酸化膜３によって絶縁され、ワードラ
イン８とＮ型拡散層１０の間は厚いシリコン酸化膜１５
によって絶縁されている。隣接するワードライン８，８
間はＣＶＤ法によるシリコン酸化膜９によって分離され
ている。
ＲＯＭメモリ装置に適用した一実施例を表わす。各メモ
リ素子はＮ型シリコン基板１上に平面形状が矩形のシリ
コン単結晶層の高濃度Ｎ型拡散層２と、その上に形成さ
れた同じ平面形状の低濃度Ｐ型シリコン単結晶エピタキ
シャル層６、さらにその上に形成された同じ平面形状の
シリコン単結晶エピタキシャル層の高濃度Ｎ型拡散層１
０とからなり、Ｎ型拡散層２をソース、Ｎ型拡散層１０
をドレインとし、エピタキシャル層６の４つの側壁には
ゲート酸化膜７を介して不純物導入により低抵抗化され
た多結晶シリコン層のゲート電極を兼ねるワードライン
８が形成されている。Ｎ型拡散層２の側壁にはＮ型拡散
層２の増速酸化によって形成された厚いシリコン酸化膜
３が形成され、Ｎ型拡散層１０の側壁にはＮ型拡散層１
０の増速酸化によって形成された厚いシリコン酸化膜１
５が形成されている。ワードライン８とＮ型拡散層２の
間は厚いシリコン酸化膜３によって絶縁され、ワードラ
イン８とＮ型拡散層１０の間は厚いシリコン酸化膜１５
によって絶縁されている。隣接するワードライン８，８
間はＣＶＤ法によるシリコン酸化膜９によって分離され
ている。
【０００９】層間絶縁膜１１及びその下のシリコン酸化
膜１５には、データ書込みのために、必要なＭＯＳトラ
ンジスタにコンタクトを設けるコンタクトホール１２が
形成されている。層間絶縁膜１１上にはビットラインと
なるメタル配線１３が形成され、コンタクトホール１２
の設けられたＭＯＳトランジスタとビットライン１３が
接続されてデータ書込みがなされている。１４は保護膜
である。
膜１５には、データ書込みのために、必要なＭＯＳトラ
ンジスタにコンタクトを設けるコンタクトホール１２が
形成されている。層間絶縁膜１１上にはビットラインと
なるメタル配線１３が形成され、コンタクトホール１２
の設けられたＭＯＳトランジスタとビットライン１３が
接続されてデータ書込みがなされている。１４は保護膜
である。
【００１０】図１（Ｂ）に示されるように、平面形状が
矩形のＭＯＳトランジスタが縦方向と横方向に配列され
ており、ビットライン１３は図で横方向に延び、ワード
ライン８は縦方向に延びている。各ＭＯＳトランジスタ
でワードライン８はチャネルが形成されるエピタキシャ
ル層６の４つの側壁を取り囲んでいる。データ書込みの
ためにコンタクトホール１２を介してビットライン１３
との接続がなされたメモリ装置で、ワードライン８とビ
ットライン１３によりメモリトランジスタを選択したと
き、そのトランジスタとビットライン１３がコンタクト
１２を介して接続されているときは、ドレイン１０から
ソース２へ電流が流れ、逆に選択されたトランジスタに
コンタクトが設けられていない場合にはその電流が流れ
ないことを、ビットライン１３に接続されたセンスアン
プで検出することにより、このメモリ装置が読み出され
る。
矩形のＭＯＳトランジスタが縦方向と横方向に配列され
ており、ビットライン１３は図で横方向に延び、ワード
ライン８は縦方向に延びている。各ＭＯＳトランジスタ
でワードライン８はチャネルが形成されるエピタキシャ
ル層６の４つの側壁を取り囲んでいる。データ書込みの
ためにコンタクトホール１２を介してビットライン１３
との接続がなされたメモリ装置で、ワードライン８とビ
ットライン１３によりメモリトランジスタを選択したと
き、そのトランジスタとビットライン１３がコンタクト
１２を介して接続されているときは、ドレイン１０から
ソース２へ電流が流れ、逆に選択されたトランジスタに
コンタクトが設けられていない場合にはその電流が流れ
ないことを、ビットライン１３に接続されたセンスアン
プで検出することにより、このメモリ装置が読み出され
る。
【００１１】次に、この実施例の製造方法を図２と図３
により説明する。 （Ａ）シリコン基板１の表面に砒素などのＮ型不純物を
３０〜１５０ＫｅＶの加速エネルギーで１×１０12〜１
×１０17／ｃｍ2注入してＮ型拡散層２を形成する。 （Ｂ）写真製版とエッチングによりＮ型拡散層２を平面
形状が矩形になるように多数のパターンにパターン化す
る。
により説明する。 （Ａ）シリコン基板１の表面に砒素などのＮ型不純物を
３０〜１５０ＫｅＶの加速エネルギーで１×１０12〜１
×１０17／ｃｍ2注入してＮ型拡散層２を形成する。 （Ｂ）写真製版とエッチングによりＮ型拡散層２を平面
形状が矩形になるように多数のパターンにパターン化す
る。
【００１２】（Ｃ）酸化を施し、Ｎ型拡散層２には膜厚
が５００〜２０００Åの厚いシリコン酸化膜３を形成す
る。シリコン基板１の表面にはそれよりも薄いシリコン
酸化膜が形成される。 （Ｄ）Ｎ型拡散層２による突部を埋め込む厚さのシリコ
ン酸化膜４をＣＶＤ法により堆積した後、シリコン酸化
膜４，３にエッチバックを施してＮ型拡散層２の上面を
露出させる。
が５００〜２０００Åの厚いシリコン酸化膜３を形成す
る。シリコン基板１の表面にはそれよりも薄いシリコン
酸化膜が形成される。 （Ｄ）Ｎ型拡散層２による突部を埋め込む厚さのシリコ
ン酸化膜４をＣＶＤ法により堆積した後、シリコン酸化
膜４，３にエッチバックを施してＮ型拡散層２の上面を
露出させる。
【００１３】（Ｅ）露出したＮ型拡散層２上にチャネル
が形成される低濃度Ｐ型シリコン単結晶層６を０.５〜
２.０μｍの厚さに選択的にエピタキシャル成長させ
る。そのエピタキシャル層６を酸化して膜厚が１００〜
４００Åのゲート酸化膜７を形成する。工程、 （Ｆ）エピタキシャル層６による突部を埋め込む厚さに
多結晶シリコン層８を堆積し、エッチバックを施してエ
ピタキシャル層６の上面を露出させる。
が形成される低濃度Ｐ型シリコン単結晶層６を０.５〜
２.０μｍの厚さに選択的にエピタキシャル成長させ
る。そのエピタキシャル層６を酸化して膜厚が１００〜
４００Åのゲート酸化膜７を形成する。工程、 （Ｆ）エピタキシャル層６による突部を埋め込む厚さに
多結晶シリコン層８を堆積し、エッチバックを施してエ
ピタキシャル層６の上面を露出させる。
【００１４】（Ｇ）写真製版とエッチングにより多結晶
シリコン層６の所定部分に溝を形成し、かつその溝の側
壁には多結晶シリコン層６が残るようにパターン化を施
す。その溝を埋め込む厚さにＣＶＤ法によりシリコン酸
化膜９を堆積し、エッチバックを施してエピタキシャル
層６の上面を露出させる。 （Ｈ）露出したエピタキシャル層６の上面にＮ型シリコ
ン単結晶層１０を選択的にエピタキシャル成長させる。
そのＮ型拡散層１０を酸化してＮ型拡散層１０の表面に
増速酸化により厚い酸化膜１５を形成する。
シリコン層６の所定部分に溝を形成し、かつその溝の側
壁には多結晶シリコン層６が残るようにパターン化を施
す。その溝を埋め込む厚さにＣＶＤ法によりシリコン酸
化膜９を堆積し、エッチバックを施してエピタキシャル
層６の上面を露出させる。 （Ｈ）露出したエピタキシャル層６の上面にＮ型シリコ
ン単結晶層１０を選択的にエピタキシャル成長させる。
そのＮ型拡散層１０を酸化してＮ型拡散層１０の表面に
増速酸化により厚い酸化膜１５を形成する。
【００１５】（Ｉ）ＰＳＧ膜などの層間絶縁膜１１を堆
積し、データ書込みのために必要なビットにコンタクト
ホール２を形成する。次にメタル層を堆積し、写真製版
とエッチングによりパターン化を施してビットラインを
形成し、保護膜を形成すると図１の状態となる。周辺回
路は通常のプロセスによって作成する。
積し、データ書込みのために必要なビットにコンタクト
ホール２を形成する。次にメタル層を堆積し、写真製版
とエッチングによりパターン化を施してビットラインを
形成し、保護膜を形成すると図１の状態となる。周辺回
路は通常のプロセスによって作成する。
【００１６】
【発明の効果】本発明の半導体装置ではチャネルが基板
面に垂直な方向に形成され、そのチャネル長さは平面形
状が矩形のソース用拡散層とドレイン用拡散層の間に挾
まれた半導体層の膜厚により決定されるため、ソース・
ドレインの平面形状の面積や隣接するトランジスタ間の
間隔を小さくすることにより微細化して集積度を上げて
も、チャネル長を小さくする必要はなく、短チャネル効
果を抑制することができる。また、本発明の半導体装置
はチャネルが基板面に垂直な方向に形成される柱状構造
であるため、チャネルが柱の４つの面に形成されるの
で、通常のＭＯＳトランジスタに比べてオン電流を大き
くすることができる。
面に垂直な方向に形成され、そのチャネル長さは平面形
状が矩形のソース用拡散層とドレイン用拡散層の間に挾
まれた半導体層の膜厚により決定されるため、ソース・
ドレインの平面形状の面積や隣接するトランジスタ間の
間隔を小さくすることにより微細化して集積度を上げて
も、チャネル長を小さくする必要はなく、短チャネル効
果を抑制することができる。また、本発明の半導体装置
はチャネルが基板面に垂直な方向に形成される柱状構造
であるため、チャネルが柱の４つの面に形成されるの
で、通常のＭＯＳトランジスタに比べてオン電流を大き
くすることができる。
【図１】一実施例を示す図であり、（Ａ）は垂直断面
図、（Ｂ）は（Ａ）のＸ−Ｘ線位置での水平断面図であ
る。
図、（Ｂ）は（Ａ）のＸ−Ｘ線位置での水平断面図であ
る。
【図２】一実施例の製造方法の前半部を断面図と平面図
で示す工程図である。
で示す工程図である。
【図３】同実施例の製造方法の後半部を断面図と平面図
で示す工程図である。
で示す工程図である。
１ シリコン基板 ３，１５ 厚いシリコン酸化膜 ２ ソース用Ｎ型拡散層 ６ Ｐ型エピタキシャル層 ７ ゲート酸化膜 ８ ワードライン １０ ドレイン用Ｎ型拡散層 １２ コンタクトホール １３ ビットライン
Claims (3)
- 【請求項１】 平面形状が矩形の第１の拡散層上に同じ
平面形状の半導体層を介して同じ平面形状の第２の拡散
層が形成され、第１と第２の拡散層の側壁には絶縁膜が
厚く形成されており、前記半導体層の４つの壁面にはゲ
ート酸化膜を介してゲート電極を兼ねるワードラインが
形成され、このワードラインは前記厚い絶縁膜によって
第１と第２の拡散層と絶縁されており、第１と第２の拡
散層がソース・ドレインとなり、前記半導体層の４つの
側壁にチャネルが形成されることを特徴とする半導体装
置。 - 【請求項２】 第１と第２の拡散層の側壁の厚い絶縁膜
はそれらの拡散層を増速酸化して得られた酸化膜である
請求項１に記載の半導体装置。 - 【請求項３】 次の工程（Ａ）から（Ｋ）を含む半導体
装置の製造方法。 （Ａ）シリコン基板表面に第１導電型不純物を導入して
第１の拡散層を形成する工程、 （Ｂ）写真製版とエッチングにより第１の拡散層を平面
形状が矩形になるように多数のパターンにパターン化す
る工程、 （Ｃ）酸化を施し、第１の拡散層に厚いシリコン酸化膜
を形成する工程、 （Ｄ）第１の拡散層による突部を埋め込む厚さのシリコ
ン酸化膜をＣＶＤ法により堆積した後、シリコン酸化膜
にエッチバックを施して第１の拡散層の上面を露出させ
る工程、 （Ｅ）露出した第１の拡散層上にシリコン単結晶層を選
択的にエピタキシャル成長させる工程、 （Ｆ）前記エピタキシャル層を酸化してゲート酸化膜を
形成する工程、 （Ｇ）前記エピタキシャル層による突部を埋め込む厚さ
に多結晶シリコン層を堆積し、エッチバックを施して前
記エピタキシャル層の上面を露出させる工程、 （Ｈ）写真製版とエッチングにより前記多結晶シリコン
層の所定部分に溝を形成し、かつその溝の側壁には多結
晶シリコン層が残るようにパターン化する工程、 （Ｉ）前記溝を埋め込む厚さにＣＶＤ法によりシリコン
酸化膜を堆積し、エッチバックを施して前記エピタキシ
ャル層の上面を露出させる工程、 （Ｊ）露出した前記エピタキシャル層の上面に第１導電
型シリコン単結晶層を選択的にエピタキシャル成長させ
て第２の拡散層を形成する工程、 （Ｋ）第２の拡散層を酸化する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046066A JPH05218338A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046066A JPH05218338A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218338A true JPH05218338A (ja) | 1993-08-27 |
Family
ID=12736635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046066A Pending JPH05218338A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321289A (ja) * | 1996-05-30 | 1997-12-12 | Nec Yamagata Ltd | 縦型電界効果トランジスタ |
| JP2005303108A (ja) * | 2004-04-14 | 2005-10-27 | Takehide Shirato | 読み出し専用記憶装置 |
-
1992
- 1992-01-31 JP JP4046066A patent/JPH05218338A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321289A (ja) * | 1996-05-30 | 1997-12-12 | Nec Yamagata Ltd | 縦型電界効果トランジスタ |
| JP2005303108A (ja) * | 2004-04-14 | 2005-10-27 | Takehide Shirato | 読み出し専用記憶装置 |
| JP4565380B2 (ja) * | 2004-04-14 | 2010-10-20 | 白土 猛英 | 読み出し専用記憶装置 |
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