JP2005303108A - 読み出し専用記憶装置 - Google Patents
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Abstract
【課題】微細化、高速化及び低電力化を達成した読み出し専用記憶装置を提供する。
【解決手段】ｐ型のシリコン基板１上に選択的に柱状構造のｐ型のエピタキシャル半導体層３が設けられ、この柱状構造の半導体層３には低濃度のチャネル領域をはさんで、上部にはｎ+ 型ドレイン領域５が設けられ、下部にはｐ型のシリコン基板１の上面から横方向に拡散されたｎ+ 型ソース領域４が設けられ、柱状構造の半導体層３の側面にはゲート酸化膜７を介してバリアメタル８を有するゲート電極９（ワード線）が設けられた構造からなる縦型の第１のＭＩＳ電界効果トランジスタと、第１のＭＩＳ電界効果トランジスタのチャネル領域が高濃度化された領域６を有する縦型の第２のＭＩＳ電界効果トランジスタとが情報の二値に対応して、マトリックス状に配列され、それぞれのｎ+ 型ドレイン領域５が微細に形成された導電プラグ12を介してAl配線18（ビット線）に接続される。
【選択図】 図３
【解決手段】ｐ型のシリコン基板１上に選択的に柱状構造のｐ型のエピタキシャル半導体層３が設けられ、この柱状構造の半導体層３には低濃度のチャネル領域をはさんで、上部にはｎ+ 型ドレイン領域５が設けられ、下部にはｐ型のシリコン基板１の上面から横方向に拡散されたｎ+ 型ソース領域４が設けられ、柱状構造の半導体層３の側面にはゲート酸化膜７を介してバリアメタル８を有するゲート電極９（ワード線）が設けられた構造からなる縦型の第１のＭＩＳ電界効果トランジスタと、第１のＭＩＳ電界効果トランジスタのチャネル領域が高濃度化された領域６を有する縦型の第２のＭＩＳ電界効果トランジスタとが情報の二値に対応して、マトリックス状に配列され、それぞれのｎ+ 型ドレイン領域５が微細に形成された導電プラグ12を介してAl配線18（ビット線）に接続される。
【選択図】 図３
Description
本発明は半導体集積回路に係り、特に高速、高信頼、高性能、低電力且つ高集積なメモ
リーセルを構成した読み出し専用記憶装置（マスクＲＯＭ）に関する。
従来、最も高集積なメモリーセルを構成したものは、慣例的な横型のＭＩＳ電界効果ト
ランジスタの閾値電圧の高低を情報の二値に対応させて書き込まれた読み出し専用記憶装
置（選択ビット線及び選択ワード線をハイレベルとし、非選択ビット線及び非選択ワード
線をローレベルとして読み出すもので、該当ビットが閾値電圧の低いＭＩＳ電界効果トラ
ンジスタの場合は導通してローレベルを出力し、該当ビットが閾値電圧の高いＭＩＳ電界
効果トランジスタの場合は導通せずにハイレベルを出力するＮＯＲ型読み出し専用記憶装
置）であって、隣接する２つのＭＩＳ電界効果トランジスタのドレイン領域を共通とし、
また、隣接する２つのＭＩＳ電界効果トランジスタのソース領域も共通として高集積化を
計ったものである。しかし、ＭＩＳ電界効果トランジスタを形成する要素の大部分が位置
合わせを必要とするフォトリソグラフィーによるマスクプロセスからなっているため、さ
らなる高集積化への妨げになるという問題が顕著になってきている。
そこで、さらなる高集積化が可能で、より高速化及び低電力化が達成できる読み出し専
用記憶装置を形成できる手段が要望されている。
リーセルを構成した読み出し専用記憶装置（マスクＲＯＭ）に関する。
従来、最も高集積なメモリーセルを構成したものは、慣例的な横型のＭＩＳ電界効果ト
ランジスタの閾値電圧の高低を情報の二値に対応させて書き込まれた読み出し専用記憶装
置（選択ビット線及び選択ワード線をハイレベルとし、非選択ビット線及び非選択ワード
線をローレベルとして読み出すもので、該当ビットが閾値電圧の低いＭＩＳ電界効果トラ
ンジスタの場合は導通してローレベルを出力し、該当ビットが閾値電圧の高いＭＩＳ電界
効果トランジスタの場合は導通せずにハイレベルを出力するＮＯＲ型読み出し専用記憶装
置）であって、隣接する２つのＭＩＳ電界効果トランジスタのドレイン領域を共通とし、
また、隣接する２つのＭＩＳ電界効果トランジスタのソース領域も共通として高集積化を
計ったものである。しかし、ＭＩＳ電界効果トランジスタを形成する要素の大部分が位置
合わせを必要とするフォトリソグラフィーによるマスクプロセスからなっているため、さ
らなる高集積化への妨げになるという問題が顕著になってきている。
そこで、さらなる高集積化が可能で、より高速化及び低電力化が達成できる読み出し専
用記憶装置を形成できる手段が要望されている。
図１８〜図２０は従来の読み出し専用記憶装置のメモリーセルの一部を示しており、図
１８は模式平面図（実線で囲んだものがメモリーセル１つ分）、図１９はワード線に沿う
方向の模式側断面図（図１８のｐ−ｐ矢視断面図）、図２０はビット線に沿う方向の模式
側断面図（図１８のｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して形成した微細
なＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部を示しており、
51はｐ型のシリコン基板、52は素子分離領域形成用トレンチ及び埋め込み酸化膜、53はｎ
+ 型ソース領域、54はｎ型ソース領域、55はｎ+ 型ドレイン領域、56はｎ型ドレイン領域
、57はｐ+ 型不純物領域、58はゲート酸化膜（SiO2）、59はゲート電極（WSi ／PolySi）
、60はサイドウオール（SiO2）、61はPSG 膜、62はバリアメタル、63は導電プラグ、64は
バリアメタル、65はAl配線、66バリアメタル、67は横型の第１のＭＩＳ電界効果トランジ
スタ（閾値電圧が低い）、68は横型の第２のＭＩＳ電界効果トランジスタ（閾値電圧が高
い）、ＢＬはビット線、ＷＬはワード線を示している。
同図においては、各メモリーセルを慣例的な横型のＭＩＳ電界効果トランジスタにより
形成し、高集積化を達成するために、一方の側に隣接するｎ+ 型ドレイン領域55を共通と
し、他方の側に隣接するｎ+ 型ソース領域53を共通とするＭＩＳ電界効果トランジスタか
らなるメモリーセルがマトリックス状に配列されている一部を示している。ただし、各Ｍ
ＩＳ電界効果トランジスタはゲート電極59下の不純物濃度が異なる（ｐ型のシリコン基板
51かｐ+ 型不純物領域57）２種のＭＩＳ電界効果トランジスタ（67、68）のいずれかから
なっており、閾値電圧の高低により二値情報に対応させている読み出し専用記憶装置を構
成している。隣接する２つのＭＩＳ電界効果トランジスタのｎ+ 型ドレイン領域を共通に
でき、また隣接する２つのＭＩＳ電界効果トランジスタのｎ+ 型ソース領域を共通にでき
るため、かなりの高集積化がなされているが、２ビットに対し、必ずｎ+ 型ソース領域を
形成する面積が必要であること、ＭＩＳ電界効果トランジスタを構成する各要素（素子分
離領域、ワード線となるゲート電極、電極コンタクト用のビアホール、配線等）が位置合
わせ余裕を必要とするフォトリソグラフィーによるマスクプロセスからなっているため、
さらなる高集積化への妨げになり、パターンの微細化以外に高集積化が達成されていない
という欠点もあった。
１８は模式平面図（実線で囲んだものがメモリーセル１つ分）、図１９はワード線に沿う
方向の模式側断面図（図１８のｐ−ｐ矢視断面図）、図２０はビット線に沿う方向の模式
側断面図（図１８のｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して形成した微細
なＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部を示しており、
51はｐ型のシリコン基板、52は素子分離領域形成用トレンチ及び埋め込み酸化膜、53はｎ
+ 型ソース領域、54はｎ型ソース領域、55はｎ+ 型ドレイン領域、56はｎ型ドレイン領域
、57はｐ+ 型不純物領域、58はゲート酸化膜（SiO2）、59はゲート電極（WSi ／PolySi）
、60はサイドウオール（SiO2）、61はPSG 膜、62はバリアメタル、63は導電プラグ、64は
バリアメタル、65はAl配線、66バリアメタル、67は横型の第１のＭＩＳ電界効果トランジ
スタ（閾値電圧が低い）、68は横型の第２のＭＩＳ電界効果トランジスタ（閾値電圧が高
い）、ＢＬはビット線、ＷＬはワード線を示している。
同図においては、各メモリーセルを慣例的な横型のＭＩＳ電界効果トランジスタにより
形成し、高集積化を達成するために、一方の側に隣接するｎ+ 型ドレイン領域55を共通と
し、他方の側に隣接するｎ+ 型ソース領域53を共通とするＭＩＳ電界効果トランジスタか
らなるメモリーセルがマトリックス状に配列されている一部を示している。ただし、各Ｍ
ＩＳ電界効果トランジスタはゲート電極59下の不純物濃度が異なる（ｐ型のシリコン基板
51かｐ+ 型不純物領域57）２種のＭＩＳ電界効果トランジスタ（67、68）のいずれかから
なっており、閾値電圧の高低により二値情報に対応させている読み出し専用記憶装置を構
成している。隣接する２つのＭＩＳ電界効果トランジスタのｎ+ 型ドレイン領域を共通に
でき、また隣接する２つのＭＩＳ電界効果トランジスタのｎ+ 型ソース領域を共通にでき
るため、かなりの高集積化がなされているが、２ビットに対し、必ずｎ+ 型ソース領域を
形成する面積が必要であること、ＭＩＳ電界効果トランジスタを構成する各要素（素子分
離領域、ワード線となるゲート電極、電極コンタクト用のビアホール、配線等）が位置合
わせ余裕を必要とするフォトリソグラフィーによるマスクプロセスからなっているため、
さらなる高集積化への妨げになり、パターンの微細化以外に高集積化が達成されていない
という欠点もあった。
本発明が解決しようとする課題は、従来例に示されるように、隣接するドレイン領域を
共通化し、また隣接するソース領域をも共通化することにより高集積化を達成した２種の
ＭＩＳ電界効果トランジスタ（高いあるいは低い閾値電圧を有するＭＩＳ電界効果トラン
ジスタ）のいずれかにより各メモリーセルが構成され、この閾値電圧の高低により二値情
報に対応させている読み出し専用記憶装置が得られているが、２ビットに対し、必ずソー
ス領域を形成する面積が必要であること、ＭＩＳ電界効果トランジスタを構成する各要素
（素子分離領域、ワード線となるゲート電極、電極コンタクト用のビアホール、配線等）
が位置合わせ余裕を必要とするフォトリソグラフィーによるマスクプロセスからなってい
るため、さらなる高集積化への妨げになりつつあること、またパターンの微細化以外に高
速化及び低電力化の達成が難しいという問題が顕著になってきたことである。
共通化し、また隣接するソース領域をも共通化することにより高集積化を達成した２種の
ＭＩＳ電界効果トランジスタ（高いあるいは低い閾値電圧を有するＭＩＳ電界効果トラン
ジスタ）のいずれかにより各メモリーセルが構成され、この閾値電圧の高低により二値情
報に対応させている読み出し専用記憶装置が得られているが、２ビットに対し、必ずソー
ス領域を形成する面積が必要であること、ＭＩＳ電界効果トランジスタを構成する各要素
（素子分離領域、ワード線となるゲート電極、電極コンタクト用のビアホール、配線等）
が位置合わせ余裕を必要とするフォトリソグラフィーによるマスクプロセスからなってい
るため、さらなる高集積化への妨げになりつつあること、またパターンの微細化以外に高
速化及び低電力化の達成が難しいという問題が顕著になってきたことである。
上記課題は、半導体基板あるいは底部に絶縁膜を有する半導体基板に選択的に凸状構造
に設けられた半導体層に、上部から相対してドレイン領域（あるいはソース領域）、低濃
度のチャネル領域及びソース領域（あるいはドレイン領域）が設けられ、前記半導体層の
側面の周囲にはゲート絶縁膜を介してゲート電極が設けられた構造からなる縦型の第１の
ＭＩＳ電界効果トランジスタと、前記第１のＭＩＳ電界効果トランジスタのチャネル領域
を高濃度化させた縦型の第２のＭＩＳ電界効果トランジスタとを情報の二値に対応して配
列接続されてなる本発明の読み出し専用記憶装置によって解決される。
に設けられた半導体層に、上部から相対してドレイン領域（あるいはソース領域）、低濃
度のチャネル領域及びソース領域（あるいはドレイン領域）が設けられ、前記半導体層の
側面の周囲にはゲート絶縁膜を介してゲート電極が設けられた構造からなる縦型の第１の
ＭＩＳ電界効果トランジスタと、前記第１のＭＩＳ電界効果トランジスタのチャネル領域
を高濃度化させた縦型の第２のＭＩＳ電界効果トランジスタとを情報の二値に対応して配
列接続されてなる本発明の読み出し専用記憶装置によって解決される。
本発明によれば、表面上の占有面積は、最小寸法幅からなる正方形のエピタキシャルシ
リコン層（ここに縦型のＭＩＳ電界効果トランジスタが形成でき、厳密な表面上の占有面
積はドレイン領域のみ）とワード線に沿う方向及びビット線に沿う方向共、最小寸法幅に
形成した素子分離領域（エピタキシャルシリコン層が設けられていない領域）とがマトリ
ックス状に配列された極めて微細なメモリーセル構成からなる読み出し専用記憶装置が形
成できる。（チャネル領域、ソース領域、ワード線となるゲート電極及びビット線となる
配線等の専用の表面上の占有面積を必要とせず、従来例の約50％程度になる。）
またマトリックス状に形成された縦型のＭＩＳ電界効果トランジスタ（第１）のうち選
択的にチャネル領域に不純物を導入することにより高濃度化した縦型のＭＩＳ電界効果ト
ランジスタ（第２）を形成することにより容易な書き込みをおこない、この第１及び第２
のＭＩＳ電界効果トランジスタを二値情報に対応させた読み出し専用記憶装置を形成する
ことができる。
またメモリーセルとして疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを形成で
きるので、ドレイン領域の接合容量の低減、完全空乏化したエピタキシャルシリコン層に
よる空乏層容量の低減、ゲート電極で完全に包囲したチャネル領域を形成できることによ
るリーク特性の改善、ゲート電極を金属膜で形成できることにより、ワード線の低抵抗化
及びゲート電極での空乏層の広がりを除去できることによる閾値電圧の低減等により、高
速化、高性能化、高信頼性及び低電力化が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によ
るゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱
処理による不純物の拡散により決定できることによる高性能化及び製造の容易さをも可能
にすることができる。
またホットエレクトロン効果を改善する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐー
ｅｄ Ｄｒａｉｎ）構造をサイドウオールを設けることなく、自己整合して、ドレイン領
域のみに容易に形成することができ、より微細なショートチャネルのＭＩＳ電界効果トラ
ンジスタを形成することも可能で、より高速化が可能である。
また柱状構造のエピタキシャルシリコン層が形成されていない箇所のシリコン基板の上
面に、配線層となるソース領域の替わりにバリアメタルを有する高融点金属膜を設け、シ
リコン基板を背面からソース電圧（接地電圧）に設定すればソース配線を省略することも
可能で、より高集積化及び高速化が可能である。
またシリコン基板上にＳＯＩ用の酸化膜を設け、このＳＯＩ用の酸化膜上にＳＯＩ基板
を設け、このＳＯＩ基板に柱状構造のエピタキシャルシリコン層を設け、このエピタキシ
ャルシリコン層に縦型のＭＩＳ電界効果トランジスタを形成すれば、ソース配線体として
使用されるソース領域の接合容量をなくすことが可能で、より高速化が可能である。
即ち、高速、高信頼、高性能、低電力及び高集積を併せ持つ縦型のＭＩＳ電界効果トラ
ンジスタをメモリーセルとする読み出し専用記憶装置を得ることができる。
リコン層（ここに縦型のＭＩＳ電界効果トランジスタが形成でき、厳密な表面上の占有面
積はドレイン領域のみ）とワード線に沿う方向及びビット線に沿う方向共、最小寸法幅に
形成した素子分離領域（エピタキシャルシリコン層が設けられていない領域）とがマトリ
ックス状に配列された極めて微細なメモリーセル構成からなる読み出し専用記憶装置が形
成できる。（チャネル領域、ソース領域、ワード線となるゲート電極及びビット線となる
配線等の専用の表面上の占有面積を必要とせず、従来例の約50％程度になる。）
またマトリックス状に形成された縦型のＭＩＳ電界効果トランジスタ（第１）のうち選
択的にチャネル領域に不純物を導入することにより高濃度化した縦型のＭＩＳ電界効果ト
ランジスタ（第２）を形成することにより容易な書き込みをおこない、この第１及び第２
のＭＩＳ電界効果トランジスタを二値情報に対応させた読み出し専用記憶装置を形成する
ことができる。
またメモリーセルとして疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを形成で
きるので、ドレイン領域の接合容量の低減、完全空乏化したエピタキシャルシリコン層に
よる空乏層容量の低減、ゲート電極で完全に包囲したチャネル領域を形成できることによ
るリーク特性の改善、ゲート電極を金属膜で形成できることにより、ワード線の低抵抗化
及びゲート電極での空乏層の広がりを除去できることによる閾値電圧の低減等により、高
速化、高性能化、高信頼性及び低電力化が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によ
るゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱
処理による不純物の拡散により決定できることによる高性能化及び製造の容易さをも可能
にすることができる。
またホットエレクトロン効果を改善する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐー
ｅｄ Ｄｒａｉｎ）構造をサイドウオールを設けることなく、自己整合して、ドレイン領
域のみに容易に形成することができ、より微細なショートチャネルのＭＩＳ電界効果トラ
ンジスタを形成することも可能で、より高速化が可能である。
また柱状構造のエピタキシャルシリコン層が形成されていない箇所のシリコン基板の上
面に、配線層となるソース領域の替わりにバリアメタルを有する高融点金属膜を設け、シ
リコン基板を背面からソース電圧（接地電圧）に設定すればソース配線を省略することも
可能で、より高集積化及び高速化が可能である。
またシリコン基板上にＳＯＩ用の酸化膜を設け、このＳＯＩ用の酸化膜上にＳＯＩ基板
を設け、このＳＯＩ基板に柱状構造のエピタキシャルシリコン層を設け、このエピタキシ
ャルシリコン層に縦型のＭＩＳ電界効果トランジスタを形成すれば、ソース配線体として
使用されるソース領域の接合容量をなくすことが可能で、より高速化が可能である。
即ち、高速、高信頼、高性能、低電力及び高集積を併せ持つ縦型のＭＩＳ電界効果トラ
ンジスタをメモリーセルとする読み出し専用記憶装置を得ることができる。
発明を実施するための製造方法については実施例とともに別途詳述する。
本願発明においては、表面上の占有面積が、最小寸法幅からなる正方形のエピタキシャ
ルシリコン層（ドレイン領域）とワード線に沿う方向及びビット線に沿う方向共、最小寸
法幅に形成した素子分離領域（エピタキシャルシリコン層が設けられていない領域）とを
マトリックス状に配列したもので、この柱状構造のエピタキシャルシリコン層に上部から
相対してドレイン領域、チャネル領域及びソース領域が縦積みして設けられた縦型のＭＩ
Ｓ電界効果トランジスタを形成し、上部のドレイン領域に自己整合して形成された導電プ
ラグを介して最小寸法幅及び最小寸法間隔の配線体（ビット線）を接続し（導電プラグに
自己整合して側壁に設けられたバリアメタルにより、導電プラグと配線体とのコンタクト
部の位置合わせ余裕を与え、コンタクト面積を縮小することなく、最小寸法幅及び最小寸
法間隔の配線体の形成が可能）、一方、素子分離領域にはワード線となるゲート電極、厳
密にはソース配線となるソース領域延在部（エピタキシャルシリコン層が形成されていな
い箇所のシリコン基板の上面に形成されているソース領域）及びビット線の配線部が形成
された極めて高集積なメモリーセルからなる読み出し専用記憶装置を形成できる。（チャ
ネル領域、ソース領域、ワード線となるゲート電極及びビット線となる配線等の専用の表
面上の占有面積を必要としない。）
またマトリックス状に形成された縦型のＭＩＳ電界効果トランジスタ（第１）のうち選
択的にチャネル領域に不純物を導入することにより高濃度化した縦型のＭＩＳ電界効果ト
ランジスタ（第２）を形成することにより容易な書き込みをおこない、この第１及び第２
のＭＩＳ電界効果トランジスタを二値情報に対応させた読み出し専用記憶装置を形成する
ことができる。
本願発明においては、表面上の占有面積が、最小寸法幅からなる正方形のエピタキシャ
ルシリコン層（ドレイン領域）とワード線に沿う方向及びビット線に沿う方向共、最小寸
法幅に形成した素子分離領域（エピタキシャルシリコン層が設けられていない領域）とを
マトリックス状に配列したもので、この柱状構造のエピタキシャルシリコン層に上部から
相対してドレイン領域、チャネル領域及びソース領域が縦積みして設けられた縦型のＭＩ
Ｓ電界効果トランジスタを形成し、上部のドレイン領域に自己整合して形成された導電プ
ラグを介して最小寸法幅及び最小寸法間隔の配線体（ビット線）を接続し（導電プラグに
自己整合して側壁に設けられたバリアメタルにより、導電プラグと配線体とのコンタクト
部の位置合わせ余裕を与え、コンタクト面積を縮小することなく、最小寸法幅及び最小寸
法間隔の配線体の形成が可能）、一方、素子分離領域にはワード線となるゲート電極、厳
密にはソース配線となるソース領域延在部（エピタキシャルシリコン層が形成されていな
い箇所のシリコン基板の上面に形成されているソース領域）及びビット線の配線部が形成
された極めて高集積なメモリーセルからなる読み出し専用記憶装置を形成できる。（チャ
ネル領域、ソース領域、ワード線となるゲート電極及びビット線となる配線等の専用の表
面上の占有面積を必要としない。）
またマトリックス状に形成された縦型のＭＩＳ電界効果トランジスタ（第１）のうち選
択的にチャネル領域に不純物を導入することにより高濃度化した縦型のＭＩＳ電界効果ト
ランジスタ（第２）を形成することにより容易な書き込みをおこない、この第１及び第２
のＭＩＳ電界効果トランジスタを二値情報に対応させた読み出し専用記憶装置を形成する
ことができる。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁
膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸
法を示していない。
図１〜図３は本発明の読み出し専用記憶装置（マスクＲＯＭ）の第１の実施例で、図１
はＮＯＲゲートからなるメモリーセルの模式平面図（実線で囲んだものがメモリーセル１
つ分）、図２はワード線に沿う方向の模式側断面図（ｐ−ｐ矢視断面図）、図３はビット
線に沿う方向の模式側断面図（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選
択的に形成した柱状構造のｐ型のエピタキシャルシリコン層に形成した縦型のＮチャネル
のＭＩＳ電界効果トランジスタからなるメモリーセルの一部を示しており、１は1015cm-3
程度のｐ型のシリコン基板、２は50nm程度の絶縁膜（SiO2）、３は1017cm-3程度のｐ型の
エピタキシャルシリコン層（低濃度のチャネル領域）、４は1020cm-3程度のｎ+ 型ソース
領域、５は1020cm-3程度のｎ+ 型ドレイン領域、６は５×1017cm-3程度のｐ+ 型の不純物
領域（高濃度のチャネル領域）、７は６nm程度のゲート酸化膜（Ta2O5 ／SiO2）、８は10
nm程度のバリアメタル（TiN ）、９は25nm程度のゲート電極（Ｗ、ワード線）、10は250
nm程度の絶縁膜（SiO2）、11は20nm程度のバリアメタル（TiN ）、12は400nm 程度の導電
プラグ（Ｗ）、13は20nm程度のバリアメタル（TiN ）、14は400nm 程度の燐珪酸ガラス（
PSG ）膜、15は20nm程度のエッチングストッパー膜（Si3N4 ）、16は600nm 程度の絶縁膜
（SiO2）、17は50nm程度のバリアメタル（TiN ）、18は500nm 程度のAl配線（ビット線）
、19は50nm程度のバリアメタル（TiN ）、20は縦型の第１のＭＩＳ電界効果トランジスタ
（閾値電圧が低く、導通する）、21は縦型の第２のＭＩＳ電界効果トランジスタ（閾値電
圧が高く、導通しない）、22は250 nm程度の絶縁膜（SiO2）、ＢＬはビット線、ＷＬはワ
ード線を示している。
同図においては、ｐ型のシリコン基板１上に選択的に形成された柱状構造からなるｐ型
のエピタキシャルシリコン層３に、上部から相対してｎ+ 型ドレイン領域５、低濃度のチ
ャネル領域（ｐ型のエピタキシャルシリコン層３の一部）及びｎ+ 型ソース領域４（ｐ型
のシリコン基板１の上面に延在）が設けられ、ｐ型のエピタキシャルシリコン層３の側面
の周囲にはゲート酸化膜（Ta2O5 ／SiO2）７を介してバリアメタル（TiN ）を有するゲー
ト電極９（Ｗ、ｐ−ｐ方向及びｑ−ｑ方向共にｐ型のエピタキシャルシリコン層３は最小
寸法間隔に形成され、この間隔の半分よりやや狭い膜厚で形成されたゲート電極９はマス
ク層を使用することにより、ｐ−ｐ方向は連結し、ｑ−ｑ方向分離され、ワード線が形成
される）が設けられた構造からなる縦型の第１のＭＩＳ電界効果トランジスタ20が形成さ
れ、この縦型の第１のＭＩＳ電界効果トランジスタ20と、縦型の第１のＭＩＳ電界効果ト
ランジスタ20のチャネル領域（ｐ型のエピタキシャルシリコン層３の一部）の一部にｐ+
型の不純物領域（高濃度のチャネル領域）６が形成された縦型の第２のＭＩＳ電界効果ト
ランジスタ21とが各メモリーセルとして選択的にマトリックス状に配列され、それぞれｎ
+ 型ドレイン領域５の上部にｎ+ 型ドレイン領域５に自己整合して設けられたバリアメタ
ル（TiN ）11を介して自己整合して積層された側壁にバリアメタル（TiN ）13を有する導
電プラグ（Ｗ）12に周囲にバリアメタル（TiN 、17、19）を有する微細なAl配線18（導電
プラグとの接続部の位置合わせ余裕となるバリアメタル13及び接続部以外の配線部のエッ
チングストッパー膜15により微細な配線が可能）が接続されている構造からなる超微細な
読み出し専用記憶装置が形成されている。（自己整合のプロセスに関しては製造方法で詳
述する。）
本発明の読み出し専用記憶装置に使用される縦型の第１及び第２のＭＩＳ電界効果トラ
ンジスタのチャネル領域の不純物濃度分布は、凸状構造に設けられた半導体層の上部に設
けられたドレイン領域（あるいはソース領域）の底面より等距離において、同一不純物濃
度となっており、慣例的な横型のＭＩＳ電界効果トランジスタのチャネル領域の不純物濃
度分布（ドレイン領域より等距離において、ゲート酸化膜との界面からの深さが異なるこ
とにより、異なる不純物濃度を示す）とは異なっている。
本発明の読み出し専用記憶装置において、書き込みは、すべてのメモリーセルを縦型の
第１のＭＩＳ電界効果トランジスタ20として形成しておき、製造プロセス中に選択的に不
純物を導入することにより第２のＭＩＳ電界効果トランジスタ21を形成することによりお
こなわれ、一方読み出しは、選択ビット線及び選択ワード線をハイレベルとし、非選択ビ
ット線及び非選択ワード線をローレベルとして、該当メモリーセルが閾値電圧の低い第１
のＭＩＳ電界効果トランジスタ20である場合は、導通してローレベルを出力し、該当メモ
リーセルが閾値電圧の高い第２のＭＩＳ電界効果トランジスタ21である場合は、導通せず
にハイレベルを出力することによりなされている。
したがって、表面上の占有面積は、最小寸法幅からなる正方形のｐ型のエピタキシャル
シリコン層（ドレイン領域）とワード線に沿う方向及びビット線に沿う方向共、最小寸法
幅に形成した素子分離領域（ｐ型のエピタキシャルシリコン層が設けられていない領域）
とがマトリックス状に配列されたものであり、柱状構造のｐ型のエピタキシャルシリコン
層に上部から相対してドレイン領域、チャネル領域及びソース領域が縦積みして設けられ
た縦型のＭＩＳ電界効果トランジスタを形成でき、この上部のドレイン領域に自己整合し
て形成された導電プラグを介して最小寸法幅及び最小寸法間隔の配線体（ビット線）を接
続でき（導電プラグに自己整合して側壁に設けられたバリアメタルにより、導電プラグと
配線体とのコンタクト部の位置合わせ余裕を与え、コンタクト面積を縮小することなく、
最小寸法幅及び最小寸法間隔の配線体の形成が可能）一方、素子分離領域にはワード線と
なるゲート電極及び厳密にはソース配線となるソース領域延在部（ｐ型のエピタキシャル
シリコン層が形成されていない箇所のｐ型のシリコン基板の上面に形成されているｎ+ 型
のソース領域）が形成されており、極めて高集積な（従来例の約50％程度）メモリーセル
からなる読み出し専用記憶装置が形成できる。（実質的にチャネル領域、ソース領域、ワ
ード線となるゲート電極及びビット線となる配線等の専用の表面上の占有面積を必要とし
ない。）
またマトリックス状に形成された縦型のＭＩＳ電界効果トランジスタ（第１）のうち選
択的にチャネル領域に不純物を導入することにより高濃度化した縦型のＭＩＳ電界効果ト
ランジスタ（第２）を形成することにより容易な書き込みをおこない、この第１及び第２
のＭＩＳ電界効果トランジスタを二値情報に対応させた読み出し専用記憶装置を形成する
ことができる。
またメモリーセルとして疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを形成で
きるので、ドレイン領域の接合容量の低減、完全空乏化したエピタキシャルシリコン層に
よる空乏層容量の低減、ゲート電極で完全に包囲したチャネル領域を形成できることによ
るリーク特性の改善、ゲート電極を金属膜で形成できることにより、ワード線の低抵抗化
及びゲート電極での空乏層の広がりを除去できることによる閾値電圧の低減等により、高
速化、高性能化、高信頼性及び低電力化が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によ
るゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱
処理による不純物の拡散により決定できることによる高性能化及び製造の容易さをも可能
にすることができる。
この結果、高速、高信頼、高性能、低電力及び高集積を併せ持つ読み出し専用記憶装置
を得ることができる。
膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸
法を示していない。
図１〜図３は本発明の読み出し専用記憶装置（マスクＲＯＭ）の第１の実施例で、図１
はＮＯＲゲートからなるメモリーセルの模式平面図（実線で囲んだものがメモリーセル１
つ分）、図２はワード線に沿う方向の模式側断面図（ｐ−ｐ矢視断面図）、図３はビット
線に沿う方向の模式側断面図（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選
択的に形成した柱状構造のｐ型のエピタキシャルシリコン層に形成した縦型のＮチャネル
のＭＩＳ電界効果トランジスタからなるメモリーセルの一部を示しており、１は1015cm-3
程度のｐ型のシリコン基板、２は50nm程度の絶縁膜（SiO2）、３は1017cm-3程度のｐ型の
エピタキシャルシリコン層（低濃度のチャネル領域）、４は1020cm-3程度のｎ+ 型ソース
領域、５は1020cm-3程度のｎ+ 型ドレイン領域、６は５×1017cm-3程度のｐ+ 型の不純物
領域（高濃度のチャネル領域）、７は６nm程度のゲート酸化膜（Ta2O5 ／SiO2）、８は10
nm程度のバリアメタル（TiN ）、９は25nm程度のゲート電極（Ｗ、ワード線）、10は250
nm程度の絶縁膜（SiO2）、11は20nm程度のバリアメタル（TiN ）、12は400nm 程度の導電
プラグ（Ｗ）、13は20nm程度のバリアメタル（TiN ）、14は400nm 程度の燐珪酸ガラス（
PSG ）膜、15は20nm程度のエッチングストッパー膜（Si3N4 ）、16は600nm 程度の絶縁膜
（SiO2）、17は50nm程度のバリアメタル（TiN ）、18は500nm 程度のAl配線（ビット線）
、19は50nm程度のバリアメタル（TiN ）、20は縦型の第１のＭＩＳ電界効果トランジスタ
（閾値電圧が低く、導通する）、21は縦型の第２のＭＩＳ電界効果トランジスタ（閾値電
圧が高く、導通しない）、22は250 nm程度の絶縁膜（SiO2）、ＢＬはビット線、ＷＬはワ
ード線を示している。
同図においては、ｐ型のシリコン基板１上に選択的に形成された柱状構造からなるｐ型
のエピタキシャルシリコン層３に、上部から相対してｎ+ 型ドレイン領域５、低濃度のチ
ャネル領域（ｐ型のエピタキシャルシリコン層３の一部）及びｎ+ 型ソース領域４（ｐ型
のシリコン基板１の上面に延在）が設けられ、ｐ型のエピタキシャルシリコン層３の側面
の周囲にはゲート酸化膜（Ta2O5 ／SiO2）７を介してバリアメタル（TiN ）を有するゲー
ト電極９（Ｗ、ｐ−ｐ方向及びｑ−ｑ方向共にｐ型のエピタキシャルシリコン層３は最小
寸法間隔に形成され、この間隔の半分よりやや狭い膜厚で形成されたゲート電極９はマス
ク層を使用することにより、ｐ−ｐ方向は連結し、ｑ−ｑ方向分離され、ワード線が形成
される）が設けられた構造からなる縦型の第１のＭＩＳ電界効果トランジスタ20が形成さ
れ、この縦型の第１のＭＩＳ電界効果トランジスタ20と、縦型の第１のＭＩＳ電界効果ト
ランジスタ20のチャネル領域（ｐ型のエピタキシャルシリコン層３の一部）の一部にｐ+
型の不純物領域（高濃度のチャネル領域）６が形成された縦型の第２のＭＩＳ電界効果ト
ランジスタ21とが各メモリーセルとして選択的にマトリックス状に配列され、それぞれｎ
+ 型ドレイン領域５の上部にｎ+ 型ドレイン領域５に自己整合して設けられたバリアメタ
ル（TiN ）11を介して自己整合して積層された側壁にバリアメタル（TiN ）13を有する導
電プラグ（Ｗ）12に周囲にバリアメタル（TiN 、17、19）を有する微細なAl配線18（導電
プラグとの接続部の位置合わせ余裕となるバリアメタル13及び接続部以外の配線部のエッ
チングストッパー膜15により微細な配線が可能）が接続されている構造からなる超微細な
読み出し専用記憶装置が形成されている。（自己整合のプロセスに関しては製造方法で詳
述する。）
本発明の読み出し専用記憶装置に使用される縦型の第１及び第２のＭＩＳ電界効果トラ
ンジスタのチャネル領域の不純物濃度分布は、凸状構造に設けられた半導体層の上部に設
けられたドレイン領域（あるいはソース領域）の底面より等距離において、同一不純物濃
度となっており、慣例的な横型のＭＩＳ電界効果トランジスタのチャネル領域の不純物濃
度分布（ドレイン領域より等距離において、ゲート酸化膜との界面からの深さが異なるこ
とにより、異なる不純物濃度を示す）とは異なっている。
本発明の読み出し専用記憶装置において、書き込みは、すべてのメモリーセルを縦型の
第１のＭＩＳ電界効果トランジスタ20として形成しておき、製造プロセス中に選択的に不
純物を導入することにより第２のＭＩＳ電界効果トランジスタ21を形成することによりお
こなわれ、一方読み出しは、選択ビット線及び選択ワード線をハイレベルとし、非選択ビ
ット線及び非選択ワード線をローレベルとして、該当メモリーセルが閾値電圧の低い第１
のＭＩＳ電界効果トランジスタ20である場合は、導通してローレベルを出力し、該当メモ
リーセルが閾値電圧の高い第２のＭＩＳ電界効果トランジスタ21である場合は、導通せず
にハイレベルを出力することによりなされている。
したがって、表面上の占有面積は、最小寸法幅からなる正方形のｐ型のエピタキシャル
シリコン層（ドレイン領域）とワード線に沿う方向及びビット線に沿う方向共、最小寸法
幅に形成した素子分離領域（ｐ型のエピタキシャルシリコン層が設けられていない領域）
とがマトリックス状に配列されたものであり、柱状構造のｐ型のエピタキシャルシリコン
層に上部から相対してドレイン領域、チャネル領域及びソース領域が縦積みして設けられ
た縦型のＭＩＳ電界効果トランジスタを形成でき、この上部のドレイン領域に自己整合し
て形成された導電プラグを介して最小寸法幅及び最小寸法間隔の配線体（ビット線）を接
続でき（導電プラグに自己整合して側壁に設けられたバリアメタルにより、導電プラグと
配線体とのコンタクト部の位置合わせ余裕を与え、コンタクト面積を縮小することなく、
最小寸法幅及び最小寸法間隔の配線体の形成が可能）一方、素子分離領域にはワード線と
なるゲート電極及び厳密にはソース配線となるソース領域延在部（ｐ型のエピタキシャル
シリコン層が形成されていない箇所のｐ型のシリコン基板の上面に形成されているｎ+ 型
のソース領域）が形成されており、極めて高集積な（従来例の約50％程度）メモリーセル
からなる読み出し専用記憶装置が形成できる。（実質的にチャネル領域、ソース領域、ワ
ード線となるゲート電極及びビット線となる配線等の専用の表面上の占有面積を必要とし
ない。）
またマトリックス状に形成された縦型のＭＩＳ電界効果トランジスタ（第１）のうち選
択的にチャネル領域に不純物を導入することにより高濃度化した縦型のＭＩＳ電界効果ト
ランジスタ（第２）を形成することにより容易な書き込みをおこない、この第１及び第２
のＭＩＳ電界効果トランジスタを二値情報に対応させた読み出し専用記憶装置を形成する
ことができる。
またメモリーセルとして疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを形成で
きるので、ドレイン領域の接合容量の低減、完全空乏化したエピタキシャルシリコン層に
よる空乏層容量の低減、ゲート電極で完全に包囲したチャネル領域を形成できることによ
るリーク特性の改善、ゲート電極を金属膜で形成できることにより、ワード線の低抵抗化
及びゲート電極での空乏層の広がりを除去できることによる閾値電圧の低減等により、高
速化、高性能化、高信頼性及び低電力化が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によ
るゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱
処理による不純物の拡散により決定できることによる高性能化及び製造の容易さをも可能
にすることができる。
この結果、高速、高信頼、高性能、低電力及び高集積を併せ持つ読み出し専用記憶装置
を得ることができる。
第１の実施例における読み出し専用記憶装置の製造方法について、図４〜図９及び図３
を参照して説明する。ただし、ここでは本発明の読み出し専用記憶装置のメモリーセルに
使用されるＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半
導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関す
る製造方法の記述は省略する。
図４
ｐ型のシリコン基板１を熱酸化し、50nm程度の酸化膜（SiO2）２を成長する。次いで化
学気相成長により、10nm程度の窒化膜（Si3N4 ）23を成長する。次いで通常のフォトリソ
グラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜23及び酸化膜
２を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで
露出したｐ型のシリコン基板１上に柱状構造のｐ型のエピタキシャルシリコン層３を300n
m 程度成長する。
図５
次いでイオン注入用の酸化膜（図示せず）を10nm程度成長する。次いで柱状構造のｐ型
のエピタキシャルシリコン層３及びｐ型のシリコン基板１の上面に砒素のイオン注入をお
こなう。（こうしてマスク層なしで、柱状構造のｐ型のエピタキシャルシリコン層３及び
ｐ型のシリコン基板１上面にｎ+ 型ソースドレイン領域４、５形成用の砒素が自己整合し
てイオン注入される。波線で示す。）次いでイオン注入用の酸化膜（図示せず）を等方性
ドライエッチングする。次いで窒化膜23を異方性ドライエッチングする。
図６
次いで６nm程度のゲート酸化膜（Ta2O5 ／SiO2）７を成長する。次いで10nm程度のバリ
アメタル（TiN ）８及び25nm程度のゲート電極（ワード線）となるＷ９を連続スパッタに
より成長する。次いで化学気相成長により、300nm 程度の酸化膜（SiO2）22を成長する。
次いで酸化膜22を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ−
ｉｓｈｉｎｇ 以後ＣＭＰと略称する）し、平坦化する。次いで通常のフォトリソグラフ
ィー技術を利用し、レジスト（図示せず）をマスク層（ワード線に沿う方向をマスクし、
ワード線／ワード線間隔を露出する）として、酸化膜22を選択的に異方性ドライエッチン
グする。次いでレジスト（図示せず）を除去する。次いで柱状構造のｐ型のエピタキシャ
ルシリコン層３の上面が露出するまで化学的機械研磨（ＣＭＰ）する。次いでＷ及びバリ
アメタルを50nm程度異方性ドライエッチングする。（こうして柱状構造のｐ型のエピタキ
シャルシリコン層３の上面よりやや低いワード線が完成する。）
図７
次いで化学気相成長により、300nm 程度の酸化膜（SiO2）10を成長する。次いで化学的
機械研磨（ＣＭＰ）し、柱状構造のｐ型のエピタキシャルシリコン層３を平坦に埋め込む
。次いでｐ型のエピタキシャルシリコン層３を20nm程度異方性ドライエッチングする。次
いで20nm程度のバリアメタル（TiN ）をスパッタにより成長する。次いで化学的機械研磨
（ＣＭＰ）し、ｐ型のエピタキシャルシリコン層３上にバリアメタル11を平坦に埋め込む
。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層と
して、選択的に柱状構造のエピタキシャルシリコン層３の上面に硼素のイオン注入をおこ
なう。（閾値電圧の高い第２のＭＩＳ電界効果トランジスタ部となる）次いでレジスト（
図示せず）を除去する。次いでＲＴＰ法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ−
ｓｉｎｇ）により、アニールをおこない、柱状構造のｐ型のエピタキシャルシリコン層３
の上部には垂直方向に拡散してｎ+ 型ドレイン領域５及びｐ+ 型の不純物領域６が、ｐ型
のシリコン基板１の上面には横方向に拡散して柱状構造のｐ型のエピタキシャルシリコン
層３の底部を充満したｎ+ 型ソース領域４が形成される。
図８
次いで選択化学気相成長により、露出したバリアメタル11上に導電プラグとなるタング
ステン（Ｗ）12を400nm 程度成長する。次いで20nm程度のバリアメタル（TiN ）13をスパ
ッタにより成長する。次いでバリアメタル13を異方性ドライエッチングし、導電プラグ12
の側壁のみに残す。
図９
次いで化学気相成長により、400nm 程度の燐珪酸ガラス（PSG ）膜14を成長する。次い
で化学的機械研磨（ＣＭＰ）により、導電プラグ（Ｗ）12を平坦に埋め込む。次いでPSG
膜14を20nm程度異方性ドライエッチングする。次いで化学気相成長により、エッチングの
ストッパー膜となる20nm程度の窒化膜（Si3N4 ）15を成長する。次いで化学的機械研磨（
ＣＭＰ）により、窒化膜15を平坦に埋め込む。
図３
次いで化学気相成長により、600 nm程度の酸化膜（SiO2）16（図示せず）を成長する。
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層とし
て、酸化膜16を異方性ドライエッチングし、配線パターン用の開孔を形成する。（この際
、酸化膜16のエッチングは窒化膜15及びバリアメタル13を有する導電プラグ（Ｗ）12でス
トップする。次いでレジスト（図示せず）を除去する。次いでスパッタにより、50nm程度
のバリアメタル（TiN ）17及び500nm 程度のAl（数％のCuを含む）18を成長する。次いで
化学的機械研磨（ＣＭＰ）により開孔に平坦に埋め込む。次いで50nm程度Al18及びバリア
メタル17を異方性ドライエッチングする。次いでスパッタにより、50nm程度のバリアメタ
ル（TiN ）19を成長する。次いで化学的機械研磨（ＣＭＰ）によりバリアメタル19を平坦
に埋め込み、周囲をバリアメタルで覆われたAl配線18を形成し、縦型の第１及び第２のＭ
ＩＳ電界効果トランジスタからなる読み出し専用記憶装置を完成する。
を参照して説明する。ただし、ここでは本発明の読み出し専用記憶装置のメモリーセルに
使用されるＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半
導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関す
る製造方法の記述は省略する。
図４
ｐ型のシリコン基板１を熱酸化し、50nm程度の酸化膜（SiO2）２を成長する。次いで化
学気相成長により、10nm程度の窒化膜（Si3N4 ）23を成長する。次いで通常のフォトリソ
グラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜23及び酸化膜
２を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで
露出したｐ型のシリコン基板１上に柱状構造のｐ型のエピタキシャルシリコン層３を300n
m 程度成長する。
図５
次いでイオン注入用の酸化膜（図示せず）を10nm程度成長する。次いで柱状構造のｐ型
のエピタキシャルシリコン層３及びｐ型のシリコン基板１の上面に砒素のイオン注入をお
こなう。（こうしてマスク層なしで、柱状構造のｐ型のエピタキシャルシリコン層３及び
ｐ型のシリコン基板１上面にｎ+ 型ソースドレイン領域４、５形成用の砒素が自己整合し
てイオン注入される。波線で示す。）次いでイオン注入用の酸化膜（図示せず）を等方性
ドライエッチングする。次いで窒化膜23を異方性ドライエッチングする。
図６
次いで６nm程度のゲート酸化膜（Ta2O5 ／SiO2）７を成長する。次いで10nm程度のバリ
アメタル（TiN ）８及び25nm程度のゲート電極（ワード線）となるＷ９を連続スパッタに
より成長する。次いで化学気相成長により、300nm 程度の酸化膜（SiO2）22を成長する。
次いで酸化膜22を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ−
ｉｓｈｉｎｇ 以後ＣＭＰと略称する）し、平坦化する。次いで通常のフォトリソグラフ
ィー技術を利用し、レジスト（図示せず）をマスク層（ワード線に沿う方向をマスクし、
ワード線／ワード線間隔を露出する）として、酸化膜22を選択的に異方性ドライエッチン
グする。次いでレジスト（図示せず）を除去する。次いで柱状構造のｐ型のエピタキシャ
ルシリコン層３の上面が露出するまで化学的機械研磨（ＣＭＰ）する。次いでＷ及びバリ
アメタルを50nm程度異方性ドライエッチングする。（こうして柱状構造のｐ型のエピタキ
シャルシリコン層３の上面よりやや低いワード線が完成する。）
図７
次いで化学気相成長により、300nm 程度の酸化膜（SiO2）10を成長する。次いで化学的
機械研磨（ＣＭＰ）し、柱状構造のｐ型のエピタキシャルシリコン層３を平坦に埋め込む
。次いでｐ型のエピタキシャルシリコン層３を20nm程度異方性ドライエッチングする。次
いで20nm程度のバリアメタル（TiN ）をスパッタにより成長する。次いで化学的機械研磨
（ＣＭＰ）し、ｐ型のエピタキシャルシリコン層３上にバリアメタル11を平坦に埋め込む
。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層と
して、選択的に柱状構造のエピタキシャルシリコン層３の上面に硼素のイオン注入をおこ
なう。（閾値電圧の高い第２のＭＩＳ電界効果トランジスタ部となる）次いでレジスト（
図示せず）を除去する。次いでＲＴＰ法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ−
ｓｉｎｇ）により、アニールをおこない、柱状構造のｐ型のエピタキシャルシリコン層３
の上部には垂直方向に拡散してｎ+ 型ドレイン領域５及びｐ+ 型の不純物領域６が、ｐ型
のシリコン基板１の上面には横方向に拡散して柱状構造のｐ型のエピタキシャルシリコン
層３の底部を充満したｎ+ 型ソース領域４が形成される。
図８
次いで選択化学気相成長により、露出したバリアメタル11上に導電プラグとなるタング
ステン（Ｗ）12を400nm 程度成長する。次いで20nm程度のバリアメタル（TiN ）13をスパ
ッタにより成長する。次いでバリアメタル13を異方性ドライエッチングし、導電プラグ12
の側壁のみに残す。
図９
次いで化学気相成長により、400nm 程度の燐珪酸ガラス（PSG ）膜14を成長する。次い
で化学的機械研磨（ＣＭＰ）により、導電プラグ（Ｗ）12を平坦に埋め込む。次いでPSG
膜14を20nm程度異方性ドライエッチングする。次いで化学気相成長により、エッチングの
ストッパー膜となる20nm程度の窒化膜（Si3N4 ）15を成長する。次いで化学的機械研磨（
ＣＭＰ）により、窒化膜15を平坦に埋め込む。
図３
次いで化学気相成長により、600 nm程度の酸化膜（SiO2）16（図示せず）を成長する。
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層とし
て、酸化膜16を異方性ドライエッチングし、配線パターン用の開孔を形成する。（この際
、酸化膜16のエッチングは窒化膜15及びバリアメタル13を有する導電プラグ（Ｗ）12でス
トップする。次いでレジスト（図示せず）を除去する。次いでスパッタにより、50nm程度
のバリアメタル（TiN ）17及び500nm 程度のAl（数％のCuを含む）18を成長する。次いで
化学的機械研磨（ＣＭＰ）により開孔に平坦に埋め込む。次いで50nm程度Al18及びバリア
メタル17を異方性ドライエッチングする。次いでスパッタにより、50nm程度のバリアメタ
ル（TiN ）19を成長する。次いで化学的機械研磨（ＣＭＰ）によりバリアメタル19を平坦
に埋め込み、周囲をバリアメタルで覆われたAl配線18を形成し、縦型の第１及び第２のＭ
ＩＳ電界効果トランジスタからなる読み出し専用記憶装置を完成する。
図１０〜図１２は本発明の読み出し専用記憶装置の第２の実施例で、図１０はＮＯＲゲ
ートからなるメモリーセルの模式平面図（実線で囲んだものがメモリーセル１つ分）、図
１１はワード線に沿う方向の模式側断面図（ｐ−ｐ矢視断面図）、図１２はビット線に沿
う方向の模式側断面図（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に
形成した柱状構造のｐ型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩ
Ｓ電界効果トランジスタからなるメモリーセルの一部を示しており、１〜21は図１〜図３
と同じ物を示している。
同図においては、素子形成領域の占有面積は、第１の実施例と同じ最小寸法幅の正方形
に形成され、素子分離領域の占有面積は、ワード線に沿う方向は第１の実施例と同じ最小
寸法間隔であるが、ビット線に沿う方向は最小寸法間隔の２倍に形成されており、最小寸
法間隔の60％程度の膜厚で形成したゲート電極はワード線に沿う方向は自己整合的に連結
されワード線となり、ビット線に沿う方向は自己整合的に分離されている以外は、ほぼ第
１の実施例と同じ構造の読み出し専用記憶装置が形成されている。
本実施例においては、製造方法はより簡単であるが、ビット線方向は1.5 倍の大きさの
セルサイズ（従来例の約75％程度）となり、それ以外は第１の実施例と同じ効果を得るこ
とができる。
ートからなるメモリーセルの模式平面図（実線で囲んだものがメモリーセル１つ分）、図
１１はワード線に沿う方向の模式側断面図（ｐ−ｐ矢視断面図）、図１２はビット線に沿
う方向の模式側断面図（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に
形成した柱状構造のｐ型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩ
Ｓ電界効果トランジスタからなるメモリーセルの一部を示しており、１〜21は図１〜図３
と同じ物を示している。
同図においては、素子形成領域の占有面積は、第１の実施例と同じ最小寸法幅の正方形
に形成され、素子分離領域の占有面積は、ワード線に沿う方向は第１の実施例と同じ最小
寸法間隔であるが、ビット線に沿う方向は最小寸法間隔の２倍に形成されており、最小寸
法間隔の60％程度の膜厚で形成したゲート電極はワード線に沿う方向は自己整合的に連結
されワード線となり、ビット線に沿う方向は自己整合的に分離されている以外は、ほぼ第
１の実施例と同じ構造の読み出し専用記憶装置が形成されている。
本実施例においては、製造方法はより簡単であるが、ビット線方向は1.5 倍の大きさの
セルサイズ（従来例の約75％程度）となり、それ以外は第１の実施例と同じ効果を得るこ
とができる。
図１３は本発明の読み出し専用記憶装置の第３の実施例（平面図としては、第１の実施
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜19は図１〜図３と同じ物を、24はｎ型ドレイン領域を示している。
同図においては、ｎ+ 型ドレイン領域５の直下に、ｎ+ 型ドレイン領域５に接してｎ型
ドレイン領域24が設けられていること以外は第１の実施例（図２）と同じ構造の縦型のＮ
チャネルのＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またホットエレクトロ
ン効果を改善する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
サイドウオールを設けることなく、自己整合して、ドレイン領域のみに容易に形成するこ
とができ、より微細なショートチャネルのＭＩＳ電界効果トランジスタを形成することも
可能で、より高速化が可能である。
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜19は図１〜図３と同じ物を、24はｎ型ドレイン領域を示している。
同図においては、ｎ+ 型ドレイン領域５の直下に、ｎ+ 型ドレイン領域５に接してｎ型
ドレイン領域24が設けられていること以外は第１の実施例（図２）と同じ構造の縦型のＮ
チャネルのＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またホットエレクトロ
ン効果を改善する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
サイドウオールを設けることなく、自己整合して、ドレイン領域のみに容易に形成するこ
とができ、より微細なショートチャネルのＭＩＳ電界効果トランジスタを形成することも
可能で、より高速化が可能である。
図１４は本発明の読み出し専用記憶装置の第４の実施例（平面図としては、第１の実施
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜19は図１〜図３と同じ物を、25はバリアメタル（TiN ）、26は高融点
金属膜（Ｗ）を示している。
同図においては、柱状構造のｐ型のエピタキシャルシリコン層３が形成されていない箇
所のｐ型のシリコン基板１の上面に、配線層となるｎ+ 型のソース領域の替わりにバリア
メタル25を有する高融点金属膜26が設けられ、ｐ型のシリコン基板１に接続していること
以外は第１の実施例（図２）と同じ構造のメモリーセルが配列されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またｐ型のシリコン基
板を背面からソース電圧（接地電圧）に設定すればソース配線を省略することも可能で、
より高集積化及び高速化が可能である。
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜19は図１〜図３と同じ物を、25はバリアメタル（TiN ）、26は高融点
金属膜（Ｗ）を示している。
同図においては、柱状構造のｐ型のエピタキシャルシリコン層３が形成されていない箇
所のｐ型のシリコン基板１の上面に、配線層となるｎ+ 型のソース領域の替わりにバリア
メタル25を有する高融点金属膜26が設けられ、ｐ型のシリコン基板１に接続していること
以外は第１の実施例（図２）と同じ構造のメモリーセルが配列されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またｐ型のシリコン基
板を背面からソース電圧（接地電圧）に設定すればソース配線を省略することも可能で、
より高集積化及び高速化が可能である。
図１５は本発明の読み出し専用記憶装置の第５の実施例（平面図としては、第１の実施
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、Ｓ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法により
、ｐ型のシリコン基板中に設けた酸化膜により形成したｐ型のＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用して選択的に設けた柱状構造のｐ型のエピタキシ
ャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモ
リーセルの一部を示しており、１〜19は図１〜図３と同じ物を、27はＳＯＩ用の酸化膜（
SiO2）、28はｐ型のＳＯＩ基板を示している。
同図においては、ｐ型のシリコン基板１上にＳＯＩ用の酸化膜27が設けられ、このＳＯ
Ｉ用の酸化膜27上にＳＯＩ基板28が設けられていること以外は第１の実施例（図２）と同
じ構造のメモリーセルが配列されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またソース配線体とし
て使用されるソース領域の接合容量をなくすことが可能で、より高速化が可能である。
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、Ｓ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法により
、ｐ型のシリコン基板中に設けた酸化膜により形成したｐ型のＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用して選択的に設けた柱状構造のｐ型のエピタキシ
ャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモ
リーセルの一部を示しており、１〜19は図１〜図３と同じ物を、27はＳＯＩ用の酸化膜（
SiO2）、28はｐ型のＳＯＩ基板を示している。
同図においては、ｐ型のシリコン基板１上にＳＯＩ用の酸化膜27が設けられ、このＳＯ
Ｉ用の酸化膜27上にＳＯＩ基板28が設けられていること以外は第１の実施例（図２）と同
じ構造のメモリーセルが配列されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またソース配線体とし
て使用されるソース領域の接合容量をなくすことが可能で、より高速化が可能である。
図１６は本発明の読み出し専用記憶装置の第６の実施例（平面図としては、第１の実施
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜５、７〜19は図１〜図３と同じ物を、29は窒化膜（Si3N4 ）を示して
いる。
同図においては、各メモリーセルは縦型の第１のＭＩＳ電界効果トランジスタからなり
、高濃度不純物領域６が設けられた第２のＭＩＳ電界効果トランジスタの替わりに、導電
プラグ12が設けられていない、即ちAl配線18（ビット線）が接続されていない第１のＭＩ
Ｓ電界効果トランジスタが形成されている以外は第１の実施例（図２）とほぼ同じ構造の
メモリーセルが配列されている。（該当する第１のＭＩＳ電界効果トランジスタを選択し
てもビット線が接続されていないので、オン状態ではあるが、導通せず、閾値電圧の高い
第２のＭＩＳ電界効果トランジスタを使用したと同じ効果が得られる。）
本実施例においても第１の実施例と同じ効果を得ることができる。
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜５、７〜19は図１〜図３と同じ物を、29は窒化膜（Si3N4 ）を示して
いる。
同図においては、各メモリーセルは縦型の第１のＭＩＳ電界効果トランジスタからなり
、高濃度不純物領域６が設けられた第２のＭＩＳ電界効果トランジスタの替わりに、導電
プラグ12が設けられていない、即ちAl配線18（ビット線）が接続されていない第１のＭＩ
Ｓ電界効果トランジスタが形成されている以外は第１の実施例（図２）とほぼ同じ構造の
メモリーセルが配列されている。（該当する第１のＭＩＳ電界効果トランジスタを選択し
てもビット線が接続されていないので、オン状態ではあるが、導通せず、閾値電圧の高い
第２のＭＩＳ電界効果トランジスタを使用したと同じ効果が得られる。）
本実施例においても第１の実施例と同じ効果を得ることができる。
図１７は本発明の読み出し専用記憶装置の第７の実施例（平面図としては、第１の実施
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜５、７〜19は図１〜図３と同じ物を示している。
同図においては、各メモリーセルは縦型の第１のＭＩＳ電界効果トランジスタからなり
、高濃度不純物領域６が設けられた第２のＭＩＳ電界効果トランジスタの替わりに、導電
プラグ12にAl配線18（ビット線）が接続されていない第１のＭＩＳ電界効果トランジスタ
が形成されている以外は第１の実施例（図２）とほぼ同じ構造のメモリーセルが配列され
ている。（該当する第１のＭＩＳ電界効果トランジスタを選択してもビット線が接続され
ていないので、オン状態ではあるが、導通せず、閾値電圧の高い第２のＭＩＳ電界効果ト
ランジスタを使用したと同じ効果が得られる。）
本実施例においても第１の実施例と同じ効果を得ることができる。
なお第６及び第７の実施例の構成を第３〜第５の実施例の第２のＭＩＳ電界効果トラン
ジスタの替わりに適用することも可能である。
例でも第２の実施例でもいずれでも可能）で、ワード線に沿う方向の模式側断面図で、ｐ
型のシリコン基板を使用して選択的に設けた柱状構造のｐ型のエピタキシャルシリコン層
に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルの一部
を示しており、１〜５、７〜19は図１〜図３と同じ物を示している。
同図においては、各メモリーセルは縦型の第１のＭＩＳ電界効果トランジスタからなり
、高濃度不純物領域６が設けられた第２のＭＩＳ電界効果トランジスタの替わりに、導電
プラグ12にAl配線18（ビット線）が接続されていない第１のＭＩＳ電界効果トランジスタ
が形成されている以外は第１の実施例（図２）とほぼ同じ構造のメモリーセルが配列され
ている。（該当する第１のＭＩＳ電界効果トランジスタを選択してもビット線が接続され
ていないので、オン状態ではあるが、導通せず、閾値電圧の高い第２のＭＩＳ電界効果ト
ランジスタを使用したと同じ効果が得られる。）
本実施例においても第１の実施例と同じ効果を得ることができる。
なお第６及び第７の実施例の構成を第３〜第５の実施例の第２のＭＩＳ電界効果トラン
ジスタの替わりに適用することも可能である。
上記実施例の説明においては、閾値電圧が異なる２種のＮチャネルのＭＩＳ電界効果ト
ランジスタをメモリーセルとする場合について説明しているが、ＰチャネルのＭＩＳ電界
効果トランジスタを適用することも可能である。
また、バリアメタルとしてTiN を使用しているが、これに限定されるものではないし、
導電プラグもＷに限定されるものでもなく、ゲート電極（ワード線）もＷに限定されるも
のではなく、配線体（ビット線）もAlに限定されるものではなく、同様の特性が得られる
低抵抗の金属あるいは金属化合物であればどのようなものであってもよい。
また、上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合
を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板
に限らず、化合物半導体基板を使用してもよい。また柱状構造の半導体層を形成する際、
エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、
柱状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相
成長によるばかりでなく、分子線成長（ＭＢＥ）によっても、有機金属気相成長法（ＭＯ
ＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成
長法を利用してもよい。
また柱状構造の平面形状は正方形を使用しているが、円であっても、矩形であっても、
その他の幾何学上の形であっても、高集積化が達成されるならばいかなる形状を用いても
よい。
また製造方法においても、１つの実施例について説明したが、これらの製造方法に限定
されるものではなく、半導体基板に選択的に設けた柱状構造の半導体層に自己整合して、
縦型にソースドレイン領域が形成でき、上部に形成したドレイン領域（あるいはソース領
域）に自己整合して導電プラグが形成でき、導電プラグの上面に微細な配線体が形成でき
る製造方法であれば本願発明を製造することは可能である。
ランジスタをメモリーセルとする場合について説明しているが、ＰチャネルのＭＩＳ電界
効果トランジスタを適用することも可能である。
また、バリアメタルとしてTiN を使用しているが、これに限定されるものではないし、
導電プラグもＷに限定されるものでもなく、ゲート電極（ワード線）もＷに限定されるも
のではなく、配線体（ビット線）もAlに限定されるものではなく、同様の特性が得られる
低抵抗の金属あるいは金属化合物であればどのようなものであってもよい。
また、上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合
を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板
に限らず、化合物半導体基板を使用してもよい。また柱状構造の半導体層を形成する際、
エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、
柱状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相
成長によるばかりでなく、分子線成長（ＭＢＥ）によっても、有機金属気相成長法（ＭＯ
ＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成
長法を利用してもよい。
また柱状構造の平面形状は正方形を使用しているが、円であっても、矩形であっても、
その他の幾何学上の形であっても、高集積化が達成されるならばいかなる形状を用いても
よい。
また製造方法においても、１つの実施例について説明したが、これらの製造方法に限定
されるものではなく、半導体基板に選択的に設けた柱状構造の半導体層に自己整合して、
縦型にソースドレイン領域が形成でき、上部に形成したドレイン領域（あるいはソース領
域）に自己整合して導電プラグが形成でき、導電プラグの上面に微細な配線体が形成でき
る製造方法であれば本願発明を製造することは可能である。
１ ｐ型のシリコン基板
２ 絶縁膜（SiO2）
３ ｐ型のエピタキシャルシリコン層（低濃度のチャネル領域）
４ ｎ+ 型ソース領域
５ ｎ+ 型ドレイン領域
６ ｐ+ 型の不純物領域（高濃度のチャネル領域）
７ ゲート酸化膜（Ta2O5 ／SiO2）
８ バリアメタル（TiN ）
９ ゲート電極（Ｗ、ワード線）
10 絶縁膜（SiO2）
11 バリアメタル（TiN ）
12 導電プラグ（Ｗ）
13 バリアメタル（TiN ）
14 燐珪酸ガラス（PSG ）膜
15 エッチングストッパー膜（Si3N4 ）
16 絶縁膜（SiO2）
17 バリアメタル（TiN ）
18 Al配線（ビット線）
19 バリアメタル（TiN ）
20 縦型の第１のＭＩＳ電界効果トランジスタ（導通）
21 縦型の第２のＭＩＳ電界効果トランジスタ（非導通）
22 絶縁膜（SiO2）
23 窒化膜（Si3N4 ）
24 ｎ型ドレイン領域
25 バリアメタル（TiN ）
26 高融点金属膜（Ｗ）
27 ＳＯＩ用の酸化膜（SiO2）
28 ｐ型のＳＯＩ基板
29 窒化膜（Si3N4 ）
２ 絶縁膜（SiO2）
３ ｐ型のエピタキシャルシリコン層（低濃度のチャネル領域）
４ ｎ+ 型ソース領域
５ ｎ+ 型ドレイン領域
６ ｐ+ 型の不純物領域（高濃度のチャネル領域）
７ ゲート酸化膜（Ta2O5 ／SiO2）
８ バリアメタル（TiN ）
９ ゲート電極（Ｗ、ワード線）
10 絶縁膜（SiO2）
11 バリアメタル（TiN ）
12 導電プラグ（Ｗ）
13 バリアメタル（TiN ）
14 燐珪酸ガラス（PSG ）膜
15 エッチングストッパー膜（Si3N4 ）
16 絶縁膜（SiO2）
17 バリアメタル（TiN ）
18 Al配線（ビット線）
19 バリアメタル（TiN ）
20 縦型の第１のＭＩＳ電界効果トランジスタ（導通）
21 縦型の第２のＭＩＳ電界効果トランジスタ（非導通）
22 絶縁膜（SiO2）
23 窒化膜（Si3N4 ）
24 ｎ型ドレイン領域
25 バリアメタル（TiN ）
26 高融点金属膜（Ｗ）
27 ＳＯＩ用の酸化膜（SiO2）
28 ｐ型のＳＯＩ基板
29 窒化膜（Si3N4 ）
Claims (4)
- 半導体基板あるいは底部に絶縁膜を有する半導体基板に選択的に凸状構造に設けられた
半導体層に、上部から相対してドレイン領域（あるいはソース領域）、低濃度のチャネル
領域及びソース領域（あるいはドレイン領域）が設けられ、前記半導体層の側面の周囲に
はゲート絶縁膜を介してゲート電極が設けられた構造からなる縦型の第１のＭＩＳ電界効
果トランジスタと、前記第１のＭＩＳ電界効果トランジスタのチャネル領域を高濃度化さ
せた縦型の第２のＭＩＳ電界効果トランジスタとを情報の二値に対応して配列接続されて
なることを特徴とする読み出し専用記憶装置。 - 前記縦型の第１のＭＩＳ電界効果トランジスタへのビット線の接続の有無を情報の二値
に対応して配列接続されてなることを特徴とする読み出し専用記憶装置。 - ドレイン領域（あるいはソース領域）の上面に自己整合して設けられた導電プラグを備
えてなることを特徴とするＭＩＳ電界効果トランジスタ。 - 凸状構造に設けられた半導体層に相対して設けられたソースドレイン領域間のチャネル
領域が、前記半導体層の上部に設けられたドレイン領域（あるいはソース領域）の底面よ
り等距離において、同一の不純物濃度を有することを特徴とするＭＩＳ電界効果トランジ
スタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004118646A JP4565380B2 (ja) | 2004-04-14 | 2004-04-14 | 読み出し専用記憶装置 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8310002B2 (en) | 2008-04-21 | 2012-11-13 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| TWI387107B (zh) * | 2009-01-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法和橫向擴散金氧半電晶體及其製造方法 |
| JP2013214694A (ja) * | 2012-04-01 | 2013-10-17 | Nanya Technology Corp | 階層ビット線構造を備えたメモリアレイ |
| WO2015059819A1 (ja) * | 2013-10-25 | 2015-04-30 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体記憶装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911671A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JPS6417462A (en) * | 1987-07-11 | 1989-01-20 | Sony Corp | Read-only memory device |
| JPH05145042A (ja) * | 1991-11-22 | 1993-06-11 | Ricoh Co Ltd | 半導体メモリ素子、メモリ装置及びその製造方法 |
| JPH05218338A (ja) * | 1992-01-31 | 1993-08-27 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH09167805A (ja) * | 1995-12-14 | 1997-06-24 | Sony Corp | マスクｒｏｍ及びその製造方法 |
| JPH1117143A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2000506315A (ja) * | 1996-03-12 | 2000-05-23 | シーメンス アクチエンゲゼルシヤフト | メモリセル装置及びその製造方法 |
-
2004
- 2004-04-14 JP JP2004118646A patent/JP4565380B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911671A (ja) * | 1982-07-12 | 1984-01-21 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JPS6417462A (en) * | 1987-07-11 | 1989-01-20 | Sony Corp | Read-only memory device |
| JPH05145042A (ja) * | 1991-11-22 | 1993-06-11 | Ricoh Co Ltd | 半導体メモリ素子、メモリ装置及びその製造方法 |
| JPH05218338A (ja) * | 1992-01-31 | 1993-08-27 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH09167805A (ja) * | 1995-12-14 | 1997-06-24 | Sony Corp | マスクｒｏｍ及びその製造方法 |
| JP2000506315A (ja) * | 1996-03-12 | 2000-05-23 | シーメンス アクチエンゲゼルシヤフト | メモリセル装置及びその製造方法 |
| JPH1117143A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8310002B2 (en) | 2008-04-21 | 2012-11-13 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| TWI387107B (zh) * | 2009-01-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法和橫向擴散金氧半電晶體及其製造方法 |
| JP2013214694A (ja) * | 2012-04-01 | 2013-10-17 | Nanya Technology Corp | 階層ビット線構造を備えたメモリアレイ |
| US8699255B2 (en) | 2012-04-01 | 2014-04-15 | Nanya Technology Corp. | Memory array with hierarchical bit line structure |
| WO2015059819A1 (ja) * | 2013-10-25 | 2015-04-30 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体記憶装置 |
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| JP4565380B2 (ja) | 2010-10-20 |
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