JPS5911671A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPS5911671A JPS5911671A JP57121011A JP12101182A JPS5911671A JP S5911671 A JPS5911671 A JP S5911671A JP 57121011 A JP57121011 A JP 57121011A JP 12101182 A JP12101182 A JP 12101182A JP S5911671 A JPS5911671 A JP S5911671A
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- Japan
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- insulating film
- film
- etching
- conductivity type
- memory device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
いた高集積、高密度化を図った読出し専用の半導体記憶
装置とその製造方法に関する。
装置とその製造方法に関する。
大規模半導体集積回路に組み込まれている読出し専用の
記憶装置（ＲＯＭ）はランダムロジックの様な不規則な
ダート相互間配線による高密度化の困雌さはなく、高集
積化にとってチップのレイアウト設計が単純であるとい
う利点をもつものである。従来、ＲＯＭを構成するＭＯ
ＳＦＥＴは、大容量ＲＯＭの要求とともに、その配列の
工夫等が行なわれてきたが、更に、高密度化に有利な素
子構造として、よく知られている縦型ＭＯ８ＦＥＴがあ
る。従来の一般的な縦型ＭＯ８ＦＥＴを第１図で説明す
ると、（ａ）において１はソース領域となる例えばＮ
Ｓｌ基板、２はｒ−）領域となるＰ型層、３はドレイ
ン領域となるＮ型層であり、このように積層された半導
体基板を例えば異方性エツチングで選択的にエツチング
し、図示の如き断面Ｖ字状の四部４を形成する。この後
、（ｂ）に示す如く、ダート絶縁段５、素子間分離絶縁
膜６、’）”−）’α電極を形成し、更に絶縁体護膜８
を形成して縦型ＭＯ８ＦＥＴとなる。
記憶装置（ＲＯＭ）はランダムロジックの様な不規則な
ダート相互間配線による高密度化の困雌さはなく、高集
積化にとってチップのレイアウト設計が単純であるとい
う利点をもつものである。従来、ＲＯＭを構成するＭＯ
ＳＦＥＴは、大容量ＲＯＭの要求とともに、その配列の
工夫等が行なわれてきたが、更に、高密度化に有利な素
子構造として、よく知られている縦型ＭＯ８ＦＥＴがあ
る。従来の一般的な縦型ＭＯ８ＦＥＴを第１図で説明す
ると、（ａ）において１はソース領域となる例えばＮ
Ｓｌ基板、２はｒ−）領域となるＰ型層、３はドレイ
ン領域となるＮ型層であり、このように積層された半導
体基板を例えば異方性エツチングで選択的にエツチング
し、図示の如き断面Ｖ字状の四部４を形成する。この後
、（ｂ）に示す如く、ダート絶縁段５、素子間分離絶縁
膜６、’）”−）’α電極を形成し、更に絶縁体護膜８
を形成して縦型ＭＯ８ＦＥＴとなる。
第２図にＭＯＳＦＥＴを用いたＲＯＭの基本回路を示す
。この回路を第１図の縦型ＭＯ８ＦＥＴで構成する場合
、例えば多結晶シリコンからなるダート電極７を横方向
に共通に配設してワード線％ 、 Ｗ２． ・・・とじ
、Ｎ＋５ｊＩＩＪｌｌ ３からなるドレイン領域をＡｔ
配線等により縦方向に接続してビット線Ｂ１＋Ｂ２・・
・とする。このとき、ＦＥＴ Ｔｔ ｒ Ｔｓ・・・
のドレイン領域をピット線に接続するか否かを選択する
ことで、所定の情報が記憶される。第２図の場合、ＦＥ
Ｔ −７７が他の個所を異なる情報をもつ。
。この回路を第１図の縦型ＭＯ８ＦＥＴで構成する場合
、例えば多結晶シリコンからなるダート電極７を横方向
に共通に配設してワード線％ 、 Ｗ２． ・・・とじ
、Ｎ＋５ｊＩＩＪｌｌ ３からなるドレイン領域をＡｔ
配線等により縦方向に接続してビット線Ｂ１＋Ｂ２・・
・とする。このとき、ＦＥＴ Ｔｔ ｒ Ｔｓ・・・
のドレイン領域をピット線に接続するか否かを選択する
ことで、所定の情報が記憶される。第２図の場合、ＦＥ
Ｔ −７７が他の個所を異なる情報をもつ。
第１図のような縦型ＦＥＴ構造を用いて第２図のＲＯＭ
を構成した場合、１セル当りの占有面積を算出すると、
およそ６×６μｍ２で、高集積、 。
を構成した場合、１セル当りの占有面積を算出すると、
およそ６×６μｍ２で、高集積、 。
高密度化の要求とともに１チツプの面積が必然的に大き
くなり、結果的にＬＳＩの歩留り低下を招くことになり
不都合である。
くなり、結果的にＬＳＩの歩留り低下を招くことになり
不都合である。
本発明の目的は、縦型ＭＯ８ＦＥＴを用いて従来にない
高密度、高集積化を図ったＲＯＭを提供することにある
。
高密度、高集積化を図ったＲＯＭを提供することにある
。
本発明の他の目的は、低温でフィールド領域に絶縁膜を
埋込む技術および反応性イオンエツチング技術を用いて
、縦型ＭＯ８ＦＥＴからなるＲＯＭを高密度に集積形成
する製造方法を提供することにある。
埋込む技術および反応性イオンエツチング技術を用いて
、縦型ＭＯ８ＦＥＴからなるＲＯＭを高密度に集積形成
する製造方法を提供することにある。
本発明に係るＲＯＭは、ワード線方向に複数個配列形成
される縦形ＭＯ８ＦＥＴが半導体ウェハに連続的に形成
された溝の側壁に設けられ、かつそれらのダート電極が
溝の相対向する側壁では互いに独立で溝に沿って連続的
に形成されてそのままワード線を構成する。ワード線方
向の複数個の縦型ＭＯ８ＦＥＴの分離は、例えば予め半
導体ウェハにビット線方向に溝を形成してここに平坦に
絶縁膜を埋込んでおけばよい。そしてワード線方向の溝
はビット線方向に埋込まれた絶縁膜と半導体領域を等し
いエツチング速度で工、チングすることにより形成すれ
ばよい。ダート電極が側壁に形成された溝はその後、絶
縁膜を表面が平坦になるように埋込むことが望ましい。
される縦形ＭＯ８ＦＥＴが半導体ウェハに連続的に形成
された溝の側壁に設けられ、かつそれらのダート電極が
溝の相対向する側壁では互いに独立で溝に沿って連続的
に形成されてそのままワード線を構成する。ワード線方
向の複数個の縦型ＭＯ８ＦＥＴの分離は、例えば予め半
導体ウェハにビット線方向に溝を形成してここに平坦に
絶縁膜を埋込んでおけばよい。そしてワード線方向の溝
はビット線方向に埋込まれた絶縁膜と半導体領域を等し
いエツチング速度で工、チングすることにより形成すれ
ばよい。ダート電極が側壁に形成された溝はその後、絶
縁膜を表面が平坦になるように埋込むことが望ましい。
本発明の方法は、ソース領域となる第１導電型半導体基
板に活性領域となる第２導電型半導体層を形成したウェ
ハを用意し、まず第１のエツチング工程でビット線方向
に複数本の溝を形成してこの溝に表面が平坦になるよう
に第１の絶縁膜を埋込む。この第１の絶縁膜はワード線
エツチング速度で基板に達する深さにエラチン５グして
ワード線方向に複数本の溝を形成する第２のエツチング
工程を施す。そして溝に露出した半導体層表面を階化し
てこの溝の相対向する側壁にそれぞれ自己整合的に、溝
に沿って連続するダート電極を形成する。これは全面に
ダート電極材料膜を堆積した後、反応性イオンエツチン
グにより側壁部にのみダート電極材料膜を選択的に残置
させる技術を用いる。これによりワード線を兼ねた共通
ダート電極が得られる。
板に活性領域となる第２導電型半導体層を形成したウェ
ハを用意し、まず第１のエツチング工程でビット線方向
に複数本の溝を形成してこの溝に表面が平坦になるよう
に第１の絶縁膜を埋込む。この第１の絶縁膜はワード線
エツチング速度で基板に達する深さにエラチン５グして
ワード線方向に複数本の溝を形成する第２のエツチング
工程を施す。そして溝に露出した半導体層表面を階化し
てこの溝の相対向する側壁にそれぞれ自己整合的に、溝
に沿って連続するダート電極を形成する。これは全面に
ダート電極材料膜を堆積した後、反応性イオンエツチン
グにより側壁部にのみダート電極材料膜を選択的に残置
させる技術を用いる。これによりワード線を兼ねた共通
ダート電極が得られる。
その後、ゲート電砂が形成された溝に表面が平坦になる
ように第２の絶縁膜を埋込み、次いで第１．第２の絶縁
膜で分離された各半導体層領域に不純物添加を行なって
ドレイン領域となる第１導電型半導体層を形成する。最
後に、各ドレイン領域を共通接続するビット線を配設す
る。
ように第２の絶縁膜を埋込み、次いで第１．第２の絶縁
膜で分離された各半導体層領域に不純物添加を行なって
ドレイン領域となる第１導電型半導体層を形成する。最
後に、各ドレイン領域を共通接続するビット線を配設す
る。
ＲＯＭとしての情報書込みは、例えばダート領域に選択
的に不純物添加を行なってそのしきい値を他の領域と異
ならせることにより容易に可能である。
的に不純物添加を行なってそのしきい値を他の領域と異
ならせることにより容易に可能である。
本発明によれば、連続溝の相対向する側壁をそれぞれ有
効に利用して、ワード線を兼ねた共通ダート電極をもつ
縦型ＭＯ８ＦＥＴを集積形成することにより、従来のよ
うに累子領域毎に７字溝を設ける構造と比べて大幅な高
密度化が図られる。
効に利用して、ワード線を兼ねた共通ダート電極をもつ
縦型ＭＯ８ＦＥＴを集積形成することにより、従来のよ
うに累子領域毎に７字溝を設ける構造と比べて大幅な高
密度化が図られる。
また本発明の方法によれば、反応性イオンエツチング技
術を用いてダート電極を溝側壁に自己整合的に形成する
ことができ、従ってダート・ドレイン間の浮遊容量が小
さく縦型ＭＯ８ＦＥＴの高速動作が可能となる。また反
応性イオンエツチング技術と低温プロセスでの平坦化絶
縁膜埋込み技術を利用することで、微細加工が可能であ
り、これも高密度化、高速化に寄与する。
術を用いてダート電極を溝側壁に自己整合的に形成する
ことができ、従ってダート・ドレイン間の浮遊容量が小
さく縦型ＭＯ８ＦＥＴの高速動作が可能となる。また反
応性イオンエツチング技術と低温プロセスでの平坦化絶
縁膜埋込み技術を利用することで、微細加工が可能であ
り、これも高密度化、高速化に寄与する。
ちなみに、１セル当りの占有面積は本発明によれば約１
８μｍ！が可能であり、従来に比べて約２倍の高密度化
が達成できる。
８μｍ！が可能であり、従来に比べて約２倍の高密度化
が達成できる。
本発明の実施例を第３図（６）〜（、）を用いて説明す
る。図の（、）はノやターンレイアウトであり、（ｂ）
。
る。図の（、）はノやターンレイアウトであり、（ｂ）
。
（ｅ） 、 （ｄ）および（、）はそれぞれ（、）のＡ
−Ａ’ 、 Ｂ−Ｂ’。
−Ａ’ 、 Ｂ−Ｂ’。
ｃ −ｃ’およびＤ −Ｄ’断面図である。１１はソー
ス領域となる１型シリコン基板、１２はチャンネル領域
となるＰ型層であり、１３はドレイン領域となるＮ＋ｆ
Ｍ層である。また１４はＡｔ膜からなるビット線で縦方
向のＨｊ３１層１３にコンタクトさせており、１５はワ
ード線を兼ねたｆ−）電極である。ビット線１４の間は
、Ｐ型層１２の途中まで形成された溝１６に埋設された
第１の絶縁膜１７により分離されている。ビット線１４
に沿う方向の素子分離は基板に達する深さに形成された
ｉ？４１８により行なわれており、この溝１８の相対向
する側壁にそれぞれ自己整合的に、かつ連続的にケ゛−
ト電極１５が形成されている６１９はダート絶縁膜であ
る。ダート電極１５が形成された溝１８には第２の絶縁
膜２０が埋設されている。
ス領域となる１型シリコン基板、１２はチャンネル領域
となるＰ型層であり、１３はドレイン領域となるＮ＋ｆ
Ｍ層である。また１４はＡｔ膜からなるビット線で縦方
向のＨｊ３１層１３にコンタクトさせており、１５はワ
ード線を兼ねたｆ−）電極である。ビット線１４の間は
、Ｐ型層１２の途中まで形成された溝１６に埋設された
第１の絶縁膜１７により分離されている。ビット線１４
に沿う方向の素子分離は基板に達する深さに形成された
ｉ？４１８により行なわれており、この溝１８の相対向
する側壁にそれぞれ自己整合的に、かつ連続的にケ゛−
ト電極１５が形成されている６１９はダート絶縁膜であ
る。ダート電極１５が形成された溝１８には第２の絶縁
膜２０が埋設されている。
図から明らかなように、溝１８によってビット線１４方
向に分離されたＮ１層１３は、それぞれ２つの縦型ＭＯ
８ＦＥＴの共通ドレイン領域となっている。またワード
線方向の素子分離用である第１の絶縁膜１７はＰ型層１
２の途中まで埋設されていることから、Ｐ型層１２に対
して外部から共通に一定の電位を与えることが可能とな
っており、これにより安定な縦型ＭＯＳＦＥＴ特１１：
が得られる。
向に分離されたＮ１層１３は、それぞれ２つの縦型ＭＯ
８ＦＥＴの共通ドレイン領域となっている。またワード
線方向の素子分離用である第１の絶縁膜１７はＰ型層１
２の途中まで埋設されていることから、Ｐ型層１２に対
して外部から共通に一定の電位を与えることが可能とな
っており、これにより安定な縦型ＭＯＳＦＥＴ特１１：
が得られる。
本実施例によれば、複数の縦型ＭＯ８ＦＥＴが半導体ウ
ェハに連続的に形成された溝の側壁をそれぞれ有効に利
用して、溝に沿って共通にダート電極を配設して集積形
成されるため、高密度のＲＯＭが得られる。
ェハに連続的に形成された溝の側壁をそれぞれ有効に利
用して、溝に沿って共通にダート電極を配設して集積形
成されるため、高密度のＲＯＭが得られる。
次に、第４図および第５図を用いて、本発明の具体的な
製造工程例を説明する。第４図および第５図はそれぞれ
第３図（＆）のＡ −Ａ’およびｃ −ｃ’断面に相当
する工程断面図であり、工程は第４図（、）と第５図（
、）、第４図（ｂ）と第５図（ｂ）、・・・のように対
応する。なお説明の便宜上、第３図とは異なる符号を付
しである。まず、Ｎ＋シリコン基板２１上に気相成長法
によりＰ型シリコン層２２を約２μｍ成長させる（、）
。このシリコンウェハにＣＶＤ５ ｉ ｏ、膜２３を低
温で堆積し、その後、レジストを全面塗布し、写真蝕刻
法によりデバイス形成領域となる部分にレジストパター
ン２４を選択的に残置させる（ｂ）。ＣＶＤ５ＩＯ□膜
２３はウェハ表面の汚染防止のためのもので、場合によ
っては無くてもよい。レジストパターン２４をマスクと
して、ＣＶＤ５ｉＯ，膜２３をエツチングし、レジスト
パターン２４及びノやターニングされ残置したＣＶＤＳ
ｉＯ２膜２３をマスクとして、例えばＣＦａ＋Ｃ１，ガ
スを用いた反応性イオンエツチング（第１のエツチング
工程）により、フィールド部となるシリコン層２２の途
中迄エツチングして溝２５を形成する（ｃ）。次に、レ
ジストパターン２４を用いたリフトオフ加工によりフィ
ールド領域の溝２５に５ｔｏ２膜２６□を埋め込む。例
えばこのリフトオフ加工は次のように行なう。即ち、全
面に、例えばプラズマＣＶＤ５Ｉ０２膜を堆積し、これ
を弗化アンモニウムで１分程度エツチングすると、フィ
ールド領域と素子形成領域の境界にできている段差部の
側面に堆積したプラズマＣＶＤ５Ｉ０２膜は平坦部に比
べてエツチング速度が３〜２０倍早いため、選択的に上
記段差部側面のプラズマＣＶＤ５ ｉ ０２膜が除去さ
れる。その後、素子形成領域上のレジスト膜やターン２
４を除去すると、レジスト膜やターン２４上に堆積され
たプラズマｃｖＤｓｔｏ□膜も同時に除去され、フィー
ルド領域のみに、プラズマＣＶＤ５１０２膜２６１が埋
め込まれる（ｄ）。この時、フィールド領域と素子形成
領域の境界には、図示のように一定の細い溝の断面形状
が残される０次に上記、細い溝を例えばＣＶＤ５ｉＯｚ
膜２６２で均一に埋め込むとｃｖｎｓｉｏ２膜２６２の
表膜上６２記細い溝の上に、所定の凹ができるから、更
に流ばＰＳＧ膜、ＢＳＧ膜、レジスト等）により表面を
平坦にする（、）。この平坦化された表面は後の微細パ
ターンのりソブラフィに大いに有利となる。
製造工程例を説明する。第４図および第５図はそれぞれ
第３図（＆）のＡ −Ａ’およびｃ −ｃ’断面に相当
する工程断面図であり、工程は第４図（、）と第５図（
、）、第４図（ｂ）と第５図（ｂ）、・・・のように対
応する。なお説明の便宜上、第３図とは異なる符号を付
しである。まず、Ｎ＋シリコン基板２１上に気相成長法
によりＰ型シリコン層２２を約２μｍ成長させる（、）
。このシリコンウェハにＣＶＤ５ ｉ ｏ、膜２３を低
温で堆積し、その後、レジストを全面塗布し、写真蝕刻
法によりデバイス形成領域となる部分にレジストパター
ン２４を選択的に残置させる（ｂ）。ＣＶＤ５ＩＯ□膜
２３はウェハ表面の汚染防止のためのもので、場合によ
っては無くてもよい。レジストパターン２４をマスクと
して、ＣＶＤ５ｉＯ，膜２３をエツチングし、レジスト
パターン２４及びノやターニングされ残置したＣＶＤＳ
ｉＯ２膜２３をマスクとして、例えばＣＦａ＋Ｃ１，ガ
スを用いた反応性イオンエツチング（第１のエツチング
工程）により、フィールド部となるシリコン層２２の途
中迄エツチングして溝２５を形成する（ｃ）。次に、レ
ジストパターン２４を用いたリフトオフ加工によりフィ
ールド領域の溝２５に５ｔｏ２膜２６□を埋め込む。例
えばこのリフトオフ加工は次のように行なう。即ち、全
面に、例えばプラズマＣＶＤ５Ｉ０２膜を堆積し、これ
を弗化アンモニウムで１分程度エツチングすると、フィ
ールド領域と素子形成領域の境界にできている段差部の
側面に堆積したプラズマＣＶＤ５Ｉ０２膜は平坦部に比
べてエツチング速度が３〜２０倍早いため、選択的に上
記段差部側面のプラズマＣＶＤ５ ｉ ０２膜が除去さ
れる。その後、素子形成領域上のレジスト膜やターン２
４を除去すると、レジスト膜やターン２４上に堆積され
たプラズマｃｖＤｓｔｏ□膜も同時に除去され、フィー
ルド領域のみに、プラズマＣＶＤ５１０２膜２６１が埋
め込まれる（ｄ）。この時、フィールド領域と素子形成
領域の境界には、図示のように一定の細い溝の断面形状
が残される０次に上記、細い溝を例えばＣＶＤ５ｉＯｚ
膜２６２で均一に埋め込むとｃｖｎｓｉｏ２膜２６２の
表膜上６２記細い溝の上に、所定の凹ができるから、更
に流ばＰＳＧ膜、ＢＳＧ膜、レジスト等）により表面を
平坦にする（、）。この平坦化された表面は後の微細パ
ターンのりソブラフィに大いに有利となる。
その後、上記平坦化膜２７及びＣＶＤ５ｉＯｚ膜２６□
を例えば反応性イオンエツチングを用いて、均一にエツ
チングし、素子形成領域のシリコン層２２を露出させる
と、フィールド領域の溝２５はほぼ平坦に８１０２膜２
６（第１の絶縁膜）で埋め込まれる（ｆ）。次に、Ｃｖ
ＤＳＩＯ２膜２８を全面に堆積し、全面にＡｔ又はレジ
スト膜を形成し、厚方向に埋込まれた５ｔＯ２膜２６お
よびＰ型シリコン層２２を例えば石英ターｒヮトでＣ！
、Ｆ、ガスを用いた反応性イオンエツチング（第２のエ
ツチング工程）によりエツチングし、Ｎ＋ｇ板２１に到
達する深さの横方向に連続する溝３０を形成する（ｈ）
。この後、マスクツギターン２９及びＣＶＤ５ＩＯ，膜
２８を除去し、通常の前処理を行なった後乾燥酸素雰囲
気中で９００°Ｃ１５０分露出しているシリコン表面を
酸化し、約４００１程度のダート絶縁膜となる５１０２
膜３１を形成し、次に、ＣＶＤ法により例えば多結晶シ
リコン膜（あるいは低抵抗を指向したメタルシリサイド
等）３２を約３０００１堆積させる（１）。そして、全
面を反応性イオンエツチングで均一エツチングすること
により上記多結晶シリコン膜３２を溝３０の側壁のみに
残置させて、ワード線を兼ねたダート電極を形成する（
ｊ）。こうしてダート電極を溝３０の側壁に自己整合的
に形成した後、この溝３０に、先に工程（ｄ） 、 （
ｅ）で述べた方法と全く同様の方法で８１０２膜３３（
第２の絶縁膜）を平坦に埋込む（ｋ）。それから、例え
ばＡ８イオンを７０ｋＷ、ドーズ量３ Ｘ １０１５ｍ
−２の条件でイオン注入してドレイン領域となる１型Ｎ
３４を形成しくｌ）、最後にＣＶＤ５ｉ０２膜３５で
′菩弁そ巷参全面をおおσ１、通常のＡｔ配線工程を
経て縦方向に走るビット線３６を形成するに）。
を例えば反応性イオンエツチングを用いて、均一にエツ
チングし、素子形成領域のシリコン層２２を露出させる
と、フィールド領域の溝２５はほぼ平坦に８１０２膜２
６（第１の絶縁膜）で埋め込まれる（ｆ）。次に、Ｃｖ
ＤＳＩＯ２膜２８を全面に堆積し、全面にＡｔ又はレジ
スト膜を形成し、厚方向に埋込まれた５ｔＯ２膜２６お
よびＰ型シリコン層２２を例えば石英ターｒヮトでＣ！
、Ｆ、ガスを用いた反応性イオンエツチング（第２のエ
ツチング工程）によりエツチングし、Ｎ＋ｇ板２１に到
達する深さの横方向に連続する溝３０を形成する（ｈ）
。この後、マスクツギターン２９及びＣＶＤ５ＩＯ，膜
２８を除去し、通常の前処理を行なった後乾燥酸素雰囲
気中で９００°Ｃ１５０分露出しているシリコン表面を
酸化し、約４００１程度のダート絶縁膜となる５１０２
膜３１を形成し、次に、ＣＶＤ法により例えば多結晶シ
リコン膜（あるいは低抵抗を指向したメタルシリサイド
等）３２を約３０００１堆積させる（１）。そして、全
面を反応性イオンエツチングで均一エツチングすること
により上記多結晶シリコン膜３２を溝３０の側壁のみに
残置させて、ワード線を兼ねたダート電極を形成する（
ｊ）。こうしてダート電極を溝３０の側壁に自己整合的
に形成した後、この溝３０に、先に工程（ｄ） 、 （
ｅ）で述べた方法と全く同様の方法で８１０２膜３３（
第２の絶縁膜）を平坦に埋込む（ｋ）。それから、例え
ばＡ８イオンを７０ｋＷ、ドーズ量３ Ｘ １０１５ｍ
−２の条件でイオン注入してドレイン領域となる１型Ｎ
３４を形成しくｌ）、最後にＣＶＤ５ｉ０２膜３５で
′菩弁そ巷参全面をおおσ１、通常のＡｔ配線工程を
経て縦方向に走るビット線３６を形成するに）。
なおＮ＋型層３４の活性化のためのアニール工程は格別
に設けなくても、その後の熱工程を利用することができ
る。
に設けなくても、その後の熱工程を利用することができ
る。
以上の説明はＲＯＭセルにデータが書き込まれていない
場合であり、実際はデータが書き込まれるＲＯＭセルの
製造工程が入る。データの書き込みとはメモリセル翰ワ
ード線によって選ばれた時、そのセルであるトランジス
タが導通するか（１Ｎの状態）、非導通のままであるか
（０＃の状態）の認識信号を出せる状態のことで、通常
ビット線の電位から読み出せるようにしている。
場合であり、実際はデータが書き込まれるＲＯＭセルの
製造工程が入る。データの書き込みとはメモリセル翰ワ
ード線によって選ばれた時、そのセルであるトランジス
タが導通するか（１Ｎの状態）、非導通のままであるか
（０＃の状態）の認識信号を出せる状態のことで、通常
ビット線の電位から読み出せるようにしている。
このような書き込み方式には（ｉ）シきい値電圧を変え
る、（ｉｉ）ドレイン側又はソース側の配線の接続の有
無、（巾ｒ−）電極とワード線の間の接続の有無等の方
法がある。本発明では、ダート電極がワード線を兼ねて
横方向に共通に配役されていること、およびドレインと
なるＮ＋型層３４がビット線３６に沿って２個のＭＯＳ
ＦＥＴに共通となっていることなどの理由から、（：）
の方法が最適である。
る、（ｉｉ）ドレイン側又はソース側の配線の接続の有
無、（巾ｒ−）電極とワード線の間の接続の有無等の方
法がある。本発明では、ダート電極がワード線を兼ねて
横方向に共通に配役されていること、およびドレインと
なるＮ＋型層３４がビット線３６に沿って２個のＭＯＳ
ＦＥＴに共通となっていることなどの理由から、（：）
の方法が最適である。
第６図（ａ）〜（ｄ）は、第４図の工程（ｈ）と（１）
の間に入る書込み工程を示した断面図である。すなわち
素子形成のための溝３０を形成した後にマスクツギター
ン２９を除去しくａ）、次に全面フォトレジスト膜３７
を塗布し、書き込みすべきＭＯ８ＦＥＴ領域部を写真蝕
刻法により除去し、続いてシリコン層２２と同じ導電型
となる不純物イオン、例えばボロンイオンを、シリコン
層２２のほぼ中央部近くにプロジェクトレンジを決め（
シリコン層２２の表面側に片寄ってもよい）、１〜６
Ｘ Ｉ Ｏ”ｃｍ−２程度のドーズ量でイオン注入し、
イオン注入層３８を形成する（ｂ）。この後、レジスト
膜３７及びＣＶＤ５ｉＯ，膜２８を全面除去しくＣ）、
前述のように通常の前処理を行なった後乾燥酸素雰囲気
中で９００°Ｃ５５０分露出しているシリコン表面を酸
化して約４００Ｘ程度の８１０２膜３１を形成すると同
時にイオン注入層３８を活性化してＰ＋型層３９を形成
する（ｄ）。以下は前述の第４図および第５図（ｊ）以
降の工程と全く同じ工程でデータの書き込まれたＲＯＭ
セルが完成する。
の間に入る書込み工程を示した断面図である。すなわち
素子形成のための溝３０を形成した後にマスクツギター
ン２９を除去しくａ）、次に全面フォトレジスト膜３７
を塗布し、書き込みすべきＭＯ８ＦＥＴ領域部を写真蝕
刻法により除去し、続いてシリコン層２２と同じ導電型
となる不純物イオン、例えばボロンイオンを、シリコン
層２２のほぼ中央部近くにプロジェクトレンジを決め（
シリコン層２２の表面側に片寄ってもよい）、１〜６
Ｘ Ｉ Ｏ”ｃｍ−２程度のドーズ量でイオン注入し、
イオン注入層３８を形成する（ｂ）。この後、レジスト
膜３７及びＣＶＤ５ｉＯ，膜２８を全面除去しくＣ）、
前述のように通常の前処理を行なった後乾燥酸素雰囲気
中で９００°Ｃ５５０分露出しているシリコン表面を酸
化して約４００Ｘ程度の８１０２膜３１を形成すると同
時にイオン注入層３８を活性化してＰ＋型層３９を形成
する（ｄ）。以下は前述の第４図および第５図（ｊ）以
降の工程と全く同じ工程でデータの書き込まれたＲＯＭ
セルが完成する。
また本発明のＲＯＭにおいては、溝の相対向する側壁に
設けられたダート電極をワード線としているため、ワー
ド線の取出し方法が非常に鄭しい。第７図はワード線の
取出し方法を説明するための図である。図は多結晶シリ
コン膜３２からなるｅ−）電極を配設した後、溝３０を
絶縁膜で埋込む前のワード線端部付近を示している。即
ち図に示す如く多結晶シリフン膜３２からなるワード線
を端部Ａで蛇行させておく。そして第４図および第５図
の（ｊ）の段階で、全面にレジスト膜を塗布し、図のＡ
部分を写真蝕刻法で露出させ、ウェットエツチングによ
り多結晶シリコン膜３２を除去する。この時メモリセル
アレイの反対側の端部でも同様に多結晶シリコン膜３２
を除去し、両端でつながっていたワード線を切断分離す
る。この様にして溝の対向ずる側壁に配設されたワード
線を即ちダート電極を分離して取り出すことが可能であ
る。
設けられたダート電極をワード線としているため、ワー
ド線の取出し方法が非常に鄭しい。第７図はワード線の
取出し方法を説明するための図である。図は多結晶シリ
コン膜３２からなるｅ−）電極を配設した後、溝３０を
絶縁膜で埋込む前のワード線端部付近を示している。即
ち図に示す如く多結晶シリフン膜３２からなるワード線
を端部Ａで蛇行させておく。そして第４図および第５図
の（ｊ）の段階で、全面にレジスト膜を塗布し、図のＡ
部分を写真蝕刻法で露出させ、ウェットエツチングによ
り多結晶シリコン膜３２を除去する。この時メモリセル
アレイの反対側の端部でも同様に多結晶シリコン膜３２
を除去し、両端でつながっていたワード線を切断分離す
る。この様にして溝の対向ずる側壁に配設されたワード
線を即ちダート電極を分離して取り出すことが可能であ
る。
以上のように本実施例の方法によれば、反応性イオンエ
ツチング技術と低温プロセスによる絶縁膜埋込み技術を
利用して、半導体ウェハに連続的に形成した溝の側壁に
自己整合的にダート電極を形成すると共にウェハの平坦
化を行なっており、従って、高速動作が可能でしかも微
細加工による高密度化を図ったＲＯＭを実現することが
できる。
ツチング技術と低温プロセスによる絶縁膜埋込み技術を
利用して、半導体ウェハに連続的に形成した溝の側壁に
自己整合的にダート電極を形成すると共にウェハの平坦
化を行なっており、従って、高速動作が可能でしかも微
細加工による高密度化を図ったＲＯＭを実現することが
できる。
なお、以上の実施例では第１、第２の埋込み絶縁膜とし
て５ｔｏ２膜を例にとり説明したが他の絶縁膜を埋め込
んでもよい。またメモリセルのワード線としては多結晶
シリコンの他に低抵抗化をねらったモリブデンシリサイ
ド、あるいはポリシリコンにメタルを重ねたものを用い
てもよく、配線となる材料は全て可能である。また、実
施例ではｎチャンネルＭＯ８ＦＥＴについてのみ述べた
が本発明はＰＮ２．、チャンネルＭＯ８ＦＦｉ：Ｔを用
いた場合にも同様に適用できることはもちろん、ＳＯ８
やＳＯＩ基板を用いた場合にも適用できる。
て５ｔｏ２膜を例にとり説明したが他の絶縁膜を埋め込
んでもよい。またメモリセルのワード線としては多結晶
シリコンの他に低抵抗化をねらったモリブデンシリサイ
ド、あるいはポリシリコンにメタルを重ねたものを用い
てもよく、配線となる材料は全て可能である。また、実
施例ではｎチャンネルＭＯ８ＦＥＴについてのみ述べた
が本発明はＰＮ２．、チャンネルＭＯ８ＦＦｉ：Ｔを用
いた場合にも同様に適用できることはもちろん、ＳＯ８
やＳＯＩ基板を用いた場合にも適用できる。
第１図（ａ） ｌ （ｂ）は従来ノ縦型ＭＯ８ＦＥＴを
示す図、第２図はＭＯＳＦＥＴを用いたＲＯＭの等価回
路図、第３図（、）〜（、）は本発明の一実施例のＲＯ
Ｍの構造を示す図、第４図（、）〜（ハ）および第５図
（、）〜（ハ）はその製造工程例を示す図、第６図（、
）〜（ｄ）は同じく情報書込みフ０ロセスを示す図、第
７図は同じくワード線の取出し方法を説明するための図
である。 １１・・・Ｎ１シリコン基板（ソース領Ｍ）、１２・・
・Ｐ型層（活性領域）、１３・・・Ｎ”２ノ層（ドレイ
ン領域）、１４・・・ビット線、１５・・・ダート電極
（兼ワード線）、 １６．１８・・・溝、 １７・・・
第１の絶縁膜、１９・・・ダート絶縁膜、２ｏ・・・第
２の絶縁膜、２１・・・Ｎ〜シリコン基板（ソース領域
）、２２・・・Ｐ型層（活性領域）、２５・・・溝、２
６・・・８１０．膜（第１の絶縁膜）、３ｏ・・・溝、
３ノ・・・ＳｔＯ，膜（ダート絶縁膜）、３２・・・多
結晶シリコン膜（ダート電極兼ワード線）、３３・・・
ｓｔｏｗ膜（第２の絶縁膜）、ｓ ４ ・ｙＪ層（ドレ
イン領域、３６・・・ビット線。 出願人代理人 弁理士 鈴 江 武 章節１図 （ａ） （ｂ） 第２図 （Ｃ） 第３図 （ａ） （ｅ） 第４図 第４図 第４図 第５図 第５図 第５図 ３０３７２Ｚ て゛さ６図
示す図、第２図はＭＯＳＦＥＴを用いたＲＯＭの等価回
路図、第３図（、）〜（、）は本発明の一実施例のＲＯ
Ｍの構造を示す図、第４図（、）〜（ハ）および第５図
（、）〜（ハ）はその製造工程例を示す図、第６図（、
）〜（ｄ）は同じく情報書込みフ０ロセスを示す図、第
７図は同じくワード線の取出し方法を説明するための図
である。 １１・・・Ｎ１シリコン基板（ソース領Ｍ）、１２・・
・Ｐ型層（活性領域）、１３・・・Ｎ”２ノ層（ドレイ
ン領域）、１４・・・ビット線、１５・・・ダート電極
（兼ワード線）、 １６．１８・・・溝、 １７・・・
第１の絶縁膜、１９・・・ダート絶縁膜、２ｏ・・・第
２の絶縁膜、２１・・・Ｎ〜シリコン基板（ソース領域
）、２２・・・Ｐ型層（活性領域）、２５・・・溝、２
６・・・８１０．膜（第１の絶縁膜）、３ｏ・・・溝、
３ノ・・・ＳｔＯ，膜（ダート絶縁膜）、３２・・・多
結晶シリコン膜（ダート電極兼ワード線）、３３・・・
ｓｔｏｗ膜（第２の絶縁膜）、ｓ ４ ・ｙＪ層（ドレ
イン領域、３６・・・ビット線。 出願人代理人 弁理士 鈴 江 武 章節１図 （ａ） （ｂ） 第２図 （Ｃ） 第３図 （ａ） （ｅ） 第４図 第４図 第４図 第５図 第５図 第５図 ３０３７２Ｚ て゛さ６図
Claims (7)
- （１）半導体基板に複数本のビット線とこれに直交する
複数本のワード線、およびこれらの各交点位置に配置さ
れるＭＯＳＦＥＴを集積形成してなる読出し専用の半導
体記憶装置において、前記ＭＯ８ＦＥＴは、第１導電型
半導体基板上に第２導電型半導体層、その表面に第１導
電型半導体層が形成された半導体ウェハを用い、この第
１導電型半導体層から基板に達する深さに形成された溝
の側壁にダート絶縁膜を介してダート電極を形成してな
る縦型ＭＯ８ＦＥＴであり、かつワード線に沿う複数の
縦型ＭＯ８ＦＥＴはそのダート電極がワード線方向に連
続的に形成された溝の相対向する側壁にそれぞれ溝に沿
って連続的に配設されてワード線を構成していることを
特徴とする半導体記憶装置。 - （２）前記ワード線方向の複数個の縦型ＭＯ８ＦＥＴは
、前記第１導電型半導体層からなるドレイン領域が半導
体ウェハに埋込まれた第１の絶縁膜により分離され、前
記ワード線方向に沿う溝はこの第１の絶縁膜が埋込まれ
た半導体ウェハを絶縁膜領域と半導体領域に対して等し
いエツチング速度でエツチングして形成されたものであ
って、この溝には前記ケ９−ト電極が配設された後筒２
の絶縁膜が平坦に埋込まれている特許請求の範囲第１項
記載の半導体記憶装置。 - （３）前記複数の縦型ＭＯ８ＦＥＴは、選択的にダート
シきい値電圧を異ならせて情報が書込まれている特許請
求の範囲第１項記載の半導体記憶装置◇ - （４）半導体基板に複数本のビット線とこれに直交する
複数本のワード線、およびこれらの各交点位置に配置さ
れる縦型ＭＯ８ＦＥＴを集積形成して貌出し専用の半導
体記憶装置ｔｚを製造する方法であって、第１導電型半
導体基板上に第２導電型半導体層を形成したウェハにピ
ッ）Ｍ方向に複数本の溝を形成する第１のエッチング工
程と、この工程で形成された溝に第１の絶縁膜を表面が
平坦になるように埋込む工程と、絶縁膜が埋込まれたウ
ェハを絶縁膜領域と半導体領域に対して同じエツチング
速度をもってエツチングしてワード線方向に複数本の基
板に達する深さの溝を形成する第２のエツチング工程と
、この工程で露出した半導体層表面を酸化する工程と、
この工程の後全面にダート電極材料膜を堆積し反応性イ
オンエツチングにより溝の側壁にのみ電極材料膜を残置
させてワード線を兼ねたダート電極を形成する工程と、
このダート電極が形成された溝に表面が平坦になるよう
に第２の絶縁膜を埋込む工程と、この徒弟１および第２
の絶縁膜で分離された前記第２導電型半導体層の表面に
不純物を添加して複数の互いに分離された第１導電型半
導体層を形成する工程と、これら複数の第１導電型半導
体層を接続するピッ）Ｍとなる配線層を形成する工程と
を備えたことを特徴とする半導体記憶装置の製造方法。 - （５）前記第１および第２のエツチング工程は反応性イ
オンエッヘチングである特許請求の範囲第４項記載の半
導体記憶装置の製造方法。 - （６）前記第１および第２の絶縁膜埋込み工程は、溝内
部に周辺に細溝を残してプラズマＣＶＤ５１０ｚ膜を選
択的に埋込む工程、上記細溝を埋めるようにＣＶＤ５
ｉ ｏ、膜を堆積しその表面を平坦化膜で平坦化する工
程、および上記平坦化膜とＣＶＤ５１ ｏ、 ＩＩ！４
をこれらに対して等しいエツチング速度で均一エツチン
グする工程とからなるものである特許請求の範囲第４項
記載の半導体記憶装置の製造方法。 - （７）前記ダート電極材料膜を堆積する前に、選択的な
イオン注入によりダートしきい値電圧を設定して情報書
込みを行なう特許請求の範囲第４項記載の半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121011A JPS5911671A (ja) | 1982-07-12 | 1982-07-12 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121011A JPS5911671A (ja) | 1982-07-12 | 1982-07-12 | 半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911671A true JPS5911671A (ja) | 1984-01-21 |
Family
ID=14800584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121011A Pending JPS5911671A (ja) | 1982-07-12 | 1982-07-12 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911671A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136378A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS60169164A (ja) * | 1984-02-10 | 1985-09-02 | Nippon Texas Instr Kk | Ｖ形マスクｒｏｍ装置 |
| JPS6135554A (ja) * | 1984-07-28 | 1986-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 読出し専用メモリ−およびその製造方法 |
| JPS61263152A (ja) * | 1985-05-15 | 1986-11-21 | Nippon Texas Instr Kk | マスクｒｏｍ装置 |
| JPS6286175A (ja) * | 1985-10-14 | 1987-04-20 | Nippon Steel Corp | 方向性電磁鋼板の処理方法 |
| JPS63202061A (ja) * | 1987-02-17 | 1988-08-22 | Nec Corp | 半導体記憶装置 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
| DE19514834C1 (de) * | 1995-04-21 | 1997-01-09 | Siemens Ag | Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| JP2005303108A (ja) * | 2004-04-14 | 2005-10-27 | Takehide Shirato | 読み出し専用記憶装置 |
-
1982
- 1982-07-12 JP JP57121011A patent/JPS5911671A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136378A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS60169164A (ja) * | 1984-02-10 | 1985-09-02 | Nippon Texas Instr Kk | Ｖ形マスクｒｏｍ装置 |
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| JPS6286175A (ja) * | 1985-10-14 | 1987-04-20 | Nippon Steel Corp | 方向性電磁鋼板の処理方法 |
| JPS636611B2 (ja) * | 1985-10-14 | 1988-02-10 | Nippon Steel Corp | |
| JPS63202061A (ja) * | 1987-02-17 | 1988-08-22 | Nec Corp | 半導体記憶装置 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
| DE19514834C1 (de) * | 1995-04-21 | 1997-01-09 | Siemens Ag | Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| US5920778A (en) * | 1995-04-21 | 1999-07-06 | Siemens Aktiengesellschaft | Read-only memory cell arrangement and method for its production |
| JP2005303108A (ja) * | 2004-04-14 | 2005-10-27 | Takehide Shirato | 読み出し専用記憶装置 |
| JP4565380B2 (ja) * | 2004-04-14 | 2010-10-20 | 白土 猛英 | 読み出し専用記憶装置 |
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