JPH0294472A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、特
に電界効果トランジスタへの配線が低抵抗化され、かつ
平坦化された構造を有する半導体装置およびその製造方
法に関するものである。

［従来の技術］ この発明は、スタックド・キャパシタ構造のメモリセル
を有するダイナミック型ランダム・アクセス・メモリ（
以下、ＤＲＡＭと称する）に適用されたとき、最も好ま
しい効果が得られるので、以ド、スタックド・キャパシ
タ構造のメモリセルを有するＤＲＡＭについて説明する
。ＤＲＡＭは、既によく知られている。第３図はそのよ
うな従来のＤＲＡＭの全体構成の一例を示すブロック図
である。

第３図を参照して、Ｄ　ＲＡ　Ｍは、記憶部分である段
数のメモリセルを含むメモリセルアレイ１００と、その
アドレスを選択するアドレスバッファに接続された行デ
コーダ２００、列デコーダ３００と、入出力回路に接続
されたセンスアンプを含む入出力インターフェイス部と
を備える。記憶部分である複数のメモリセルは、複数行
、複数列からなるマトリックス状に設けられている。各
メモリセルは、行デコーダ２００に接続された対応のワ
ード線と、列デコーダ３００に接続された対応のビット
線に接続され、それによってメモリセルアレイ１００を
構成している。外部から与えられる行アドレス信号と列
アドレス信号とを受けて、行デコーダ２００と列デコー
ダ３００により選択された各１本のワード線とビット線
とによってメモリセルが選択される。選択されたメモリ
セルにデータが書込まれたり、あるいはそのメモリセル
に蓄えられていたデータが読出されたりする。このデー
タの読出／書込の指示は制御回路に与えられる読出／書
込制御信号によって行なわれる。

データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
０に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ２００による特定のワード線
の選択（ｒ＋本のワード線のうち、１本のワード線の選
択）によって１１ビツトのメモリセルがビット線を介し
てセンスアンプに結合される。次に、列デコーダ３００
による特定のビット線の選択（ｍ本のビット線のうち、
１本のビット線の選択）によって、その中の１個のセン
スアンプが入出力回路に結合され、制御回路の指令に従
って読出あるいは書込が行なわれる。

第４図はメモリセルの書込／読出動作を説明するために
示されたＤＲＡＭの１つのメモリセル３０の等価回路図
である。この図によれば、１つのメモリセル３０は１組
の電界効果トランジスタＱとキャパシタＣｓとからなる
。電界効果トランジスタＱのゲート電極はワード線４０
に接続され、一方のソース／ドレイン電極はキャパシタ
Ｃｓの一ノＪ°の電極につながれ、他方のソース／ドレ
イン電極はビット線５０に接続されている。データの書
込時には、ワード線４０に所定の電圧が印加されること
によって電界効果トランジスタＱが導通するので、ビッ
ト線５０に印加された電荷がキトパシタＣｓに蓄えられ
る。一方、データの読出時には、ワード０Ｉ４０に所定
の電圧が印加されることによって電界効果トランジスタ
Ｑが導通するので、キャパシタＣｓに蓄えられていた電
荷がビット線５０を介して取出される。

第５図は従来のＤＲＡＭのメモリセルアレイ領域以外の
デコーダ部分等を含む周辺回路の平面的な配置を示す部
分゛１０而図面ある。第５図には３つの電界効果トラン
ジスタが示されており、各トランジスタは、トランスフ
ァゲート４と、トランスフアゲ−１−４の両側に配置さ
れたソース／ドレイン領域となるべきＮ型不純物拡散領
域６０ａ、６０ｂとから構成される。各電界効果トラン
ジスタを構成するゲート電極としてのトランスファゲー
ト４は所定の配線パターンに従って形成されている。ま
た、各トランジスタを構成するソース／ドレイン項域と
なるべきＮ型不純物拡散領域６０ａ。

６０ｂには、それぞれ、その領域に電気的に接触するよ
うにコンタクト孔１４ａ、１４ｂが設けられている。こ
の図によれば、トランジスタＴ１に設けられるコンタク
ト孔１４ｂと、トランジスタＴ２に設けられるコンタク
ト孔１４ｂと、トランジスタＴ３に設けられるコンタク
ト孔１４ａとは、横方向に１列に並ぶように設けられて
いる。これは、半導体装置の設計において配線パターン
等の作成を効率的に行なうために、各トランジスタＴ１
、Ｔ２．Ｔ３が有する不純物拡散領域の大きさが異なる
にもかかわらず、コンタクト孔が一定の方向に並んで設
けられるからである。そのため、各トランジスタＴＩ、
Ｔ２．Ｔ３を構成する不純物拡散領域内においてマージ
ンが異なるため、コンタクト孔の位置とトランスファゲ
ートの位置との距離、すなわち、コンタクト−ゲート間
隔ＤＩ。

Ｄｌ、Ｄ３が異なることになる。

第６図は第５図のＶｌ−Ｖｌ線における断面を示す部分
断面図である。第７図は第５図の■−■線における断面
を示す部分断面図である。第６図および第７図を参照し
て、このようにコンタクト−ゲート間隔か異なる（Ｄｌ
、Ｄｌ）電界効果トランジスタの断面構造について説明
する。

Ｐ！２シリコン基板１の上には各電界効果トランジスタ
を分離するために間隔を隔てて厚い分離酸化膜２が形成
されている。分離酸化膜２に囲まれた領域には、Ｎチャ
ネル型ＭＯ５＋−ランジスタが形成されている。このＮ
チャネル型ＭＯＳトランジスタは、トランスファゲート
４と、ソース／ドレイン領域となるべきＮ型不純物拡散
領域６０ａ。

６０ｂとから構成される。トランスファゲートは、シリ
コン基板１の上にトランスファゲート酸化膜３を介して
形成され、その両側壁には側壁絶縁膜７が形成されてい
る。このＮチャネル型ＭＯＳトランジスタを被覆するよ
うに層間絶縁膜１２が形成されている。層間絶縁膜１２
には、ソース／ドレイン領域となるべきＮ型不純物拡散
領域６０ａ，６０ｂの表面に達するように、それぞれ、
コンタクト孔１４ａ，１４ｂが設けられている。

このコンタクト孔１４ａ，１４ｂを介してＮ型不純物拡
散領域６０ａ，６０ｂに電気的に接触するように配線層
２０ａ，２０ｂが設けられている。

今、第５図、第６図および第７図に示された各Ｎチャネ
ル型ＭＯＳ）ランジスタＴｌ，Ｔ２において、ゲート長
Ｌｌ，Ｌ２およびゲート幅Ｗｌ。

Ｗ２はそれぞれ同一値とする。また、各ＮＪ４２不純物
拡散領域の接合深さＸ、も同一値とする。このような条
件下で、電界効果型！・ランジスタの特性としてドレイ
ン電流−ドレイン電圧特性をトランジスタＴＩ，Ｔ２に
おいて比較してみる。

第８図はＮチトネル型ＭＯＳ）ランジスタＴ１のドレイ
ン電流（Ｉｄ）−ドレイン電圧（Ｖｄ）特性を示すグラ
フであり、第９図はＮチャネル型ＭＯＳ）ランジスタＴ
２のドレイン電流−ドレイン電圧特性を示すグラフであ
る。これらのグラフによれば、コンタクト−ゲート間隔
の小さい（Ｄｌ）トランジスタＴ１においては、ドレイ
ン電流の立上がりの傾斜か急であり、角度αｌは小さい
。

一方、コンタクト−ゲート間隔の大きい（Ｄｌ）トラン
ジスタＴ２においては、ドレイン電流の立上がりの傾斜
が緩やかであり、角度α２が大きい。

また、コンタクト−ゲート間隔が大きい！・ランジスタ
Ｔ２の方が、同一ゲート電圧ＣＶａ　）におけるドレイ
ン電流の値が小さい。このことから、コンタクト−ゲー
ト間隔が異なることによって、ドレイン／ソースの配線
抵抗が大きいトランジスタと小さいトランジスタとが形
成されることが理解される。したがって、同一のグー！
・長およびグー！・幅をＨするトランジスタ間において
トランジスタの動作速度等の特性がばらつくという問題
点があった。

また、゛ト導体装置の微細化が進むにつれて、ソース／
ドレイン領域となるべきＮ型不純物拡散領域は、その接
合深さＸＪが浅くなるように形成される。このことは、
ソース／ドレイン抵抗（不純物拡散領域の抵抗）が大き
くなることを意味する。

このように、ソース／ドレイン抵抗が大きくなる場合に
は、上記のコンタクト−ゲート間隔のばらつきが特にト
ランジスタの特性に大きな影響を及ぼす。

上記のような問題点を解消するために、ソース／ドレイ
ン領域となるべき不純物拡散領域の表面上に多結晶シリ
コン層が堆積された構造を有する電界効果トランジスタ
が、特開昭６２−１５４７８４号公報に開示されている
。この電界効果トランジスタは第１Ｏ図にその断面構造
が示されている。

第１０図を参照して、Ｐ型シリコン基板１の上には素子
分離のために間隔を隔てて厚い分離酸化膜２が形成され
ている。分離酸化膜２に囲まれた領域には、Ｎチャネル
型ＭＯＳ）ランジスタが形成されている。このＮチャネ
ル型ＭＯＳ）ランジスタは、シリコン基板１の上にトラ
ンスファゲート酸化膜３を介して形成されたトランスフ
ァゲート４と、ソース／ドレイン領域となるべきＮ型不
純物拡散領域６０ａ、６０ｂとから構成される。

トランスファゲート４の上部には絶縁酸化膜５が形成さ
れ、その側壁部には側壁絶縁膜７が形成されている。Ｎ
型不純物拡散領域６０ａ、６０ｂの表面上には多結晶シ
リコン層２２が形成されている。

このような構造を有するＮチャネル型ＭＯＳトランジス
タによれば、多結晶シリコン層２２によってＮ型不純物
拡散領域６０ａ、６０ｂに電気的な接触が図られる。そ
のため、コンタクト−ゲート間隔Ｄ３が短くなる。また
、この多結晶シリコン層２２の上には所望の位置におい
て配線層を設けることが可能である。すなわち、各トラ
ンジスタにおいてコンタクト−ゲート間隔Ｄ３を一様に
小さくすることによって低抵抗化されたソース／ドレイ
ン配線が行なわれる。しかしながら、この構造における
多結晶シリコン層２２はエッチバックの技術を用いて形
成されるので、各トランジスタ間においてその膜厚を均
一化することは困難である。そのため、各トランジスタ
間においてソース／ドレイン配線を均一に低抵抗化する
ことは困難である。

一方、第３図に示されたＤＲＡＭにおいてメモリセルア
レイ領域は、第５図に示された周辺回路の領域に比べて
さらに高集積化された電界効果トランジスタが形成され
ている。第１１図はこのような高集積化された電界効果
トランジスタを（−ｆし、かつスタックド・キャパシタ
構造を有するメモリセルの断面構造を示す部分断面図で
ある。第１１図を参照して、メモリセルの断面構造につ
いて説明する。

Ｐ型のシリコン基板１の主表面上には、各メモリセルを
分離するために厚い分離酸化膜２が間隔を隔てて形成さ
れている。分離酸化膜２に囲まれた領域にはメモリセル
が形成されている。各メモリセルは、Ｎチャネル型ＭＯ
Ｓ）ランジスタとキャパシタとから構成される。Ｎチャ
ネル型ＭＯＳトランジスタは、ワード線と兼用のトラン
スファゲート４０とＮ型不純物拡散領域とから構成され
る。トランスファゲート４０はトランスファゲート酸化
膜３を介してシリコン基板１の上に形成されている。ソ
ース／ドレイン領域となるべきＮ型不純物拡散領域は、
低濃度のＮ型不純物拡散領域６ａ、６ｂと高濃度のＮ型
不純物拡散Ｒｆｔ域８　ａ　。

８ｂとからなるＬＤＤ構造をＨする。トランスファゲー
ト４０の両側壁には側壁絶縁膜７が形成されている。

一方、Ｎチャネル型ＭＯＳトランジスタに接続するよう
にキャパシタが形成されている。キャパシタは、ストレ
ージノード９と、ストレージノード９を波頂するように
形成されたキャパシタゲート酸化膜１０と、キャパシタ
ゲート酸化膜１０を波頂するように形ｌ戊されたセルプ
レート１１とから構成される。ストレージノード９は、
Ｎチャネル型ＭＯＳ）ランジスタを構成する一方のＮ型
不純物拡散領域６ａ、８ａに電気的に接触するように形
成されている。このようにして、各メモリセルはＮチャ
ネル型ＭＯＳ）ランジスタとキャパシタとから横ｌ戊さ
れている。

各メモリセルに情報電荷を搬送するために、ビット線５
０が、Ｎチャネル型ＭＯＳ）ランジスタを構成する他方
のＮ型不純物拡散領域６ｂ、　８ｂに電気的に接触する
ように形成されている。このビット線５０は、各メモリ
セルの上方に形成された層間絶縁膜１２に設けられるコ
ンタクト孔１３を介して形成されている。

上記のようなスタックド・キャパシタ構造を有するメモ
リセルにおいては、コンタクト孔１３の側壁間の距＠ａ
が、メモリセルの微細化につれて益々小さくなる。その
ため、各メモリセルを覆う層間絶縁Ｊ漠１２の上面とシ
リコン基板１の表面占の距ｉ！ｌｌｂと、コンタクト孔
１３の側壁問丸ｉ！１ｌｌａとの比（ｂ／ａ）の値が、
微細化につれて益々大きくなる。すなわち、メモリセル
領域の微細化につれて、段差構造がよりアスペクト比の
大きいものとなることを意味する。このことは、層間絶
縁膜１２の上に披国するように形成されるビット線５０
のバターニングを均一に行なうことを困難にする。すな
わち、段差構造を平坦化することは困難になる。たとえ
ば、第１１図に示すように、不純物拡散領域に電気的接
触を図るために形成されるビット線のような配線層は、
コンタクト孔の側壁においてその膜厚が薄くなるように
形成される。

そのため、断線が生じる場合がある。また、メモリセル
の微細化につれて不純物拡散領域の接合深さＸ、が小さ
くなるとともに、その不純物拡散領域に電気的に接触す
るように形成された配線層の抵抗は、その膜厚が薄くな
ることによって大きくなる。

［発明が解決しようとする課題］ たとえば、従来のＤ　ＲＡ　Ｍにおいて、周辺回路等を
構成する電界効果トランジスタは、ソース／ドレイン抵
抗（不純物拡散領域の抵抗）と、コンタクト−ゲート間
隔との相χ、１的な関係によって、同一のゲート長およ
びゲート幅をＨするトランジスタであっても、各トラン
ジスタの特性がばらつくという問題点があった。

一方、電界効果トランジスタの高集積化された半導体装
置において、たとえば、ＤＲＡＭのメモリセル形成領域
において、メモリセルの高集晴化によってその断面構造
がよりアスペクト比の大きいものとなるため、半導体装
置の１ろ用化を図ることか困難になるという問題点があ
った。

なお、ソース／ドレイン配線の低抵抗化を図るために、
ソース／ドレイン領域にタングステン層を選択的に形成
させた構造が、ｒＴｗｏ　　Ｓ　ｔ　ｅｐ　　Ｔｕｎｇ
ｓｔｅｎ　　５ｅｌｅｃｔｉｖｅ　　ＣＶＤ　　ｆｏｒ
　　Ｈｊｇｈ　　５ｐｅｅｄ　　ＣＭＯＳＤｅｖｉｃｅ
　　ＡｐｐｌｉｃａｔｉｏｎｓＪＡ。

ＮｉＮ１５ｈｉｙａ、　　　Ｔｏｓｈｉｂａ　　　　　
ＶＬＳＩＲ，Ｃｅｎｔｅｒ　　１９８８　１Ｅ３　［Ｖ
ＬＳＩ　　ＳＹＭＰＯ３Ｉ　ＵＭＩ　ｐ、９７−９８に
開示されている。しかしながら、この構造は、ソース／
ドレイン領域への低抵抗化された配線構造が提ＯＩ−さ
れているが、微細化された電界効果トランジスタにおけ
る平坦化という問題を解決していない。

そこで、この発明は、上記のような問題点を解消するた
めになされたもので、不純物拡散領域への配線の低抵抗
化および半導体装置の平坦化を実現することが可能な半
導体装置およびその製造方法を提Ｏｔすることを目的と
する。

また、好ましくは、この発明は、低抵抗化された配線構
造を有し、かつ平坦化された集積度の高い電界効果トラ
ンジスタをＨする半導体装置およびその製造方法を提供
することを目的とする。

さらに、好ましくは、この発明は、低抵抗化された配線
構造を白゛し、平坦化されたスタックド・キャパシタ構
造のメモリセルをＩ−ｊするＤＲＡＭを提供することを
１−１的とする。

［課題を解決するための手段］ この発明に従った半導体装置は、半導体基板と、第１の
導電体層と、第２の導電体層と、第２導電型の不純物領
域と、第３の導電体層とを備えている。半導体基板は主
表面をａし、第１導電型である。＝ｓ　１の導電体層は
、半導体基板の主表面上に絶縁膜を介して、間隔を隔て
て形成され、かつ、その表面が絶縁膜によって被覆され
ている。第２の導電体層は、第１の導電体層の間の゛１
２導体括仮の主表面上に絶縁膜を介して、かつ、その表
面が絶縁」摸によって被覆されて形成されている。第２
導電型の不純物領域は、第１の導電体層と第２の導電体
層との間であって、かつ、半導体基板の主表面に形成さ
れている。第３の導電体層は、第１の導電体層と第２の
導電体層との間で不純物領域の主表面が露出している箇
所を選択的に充Ｊ１１するように形成されている。第３
の導電体層は、第１の導電体層および第２の導電体層に
対して平川化されて形成されている。

好ましくは、この発明に従った゛４′−導体装置は・第
３の導電体層が不純物領域の主表面に選択的に化学的気
相薄膜成長させられた膜を含むものであればよい。その
膜は金属膜または金属シリサイド膜を含むものであれば
よい。さらに、第１の導電体層は露出された一部の表面
を有し、その表面上に第３の導電体層が選択的に形成さ
れたものであってもよい。第３の導電体層の表面上には
配線層がさらに備えられればよい。

好ましくは、半導体基板の主表面上において、１（数個
の電界効果トランジスタが、絶縁膜によって被覆された
第１の導電体層によって分離されて形成されていればよ
い。また、その電界効果トランジスタには積層構造をＨ
する電荷蓄積のためのキャパシタが接続されていればよ
い。

この発明に従った半導体装置の製造ｌｊ法によれば、ま
ず、主表面をｆｌｏする第１導電型の半導体基板が弗備
される。この半導体基板の主表面上には絶縁膜を介して
、間隔を隔てて、その表面が絶縁膜によって被覆された
第１の導電体層が形成される。第１の導電体層の間の半
導体基板の主表面上には絶縁膜を介して、その表面が絶
縁膜によって被覆された第２の導電体層が形成される。

第１の導電体層と第２の導電体層との間であって、半導
体基板の主表面上には第２導電型の不純物領域が形成さ
れる。第１の導電体層と第２の導電体層の間において、
この不純物領域の主表面が露出している箇所を選択的に
充填するように第′３の導電体層が形成される。これに
よって、第３の導電体層は第１の導電体層および第２の
導電体層に対して５＋＝川化されて形成される。

好ましい実施例によれば、第３の導電体層は、不純物ｅ
ｒＩ域の主表面に選択的に膜を化学的気相薄膜成長させ
ることによって形成されればよい。

［作用］ この発明においては、不純物領域の上に形成される第３
の導電体層は、第１の導電体層と第２の導電体層との間
に選択的に充填するように形成されている。そのため、
第３の導電体層によって平坦化が図られ得るとともに、
不純物領域に対しては低抵抗化された配線が行なわれ得
る。

［実施例］ 以ド、この発明の一実施ｌ１ｌｌを図について説明する
。第１図は、この発明に従った半導体装置の断面１１■
造を示す部分断面図である。第１図をり照して、１つの
電界効果トランジスタを含む半導体装置についてこの発
明の一実施例を説明する。

Ｐ型のシリコン基板１の上には、６電界効果トランジス
タを分離するために間隔を隔てて、フィールド・シール
ドと呼ばれる、ゲートを白°する分離層が形成されてい
る。このフィールド・シールドは、シリコン基板１の上
に間隔を隔てて形成された分離用ゲート酸化膜１５と、
分離用ゲート酸化膜１５の上に形成された分離用ゲート
１６と、分離用ゲート１６の上面および側壁に形成され
た絶縁酸化膜１７および側壁絶縁膜１８とから構成され
る。このように１■成されるフィールド・シールドをメ
モリセルの微細化のために適用した構造は、特開昭６（
Ｊ−１０６６２号公報に開示されている。

このフィールド・シールドによって囲まれた領域には、
Ｎチャネル’ｕＭＯ３）ランジスタが形成されている。

Ｎチャネル型ＭＯＳトランジスタは、トランスファゲー
ト４と、ソース／ドレイン領［或となるべきＮ型不純物
拡散領域６０ａ、６０ｂとから構成される。トランスフ
ァゲート４はシリコン基板１の上にトランスファゲート
酸化膜３を介して形成され、その両側壁には側壁絶縁膜
７が）形成されている。ソース／ドレイン領域となるべ
きＮ型不純物拡散領域６０ａ、６０ｂの表面上には、ト
ランスファゲート４と分離用ゲート１６との間において
シリコン）Ｌ板１の露出している箇所を充填するように
タングステン埋込層１９ａ、１９ｂが埋込まれている。

このようにして、平坦化が図られている。また、タング
ステン埋込層１９ａ。

１９ｂはＮ型不純物拡散領域６０ａ、６０ｂの表面上に
コンタクト−ゲート間隔が小さい状態で電気的に接触す
るように形成されているため、ソース／ドレイン領域へ
の配線が低抵抗化される。それらの上方には、層間絶縁
膜１２が堆積されている。この層間絶縁膜１２には、タ
ングステン埋込層１９ａ、１９ｂの表面の一部に達する
ようにコンタクト孔１４ａ、１４ｂが設けられている。

このコンタクト孔１４ａ、１４ｂを介して配線層２０ａ
、２０ｂがタングステン埋込層１９ａ、１９ｂに電気的
に接触するように形成されている。

次に、この発明に従った構造をスタックド・キャパシタ
構造のメモリセルをＨするＤＲＡＭに適用した場合の製
造方法について説明する。第２Ａ図〜第２Ｌ図はその製
造方法を二に程順に示す部分断面図である。なお、各図
において左半分に示す断面図はメモリセル形成領域にお
ける断面を示し、右甲分における断面図はメモリセル形
成領域以外の周辺回路、配線等の形成領域の断面を示し
ている。

まず、第２Ａ図を参照して、Ｐ型のシリコン基板１の主
表面上に熱酸化法または化学的気相薄膜成長法等によっ
てシリコン酸化膜１５ａが２００〜１０００人の膜Ｊψ
で堆積される。このシリコン酸化膜１５ａの上には化学
的気）ｒｌ　Ａ’ｉ膜成長法等によって多結晶シリコン
膜１６ａが形成される。この多結晶シリコン膜１６ａに
は高濃度のＮ型不純物がドープされる。予め高濃度のＮ
型不純物かドープされたＮ＋ドープト多多結晶シリコ脱
膜■１積されてもよい。その後、化学的気相薄膜成長法
によって多結晶シリコン膜１６ａの上にシリコン酸化膜
１７ａか約２０００人の膜厚で堆積される。

次に、第２Ｂ図を参照して、フォトリソグラフィ技術お
よびエツチング技術によって、これらの膜が選択的に除
去される。これによ−）て、分離用ゲート酸化膜１５、
分離用ゲート１６および絶縁酸化膜１７が形成される。

さらに、第２Ｃ図を参照して、全面上に、再び、シリコ
ン酸化膜１８ａか化学的気相薄膜成長法によって堆積さ
れる。

第２Ｄ図に示すように、このシリコン酸化膜１８ａに反
応性・ｃオンエツチング（ＲＩＥ）等の異方性エツチン
グが施されることによって、分離用ゲート１６の側壁に
側壁絶縁膜１８が形成される。

このようにして、素子分離のための分離用ゲートを白“
するフィールド・シールドが形成される。

次に、第２Ｅ図をり照して、熱酸化法等により、トラン
スファゲート酸化膜３がシリコン酸化膜１５ａの膜厚よ
り薄い膜厚で形成される。このトランスファゲート酸化
膜３の上には、化学的気相薄膜成長法等によってトラン
スファゲートとなる多結晶シリコン膜（多結晶シリコン
膜１６ａと同様に高ａ度のＮ型不純物がドープされてい
る）、およびシリコン酸化膜が堆積される。これらの膜
をフォトリソグラフ、イ技術およびエツチング技術を用
いて、選択的に除去することにより、トランスフアゲ−
１−４０，４および絶縁酸化膜５か形成される。

さらに、第２Ｆ図を洛照して、フィールド・シールドお
よびトランスファゲート４０，４をマスクとして、０（
，９度のＮ型不純物イオンが注入されることによって、
ソース／トレイン会ｆｉ域となるべき低濃度Ｎ型不純物
拡散領域６ａ、６ｂが１じ成される。

その後、第２Ｇ図に示すように、全面上に化学的気Ｉｌ
ｌ薄膜成長法等によってシリコン酸化膜が約２０００人
の膜厚で堆積された後、反応性イオンエツチング（ＲＩ
　Ｅ）等の異方性エツチングが施されることによってト
ランスファゲート４０．４の両側壁に側壁絶縁膜７が形
成される。この側壁絶縁膜７をマスクとして、高濃度の
Ｎ！２不純物イオンが注入されることによって、ソース
／ドレイン領域となるべき高濃度Ｎ型不純物拡散領域８
ａ。

８ｂが形成される。このようにして、ソース／ドレ・ｒ
ン領域となるべき領域は、低濃度Ｎ型不純物拡散領域６
ａ、６ｂと高濃度Ｎ！！２不純物拡散領域８ａ、８ｂと
からなるＬＤＤ措造を白゛するよう１こ形成される。な
お、ソース／ドレイン領域となるべきＮ型不純物拡散領
域をＬ　Ｄ　Ｄ　ｌ、Ｓ７逍を白゛しないように形成す
る場合は、トランスファゲート４０４が形成された後、
高Ｌｆ３度のＮ型不純物イオンが注入される。その後、
トランスファゲート４（１゜４の両側壁に側壁絶縁膜７
が形成される。いずれの構造をＨするＮ型不純物拡散領
域であっても、この後、アニール処理が施されて、ソー
ス／ドレイン領域となるべき領域の電気的活性化か行な
われる。

第２Ｈ図を参照して、全面上に化学的気相薄膜成長法等
によって多結晶シリコン膜が堆積される。

この多結晶シリコン膜がフォトリソグラフィ技術および
エツチング技術によって選択的に除去されることにより
、左半分に示されるメモリセル形成領域における、一方
のソース／ドレイン６ｆｉ域となるべきＮ型不純物拡散
領域６ａ、８ａに接触するようにストレージノード９が
形成される。

第２１図を参照して、熱酸化法等によってストレージノ
ード９を１ｍするように薄いキヤバンクゲート酸化膜１
０が形成される。さらに、全面上に化学的気相薄膜成長
法等により多結晶シリコン膜が堆積される。この多結晶
シリコン膜はフォトリソグラフィ技術およびエツチング
技術によって選択的に除去されることにより、左十分に
示されるメモリセル形成領域におけるキャパシタ絶縁酸
化膜１０を覆うようにセルプレート１１が形成される。

さらに、第２Ｊ図に示すように、全面上に化学的気相薄
膜成長法等によってシリコン酸化膜が堆積される。この
シリコン酸化膜を反応性イオンエツチング（ＲＩＥ）等
の異方性エツチングを用いて選択的に除去することによ
り、セルプレー１・１１を榎うようにキャパシタ絶縁酸
化膜２１が形成される。このようにして、メモリセル形
成領域においては、Ｎチャネル型ＭＯＳトランジスタに
接続するようにスタックド・キャパシタが形成される。

そして、第２に図に示すように、すべての活性領域およ
び配線層領域（Ｎ型不純物拡散領域、Ｐ型不純物拡散領
域、不純物がドープされた多結晶シリコン層、金属層、
あるいは金属シリサイド層等の導電層部分）に選択的に
タングステン膜が成長するように、シラン（ＳｉＨ４）
還元法を用いた選択化学的気相薄膜成長法（選択ＣＶＤ
）によってタングステン埋込層１９ａ、１９ｂ、１９ｃ
が形成される。このとき、タングステン埋込層１９ａ、
１９ｂ、１９ｃは、それぞれ、トランスファゲート４０
．４および分離用ゲート１６の上面近傍まで充填するよ
うに堆積される。なお、右半分に示される周辺回路等の
配線８ｆｉ域においては、分離用ゲート１６の上面が部
分的に露出されることによって、その露出された表面上
に配線層となるべきタングステン埋込層１９ｃも形成さ
れる。

このようにして、タングステン埋込層１９ａ。

１９ｂが形成されることによって、ソース／トレー（ン
領域となるべき領域への配線の低抵抗化か図られる。ま
た、このタングステン埋込層１９ａ。

１９ｂ、１９ｃによって、高集積化された段差構造を６
する゛Ｖ導体装置の平坦化が図られ得る。

最後に、第２Ｌ図を参照して、４００〜５００℃の低温
度で層間絶縁膜１２、たとえば、ＥＣＲ３１ｎ、、プラ
ズマ５ｉ０２等の層間絶縁膜が全面上に約５０００人の
膜厚で堆積される。このとき、ソース／ドレイン領域と
なるべき領域がタングステン埋込層１９ａ、１９ｂによ
って平坦化されているので、層間絶縁膜として低温度で
形成される、たとえば、ＢＰＳＧ膜を形成した場合にお
いても、８５０〜９５０℃の高温瓜で中、塩化のための
りフロー処理をする必要かなくなる。そのため、後工程
で行なわれる配線層のバターニングが容易に行なイ〕れ
る。このようにして形成された層間絶縁膜１２には、フ
ォＩ・リソグラフィ技術およびエツチング技術によって
コンタクト孔１４ａ。

１４ｂ、１４ｃが開孔される。このコンタクト孔１４　
ａ、　　１４　ｂは、ソース／ドレイン領域・＼の配線
として形成されるタングステン埋込層１９ａ。

１９ｂの表面の一部に達するように設けられる。

また、配線層として形成されるタングステン埋込層１９
ｃの表面上にはコンタクト孔１．４　ｃが設けられる。

そして、全面上に、たとえば、Ａｆｌ−３ｉｌｌ、Ａｌ
１−５ｉ−Ｃｕ膜、Ｔｉ膜、Ｗ膜、金属シリサイド膜、
ポリサイド膜等の導電膜が堆ｈ１された後、フォトリソ
グラフ、イ技術およびエツチング技術により、この膜が
選択的に除去されることによって、配線層が形成される
。メモリセル形成領域においては、ビット線５０が形成
される。周辺回路等の形成領域には、配線層２０ａ、２
０ｂが形成される。

このようにして、ソース／ビレ・「ン領域となるべき領
域への配線が低抵抗化されるとともに、平坦化された断
面構造をｆ−ｊするＤＲＡＭが形成される。

なお、上記実施例において、フィールド・シールドを構
成する分離用ゲート１６は、ソース電極と同一レベルの
７１位あるいは接地レベルの電位を有するのか好ましい
。また、上記実施例においては、タングステン埋込層が
トランスファゲートおよび分離用ゲート間を完全に埋込
み、平坦化された構造を断面図においては示しているが
、トランスファゲートおよび分離用ゲートの上面近傍ま
でタングステン埋込層が少なくとも形成されれば、本発
明の目的は達成され１．する。

また、上記実施例においては、分離月１ゲートおよびト
ランスファゲートを（１−１成する祠ｔ」は同一の多結
晶シリコンであるが、一方のゲートがポリサイド膜、他
方のゲートが多結晶シリコン膜から構成されてもよい。

さらに、上記実施例ではタングステン膜を導電層部分に
選択的に化学的気相薄膜成長させているが、少なくとも
、導電層部分に選択的に化学的気相薄膜成長させること
が可能な導電材料であればよい。たとえば、このような
導電材料としては、Ａ（ｊ、Ｍｏ、　′ｒａＳｉ２．’
ｒｔｓｔ２ｍの金属や金属シリサイドを挙げることがで
きる。

なお、上記実施例では、Ｐ型シリコン基板にＮチャネル
！４２Ｍ０３）ランジスタを形成した半導体装置を示し
たが、Ｎ型シリコン基板に逆の導７１！のＰチャネル型
ＭＯ３）ランジスタを設けた゛Ｉ−導体装置であっても
同様の効果を奏する。

また、上記製造工程の実施例においては、スタソクト・
キャパシタｌ、％％造のメモリセルを白゛するＤＲＡＭ
について示しているが、この発明が適用されるＤＲＡＭ
はスタックド・キャパシタ構造を白。

するものに限定されない。さらに、この発明はＤＲＡＭ
に適用されるだけでなく、少なくとも電界効果トランジ
スタをＨする半導体装置の幅広い分野に適用されＰｉる
。

［発明の効果］ 以上のように、この発明によれば不純物領域に選択的に
充填するように導電体層を形成することによって、１も
導体装置の平坦化が図られｉする。また、不純物領域へ
の配線が低抵抗化され得るため、不純物領域と、その上
方に形成される配線層との電気的接触箇所の自由度が増
加する。したがって、半導体装置の設計および製造プロ
セスか容易になる。

また、この発明によれば、高集積化されたメモリセルを
有する半導体装置の平坦化が図られ得る。

【図面の簡単な説明】

第１図はこの発明に従った半導体装置の一実施例を示す
部分断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図、第２１図、第２１図、
第”　ＩＣ図、第２Ｌ図はこの発明に従った半導体装置
の製造方法を工程順に示す部分断面図である。 第３図は従来のＤ　ＲＡ　Ｍの全体構成を示すブロック
図である。 第４図は第３図に示されたＤＲＡＭの１つのメモリセル
に対応する等両回路を示す回路図である。 第５図は従来のＤ　ＲＡ　Ｍの周辺回路等の形成’＋１
ｆｌ域を示す部分甲面図である。 第６図は第５図のＶｌ　−Ｖｌ線における断面を示す部
分１ｔｌｉ面図である。 第７図は第５図の■−■線における断面を示す部分１１
ｉ面図である。 第８図は第６図に示された電界効果！・ランジスタのド
レイン電流−ドレイン電圧特性を示すグラフである。 第９図は第７図に示された電界効果トランジスタのドレ
イン電流−ドレイン電圧特性を示すグラフである。 第１０図はソース／ドレインＲｆｌ域への配線の低抵抗
化を図るために開示された先行波（Ｘｉ　Ｍｌを示す部
分断面図である。 第１１図は従来のスタックド・キャパシタ１．＋ｌ′Ｉ
造のメモリセルを有するＤＲＡＭのメモリセル形成領域
を示す部分断面図である。 図において、１はシリコン基板、３はトランスファゲー
ト酸化膜、４はトランスファゲート、５は絶縁酸化膜、
７は０１１１壁絶縁膜、１５は分、＋１３１１ゲート酸
化膜、１６は分離用ゲート、１７は絶縁酸化膜、１８は
側壁絶縁膜、１９ａ、１９ｂはタングステン埋込層、６
０ａ、６０ｂはＮ型不純物拡散領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に絶縁膜を介して、間隔を隔
   てて形成され、かつ、その表面が絶縁膜によって被覆さ
   れて形成された第１の導電体層と、前記第１の導電体層
   の間の前記半導体基板の主表面上に絶縁膜を介して、か
   つ、その表面が絶縁膜によって被覆されて形成された第
   ２の導電体層と、 前記第１の導電体層と前記第２の導電体層との間であっ
   て、かつ、前記半導体基板の主表面に形成された第２導
   電型の不純物領域と、 前記第１の導電体層と前記第２の導電体層との間におい
   て前記不純物領域の主表面が露出している箇所を選択的
   に充填するように形成された第３の導電体層とを備え、 前記第３の導電体層は、前記第１の導電体層および前記
   第２の導電体層に対して平坦化されて形成されている、
   半導体装置。
2. （２）主表面を有する第１導電型の半導体基板を準備す
   る工程と、 前記半導体基板の主表面上に絶縁膜を介して、間隔を隔
   てて、その表面が絶縁膜によって被覆された第１の導電
   体層を形成する工程と、 前記第１の導電体層の間の前記半導体基板の主表面上に
   絶縁膜を介して、その表面が絶縁膜によりて被覆された
   第２の導電体層を形成する工程と、前記第１の導電体層
   と前記第２の導電体層の間であって、かつ、前記半導体
   基板の主表面上に第２導電型の不純物領域を形成する工
   程と、 前記第１の導電体層と前記第２の導電体層との間におい
   て、前記不純物領域の主表面が露出している箇所を選択
   的に充填するように第３の導電体層を形成する工程とを
   備え、それによって、前記第３の導電体層は、前記第１
   の導電体層および前記第２の導電体層に対して平坦化さ
   れて形成される、半導体装置の製造方法。