JPH0834299B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に任意の記憶情
報をランダムに入出力が可能な半導体記憶装置の高集積
化構造に関するものである。

［従来の技術およびその課題］ 近年、半導体記憶装置はコンピュータなどの情報機器
の目覚しい普及によって、その需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴なっ
て、半導体記憶装置の高集積化および高速応答性および
高信頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにDRAM（Dynamic Random Access Memor
y）がある。一般に、DRAMは、多数の記憶情報を蓄積す
る記憶領域であるメモリセルアレイと、外部との入出力
に必要な周辺回路とから構成される。

第５図は、一般的なDRAMの構成を示すブロック図であ
る。本図を参照して、まずDRAM50は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ51と、単位記憶
回路を構成するメモリセルを選択するためのアドレス信
号を外部から受けるためのロウアンドカラムアドレスバ
ッファ52と、そのアドレス信号を解読することによりメ
モリを指定するためのロウデコーダ53およびカラムデコ
ーダ54と、指定されたメモリセルに蓄積された信号を増
幅して読出すセンスリフレッシュアンプ55と、データ入
出力のためのデータインバッファ56およびデータアウト
バッファ57と、クロック信号を発生するクロックジェネ
レータ58とを含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。そして、DRAMの高集積
化を達成するためにはこのメモリセルアレイの集積度を
向上させることが重要である。メモリセルアレイの高集
積化を達成するための方法として大きく２つの方法があ
る。１つは、メモリセルを構成するトランジスタ構造な
どの微細化を図ることである。２つ目は個々のメモリセ
ルを絶縁分離する分離領域の面積を縮小化することであ
る。以下では、この後者の素子分離領域の縮小化につい
て述べる。

従来のDRAMのメモリセルアレイの素子分離構造として
は、一般にLOCOS（Local Oxidation of Silicon）法
により選択的に形成された厚い酸化膜を利用した構造が
用いられている。これらはたとえば特開昭62−190869号
公報などに示されている。この方法は、素子形成領域の
周辺にLOCOS法によって厚い酸化膜領域を形成すること
により、各々の素子間の絶縁分離を行なっている。とこ
ろが、このLOCOS法では厚い酸化膜領域の周縁から素子
形成領域に向かって進行するいわゆるバーズビークと呼
ばれる酸化膜領域が形成される。このバーズビーク領域
は素子形成領域の面積を縮小する。しかも、バーズビー
クの長さは素子全体のサイズの縮小化に無関係に生じる
ため、素子構造の集積化を推し進めるに従って素子形成
領域への進行程度の割合が増大し高集積化を阻害する要
因となった。

一方、素子間の分離構造としてフィールドシールド分
離構造を用いたものが、たとえば特公昭61−55258号公
報に示されている。第６図は、本公報に示されたフィー
ルドシールド分離構造を用いたDRAMのメモリセルの平面
構造を示しており、さらに第７図は、第６図中の切断線
VII−VII方向から見た断面構造を示している。これらの
図には、２ビット分のメモリセルが示されている。メモ
リセル１は、トランスファーゲート用トランジスタ２と
キャパシタ３とから構成されている。トランスファーゲ
ート用トランジスタ２は、半導体基板４の表面領域に形
成された２つの不純物拡散領域５、６と、半導体基板４
表面上に薄い絶縁膜７を介して形成されたゲート電極８
とからなる。キャパシタ３は、その一部がトランスファ
ーゲート用トランジスタ２の不純物拡散領域６に接続さ
れた下部電極９と、その上面に形成される誘電体層10
と、さらにその上面を覆う上部電極11とから構成され
る。

次に、本例のDRAMの素子分離構造について説明する。
素子分離領域の半導体基板４表面にはシールド用のゲー
ト酸化膜12を介してシールド用電極層13が形成されてい
る。そして、このシールド用電極層13を挟んで隣接した
メモリセル１対（片側は図示せず）は、メモリセル１の
不純物拡散領域６とシールド用電極層13とがトランジス
タ構造を形成するように配置されている。このようなト
ランジスタ構造に対して、たとえばシールド用電極層13
に基板と同程度の電位を与えることにより互いに隣接す
るメモリセル間で導通が生じないような絶えずオフ状態
のトランジスタ構造を形成している。これによって、素
子間の絶縁分離を達成している。

ところが、本例のメモリセル間の素子分離構造は、第
６図中のＸ方向の素子間分離として上記のフィールドシ
ールド分離構造を用いているが、Ｙ方向の素子間分離構
造には依然としてLOCOS法による厚い酸化膜分離構造が
用いられている。従って、Ｙ方向の分離領域の構造に関
しては依然としてバーズビークなどの高集積化の阻害要
因を含んでいる。

また、第８図には、DRAMのメモリセルの周囲をフィー
ルドシールド分離構造を用いて絶縁分離した他の例を示
している。このような構造は、たとえば特開昭60−1066
2号公報に示されている。本図には、メモリセルの２ビ
ット分の断面構造図が示されている。本例においても、
メモリセルは１つのトランスファーゲート用トランジス
タ２と１つのキャパシタ３とから構成されている。そし
て、互いに隣接して形成されたメモリセルの間の素子分
離構造としてはフィールドシールド分離構造が用いられ
ている。すなわち、一方のメモリセル1aの不純物拡散領
域5aと他方のメモリセル1bの不純物拡散領域5bとの間の
半導体基板４表面上に酸化膜12を介してシールド用電極
層13が形成されている。そして、本例では、特にこのシ
ールド用電極13がキャパシタ３の上部電極11と一体に接
続されている。そして、たとえばシールド用電極13に基
板電位あるいはさらに低電位が印加されることにより、
シールド用電極13とメモリセル1a,1bの不純物拡散領域5
a、5bによって形成されるトランジスタ構造が常にオフ
状態を維持する。これによって、メモリセル1aと1bとの
間の絶縁分離が達成される。

ところが、本例においては、シールド用電極13とキャ
パシタ３の上部電極11とは接続されて共通の電位に設定
される。従って、キャパシタ３に影響を及ぼすことなく
シールド用電極13の電位を所望の電位に設定するような
場合には不都合を生じる。また、素子間分離構造とメモ
リセル構造とを独立して形成した方が、メモリセルの配
置構造や製造プロセスに対して自由度を増し、種々のメ
モリセル構造を有するDRAMに対して適用が可能となる。
（これについては後述する。） 従って、本発明は上記のような問題点を解消するため
になされたもので、メモリセルアレイを構成する個々の
メモリセルをフィールドシールド分離構造で囲って絶縁
分離することによりメモリセルアレイの高集積化を図る
ことができる半導体記憶装置を提供することを目的とす
る。

［課題を解決するための手段］ 本発明における半導体記憶装置は、スイッチング素子
と信号保持用受動素子とからなる単位記憶回路を複数個
行列状に配置した記憶領域を含んでいる。記憶領域に含
まれる単位記憶回路はその周囲を分離領域に囲まれて絶
縁分離されている。分離領域は、この分離領域に位置す
る半導体基板表面上に酸化膜を介して形成され、かつ独
立した活性領域の周囲を取囲む素子分離用電極層を含
み、さらに分離領域を介して隣接する第１のスイッチン
グ素子の不純物領域と第２のスイッチング素子の不純物
領域とはこの素子分離用電極層に対して自己整合で形成
されている。そして、記憶保持用受動素子は、その一部
が分離用電極層の上部にまで延びて形成されている。

［作用］ 本発明における半導体記憶装置の記憶領域は、単位記
憶回路に個々に絶縁分離する分離構造として、いわゆる
フィールドシールド分離構造を用いている。この構造は
素子分離領域の半導体基板表面上に酸化膜と素子分離用
の電極層を形成し、さらにこの素子分離領域の両側に形
成されたスイッチング素子の不純物拡散とからなるトラ
ンジスタ構造を形成する。そして、この素子分離用電極
層に接地電位あるいは負電位を与えることにより素子分
離領域の半導体基板表面にチャネルが形成されることの
ない常時オフ状態のトランジスタ構造を形成する。これ
によって、この分離領域の両側に位置する半導体素子の
間が絶縁分離される。このようなトランジスタ構造を用
いると、従来の厚い酸化膜によって絶縁分離する方法に
比べて、バーズビーク領域の発生をなくすことにより素
子分離領域の縮小化を図ることが可能となる。

［実施例］ 以下、本発明の一実施例について図を用いて説明す
る。

第１図は、本発明の一実施令によるDRAMのメモリセル
アレイの一部分を示す平面構造図である。本図には４ビ
ット分のメモリセルが示されている。さらに、第２図
は、第１図中に示された切断線II−IIに沿った方向から
の断面構造図である。本図に示されたメモリセルアレイ
はフォールデッドビットライン方式と呼ばれる構造のも
のである。

これらの図を参照して、メモリセルアレイは、紙面上
下方向に長く延びたワード線14a,14b,14c,14dと、これ
に直交する方向に延びたビット線15が形成されている。
ワード線14a〜14dとビット線15の交差部近傍にはメモリ
セル１が形成されている。メモリセル１は１個のトラン
スファーゲート用トランジスタ（スイッチング素子）２
と、１個のキャパシタ（信号保持用受動素子）３とから
なる。メモリセル１の周辺領域はフィールドシールド分
離構造を有する分離領域16で囲まれている。分離領域16
は、独立した活性領域を取囲むシールド用電極層13を含
む。

半導体基板４の表面領域には、間を隔てて２つの不純
物拡散領域５、６が形成されている。さらに、この不純
物拡散領域５、６の間に位置する半導体基板４表面上に
はゲート酸化膜７を介してゲート電極８（ワード線14
a）が形成されている。そして、ゲート電極８、ゲート
酸化膜７、および不純物拡散領域５、６がトランスファ
ーゲート用トランジスタ２を構成している。

また、ゲート電極８の表面上には絶縁膜17を介してキ
ャパシタ３の下部電極９が形成されている。下部電極９
は、その一部がトランスファーゲート用トランジスタ２
の不純物拡散領域５に接続されている。また、下部電極
９の他方側は素子分離領域16の表面上に延びて形成され
ている。さらに、下部電極９の表面上には薄い誘電体層
10が形成されている。さらに、その上に上部電極11が全
体を覆うように形成されている。そして、この下部電極
９、誘電体層10および上部電極11とがキャパシタ３を構
成する。

素子分離領域16に位置する半導体基板４表面にはゲー
ト酸化膜12を介してシールド用電極層13が形成されてい
る。シールド用電極層13は、素子分離領域16を挟んでそ
の両側に形成されるトランスファーゲート用トランジス
タ２の不純物拡散領域5,5によって挟まれるような位置
関係で形成されており、この不純物拡散領域5,5とゲー
ト酸化膜12およびシールド用電極層13とによって絶縁分
離用トランジスタが形成される。ここで、絶縁分離用ト
ランジスタ構造を用いたフィールドシールド分離構造の
動作について説明する。この方法は、シールド用電極層
13から半導体基板表面に対して接地電位あるいは負電位
を与えることにより、互いに隣り合うトランスファーゲ
ート用トランジスタ２の不純物拡散領域5,5間にチャネ
ルが形成されて導通するのを防止するものである。従っ
て、この分離用トランジスタ構造に対しては、酸化膜12
の膜厚を厚くして絶縁分離用トランジスタのしきい値電
圧を高くすること、あるいはシールド用電極層13に印加
する電圧を低電圧に調整することなどの方法がとられ
る。これらの方法を講じてそのメモリセルの分離特性に
応じた条件を設定することが望ましい。

また、本図に示されたメモリセル構造では、シールド
用電極層13の表面上に絶縁層17を介して他のメモリセル
に接続されるワード線14bが形成されている。

第３図には、本実施例のメモリセルアレイの４ビット
分のメモリセルの等価回路図を示している。

次に、本実施例のメモリセルの製造工程を第4A図ない
し第4G図を用いて説明する。

まず、第4A図に示すように、半導体基板４表面上に熱
酸化法によりフィールドシールド用のゲート酸化膜12を
形成する。次に、その表面上にCVD（Chemical Vaporu
Deposition）法を用いてポリシリコン層13を形成し、
さらにその上にCVD法を用いて酸化膜18aを形成する。

次に、第4B図に示すように、フォトリソグラフィ手法
およびエッチング法を用いて酸化膜18aおよびポリシリ
コン層13をパターニングする。その後、全面にCVD法を
用いて酸化膜18bを形成する。

さらに、第4C図に示すように、酸化膜18bを異方性エ
ッチングすることにより、シールド用電極層13の側壁に
サイドウォール18bを形成し、さらにシールド用電極層1
3の表面上に酸化膜18aを残余させる。

その後、第4D図に示すように、半導体基板４表面上に
薄いゲート酸化膜７を形成し、さらに、CVD法を用いて
ポリシリコン層、および酸化膜を順次堆積する。そし
て、フォトリソグラフィ法およびエッチング法を用いて
酸化膜およびポリシリコン層をパターニングし、ワード
線（14a）で構成するゲート電極８およびワード線14bを
形成する。そして、このゲート電極８およびその表面上
に堆積した酸化膜をマスクとして半導体基板４表面に不
純物をイオン注入し、不純物拡散領域５、６を形成す
る。このイオン注入工程によって形成される不純物拡散
領域５は、ゲート電極８およびシールド用電極層13に対
して自己整合的に形成される。

さらに、第4E図に示すように、ゲート電極８が形成さ
れた半導体基板４表面に酸化膜19を堆積する。そして、
この酸化膜19を異方性エッチングすることによってゲー
ト電極８の側壁に新たに酸化膜のサイドウォール19aを
形成する。

そして、第4F図に示すように、CVD法を用いてポリシ
リコン層を堆積し、これをパターニングすることにより
キャパシタ３の下部電極９を形成する。下部電極９は、
トランスファーゲート用トランジスタのゲート電極８の
表面上から素子分離領域16の表面上を通過するゲート電
極８の表面上にまで延びて形成される。そして、その一
部がトランスファーゲート用トランジスタ２の不純物拡
散領域５の表面上に堆積して接続される。

その後、第4G図に示すように、下部電極９などの表面
上にシリコン窒化膜をCVD法を用いて堆積し、さらにそ
の表面を熱酸化処理することによりキャパシタ３の誘電
体層10を形成する。さらに、その表面上にCVD法を用い
てポリシリコン層を堆積し、パターニングして、キャパ
シタ３の上部電極11を形成する。

以上の工程によって１個のトランスファーゲート用ト
ランジスタ２の１個のキャパシタ３とから構成されるメ
モリセルがフィールドシールド分離構造によって絶縁分
離されて形成されたDRAMのメモリセルアレイを製造する
ことができる。

このような構造プロセスによって形成されるメモリセ
ルの特徴点は次のとおりである。

（ａ） 素子間分離領域を形成するフィールドシール
ド構造のシールド用電極層13などの製造プロセスは、メ
モリセルを構成するトランスファーゲート用トランジス
タやキャパシタなどの製造プロセスに先立って独立して
行なわれる。このために、フィールドシールド用のゲー
ト酸化膜12の膜厚やシールド用電極層13の膜厚などは任
意に設定することができる。これによって、種々のタイ
プのメモリセルアレイの特性に応じた絶縁分離特性を設
定することができる。

（ｂ） メモリセルのキャパスタ３は、トランスファ
ーゲート用トランジスタ２のゲート電極８上部から素子
分離領域16の上部を通過する他のトランスファーゲート
用トランジスタのゲート電極８の上部にまで延びた領域
で形成することができる。これによって、キャパシタの
接合面積を増大し、さらに容量を増加することができ
る。

次に、フィールドシールド分離構造を有するDRAMのメ
モリセルの変形例を第９図ないし第14図に示す。これら
の変形例は、メモリセルのキャパシタの構造に特徴を有
している。

第９図を参照して、第１の変形例のメモリセルは、半
導体基板４の主表面上に、厚くかつ平坦に形成された層
間絶縁膜30中に形成された開口部31を有している。ま
た、トランスファゲート用トランジスタ２の一方の不純
物領域５の表面上には導電層40が形成されている。導電
層40は、さらにゲート電極８の上部からワード線14bの
上部にわたって延在している。開口部31は、この導電層
40の表面上に到達している。キャパシタ３は、この開口
部31の内面および上縁に沿って下層から順に下部電極
９、誘電体層10、上部電極11が形成されている。

第10図を参照して、第２の変形例のメモリセルは、第
１の変形例で示された導電層40が省略されている。そし
て、開口部31の内部に形成された下部電極９は、直接不
純物領域５に接続されている。

第11図を参照して、第３の変形例によるメモリセルの
キャパシタ３は、下部電極９の一部が下層の絶縁膜32か
ら離れた突出部9aを有している。そして、誘電体層10お
よび上部電極11は、下部電極９の突出部9aの表面を覆う
ように形成されている。

第12図を参照して、第４の変形例によるメモリセルの
キャパシタ３は、下部電極９の一部が鉛直上方に突出し
た立壁部9bを有している。そして、誘電体層10および上
部電極11は、立壁部9bを有する下部電極９の表面を覆う
ように形成されている。

第13図を参照して、第５の変形例によるメモリセルの
キャパシタ３は、下部電極９の一部が鉛直上方に突出し
た立壁部9bと、さらに立壁部9bの上端から水平方向に延
びた突出部9cとを有している。そして、誘電体層10およ
び上部電極11は、立壁部9b、突出部9cを有する下部電極
９の表面を覆うように形成されている。

第14図を参照して、第６の変形例によるメモリセル
は、不純物領域を表面から上方に突出した絶縁体あるい
は導電体からなる突出部33を有している。下部電極９は
突出部33の表面を覆うように形成されている。さらに、
誘電体層10、上部電極11は下部電極９の表面に沿って形
成されている。

なお、上記実施例においては、メモリセルアレイの構
造がいわゆるフォールデッドビットライン方式のものを
用いて説明したが、これに限定されることなく、たとえ
ばオープンビットライン方式などのものにも適用するこ
とができる。

［発明の効果］ 以上のように、本発明における半導体記憶装置は、メ
モリセルアレイを構成する個々の単位記憶回路を絶縁分
離する構造として、常時オフ状態を維持するトランジス
タ構造を用いたいわゆるフィールドシールド分離構造を
用いている。これによって、従来の厚い酸化膜を用いて
絶縁分離を行なう方法で生じていたバーズビーク等の冗
長領域によって素子形成領域が減少し高集積化を阻害す
るのを完全に取除くことによって、半導体記憶装置の高
集積化を実現可能としている。さらに、この素子分離構
造を他の機能素子と独立形成することにより絶縁分離特
性の設定が容易でかつ完全に達成できる信頼性の高い半
導体記憶装置を実現することを可能としている。

【図面の簡単な説明】

第１図は、本発明の一実施例によるDRAMのメモリセルア
レイの一部を示す平面構造図である。 第２図は、第１図中において切断線II−IIに沿った方向
からの断面構造図である。第３図は、第１図に示された
メモリセルアレイの等価回路図である。第4A図、第4B
図、第4C図、第4D図、第4E図、第4F図および第4G図は、
本発明のDRAMのメモリセルの製造工程を順に示した断面
構造図である。 第５図は、一般的なDRAMの構造を示すブロック図であ
る。第６図は、従来のDRAMのメモリセルアレイの構造を
示す平面図である。第７図は、第６図中の切断線VII−V
IIに沿った方向からの断面構造図である。第８図は、従
来のDRAMの第２の例のメモリセルの断面構造図である。 第９図は、本発明のDRAMのメモリセルの第１の変形例の
断面構造図である。また、同様に第10図、第11図、第12
図、第13図、および第14図は、本発明のDRAMのメモリセ
ルの第２、第３、第４、第５および第６の変形例を示す
断面構造図である。 図において、１はメモリセル、２はトランスファーゲ
ート用トランジスタ、３はキャパシタ、５、６は不純物
拡散領域、８、14a、14b、14c、14dはゲート電極（ワー
ド線）、９は下部電極、10は誘電体層、11は上部電極、
12はフィールドシールド用のゲート酸化膜、13はシール
ド用電極層、16は素子分離領域を示している。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/04 Ｈ０１Ｌ 27/04 Ｃ (72)発明者 栄森 貴尚 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 田中 義典 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭56−67959（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板上に、半導体素子が形成される
   活性領域と、この活性領域の周辺を囲って各々独立した
   複数の活性領域を形成する素子分離領域とを備え、 前記活性領域内に位置する前記半導体基板中に間を隔て
   て形成された２つの不純物領域と、前記２つの不純物領
   域の間に位置し前記半導体基板の表面上に形成された第
   １導体層とを含むスイッチング素子と、 前記スイッチング素子の前記不純物領域のいずれか一方
   に接続された第１電極層と、前記第１電極層に接して形
   成された誘電膜と、前記誘電膜に接して形成された第２
   電極層とを含む信号保持用受動素子とからなる単位記憶
   回路を各々の前記活性領域内に形成し、さらに複数の前
   記単位記憶回路を行列状に配置して接続した記憶領域を
   含む半導体記憶装置において、 前記素子分離領域は、この素子分離領域に位置する前記
   半導体基板表面上に酸化膜を介して形成され、かつ前記
   独立した活性領域の周囲を取囲む素子分離用電極層を含
   み、 前記素子分離領域を介して隣接する第１のスイッチング
   素子の不純物領域と第２のスイッチング素子の不純物領
   域とが前記素子分離用電極層に対して自己整合で形成さ
   れており、 前記記憶保持用受動素子は、その一部が前記素子分離用
   電極層の上部にまで延びて形成されていることを特徴と
   する、半導体記憶装置。