JPH10189898A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10189898A JPH10189898A JP8343351A JP34335196A JPH10189898A JP H10189898 A JPH10189898 A JP H10189898A JP 8343351 A JP8343351 A JP 8343351A JP 34335196 A JP34335196 A JP 34335196A JP H10189898 A JPH10189898 A JP H10189898A
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- Japan
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- conductive layer
- forming
- insulating film
- opening
- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 キャパシタとトランジスタとの電気的接続が
良好になされる半導体装置とその製造方法とを提供す
る。 【解決手段】 キャパシタの下部電極となるストレージ
ノード７ａが、第１ポリシリコン膜７ｃに形成された開
口部１３内を被覆する第２ポリシリコン膜７ｄを介し
て、コンタクトホール６に埋め込まれたポリシリコン柱
状導電体７ｂに電気的に接続されている。さらにそのポ
リシリコン膜柱状導電体は、ＭＯＳトランジスタＴのソ
ース・ドレイン領域４ａにコンタクト６ａにて電気的に
接続されている。
良好になされる半導体装置とその製造方法とを提供す
る。 【解決手段】 キャパシタの下部電極となるストレージ
ノード７ａが、第１ポリシリコン膜７ｃに形成された開
口部１３内を被覆する第２ポリシリコン膜７ｄを介し
て、コンタクトホール６に埋め込まれたポリシリコン柱
状導電体７ｂに電気的に接続されている。さらにそのポ
リシリコン膜柱状導電体は、ＭＯＳトランジスタＴのソ
ース・ドレイン領域４ａにコンタクト６ａにて電気的に
接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にダイナミック・ランダム・ア
クセス・メモリ（以下「ＤＲＡＭ」と記す）などの情報
としての電荷を蓄積するキャパシタの形成が容易な半導
体装置とその製造方法に関するものである。
その製造方法に関し、特にダイナミック・ランダム・ア
クセス・メモリ（以下「ＤＲＡＭ」と記す）などの情報
としての電荷を蓄積するキャパシタの形成が容易な半導
体装置とその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置はコンピュータなどの
情報機器の目ざましい普及によってその需要が急速に拡
大している。さらに、機能的には大規模な記憶容量を有
し、かつ、高速動作が可能なものが要求されている。こ
れに伴い、半導体装置の高集積化、高速応答性および高
信頼性に関する技術開発が進められている。
情報機器の目ざましい普及によってその需要が急速に拡
大している。さらに、機能的には大規模な記憶容量を有
し、かつ、高速動作が可能なものが要求されている。こ
れに伴い、半導体装置の高集積化、高速応答性および高
信頼性に関する技術開発が進められている。
【０００３】半導体記憶装置のなかで、記憶情報のラン
ダムな入出力が可能なものとして、ＤＲＡＭがある。一
般に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。
ダムな入出力が可能なものとして、ＤＲＡＭがある。一
般に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。
【０００４】図１１は、一般的なＤＲＡＭの構成を示す
ブロック図である。図１１を参照して、ＤＲＡＭ１５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ１５１と、単位記憶回路を構成するメモリセルを
選択するためのアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ１５２と、そのアドレ
ス信号を解読することによってメモリセルを指定するた
めのロウデコーダ１５３およびカラムデコーダ１５４
と、指定されたメモリセルに蓄積された信号を増幅して
読出すセンスリフレッシュアンプ１５５と、データ入出
力のためのデータインバッファ１５６およびデータアウ
トバッファ１５７と、クロック信号を発生するクロック
ジェネレータ１５８とを含んでいる。半導体チップ上で
大きな面積を占めるメモリセルアレイ１５１は、単位記
憶情報を蓄積するためのメモリセルが、マトリクス状に
複数個配列されて形成されている。
ブロック図である。図１１を参照して、ＤＲＡＭ１５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ１５１と、単位記憶回路を構成するメモリセルを
選択するためのアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ１５２と、そのアドレ
ス信号を解読することによってメモリセルを指定するた
めのロウデコーダ１５３およびカラムデコーダ１５４
と、指定されたメモリセルに蓄積された信号を増幅して
読出すセンスリフレッシュアンプ１５５と、データ入出
力のためのデータインバッファ１５６およびデータアウ
トバッファ１５７と、クロック信号を発生するクロック
ジェネレータ１５８とを含んでいる。半導体チップ上で
大きな面積を占めるメモリセルアレイ１５１は、単位記
憶情報を蓄積するためのメモリセルが、マトリクス状に
複数個配列されて形成されている。
【０００５】図１２はメモリセルアレイにおけるメモリ
セルの４ビット分の等価回路を示す。図１２を参照し
て、メモリセルはビット線２１４、ＭＯＳ（Metal-Oxid
e-Semiconductor ）トランジスタ２１５、このＭＯＳト
ランジスタ２１５に一方の電極が接続されたキャパシタ
２１６、ワード線２１７を含む。情報は電荷としてキャ
パシタ２１６に蓄積される。図に示した１つのメモリセ
ルは、１個のＭＯＳトランジスタ２１５と、これに接続
された１個のキャパシタ２１６とから構成される、いわ
ゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルはその構造が簡単なためメ
モリセルアレイの集積度を向上させることが容易であ
り、大容量を必要とするＤＲＡＭに幅広く用いられてい
る。
セルの４ビット分の等価回路を示す。図１２を参照し
て、メモリセルはビット線２１４、ＭＯＳ（Metal-Oxid
e-Semiconductor ）トランジスタ２１５、このＭＯＳト
ランジスタ２１５に一方の電極が接続されたキャパシタ
２１６、ワード線２１７を含む。情報は電荷としてキャ
パシタ２１６に蓄積される。図に示した１つのメモリセ
ルは、１個のＭＯＳトランジスタ２１５と、これに接続
された１個のキャパシタ２１６とから構成される、いわ
ゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルはその構造が簡単なためメ
モリセルアレイの集積度を向上させることが容易であ
り、大容量を必要とするＤＲＡＭに幅広く用いられてい
る。
【０００６】ところで、半導体装置の高集積化に伴い、
半導体装置の大部分の領域を占めるメモリセルアレイに
も集積度の向上が求められる。メモリセルアレイを縮小
化するには、メモリセルを構成するキャパシタも縮小化
する必要がある。しかしながら、キャパシタを縮小化す
ることはキャパシタに蓄えられる情報としての電荷量
（１ビットのメモリセルに蓄えられる電荷量）が低下す
ることになる。
半導体装置の大部分の領域を占めるメモリセルアレイに
も集積度の向上が求められる。メモリセルアレイを縮小
化するには、メモリセルを構成するキャパシタも縮小化
する必要がある。しかしながら、キャパシタを縮小化す
ることはキャパシタに蓄えられる情報としての電荷量
（１ビットのメモリセルに蓄えられる電荷量）が低下す
ることになる。
【０００７】１ビットのメモリセルに蓄えられる電荷量
が一定値より低下した場合、記憶素子としてのＤＲＡＭ
の動作が不安定になり、信頼性が低下する。したがっ
て、これを防止するために、キャパシタの電極のさらな
る大表面積化が検討されている。
が一定値より低下した場合、記憶素子としてのＤＲＡＭ
の動作が不安定になり、信頼性が低下する。したがっ
て、これを防止するために、キャパシタの電極のさらな
る大表面積化が検討されている。
【０００８】その一例として、特開平６−３１０６７２
号公報に開示された半導体記憶装置とその製造方法につ
いて説明する。
号公報に開示された半導体記憶装置とその製造方法につ
いて説明する。
【０００９】図１３は、同公報に開示されたＤＲＡＭの
メモリセルの断面図である。図１３を参照して、ｐ型基
板１１１にはＮＭＯＳトランジスタのソースまたはドレ
イン領域である１対のｎ+ 型拡散層１１２、１１３が形
成されている。そのＮＭＯＳトランジスタを他のＭＯＳ
トランジスタと電気的に分離するためのフィールド酸化
膜１１９が形成されている。１対のｎ+ 型拡散層１１
２、１１３によって挟まれたｐ基板１１１上に、ゲート
酸化膜を介してポリシリコン膜による埋込ゲート（ワー
ド線）１１５が形成されている。
メモリセルの断面図である。図１３を参照して、ｐ型基
板１１１にはＮＭＯＳトランジスタのソースまたはドレ
イン領域である１対のｎ+ 型拡散層１１２、１１３が形
成されている。そのＮＭＯＳトランジスタを他のＭＯＳ
トランジスタと電気的に分離するためのフィールド酸化
膜１１９が形成されている。１対のｎ+ 型拡散層１１
２、１１３によって挟まれたｐ基板１１１上に、ゲート
酸化膜を介してポリシリコン膜による埋込ゲート（ワー
ド線）１１５が形成されている。
【００１０】下部キャパシタ電極は、ポリシリコン１３
２、１３３から構成され、ポリシリコン膜１３３がｎ+
型拡散層１１２に電気的に接続されている。ポリシリコ
ン膜１３３上に、誘電率の大きい薄膜１１７を介在させ
て上部キャパシタ電極を形成するポリシリコン膜１１８
が形成されている。キャパシタを含む基板上に絶縁膜１
２１が形成されている。ｎ+ 型拡散層１１３と電気的に
接続されるビット線１２２が形成されている。
２、１３３から構成され、ポリシリコン膜１３３がｎ+
型拡散層１１２に電気的に接続されている。ポリシリコ
ン膜１３３上に、誘電率の大きい薄膜１１７を介在させ
て上部キャパシタ電極を形成するポリシリコン膜１１８
が形成されている。キャパシタを含む基板上に絶縁膜１
２１が形成されている。ｎ+ 型拡散層１１３と電気的に
接続されるビット線１２２が形成されている。
【００１１】以上のような構成のメモリセルにおいて
は、キャパシタの下部電極に相当するポリシリコン膜１
３３の外周縁部Ａと、ポリシリコン膜１３３の中央付近
に形成された凹部Ｄの側面とにより、キャパシタ電極の
表面積をさらに増加することができる。これにより、キ
ャパシタの電荷蓄積の容量が確保され、ＤＲＡＭの動作
の安定化が図られる。
は、キャパシタの下部電極に相当するポリシリコン膜１
３３の外周縁部Ａと、ポリシリコン膜１３３の中央付近
に形成された凹部Ｄの側面とにより、キャパシタ電極の
表面積をさらに増加することができる。これにより、キ
ャパシタの電荷蓄積の容量が確保され、ＤＲＡＭの動作
の安定化が図られる。
【００１２】次に、上述した半導体記憶装置の製造方法
について図を用いて説明する。図１４を参照して、ｐ型
基板１１１上にフィールド酸化膜１１９、１対のｎ+型
拡散層１１２、１１３およびゲート電極をなすワード線
１１５を形成する。次に、減圧ＣＶＤ法により、シリコ
ン酸化膜による層間絶縁膜１１４を約３０００Å形成す
る。次に、図１５を参照して、層間絶縁膜１１４上に減
圧ＣＶＤ法により、シリコン窒化膜１３１を約５００Å
形成する。次に、図１６を参照して、シリコン窒化膜１
３１上に、減圧ＣＶＤ法によりポリシリコン膜１３２を
６０００Å形成する。次に、異方性エッチングを施し、
シリコン窒化膜１３１の表面を露出する中心孔Ｃを形成
する。
について図を用いて説明する。図１４を参照して、ｐ型
基板１１１上にフィールド酸化膜１１９、１対のｎ+型
拡散層１１２、１１３およびゲート電極をなすワード線
１１５を形成する。次に、減圧ＣＶＤ法により、シリコ
ン酸化膜による層間絶縁膜１１４を約３０００Å形成す
る。次に、図１５を参照して、層間絶縁膜１１４上に減
圧ＣＶＤ法により、シリコン窒化膜１３１を約５００Å
形成する。次に、図１６を参照して、シリコン窒化膜１
３１上に、減圧ＣＶＤ法によりポリシリコン膜１３２を
６０００Å形成する。次に、異方性エッチングを施し、
シリコン窒化膜１３１の表面を露出する中心孔Ｃを形成
する。
【００１３】次に、図１７を参照して、常圧ＣＶＤ法に
より中心孔Ｃを含むポリシリコン膜１３２上にシリコン
酸化膜を約３０００Å形成する。その後、そのシリコン
酸化膜を全面エッチバックし、中心孔Ｃの内壁にのみサ
イドウォールスペーサ１３５を形成する。
より中心孔Ｃを含むポリシリコン膜１３２上にシリコン
酸化膜を約３０００Å形成する。その後、そのシリコン
酸化膜を全面エッチバックし、中心孔Ｃの内壁にのみサ
イドウォールスペーサ１３５を形成する。
【００１４】次に、図１８を参照して、サイドウォール
スペーサ１３５およびポリシリコン膜１３２をマスクと
して、セルフアラインコンタクト法により、コンタクト
ホールＤを開口する。その後、図１９を参照して、フッ
酸等によるウェットエッチングを施すことにより、シリ
コン窒化膜１３１を残してサイドウォールスペーサだけ
を除去する。
スペーサ１３５およびポリシリコン膜１３２をマスクと
して、セルフアラインコンタクト法により、コンタクト
ホールＤを開口する。その後、図１９を参照して、フッ
酸等によるウェットエッチングを施すことにより、シリ
コン窒化膜１３１を残してサイドウォールスペーサだけ
を除去する。
【００１５】次に、図２０を参照して、減圧ＣＶＤ法に
よりポリシリコン膜１３２上にポリシリコン膜１３３を
５００Å形成する。その後、ポリシリコン膜１３２、１
３３に異方性エッチングを施し、所定形状のキャパシタ
の下部電極１１６を形成する。
よりポリシリコン膜１３２上にポリシリコン膜１３３を
５００Å形成する。その後、ポリシリコン膜１３２、１
３３に異方性エッチングを施し、所定形状のキャパシタ
の下部電極１１６を形成する。
【００１６】次に、図１３を参照して、ポリシリコン膜
１３３上に減圧ＣＶＤ法によりシリコン窒化膜を形成す
る。そのシリコン窒化膜を酸化させて誘電率の大きな薄
膜１１７を形成する。その薄膜１１７を覆うように上部
キャパシタ電極となるポリシリコン膜１１８を形成す
る。そのポリシリコン膜１１８を覆うように絶縁膜１２
１を形成する。絶縁膜１２１上にビット線１２２を形成
する。ビット線１２２はｎ+ 型拡散層１１３に電気的に
接続されている。以上の工程により、ＤＲＡＭのメモリ
セルが完成する。
１３３上に減圧ＣＶＤ法によりシリコン窒化膜を形成す
る。そのシリコン窒化膜を酸化させて誘電率の大きな薄
膜１１７を形成する。その薄膜１１７を覆うように上部
キャパシタ電極となるポリシリコン膜１１８を形成す
る。そのポリシリコン膜１１８を覆うように絶縁膜１２
１を形成する。絶縁膜１２１上にビット線１２２を形成
する。ビット線１２２はｎ+ 型拡散層１１３に電気的に
接続されている。以上の工程により、ＤＲＡＭのメモリ
セルが完成する。
【００１７】上述した製造方法によれば、図１８に示す
工程において、サイドウォールスペーサ１３５とシリコ
ン窒化膜１３１をマスクとして、セルフアラインコンタ
クト法によりコンタクトホール１３４が開口されるた
め、コンタクトホール１３４の位置を最適の位置に形成
できることが開示されている。
工程において、サイドウォールスペーサ１３５とシリコ
ン窒化膜１３１をマスクとして、セルフアラインコンタ
クト法によりコンタクトホール１３４が開口されるた
め、コンタクトホール１３４の位置を最適の位置に形成
できることが開示されている。
【００１８】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置では、さらなる高集積化が要求されている。
そこで、キャパシタの下部電極となるストレージノード
を厚く形成することにより、ストレージノードの側面の
面積を増加させたキャパシタを備えた構造が考えられて
いる。このような厚く形成されたストレージノード（以
下「厚膜ストレージノード」と記す）を有する半導体装
置では、厚膜ストレージノード上に形成される配線と、
厚膜ストレージノード下にあるトランジスタ等の半導体
素子とを電気的に接続するためには、高アスペクト比の
コンタクトホールを開口する必要がある。つまり、コン
タクトホール径とコンタクトホールの深さの比が大きい
コンタクトホールを形成しなければならない。そのた
め、コンタクトホールの形成が困難になるという問題が
ある。たとえば、図１３に示すビット線１２２とｎ+ 型
拡散層１１３とを電気的に接続するために、深いコンタ
クトホールを形成しなければならない。
半導体装置では、さらなる高集積化が要求されている。
そこで、キャパシタの下部電極となるストレージノード
を厚く形成することにより、ストレージノードの側面の
面積を増加させたキャパシタを備えた構造が考えられて
いる。このような厚く形成されたストレージノード（以
下「厚膜ストレージノード」と記す）を有する半導体装
置では、厚膜ストレージノード上に形成される配線と、
厚膜ストレージノード下にあるトランジスタ等の半導体
素子とを電気的に接続するためには、高アスペクト比の
コンタクトホールを開口する必要がある。つまり、コン
タクトホール径とコンタクトホールの深さの比が大きい
コンタクトホールを形成しなければならない。そのた
め、コンタクトホールの形成が困難になるという問題が
ある。たとえば、図１３に示すビット線１２２とｎ+ 型
拡散層１１３とを電気的に接続するために、深いコンタ
クトホールを形成しなければならない。
【００１９】これを回避するために、ビット線１２２
は、キャパシタの下方に形成される。このため、シリコ
ン酸化膜１１４は、ビット線１２２を埋め込むためにさ
らに厚く形成しなければならない。このような場合、図
１８に示す工程において、ポリシリコン膜１３２の上面
からｎ+ 型拡散層１１２表面までの距離がさらに長くな
る。たとえば、コンタクトホール１３４のコンタクト径
を０．３μｍとすると、ポリシリコン膜１３２の上面か
らｎ+ 型拡散層１１２の表面まで開口するには、アスペ
クト比がおよそ６以上のコンタクトホールを形成しなけ
ればならない。そのため、コンタクトホールの形成が非
常に困難となる。
は、キャパシタの下方に形成される。このため、シリコ
ン酸化膜１１４は、ビット線１２２を埋め込むためにさ
らに厚く形成しなければならない。このような場合、図
１８に示す工程において、ポリシリコン膜１３２の上面
からｎ+ 型拡散層１１２表面までの距離がさらに長くな
る。たとえば、コンタクトホール１３４のコンタクト径
を０．３μｍとすると、ポリシリコン膜１３２の上面か
らｎ+ 型拡散層１１２の表面まで開口するには、アスペ
クト比がおよそ６以上のコンタクトホールを形成しなけ
ればならない。そのため、コンタクトホールの形成が非
常に困難となる。
【００２０】また、従来の半導体装置の製造方法では以
下に示すような問題点も生じる。図１９に示す工程にお
いて、シリコン酸化膜からなるサイドウォールスペーサ
が下地のシリコン窒化膜１３１を残してウェットエッチ
ングによって除去される際に、シリコン窒化膜１３１下
のシリコン酸化膜からなる層間絶縁膜１１４をエッチン
グすることがある。つまり、形成方法こそ異なるがサイ
ドウォールスペーサと層間絶縁膜１１４がともにシリコ
ン酸化膜から形成されているため、サイドウォールスペ
ーサのエッチングとともに、層間絶縁膜１１４も同時に
エッチングされてしまうのである。そのため、シリコン
窒化膜１１４が庇のようにコンタクトホールの側面に突
き出した状態になることがあった。このような状態で、
図２０に示すポリシリコン膜１３３が形成されると、そ
の庇によってポリシリコン膜１３３がコンタクトホール
１３４の内面に良好に被覆されず、ポリシリコン膜１３
３とｎ+ 型拡散層１１２とが電気的に良好に接続されな
いことがあった。
下に示すような問題点も生じる。図１９に示す工程にお
いて、シリコン酸化膜からなるサイドウォールスペーサ
が下地のシリコン窒化膜１３１を残してウェットエッチ
ングによって除去される際に、シリコン窒化膜１３１下
のシリコン酸化膜からなる層間絶縁膜１１４をエッチン
グすることがある。つまり、形成方法こそ異なるがサイ
ドウォールスペーサと層間絶縁膜１１４がともにシリコ
ン酸化膜から形成されているため、サイドウォールスペ
ーサのエッチングとともに、層間絶縁膜１１４も同時に
エッチングされてしまうのである。そのため、シリコン
窒化膜１１４が庇のようにコンタクトホールの側面に突
き出した状態になることがあった。このような状態で、
図２０に示すポリシリコン膜１３３が形成されると、そ
の庇によってポリシリコン膜１３３がコンタクトホール
１３４の内面に良好に被覆されず、ポリシリコン膜１３
３とｎ+ 型拡散層１１２とが電気的に良好に接続されな
いことがあった。
【００２１】本発明は、このような問題点を解決するた
めになされたものであり、キャパシタとトランジスタと
の良好な電気的接続を得ることで電気的特性に優れた半
導体装置と、そのようなキャパシタとトランジスタとの
良好な電気的接続を得る半導体装置の製造方法とを提供
することを目的とする。
めになされたものであり、キャパシタとトランジスタと
の良好な電気的接続を得ることで電気的特性に優れた半
導体装置と、そのようなキャパシタとトランジスタとの
良好な電気的接続を得る半導体装置の製造方法とを提供
することを目的とする。
【００２２】
【課題を解決するための手段】本発明の第１の局面にお
ける半導体装置は、導電層、絶縁膜、柱状導電体部、下
部電極、および、上部電極を備えている。導電層は、半
導体基板の主表面に形成されている。絶縁膜は、導電層
を含む半導体基板の主表面上に形成されている。柱状導
電体部は、導電層の表面を露出するように絶縁膜に設け
られたコンタクトホールに、そのコンタクトホールの上
端を越えないように導電体を埋込んで形成されている。
下部電極は、第１導電体部と第２導電体部とを含んでい
る。上部電極は、第３導電体部を含んでいる。第１導電
体部は、コンタクトホールの上方を含む絶縁膜上の所定
の領域に形成されるとともに、少なくとも柱状導電体部
の上端表面を露出する開口部を有している。第２導電体
部は、開口部内においてその開口部の側面、絶縁膜の表
面、柱状導電体部の上端表面に形成され、かつ、第１導
電体部の上面に形成され、柱状導電体部と第１導電体部
とを電気的に接続している。第３導電体部は、第２導電
体部の表面上に誘電体膜を介在させて形成されている。
ける半導体装置は、導電層、絶縁膜、柱状導電体部、下
部電極、および、上部電極を備えている。導電層は、半
導体基板の主表面に形成されている。絶縁膜は、導電層
を含む半導体基板の主表面上に形成されている。柱状導
電体部は、導電層の表面を露出するように絶縁膜に設け
られたコンタクトホールに、そのコンタクトホールの上
端を越えないように導電体を埋込んで形成されている。
下部電極は、第１導電体部と第２導電体部とを含んでい
る。上部電極は、第３導電体部を含んでいる。第１導電
体部は、コンタクトホールの上方を含む絶縁膜上の所定
の領域に形成されるとともに、少なくとも柱状導電体部
の上端表面を露出する開口部を有している。第２導電体
部は、開口部内においてその開口部の側面、絶縁膜の表
面、柱状導電体部の上端表面に形成され、かつ、第１導
電体部の上面に形成され、柱状導電体部と第１導電体部
とを電気的に接続している。第３導電体部は、第２導電
体部の表面上に誘電体膜を介在させて形成されている。
【００２３】この構成によれば、第１導電体部と第２導
電体部を含む下部電極は、まず、第１導電体部が第２導
電体部によって柱状導電体部と電気的に接続され、その
柱状導電体部を介して導電層と電気的に接続されてい
る。その導電層に接続される柱状導電層は、絶縁膜のコ
ンタクトホール内に形成されている。第２導電体部は、
第１導電体部に設けられた、少なくとも柱状導電体部の
上端表面を露出する開口部を被覆するように形成されて
いる。このため、開口部の深さは、第１導電体部の厚さ
にほぼ相当する深さであり、開口部を形成する際に、容
易に形成することができる。その結果、下部電極と導電
層との電気的接続が良好な半導体装置を容易に得ること
ができるとともに、半導体装置の電気的特性を向上する
ことができる。
電体部を含む下部電極は、まず、第１導電体部が第２導
電体部によって柱状導電体部と電気的に接続され、その
柱状導電体部を介して導電層と電気的に接続されてい
る。その導電層に接続される柱状導電層は、絶縁膜のコ
ンタクトホール内に形成されている。第２導電体部は、
第１導電体部に設けられた、少なくとも柱状導電体部の
上端表面を露出する開口部を被覆するように形成されて
いる。このため、開口部の深さは、第１導電体部の厚さ
にほぼ相当する深さであり、開口部を形成する際に、容
易に形成することができる。その結果、下部電極と導電
層との電気的接続が良好な半導体装置を容易に得ること
ができるとともに、半導体装置の電気的特性を向上する
ことができる。
【００２４】好ましくは、半導体装置は、第１導電型領
域と、第２導電型の１対の不純物領域と、ゲート電極と
をさらに有している。その第１導電型領域は、半導体基
板の主表面に形成されている。第２導電型の１対の不純
物領域は、第１導電型領域に、所定の間隔を隔てて形成
されている。ゲート電極は、１対の不純物領域によって
挟まれた第１導電型領域上に、ゲート絶縁膜を介在させ
て形成されている。導電層は、１対の不純物領域のうち
の一方の領域を含んでいる。
域と、第２導電型の１対の不純物領域と、ゲート電極と
をさらに有している。その第１導電型領域は、半導体基
板の主表面に形成されている。第２導電型の１対の不純
物領域は、第１導電型領域に、所定の間隔を隔てて形成
されている。ゲート電極は、１対の不純物領域によって
挟まれた第１導電型領域上に、ゲート絶縁膜を介在させ
て形成されている。導電層は、１対の不純物領域のうち
の一方の領域を含んでいる。
【００２５】この場合、ゲート電極、１対の不純物領域
を含むことで１つのトランジスタが構成される。これに
より、１トランジスタ１キャパシタのメモリセルを構成
することができる。
を含むことで１つのトランジスタが構成される。これに
より、１トランジスタ１キャパシタのメモリセルを構成
することができる。
【００２６】また好ましくは、開口部は、第１導電体部
を２つに分離するように形成されている。
を２つに分離するように形成されている。
【００２７】これによれば、半導体装置の高密度化に伴
なって、デザインルールを縮小する必要がある場合、開
口部やコンタクトホールのそれぞれの開口径を保ったま
ま、下部電極の寸法を縮小することができる。つまり、
下部電極の寸法が縮小されて、開口部の開口径の方が相
対的に大きくなり、下部電極が開口部を挟んで２つに分
離されるような構造となっても、下部電極と導電層との
良好な電気的接続を得ることができる。その結果、電気
的特性に優れた高密度の半導体装置が得られる。
なって、デザインルールを縮小する必要がある場合、開
口部やコンタクトホールのそれぞれの開口径を保ったま
ま、下部電極の寸法を縮小することができる。つまり、
下部電極の寸法が縮小されて、開口部の開口径の方が相
対的に大きくなり、下部電極が開口部を挟んで２つに分
離されるような構造となっても、下部電極と導電層との
良好な電気的接続を得ることができる。その結果、電気
的特性に優れた高密度の半導体装置が得られる。
【００２８】さらに好ましくは、第２導電体部は、その
表面に微細な凹凸を有する。この場合、第２導電体部の
表面積がさらに増大し、より多くの電荷が下部電極と上
部電極との間に蓄積される。その結果、半導体装置の記
憶保持特性等の電気的特性がさらに向上する。
表面に微細な凹凸を有する。この場合、第２導電体部の
表面積がさらに増大し、より多くの電荷が下部電極と上
部電極との間に蓄積される。その結果、半導体装置の記
憶保持特性等の電気的特性がさらに向上する。
【００２９】本発明の第２の局面における半導体装置の
製造方法は、以下の工程を備えている。半導体基板の主
表面に第１導電層を形成する。第１導電層を覆うよう
に、主表面上に絶縁膜を形成する。その絶縁膜に第１導
電層の表面を露出するコンタクトホールを形成する。そ
のコンタクトホール内を含む絶縁膜上の所定の領域に第
２導電層を形成する。第２導電層に、絶縁膜の表面を露
出するとともに、その絶縁膜の表面より下方において、
コンタクトホール内に形成された第２導電層の上端表面
を露出する開口部を形成する。その開口部における開口
部の側面、絶縁膜の表面および第２導電層の上端表面な
らびに第２導電層の上面に、第３導電層を形成する。第
３導電層上に誘電体膜を介在させて第４導電層を形成す
る。
製造方法は、以下の工程を備えている。半導体基板の主
表面に第１導電層を形成する。第１導電層を覆うよう
に、主表面上に絶縁膜を形成する。その絶縁膜に第１導
電層の表面を露出するコンタクトホールを形成する。そ
のコンタクトホール内を含む絶縁膜上の所定の領域に第
２導電層を形成する。第２導電層に、絶縁膜の表面を露
出するとともに、その絶縁膜の表面より下方において、
コンタクトホール内に形成された第２導電層の上端表面
を露出する開口部を形成する。その開口部における開口
部の側面、絶縁膜の表面および第２導電層の上端表面な
らびに第２導電層の上面に、第３導電層を形成する。第
３導電層上に誘電体膜を介在させて第４導電層を形成す
る。
【００３０】この構成によれば、絶縁膜上に第２導電層
を形成する際に、コンタクトホール内へも第２導電層が
埋め込まれる。絶縁膜上の第２導電層に設けられたコン
タクトホールに埋め込まれた第２導電層の上端表面を露
出する開口部内を、第３導電層が被覆する。その開口部
に深さは、絶縁膜上の第２導電層の厚さにほぼ相当する
深さでよい。このため、比較的深い開口部を形成する必
要がなく、開口部を容易に形成することができる。絶縁
膜上の第２導電層は、第３導電層を介して絶縁膜に形成
されたコンタクトホール内の第２導電層と電気的に接続
され、そのコンタクトホール内の第２導電層は、第１導
電層と電気的に接続される。その結果、第１導電層と第
２、３導電層との電気的接続が良好な半導体装置を容易
に形成することができる。
を形成する際に、コンタクトホール内へも第２導電層が
埋め込まれる。絶縁膜上の第２導電層に設けられたコン
タクトホールに埋め込まれた第２導電層の上端表面を露
出する開口部内を、第３導電層が被覆する。その開口部
に深さは、絶縁膜上の第２導電層の厚さにほぼ相当する
深さでよい。このため、比較的深い開口部を形成する必
要がなく、開口部を容易に形成することができる。絶縁
膜上の第２導電層は、第３導電層を介して絶縁膜に形成
されたコンタクトホール内の第２導電層と電気的に接続
され、そのコンタクトホール内の第２導電層は、第１導
電層と電気的に接続される。その結果、第１導電層と第
２、３導電層との電気的接続が良好な半導体装置を容易
に形成することができる。
【００３１】好ましくは、開口部を形成する工程は、第
２導電層を２つに分離するように形成する工程を含む。
２導電層を２つに分離するように形成する工程を含む。
【００３２】この場合、半導体装置の高密度化に伴な
い、第２導電層の所定の寸法を縮小しても、開口部やコ
ンタクトホールの開口径を縮小することなく開口部が形
成される。つまり、開口部の開口径の方が第２導電層の
所定の寸法よりも相対的に大きくなり、開口部を挟んで
第２導電層が２つに分離される。２つに分離された第２
導電層は第３導電層によって第１導電層と電気的に接続
される。これにより、高密度化が要求される半導体装置
を容易に形成することができる。
い、第２導電層の所定の寸法を縮小しても、開口部やコ
ンタクトホールの開口径を縮小することなく開口部が形
成される。つまり、開口部の開口径の方が第２導電層の
所定の寸法よりも相対的に大きくなり、開口部を挟んで
第２導電層が２つに分離される。２つに分離された第２
導電層は第３導電層によって第１導電層と電気的に接続
される。これにより、高密度化が要求される半導体装置
を容易に形成することができる。
【００３３】また好ましくは、以下の工程を備えてい
る。半導体基板の主表面に第１導電層を形成する。第１
導電型領域に、所定の間隔を隔てて第２導電型の１対の
不純物領域を形成する。１対の不純物領域によって挟ま
れた第１導電型領域上に、ゲート絶縁膜を介在させてゲ
ート電極を形成する。ゲート電極を覆うように、主表面
上に絶縁膜を形成する。
る。半導体基板の主表面に第１導電層を形成する。第１
導電型領域に、所定の間隔を隔てて第２導電型の１対の
不純物領域を形成する。１対の不純物領域によって挟ま
れた第１導電型領域上に、ゲート絶縁膜を介在させてゲ
ート電極を形成する。ゲート電極を覆うように、主表面
上に絶縁膜を形成する。
【００３４】この場合、ゲート電極と１対の不純物領域
を形成することにより、１つのトランジスタが形成され
る。その結果、１トランジスタ１キャパシタを備えたメ
モリセルを形成することができる。
を形成することにより、１つのトランジスタが形成され
る。その結果、１トランジスタ１キャパシタを備えたメ
モリセルを形成することができる。
【００３５】さらに好ましくは、第３導電層を形成する
工程は、表面に微細な凹凸を有するポリシリコン膜を形
成する工程を含む。
工程は、表面に微細な凹凸を有するポリシリコン膜を形
成する工程を含む。
【００３６】この場合、第３導電層の表面積が増大し、
より多くの電荷を第３導電層と第４導電層との間に蓄積
することができる。その結果、半導体装置の記憶保持特
性等の電気的特性をさらに向上することができる。
より多くの電荷を第３導電層と第４導電層との間に蓄積
することができる。その結果、半導体装置の記憶保持特
性等の電気的特性をさらに向上することができる。
【００３７】好ましくは、第２導電層を形成する工程
は、リンをドープしたポリシリコン膜を形成する工程を
含む。この場合、第２導電層の電気的抵抗が下がり、半
導体装置の動作特性を向上することができる。
は、リンをドープしたポリシリコン膜を形成する工程を
含む。この場合、第２導電層の電気的抵抗が下がり、半
導体装置の動作特性を向上することができる。
【００３８】
実施の形態１ 本発明の実施の形態１に係る半導体装置について図を用
いて説明する。図１は、半導体装置の断面を示した図で
ある。図１を参照して、半導体基板１上に、ゲート絶縁
膜２を介して設けられたゲート電極３と、１対のソース
・ドレイン領域４ａ、４ｂとを含むＭＯＳトランジスタ
Ｔが形成されている。ＭＯＳトランジスタＴは、分離酸
化膜１１によって、他のＭＯＳトランジスタ（図示せ
ず）と電気的に絶縁されている。
いて説明する。図１は、半導体装置の断面を示した図で
ある。図１を参照して、半導体基板１上に、ゲート絶縁
膜２を介して設けられたゲート電極３と、１対のソース
・ドレイン領域４ａ、４ｂとを含むＭＯＳトランジスタ
Ｔが形成されている。ＭＯＳトランジスタＴは、分離酸
化膜１１によって、他のＭＯＳトランジスタ（図示せ
ず）と電気的に絶縁されている。
【００３９】そのＭＯＳトランジスタＴを覆うようにシ
リコン酸化膜５が形成されている。シリコン酸化膜５に
は、ソース・ドレイン領域４ａの表面を露出するコンタ
クトホール６が形成されている。そのコンタクトホール
６には、ポリシリコン柱状導電体７ｂが埋込まれてい
る。コンタクト６ａにて、ポリシリコン柱状導電体７ｂ
とソース・ドレイン領域４ａとが電気的に接続されてい
る。
リコン酸化膜５が形成されている。シリコン酸化膜５に
は、ソース・ドレイン領域４ａの表面を露出するコンタ
クトホール６が形成されている。そのコンタクトホール
６には、ポリシリコン柱状導電体７ｂが埋込まれてい
る。コンタクト６ａにて、ポリシリコン柱状導電体７ｂ
とソース・ドレイン領域４ａとが電気的に接続されてい
る。
【００４０】シリコン酸化膜５上には、第１ポリシリコ
ン膜７ｃと第２ポリシリコン膜７ｄとを含む、ストレー
ジノード７ａが形成されている。ストレージノード７ａ
はキャパシタの下部電極をなす。そのストレージノード
７ａは第２ポリシリコン膜７ｄを介してポリシリコン柱
状導電体７ｂと電気的に接続されている。なお、このス
トレージノード７ａの平面構造は後で説明するが、図９
に示す平面構造を有している。
ン膜７ｃと第２ポリシリコン膜７ｄとを含む、ストレー
ジノード７ａが形成されている。ストレージノード７ａ
はキャパシタの下部電極をなす。そのストレージノード
７ａは第２ポリシリコン膜７ｄを介してポリシリコン柱
状導電体７ｂと電気的に接続されている。なお、このス
トレージノード７ａの平面構造は後で説明するが、図９
に示す平面構造を有している。
【００４１】ストレージノード７ａの表面上に、キャパ
シタ絶縁膜８を介在させてセルプレート９が形成されて
いる。セルプレート９は、キャパシタの上部電極をな
す。そのセルプレート９を覆うように層間絶縁膜１０が
形成されている。
シタ絶縁膜８を介在させてセルプレート９が形成されて
いる。セルプレート９は、キャパシタの上部電極をな
す。そのセルプレート９を覆うように層間絶縁膜１０が
形成されている。
【００４２】上述した半導体装置では、ストレージノー
ド７ａの上面からシリコン酸化膜５表面近傍へ向かって
ストレージノード凹部７ｅが設けられている。このスト
レージノード凹部７ｅ側面により、キャパシタの電極の
表面積拡大が図られ、キャパシタの電荷蓄積量を確保す
ることができる。なお、第２ポリシリコン膜７ｄとし
て、表面に微細な凹凸のあるいわゆる粗面ポリシリコン
膜を適用することにより、さらにキャパシタの電荷蓄積
量を確保することができる。
ド７ａの上面からシリコン酸化膜５表面近傍へ向かって
ストレージノード凹部７ｅが設けられている。このスト
レージノード凹部７ｅ側面により、キャパシタの電極の
表面積拡大が図られ、キャパシタの電荷蓄積量を確保す
ることができる。なお、第２ポリシリコン膜７ｄとし
て、表面に微細な凹凸のあるいわゆる粗面ポリシリコン
膜を適用することにより、さらにキャパシタの電荷蓄積
量を確保することができる。
【００４３】特に、上述した構造を有するストレージノ
ードが厚膜ストレージノードである場合には、前述した
ように、ビット線をストレージノードの下に形成する必
要がある。このため、ビット線を埋め込むためには、シ
リコン酸化膜５の膜厚をより厚く形成しなければならな
い。このような場合、従来の製造方法では、既に説明し
たように、ストレージノードとソース・ドレイン領域と
を電気的に接続するためのコンタクトホールを開口する
のが困難であった。本構造の半導体装置ではそれを解消
することができる。以下、そのことを製造工程に従って
説明する。
ードが厚膜ストレージノードである場合には、前述した
ように、ビット線をストレージノードの下に形成する必
要がある。このため、ビット線を埋め込むためには、シ
リコン酸化膜５の膜厚をより厚く形成しなければならな
い。このような場合、従来の製造方法では、既に説明し
たように、ストレージノードとソース・ドレイン領域と
を電気的に接続するためのコンタクトホールを開口する
のが困難であった。本構造の半導体装置ではそれを解消
することができる。以下、そのことを製造工程に従って
説明する。
【００４４】図２を参照して、ｐ型の半導体基板１上に
ＬＯＣＯＳ法等により分離酸化膜１１を形成する。その
後、ゲート絶縁膜２を介在させてゲート電極３を形成す
る。その後、ゲート電極３等をマスクとしてイオン注入
を施し、ｎ型の１対のソース・ドレイン領域４ａ、４ｂ
を形成する。これによりＭＯＳトランジスタＴが形成さ
れる。次にそのＭＯＳトランジスタＴを覆うように、Ｃ
ＶＤ法等によりシリコン酸化膜５ａを形成する。そのシ
リコン酸化膜５ａにソース・ドレイン領域４ｂの表面を
露出するコンタクトホールを形成する。そのコンタクト
ホールを埋込むようにシリコン酸化膜５ａ上に、ＣＶＤ
法等によりポリシリコン膜を形成する。所定の写真製版
を施しポリシリコン膜をエッチングすることによりビッ
ト線１６を形成する。ビット線１６は、ソース・ドレイ
ン領域４ｂに電気的に接続される。その後、そのビット
線１６を覆うようにシリコン酸化膜５ａ上に、ＣＶＤ法
等によりシリコン酸化膜５ｂを形成する。なお、図２中
では、ビット線１６はシリコン酸化膜５に埋込まれるの
で点線で示されている。また、以下に示す工程の図にお
いてはビット線は省略されている。
ＬＯＣＯＳ法等により分離酸化膜１１を形成する。その
後、ゲート絶縁膜２を介在させてゲート電極３を形成す
る。その後、ゲート電極３等をマスクとしてイオン注入
を施し、ｎ型の１対のソース・ドレイン領域４ａ、４ｂ
を形成する。これによりＭＯＳトランジスタＴが形成さ
れる。次にそのＭＯＳトランジスタＴを覆うように、Ｃ
ＶＤ法等によりシリコン酸化膜５ａを形成する。そのシ
リコン酸化膜５ａにソース・ドレイン領域４ｂの表面を
露出するコンタクトホールを形成する。そのコンタクト
ホールを埋込むようにシリコン酸化膜５ａ上に、ＣＶＤ
法等によりポリシリコン膜を形成する。所定の写真製版
を施しポリシリコン膜をエッチングすることによりビッ
ト線１６を形成する。ビット線１６は、ソース・ドレイ
ン領域４ｂに電気的に接続される。その後、そのビット
線１６を覆うようにシリコン酸化膜５ａ上に、ＣＶＤ法
等によりシリコン酸化膜５ｂを形成する。なお、図２中
では、ビット線１６はシリコン酸化膜５に埋込まれるの
で点線で示されている。また、以下に示す工程の図にお
いてはビット線は省略されている。
【００４５】次に図３を参照して、シリコン酸化膜５上
に所定の写真製版を施す。そして、シリコン酸化膜５を
異方性エッチングすることにより、ソース・ドレイン領
域４ａの表面を露出するコンタクトホール６を開口す
る。コンタクトホール６のコンタクト径を０．３μｍと
する。そのコンタクトホール６を埋込むようにＣＶＤ法
等によりポリシリコン膜７を約７０００Å形成する。ポ
リシリコン膜７はコンタクト６ａにて、ソース・ドレイ
ン領域４ａと電気的に接続される。
に所定の写真製版を施す。そして、シリコン酸化膜５を
異方性エッチングすることにより、ソース・ドレイン領
域４ａの表面を露出するコンタクトホール６を開口す
る。コンタクトホール６のコンタクト径を０．３μｍと
する。そのコンタクトホール６を埋込むようにＣＶＤ法
等によりポリシリコン膜７を約７０００Å形成する。ポ
リシリコン膜７はコンタクト６ａにて、ソース・ドレイ
ン領域４ａと電気的に接続される。
【００４６】次に図４を参照して、ポリシリコン膜７上
に所定の写真製版を施し、コンタクトホール６上方に開
口パターンを有するフォトレジスト１２を形成する。な
お、開口の径を０．５μｍとし、コンタクトホール６の
開口径０．３μｍより大きい径としている。
に所定の写真製版を施し、コンタクトホール６上方に開
口パターンを有するフォトレジスト１２を形成する。な
お、開口の径を０．５μｍとし、コンタクトホール６の
開口径０．３μｍより大きい径としている。
【００４７】次に、図５を参照して、図４に示すフォト
レジスト１２をマスクとしてポリシリコン膜７に異方性
エッチングを施し、開口部１３を形成する。開口部１３
により、コンタクトホール６の開口端６ｂ、つまり、シ
リコン酸化膜５の表面の一部が露出する。また、そのシ
リコン酸化膜５の表面より下方において、コンタクトホ
ール６内に埋め込まれたポリシリコン膜の上端面が露出
する。コンタクトホール６内に残されたポリシリコン膜
は、ポリシリコン柱状導電体７ｂをなす。
レジスト１２をマスクとしてポリシリコン膜７に異方性
エッチングを施し、開口部１３を形成する。開口部１３
により、コンタクトホール６の開口端６ｂ、つまり、シ
リコン酸化膜５の表面の一部が露出する。また、そのシ
リコン酸化膜５の表面より下方において、コンタクトホ
ール６内に埋め込まれたポリシリコン膜の上端面が露出
する。コンタクトホール６内に残されたポリシリコン膜
は、ポリシリコン柱状導電体７ｂをなす。
【００４８】従来の製造方法では、開口部として、ポリ
シリコン膜６の厚さとシリコン酸化膜５の厚さとを合わ
せた厚さに相当する深さの開口部を形成する必要があっ
た。このため、アスペクト比の大きな開口部を形成しな
ければならず、開口が非常に困難であった。本製造方法
によれば、開口部１３の深さはポリシリコン膜７の厚さ
にほぼ相当する深さである。このため、開口部１３を容
易に形成することができる。また、この工程では、ポリ
シリコン柱状導電体７ｂとポリシリコン膜７とは電気的
に一時分離される。その後、フォトレジストを除去す
る。
シリコン膜６の厚さとシリコン酸化膜５の厚さとを合わ
せた厚さに相当する深さの開口部を形成する必要があっ
た。このため、アスペクト比の大きな開口部を形成しな
ければならず、開口が非常に困難であった。本製造方法
によれば、開口部１３の深さはポリシリコン膜７の厚さ
にほぼ相当する深さである。このため、開口部１３を容
易に形成することができる。また、この工程では、ポリ
シリコン柱状導電体７ｂとポリシリコン膜７とは電気的
に一時分離される。その後、フォトレジストを除去す
る。
【００４９】次に図６を参照して、開口部１３内面を含
むポリシリコン７上にＣＶＤ法等によりさらにポリシリ
コン膜１４を５００Å形成する。ポリシリコン膜１４に
よりポリシリコン７とポリシリコン柱状導電体７ｂとが
再び電気的に接続される。
むポリシリコン７上にＣＶＤ法等によりさらにポリシリ
コン膜１４を５００Å形成する。ポリシリコン膜１４に
よりポリシリコン７とポリシリコン柱状導電体７ｂとが
再び電気的に接続される。
【００５０】次に図７を参照して、開口部１３を含むよ
うに所定のパターンを有するフォトレジスト１５を形成
する。図８を参照して、図７に示すフォトレジスト１５
をマスクとしてポリシリコン膜１４、７に異方性エッチ
ングを施し、シリコン酸化膜５の表面を露出する。その
後フォトレジストを除去する。これにより、第１ポリシ
リコン膜７ｃと第２ポリシリコン膜７ｄとからなるスト
レージノード７ａが形成される。このストレージノード
７ａはポリシリコン柱状導電体７ｂを介してコンタクト
６ａにてソース・ドレイン領域４ａと電気的に接続され
ている。また、ストレージノード凹部７ｅがストレージ
ノード７ａに形成されている。この工程における平面図
を図９に示す。図９を参照して、ストレージノード７ａ
の平面形状は、一辺Ｌ１の長さが１．８μｍ、他の一辺
Ｌ２の長さが０．７μｍの略矩形をなしている。その中
央付近には、直径約０．４μｍ、深さ約０．６５μｍの
ストレージノード凹部７ｅが形成されている。
うに所定のパターンを有するフォトレジスト１５を形成
する。図８を参照して、図７に示すフォトレジスト１５
をマスクとしてポリシリコン膜１４、７に異方性エッチ
ングを施し、シリコン酸化膜５の表面を露出する。その
後フォトレジストを除去する。これにより、第１ポリシ
リコン膜７ｃと第２ポリシリコン膜７ｄとからなるスト
レージノード７ａが形成される。このストレージノード
７ａはポリシリコン柱状導電体７ｂを介してコンタクト
６ａにてソース・ドレイン領域４ａと電気的に接続され
ている。また、ストレージノード凹部７ｅがストレージ
ノード７ａに形成されている。この工程における平面図
を図９に示す。図９を参照して、ストレージノード７ａ
の平面形状は、一辺Ｌ１の長さが１．８μｍ、他の一辺
Ｌ２の長さが０．７μｍの略矩形をなしている。その中
央付近には、直径約０．４μｍ、深さ約０．６５μｍの
ストレージノード凹部７ｅが形成されている。
【００５１】その後、図１を参照して、ストレージノー
ド７ａにキャパシタ絶縁膜８を介在させてセルプレート
９を形成する。これによりキャパシタが完成する。セル
プレート９を覆うように、シリコン酸化膜等の層間絶縁
膜１０を形成し半導体装置が完成する。
ド７ａにキャパシタ絶縁膜８を介在させてセルプレート
９を形成する。これによりキャパシタが完成する。セル
プレート９を覆うように、シリコン酸化膜等の層間絶縁
膜１０を形成し半導体装置が完成する。
【００５２】上述した製造方法によれば、特に図５に示
す工程において、開口部として、およそポリシリコン膜
７の厚さに相当する深さを開口すればよい。そのため、
容易に開口部を形成することができる。しかも、コンタ
クトホールに埋込まれた柱状導電体７ｂとポリシリコン
膜７とを電気的に接続するポリシリコン膜１４が開口部
１３内に良好に形成される。さらに、開口部１３内に形
成されるポリシリコン膜１４によりストレージノードの
電極の表面積が増大する。これにより、厚膜ストレージ
ノードとソース・ドレイン領域４ａとが電気的に良好に
接続された半導体装置をを容易に形成することができ、
電気的特性に優れた半導体装置を得ることができる。
す工程において、開口部として、およそポリシリコン膜
７の厚さに相当する深さを開口すればよい。そのため、
容易に開口部を形成することができる。しかも、コンタ
クトホールに埋込まれた柱状導電体７ｂとポリシリコン
膜７とを電気的に接続するポリシリコン膜１４が開口部
１３内に良好に形成される。さらに、開口部１３内に形
成されるポリシリコン膜１４によりストレージノードの
電極の表面積が増大する。これにより、厚膜ストレージ
ノードとソース・ドレイン領域４ａとが電気的に良好に
接続された半導体装置をを容易に形成することができ、
電気的特性に優れた半導体装置を得ることができる。
【００５３】実施の形態２ 高密度化に対応するための半導体装置の一例として、ス
トレージノードの形成領域が縮小された場合の半導体装
置について説明する。半導体装置の基本的な断面構造は
図１に示す構造とほぼ同一であるが、ストレージノード
の寸法が短くなる。すなわち、図１０を参照して、スト
レージノード７ａの平面形状は、１辺Ｌ３の長さが１．
５μｍ、他の１辺Ｌ４の長さが０．４μｍの略矩形をな
している。この場合、図５に示す工程において形成され
る開口部１３の開口径は、図８に示す工程において形成
されるストレージノード７ａの他の辺Ｌ４の長さよりも
大きい。
トレージノードの形成領域が縮小された場合の半導体装
置について説明する。半導体装置の基本的な断面構造は
図１に示す構造とほぼ同一であるが、ストレージノード
の寸法が短くなる。すなわち、図１０を参照して、スト
レージノード７ａの平面形状は、１辺Ｌ３の長さが１．
５μｍ、他の１辺Ｌ４の長さが０．４μｍの略矩形をな
している。この場合、図５に示す工程において形成され
る開口部１３の開口径は、図８に示す工程において形成
されるストレージノード７ａの他の辺Ｌ４の長さよりも
大きい。
【００５４】このため、開口部１３の形成直後は、第１
ポリシリコン膜自体７ｃは、開口部を挟んで一方と他方
とに電気的に一時分離される。その後、第２ポリシリコ
ン膜７ｄによって両方の第１ポリシリコン膜とポリシリ
コン柱状導電体とが電気的に接続される。
ポリシリコン膜自体７ｃは、開口部を挟んで一方と他方
とに電気的に一時分離される。その後、第２ポリシリコ
ン膜７ｄによって両方の第１ポリシリコン膜とポリシリ
コン柱状導電体とが電気的に接続される。
【００５５】この構造によれば、ストレージノード形成
領域の縮小に伴い、コンタクトホール６のコンタクトホ
ール径や開口部の開口径を小さくする必要がない。すな
わち、開口径を保ったまま、ストレージノードの寸法を
縮小し、開口径のほうがストレージノードの寸法よりも
相対的に大きくなっても、ストレージノードとソース・
ドレイン領域とを電気的に良好に接続することができ
る。また、ストレージノードの写真製版の際に要求され
るコンタクトホールとの重ね合わせマージンが大きくな
るという利点も有している。さらに、コンタクトホール
径を縮小する必要がないことから、柱状導電体部とソー
ス・ドレイン領域とのコンタクト抵抗の上昇も抑制され
る。
領域の縮小に伴い、コンタクトホール６のコンタクトホ
ール径や開口部の開口径を小さくする必要がない。すな
わち、開口径を保ったまま、ストレージノードの寸法を
縮小し、開口径のほうがストレージノードの寸法よりも
相対的に大きくなっても、ストレージノードとソース・
ドレイン領域とを電気的に良好に接続することができ
る。また、ストレージノードの写真製版の際に要求され
るコンタクトホールとの重ね合わせマージンが大きくな
るという利点も有している。さらに、コンタクトホール
径を縮小する必要がないことから、柱状導電体部とソー
ス・ドレイン領域とのコンタクト抵抗の上昇も抑制され
る。
【００５６】また、実施の形態１において説明したよう
に、第２ポリシリコン膜として表面に凹凸のあるいわゆ
る粗面ポリシリコン膜を適用してもよい。この場合、ス
トレージノードの表面積をさらに増大することができ
る。なお、粗面ポリシリコン膜の形成方法の一例として
は、特開平５−５５５０５号公報に開示されている方法
を用いることができる。
に、第２ポリシリコン膜として表面に凹凸のあるいわゆ
る粗面ポリシリコン膜を適用してもよい。この場合、ス
トレージノードの表面積をさらに増大することができ
る。なお、粗面ポリシリコン膜の形成方法の一例として
は、特開平５−５５５０５号公報に開示されている方法
を用いることができる。
【００５７】また、ポリシリコン柱状導電体として、リ
ンをドープしたポリシリコン膜を形成してもよい。この
場合、ポリシリコン柱状導電体の電気抵抗を下げること
ができる。これら結果、半導体装置の電気的特性をさら
に向上することができる。
ンをドープしたポリシリコン膜を形成してもよい。この
場合、ポリシリコン柱状導電体の電気抵抗を下げること
ができる。これら結果、半導体装置の電気的特性をさら
に向上することができる。
【００５８】さらに、上述した実施の形態においては、
半導体基板がｐ型、ソース・ドレイン領域がｎ型の場合
について説明したが、半導体基板がｎ型、ソース・ドレ
イン領域がｐ型の場合にも適用できることは言うまでも
ない。
半導体基板がｐ型、ソース・ドレイン領域がｎ型の場合
について説明したが、半導体基板がｎ型、ソース・ドレ
イン領域がｐ型の場合にも適用できることは言うまでも
ない。
【００５９】なお、今回開示した上記各実施の形態は単
なる例示に過ぎないものであって、本発明の範囲は、特
許請求の範囲によって示され、特許請求の範囲に記載の
均等な範囲内のすべての変更が含まれることが意図され
る。
なる例示に過ぎないものであって、本発明の範囲は、特
許請求の範囲によって示され、特許請求の範囲に記載の
均等な範囲内のすべての変更が含まれることが意図され
る。
【００６０】
【発明の効果】本発明の第１の局面における半導体装置
によれば、第１導電体部と第２導電体部を含む下部電極
は、まず、第１導電体部が第２導電体部によって柱状導
電体部と電気的に接続され、その柱状導電体部を介して
導電層と電気的に接続されている。その導電層に接続さ
れる柱状導電層は、絶縁膜のコンタクトホール内に形成
されている。第２導電体部は、第１導電体部に設けられ
た、少なくとも柱状導電体部の上端表面を露出する開口
部を被覆するように形成されている。このため、開口部
の深さは、第１導電体部の厚さにほぼ相当する深さであ
り、開口部を形成する際に、容易に形成することができ
る。その結果、下部電極と導電層との電気的接続が良好
な半導体装置を容易に得ることができるとともに、半導
体装置の電気的特性を向上することができる。
によれば、第１導電体部と第２導電体部を含む下部電極
は、まず、第１導電体部が第２導電体部によって柱状導
電体部と電気的に接続され、その柱状導電体部を介して
導電層と電気的に接続されている。その導電層に接続さ
れる柱状導電層は、絶縁膜のコンタクトホール内に形成
されている。第２導電体部は、第１導電体部に設けられ
た、少なくとも柱状導電体部の上端表面を露出する開口
部を被覆するように形成されている。このため、開口部
の深さは、第１導電体部の厚さにほぼ相当する深さであ
り、開口部を形成する際に、容易に形成することができ
る。その結果、下部電極と導電層との電気的接続が良好
な半導体装置を容易に得ることができるとともに、半導
体装置の電気的特性を向上することができる。
【００６１】好ましくは、半導体装置は、第１導電型領
域と、第２導電型の１対の不純物領域と、ゲート電極と
をさらに有している。その第１導電型領域は、半導体基
板の主表面に形成されている。第２導電型の１対の不純
物領域は、第１導電型領域に、所定の間隔を隔てて形成
されている。ゲート電極は、１対の不純物領域によって
挟まれた第１導電型領域上に、ゲート絶縁膜を介在させ
て形成されている。導電層は、１対の不純物領域のうち
の一方の領域を含んでいる。
域と、第２導電型の１対の不純物領域と、ゲート電極と
をさらに有している。その第１導電型領域は、半導体基
板の主表面に形成されている。第２導電型の１対の不純
物領域は、第１導電型領域に、所定の間隔を隔てて形成
されている。ゲート電極は、１対の不純物領域によって
挟まれた第１導電型領域上に、ゲート絶縁膜を介在させ
て形成されている。導電層は、１対の不純物領域のうち
の一方の領域を含んでいる。
【００６２】これにより、１トランジスタ１キャパシタ
のメモリセルを構成することができる。
のメモリセルを構成することができる。
【００６３】また好ましくは、開口部は、第１導電体部
を２つに分離するように形成されている。
を２つに分離するように形成されている。
【００６４】これによれば、半導体装置の高密度化に伴
なって、デザインルールを縮小する必要がある場合、開
口部やコンタクトホールのそれぞれの開口径を保ったま
ま、下部電極の寸法を縮小することができる。つまり、
下部電極の寸法が縮小されて開口部の開口径の方が相対
的に大きくなり、下部電極が開口部を挟んで２つに分離
されるような構造となっても、下部電極と導電層との良
好な電気的接続を得ることができる。その結果、電気的
特性に優れた高密度の半導体装置が得られる。
なって、デザインルールを縮小する必要がある場合、開
口部やコンタクトホールのそれぞれの開口径を保ったま
ま、下部電極の寸法を縮小することができる。つまり、
下部電極の寸法が縮小されて開口部の開口径の方が相対
的に大きくなり、下部電極が開口部を挟んで２つに分離
されるような構造となっても、下部電極と導電層との良
好な電気的接続を得ることができる。その結果、電気的
特性に優れた高密度の半導体装置が得られる。
【００６５】さらに好ましくは、第２導電体部は、その
表面に微細な凹凸を有する。この場合、第２導電体部の
表面積がさらに増大し、より多くの電荷が下部電極と上
部電極との間に蓄積される。その結果、半導体装置の記
憶保持特性等の電気的特性がさらに向上する。
表面に微細な凹凸を有する。この場合、第２導電体部の
表面積がさらに増大し、より多くの電荷が下部電極と上
部電極との間に蓄積される。その結果、半導体装置の記
憶保持特性等の電気的特性がさらに向上する。
【００６６】本発明の第２の局面における半導体装置の
製造方法よれば、絶縁膜上に第２導電層を形成する際
に、コンタクトホール内へも第２導電層が埋め込まれ
る。絶縁膜上の第２導電層に設けられたコンタクトホー
ルに埋め込まれた第２導電層の上端表面を露出する開口
部内を、第３導電層が被覆する。その開口部に深さは、
絶縁膜上の第２導電層の厚さにほぼ相当する深さでよ
い。このため、比較的深い開口部を形成する必要がな
く、開口部を容易に形成することができる。絶縁膜上の
第２導電層は、第３導電層を介して絶縁膜に形成された
コンタクトホール内の第２導電層と電気的に接続され、
そのコンタクトホール内の第２導電層は、第１導電層と
電気的に接続される。その結果、第１導電層と第２、３
導電層との電気的接続が良好な半導体装置を容易に形成
することができる。
製造方法よれば、絶縁膜上に第２導電層を形成する際
に、コンタクトホール内へも第２導電層が埋め込まれ
る。絶縁膜上の第２導電層に設けられたコンタクトホー
ルに埋め込まれた第２導電層の上端表面を露出する開口
部内を、第３導電層が被覆する。その開口部に深さは、
絶縁膜上の第２導電層の厚さにほぼ相当する深さでよ
い。このため、比較的深い開口部を形成する必要がな
く、開口部を容易に形成することができる。絶縁膜上の
第２導電層は、第３導電層を介して絶縁膜に形成された
コンタクトホール内の第２導電層と電気的に接続され、
そのコンタクトホール内の第２導電層は、第１導電層と
電気的に接続される。その結果、第１導電層と第２、３
導電層との電気的接続が良好な半導体装置を容易に形成
することができる。
【００６７】好ましくは、開口部を形成する工程は、第
２導電層を２つに分離するように形成する工程を含む。
２導電層を２つに分離するように形成する工程を含む。
【００６８】この場合、半導体装置の高密度化に伴な
い、第２導電層の所定の寸法を縮小しても、開口部やコ
ンタクトホールの開口径を縮小することなく開口部が形
成される。つまり、開口部の開口径の方が第２導電層の
所定の寸法よりも相対的に大きくなり、開口部を挟んで
第２導電層が２つに分離される。２つに分離された第２
導電層は第３導電層によって第１導電層と電気的に接続
される。これにより、高密度化が要求される半導体装置
を容易に形成することができる。
い、第２導電層の所定の寸法を縮小しても、開口部やコ
ンタクトホールの開口径を縮小することなく開口部が形
成される。つまり、開口部の開口径の方が第２導電層の
所定の寸法よりも相対的に大きくなり、開口部を挟んで
第２導電層が２つに分離される。２つに分離された第２
導電層は第３導電層によって第１導電層と電気的に接続
される。これにより、高密度化が要求される半導体装置
を容易に形成することができる。
【００６９】また好ましくは、以下の工程を備えてい
る。半導体基板の主表面に第１導電層を形成する。第１
導電型領域に、所定の間隔を隔てて第２導電型の１対の
不純物領域を形成する。１対の不純物領域によって挟ま
れた第１導電型領域上に、ゲート絶縁膜を介在させてゲ
ート電極を形成する。ゲート電極を覆うように、主表面
上に絶縁膜を形成する。
る。半導体基板の主表面に第１導電層を形成する。第１
導電型領域に、所定の間隔を隔てて第２導電型の１対の
不純物領域を形成する。１対の不純物領域によって挟ま
れた第１導電型領域上に、ゲート絶縁膜を介在させてゲ
ート電極を形成する。ゲート電極を覆うように、主表面
上に絶縁膜を形成する。
【００７０】これにより、１トランジスタ１キャパシタ
を備えたメモリセルを形成することができる。
を備えたメモリセルを形成することができる。
【００７１】さらに好ましくは、第３導電層を形成する
工程は、表面に微細な凹凸を有するポリシリコン膜を形
成する工程を含む。
工程は、表面に微細な凹凸を有するポリシリコン膜を形
成する工程を含む。
【００７２】この場合、第３導電層の表面積が増大し、
より多くの電荷を第３導電層と第４導電層との間に蓄積
することができる。その結果、半導体装置の記憶保持特
性等の電気的特性をさらに向上することができる。
より多くの電荷を第３導電層と第４導電層との間に蓄積
することができる。その結果、半導体装置の記憶保持特
性等の電気的特性をさらに向上することができる。
【００７３】好ましくは、第２導電層を形成する工程
は、リンをドープしたポリシリコン膜を形成する工程を
含む。この場合、第２導電層の電気的抵抗が下がり、半
導体装置の動作特性を向上することができる。
は、リンをドープしたポリシリコン膜を形成する工程を
含む。この場合、第２導電層の電気的抵抗が下がり、半
導体装置の動作特性を向上することができる。
【図１】 本発明の実施の形態１における半導体装置の
断面を示す図である。
断面を示す図である。
【図２】 同実施の形態における半導体装置の製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程にお
ける半導体装置の平面を示す図である。
ける半導体装置の平面を示す図である。
【図１０】 本発明の実施の形態２において、図８に示
す工程における半導体装置の平面を示す図である。
す工程における半導体装置の平面を示す図である。
【図１１】 従来のＤＲＡＭのブロック図である。
【図１２】 従来のＤＲＡＭのメモリセルの等価回路図
である。
である。
【図１３】 従来のＤＲＡＭの断面を示す図である。
【図１４】 従来のＤＲＡＭの製造方法の一工程を示す
断面図である。
断面図である。
【図１５】 図１４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１６】 図１５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１７】 図１６に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１８】 図１７に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図１９】 図１８に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２０】 図１９に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
１ 半導体基板、２ ゲート絶縁膜、３ ゲート電極、
４ａ，４ｂ ソース・ドレイン領域、５，５ａ，５ｂ
シリコン酸化膜、６ コンタクトホール、６ａコンタク
ト、７ｂ ポリシリコン柱状導電体、７ａ ストレージ
ノード、７ｃ第１ポリシリコン膜、７ｄ 第２ポリシリ
コン膜、７ｅ ストレージノード凹部、８ キャパシタ
絶縁膜、９ セルプレート、１０ 層間絶縁膜、１３
開口部。
４ａ，４ｂ ソース・ドレイン領域、５，５ａ，５ｂ
シリコン酸化膜、６ コンタクトホール、６ａコンタク
ト、７ｂ ポリシリコン柱状導電体、７ａ ストレージ
ノード、７ｃ第１ポリシリコン膜、７ｄ 第２ポリシリ
コン膜、７ｅ ストレージノード凹部、８ キャパシタ
絶縁膜、９ セルプレート、１０ 層間絶縁膜、１３
開口部。
Claims (9)
- 【請求項１】 半導体基板の主表面に形成された導電
層、 前記導電層を含む前記半導体基板の主表面上に形成され
た絶縁膜、 前記導電層の表面を露出するように前記絶縁膜に設けら
れたコンタクトホール内に、該コンタクトホールの上端
を越えないように導電体を埋込んで形成された柱状導電
体部、 前記コンタクトホールの上方を含む前記絶縁膜上の所定
の領域に形成されるとともに、少なくとも前記柱状導電
体部の上端表面を露出する開口部を有する第１導電体部
と、前記開口部内において該開口部の側面、前記絶縁膜
の表面、前記柱状導電体部の上端表面に形成され、か
つ、前記第１導電体部の上面に形成された、前記柱状導
電体部と前記第１導電体部とを電気的に接続する第２導
電体部とを含む下部電極、および、 前記第２導電体部の表面上に誘電体膜を介在させて形成
された第３導電体部を含む上部電極を備えた、半導体装
置。 - 【請求項２】 前記半導体基板の主表面に形成された第
１導電型領域と、 前記第１導電型領域に、所定の間隔を隔てて形成された
第２導電型の１対の不純物領域と、 前記１対の不純物領域によって挟まれた前記第１導電型
領域上に、ゲート絶縁膜を介在させて形成されたゲート
電極とをさらに有し、 前記導電層は、前記１対の不純物領域のうちの一方の領
域を含む、請求項１記載の半導体装置。 - 【請求項３】 前記開口部は、前記第１導電体部を２つ
に分離するように形成されている、請求項１または２に
記載の半導体装置。 - 【請求項４】 前記第２導電体部は、該第２導電体部表
面に微細な凹凸を有する、請求項１〜３のいずれかに記
載の半導体装置。 - 【請求項５】 半導体基板の主表面に第１導電層を形成
する工程と、 前記第１導電層を覆うように、前記主表面上に絶縁膜を
形成する工程と、 前記絶縁膜に前記第１導電層の表面を露出するコンタク
トホールを形成する工程と、 前記コンタクトホール内を含む前記絶縁膜上の所定の領
域に第２導電層を形成する工程と、 前記第２導電層に、前記絶縁膜の表面を露出するととも
に、該絶縁膜の表面より下方において、前記コンタクト
ホール内に形成された前記第２導電層の上端表面を露出
する開口部を形成する工程と、 前記開口部における該開口部の側面、前記絶縁膜の表
面、および、前記第２導電層の上端表面ならびに前記第
２導電層の上面に、第３導電層を形成する工程と、 前記第３導電層上に誘電体膜を介在させて第４導電層を
形成する工程とを備えた、半導体装置の製造方法。 - 【請求項６】 前記開口部を形成する工程は、前記絶縁
膜上に形成された前記第２導電層を２つに分離するよう
に形成する工程を含む、請求項５記載の半導体装置の製
造方法。 - 【請求項７】 前記半導体基板の主表面に第１導電型領
域を形成する工程と、 前記第１導電型領域に、前記第１導電層として、所定の
間隔を隔てて第２導電型の１対の不純物領域を形成する
工程と、 前記１対の不純物領域によって挟まれた前記第１導電型
領域上に、ゲート絶縁膜を介在させてゲート電極を形成
する工程とをさらに含む、請求項５または６に記載の半
導体装置の製造方法。 - 【請求項８】 前記第３導電層を形成する工程は、表面
に微細な凹凸を有するポリシリコン膜を形成する工程を
含む、請求項５〜７のいずれかに記載の半導体装置の製
造方法。 - 【請求項９】 前記第２導電層を形成する工程は、リン
をドープしたポリシリコン膜を形成する工程を含む、請
求項５〜８のいずれかに記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8343351A JPH10189898A (ja) | 1996-12-24 | 1996-12-24 | 半導体装置およびその製造方法 |
| TW086105031A TW365703B (en) | 1996-12-24 | 1997-04-18 | Semiconductor apparatus and the manufacturing method thereof |
| US08/856,482 US6188099B1 (en) | 1996-12-24 | 1997-05-14 | Storage capacitor structure |
| KR1019970023763A KR100272941B1 (ko) | 1996-12-24 | 1997-06-10 | 반도체장치및그제조방법 |
| DE19726069A DE19726069B4 (de) | 1996-12-24 | 1997-06-19 | Halbleitereinrichtung mit einer unteren und einer oberen Elektrode und zugehöriges Herstellungsverfahren |
| CN97116176A CN1118874C (zh) | 1996-12-24 | 1997-08-08 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8343351A JPH10189898A (ja) | 1996-12-24 | 1996-12-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189898A true JPH10189898A (ja) | 1998-07-21 |
Family
ID=18360855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8343351A Pending JPH10189898A (ja) | 1996-12-24 | 1996-12-24 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6188099B1 (ja) |
| JP (1) | JPH10189898A (ja) |
| KR (1) | KR100272941B1 (ja) |
| CN (1) | CN1118874C (ja) |
| DE (1) | DE19726069B4 (ja) |
| TW (1) | TW365703B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451649B2 (en) | 1999-12-31 | 2002-09-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device having a capacitor |
| KR100770468B1 (ko) * | 1999-07-01 | 2007-10-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100533969B1 (ko) * | 2000-10-04 | 2005-12-07 | 주식회사 하이닉스반도체 | 이너 캐패시터의 전하저장 전극 형성방법 |
| JP2003243535A (ja) * | 2002-02-15 | 2003-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TWI271872B (en) * | 2002-12-30 | 2007-01-21 | Hynix Semiconductor Inc | Capacitor and method for fabricating the same |
| US20070052021A1 (en) * | 2005-08-23 | 2007-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, and display device, electronic device, and semiconductor device using the same |
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