JP2905642B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2905642B2 JP4127419A JP12741992A JP2905642B2 JP 2905642 B2 JP2905642 B2 JP 2905642B2 JP 4127419 A JP4127419 A JP 4127419A JP 12741992 A JP12741992 A JP 12741992A JP 2905642 B2 JP2905642 B2 JP 2905642B2
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置のうち半導体記憶装置
は、コンピュータなどの情報機器のめざましい普及によ
ってその需要は急速に拡大している。さらに、機能的に
は大規模な記憶容量を有し、かつ高速動作が可能なもの
が要求されている。これに対応して、半導体記憶装置の
高集積化、高速応答性および高信頼性に関する技術開発
が進められている。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭが知られてい
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイ部と、外部との入出力に
必要な周辺回路部とから構成されている。図１３は、一
般的なＤＲＡＭの構成を示したブロック図である。図１
３を参照して、ＤＲＡＭ１２０は、記憶情報のデータ信
号を蓄積するためのメモリセルアレイ１２１と、単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号を外部から得るためのロウアンドカラムアドレスバ
ッファ１２２と、そのアドレス信号を解読することによ
ってメモリセルを指定するためのロウデコーダ１２３お
よびカラムデコーダ１２４と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ１２５と、データ入出力のためのデータインバッフ
ァ１２６およびデータアウトバッファ１２７と、クロッ
ク信号を発生するためのクロックジェネレータ１２８と
を含む。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１２１は、単位記憶情報を蓄積するための
メモリセルがマトリクス状に複数個配置されて形成され
ている。すなわち、通常、メモリセルは、１個のＭＯＳ
トランジスタと、これに接続された１個のキャパシタと
から構成される。このメモリセルは、１トランジスタ１
キャパシタ型のメモリセルとして広く知られている。こ
のような構成を有するメモリセルは、構造が簡単なた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させキャパシタ容量を増大させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い装置が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴ってスタックト
タイプのキャパシタが多く用いられるようになった。
【０００６】図１４は、従来のスタックトタイプキャパ
シタを有するＤＲＡＭの断面構造図である。図１４を参
照して、従来のＤＲＡＭは、Ｐ型の単結晶シリコン基板
１３１と、単結晶シリコン基板１３１の主表面上の所定
領域に形成された素子分離のための分離酸化膜（厚いシ
リコン酸化膜）１３２と、分離酸化膜１３２によって囲
まれた領域に所定の間隔を隔ててチャネル領域１４５を
挟むように形成された１対のソース／ドレイン領域（ｎ
+ 不純物注入層）１３３ａ、１３３ｂと、チャネル領域
１４５上にゲート酸化膜１３５を介して形成されたゲー
ト電極１３６と、全面を覆うように形成され、ｎ+ 不純
物注入層１３３ａ、１３３ｂ上にコンタクトホール１３
７ａ，１３７ｂを有する層間絶縁膜１３７と、ｎ+ 不純
物注入層１３３ｂに接続され層間絶縁膜１３７上に延び
るように形成されたリン（Ｐ）がドープされた低抵抗多
結晶シリコンからなるキャパシタ下部電極１３８と、キ
ャパシタ下部電極１３８上にＴａ2 Ｏ5 などからなるキ
ャパシタ誘電体膜１３９を介して形成されたリン（Ｐ）
がドープされた低抵抗多結晶シリコンからなるキャパシ
タ上部電極１４０と、キャパシタ下部電極１３８内の不
純物（Ｐ）を熱拡散させることによって形成されたｎ+
不純物拡散層１３４と、全面を覆うように形成されｎ+
不純物注入層１３３ａの上方に開口部を有する層間絶縁
膜１４１と、ｎ+ 不純物注入層１３３ａに電気的に接続
され、層間絶縁膜１４１上に延びるように形成された多
結晶シリコン膜１４２ａと、多結晶シリコン膜１４２ａ
の上に形成されたＷＳｉ2 などからなるシリサイド膜１
４２ｂと、シリサイド膜１４２ｂ上に形成された層間絶
縁膜１４３と、層間絶縁膜１４３上に所定の間隔を隔て
てゲート電極１３６に対応して形成されたアルミ配線１
４４とを備えている。
【０００７】１対のｎ+ 不純物注入層（ソース／ドレイ
ン領域）１３３ａ、１３３ｂと、ゲート電極１３６とに
よって、スイッチング用のＭＯＳトランジスタが構成さ
れている。キャパシタ下部電極１３８と、キャパシタ誘
電体膜１３９と、キャパシタ上部電極１４０とによっ
て、データ信号に対応した電荷を蓄積するためのスタッ
クトタイプキャパシタが構成されている。多結晶シリコ
ン膜１４２ａとシリサイド膜１４２ｂとによってビット
線１４２が構成されている。
【０００８】図１５ないし図２２は、図１４に示した従
来のＤＲＡＭの製造プロセス（第１工程ないし第８工
程）を説明するための断面構造図である。図１４ないし
図２２を参照して、次に従来のＤＲＡＭの製造プロセス
について説明する。
【０００９】まず、図１５に示すように、単結晶シリコ
ン基板１３１の主表面上の所定領域にＬＯＣＯＳ（Loca
l Oxidation of Silicon) 法を用いて素子分離のための
分離酸化膜（厚いシリコン酸化膜）１３２を形成する。
【００１０】次に、図１６に示すように、熱酸化法を用
いて、全面にゲート酸化膜層（図示せず）を形成し、そ
のゲート酸化膜層上にＣＶＤ(Chemical Vapor Depositi
on)法を用いて不純物（Ｐ）がドープされた低抵抗多結
晶シリコン層( 図示せず) を堆積させる。そして、リソ
グラフィ技術およびドライエッチング技術を用いて、パ
ターニングすることにより、ゲート酸化膜１３５および
ゲート電極１３６を形成する。
【００１１】次に、図１７に示すように、ゲート電極１
３６をマスクとして、５０ＫｅＶ、４×１０1 5 ／ｃｍ
2 の条件下で砒素（Ａｓ）をイオン注入することによっ
て、１対のｎ+ 不純物注入層（ソース／ドレイン領域）
１３３ａ、１３３ｂを自己整合的に形成する。この後、
熱処理を施すことにより、ｎ+ 不純物注入層１３３ａ、
１３３ｂが電気的に活性化される。
【００１２】次に、図１８に示すように、全面にＣＶＤ
法を用いて層間絶縁膜１３７を形成する。
【００１３】次に、図１９に示すように、層間絶縁膜１
３７の第１不純物領域１３３ｂ上に位置する領域に、リ
ソグラフィ技術およびドライエッチング技術を用いてコ
ンタクトホール１３７ａを形成する。
【００１４】次に、図２０に示すように、ＣＶＤ法を用
いて全面にリン（Ｐ）がドープされた低抵抗多結晶シリ
コン層（図示せず）を形成した後、リソグラフィ技術お
よびドライエッチング技術を用いてパターニングするこ
とにより、キャパシタ下部電極１３８を形成する。この
ＣＶＤ法によってキャパシタ下部電極１３８を形成する
工程は、７００℃程度の温度条件下で行なわれるので、
キャパシタ下部電極１３８内の不純物（リン）は単結晶
シリコン基板１３１に向かって熱拡散する。これによ
り、ｎ+ 不純物拡散層１３４が形成される。この結果、
キャパシタ下部電極１３８とｎ+ 不純物注入層１３３ｂ
とが電気的に接続されることになる。
【００１５】次に、図２１に示すように、キャパシタ下
部電極１３８上にキャパシタ誘電体膜１３９を形成す
る。このキャパシタ誘電体膜１３９は、熱酸化膜などの
単層膜、シリコン酸化膜／シリコン窒化膜／シリコン酸
化膜などの構成を有する多層膜またはＴａ2 Ｏ5 などに
よって構成される。ＣＶＤ法を用いてリン（Ｐ）がドー
プされた低抵抗多結晶シリコン膜層（図示せず）を形成
した後、リソグラフィ技術およびドライエッチング技術
を用いてパターニングすることにより、キャパシタ上部
電極１４０を形成する。ＣＶＤ法を用いて、全面に層間
絶縁膜１４１を形成する。そして、層間絶縁膜１４１の
上表面の平坦化のため、リフロー法により８５０℃程度
の熱処理が行なわれる。
【００１６】次に、図２２に示すように、リソグラフィ
技術およびドライエッチング技術を用いて、層間絶縁膜
１３７および１４１のｎ+ 不純物注入層１３３ａの上方
に位置する領域にコンタクトホール１３７ａおよび１４
１ａを形成する。これにより、ｎ+ 不純物注入層１３３
ａの一部が露出される。ＣＶＤ法を用いて、露出された
ｎ+ 不純物注入層１３３ａに電気的に接続し、層間絶縁
膜１４１上に延びるように不純物かドープされた多結晶
シリコン膜１４２ａを形成する。多結晶シリコン膜１４
２ａ上にスパッタリング法を用いてＷＳｉ2 などのシリ
サイド膜１４２ｂを形成する。全面にＣＶＤ法を用いて
層間絶縁膜１４３を形成する。そして、層間絶縁膜１４
３の表面の平坦化のため、リフロー法により８５０℃程
度の熱処理を行なう。
【００１７】最後に、図１４に示したように、アルミ配
線１４４を所定の間隔を隔てて形成する。
【００１８】このようにして、従来のＤＲＡＭは形成さ
れていた。
【００１９】
【発明が解決しようとする課題】前述のように、従来の
ＤＲＡＭを構成するメモリセルでは、図２０に示したよ
うに、キャパシタ下部電極１３８内の不純物（リン）を
シリコン単結晶基板１３１に向かって熱拡散させること
によって、ｎ+ 不純物拡散層１３４を形成してｎ+ 不純
物注入層１３３ｂとキャパシタ下部電極１３８とを電気
的に接続させていた。すなわち、キャパシタ下部電極１
３８を形成する際の７００℃程度の熱によって上記熱拡
散が行なわれることにより、ｎ+ 不純物拡散層１３４が
形成されていた。
【００２０】しかしながら、図２１に示すように、層間
絶縁膜１４１を形成した後、その表面の平坦化を行なう
ためにリフロー法により約８５０℃程度の熱が加わる。
このため、キャパシタ下部電極１３８内の不純物（リ
ン）がさらに単結晶シリコン基板１３１に向かって熱拡
散する。この結果、ｎ+ 不純物拡散層１３４の拡散範囲
がさらに広がり、ｎ+ 不純物注入層１３３ｂのゲート電
極１３６側の端部Ａから下部までｎ+ 不純物拡散層１３
４の端部Ｂがはみ出してしまうという不都合が生じてい
た。さらに、図２２に示すように、層間絶縁膜１４３も
平坦化のためリフロー法により約８５０℃の熱処理が施
される。したがって、キャパシタ下部電極１３８内の不
純物（リン）がさらに単結晶シリコン基板１３１に向か
って拡散し、ｎ+ 不純物拡散層１３４がさらにゲート電
極側に拡散することになる。
【００２１】このように、ｎ+ 不純物拡散層１３４のゲ
ート電極１３６側の領域がｎ+ 不純物注入層１３３ｂか
らはみ出してゲート電極１３６の下部領域にまで拡散す
ると、以下のような問題点が生じる。
【００２２】すなわち、ゲート電極１３６の実効ゲート
長Ｌ0 が、ｎ+ 不純物拡散層１３４のｎ+ 不純物注入層
１３３ｂからのはみ出し分だけ短くなる。つまり、実効
ゲート長がＬ1 になる。この結果、スイッチング用のＭ
ＯＳトランジスタのしきい値電圧が低くなるいわゆるシ
ョートチャネル効果が生じる。また、チャネル長が短く
なると、データの書込時にドレイン領域となるｎ+ 不純
物注入層１３３ａ付近の空乏層がソース領域となるｎ+
不純物拡散層１３４にまで広がり、ゲート電圧によって
電流を制御できなくなるいわゆるパンチスルー現象が発
生しやすくなるという問題点もある。さらに、ｎ+ 不純
物拡散層１３４は、ｎ+ 不純物注入層１３３ｂのように
自己整合的に形成されていない。このため、ゲート電極
１３６とキャパシタ下部電極１３８とのパターニング時
の位置合せのばらつきによって、ｎ+ 不純物拡散層１３
４のｎ+ 不純物注入層１３３ｂからのはみ出し分もばら
つく。この結果、たとえばしきい値電圧などのトランジ
スタ特性自体もばらつくという問題点があった。
【００２３】図２３は、従来の他のスタックトタイプキ
ャパシタを有するＤＲＡＭの断面構造図である。図２３
を参照して、この従来の他のＤＲＡＭは、その主表面上
の所定領域にトレンチ溝２４１ａが形成されたＰ型の単
結晶シリコン基板２４１と、トレンチ溝２４１ａに隣接
するように単結晶シリコン基板２４１の主表面上に形成
された素子分離のための分離酸化膜２４２と、その端部
がトレンチ溝２４１ａの側壁部分に接するように形成さ
れたｎ+ 不純物注入層２４３ｂと、ｎ+ 不純物注入層２
４３ｂと所定の間隔を隔ててチャネル領域２５７を挟む
ように形成されたｎ+ 不純物注入層２４３ａと、トレン
チ溝２４１ａの表面上に沿って形成されたｎ+ 不純物注
入層２４４と、チャネル領域２５７上にゲート酸化膜２
４６を介して形成されたゲート電極２４７と、全面を覆
うように形成され、ｎ+ 不純物注入層２４３ａおよび凹
部２４１ａの上方にそれぞれコンタクトホール２４８
ａ、２４８ｂを有する層間絶縁膜２４８と、凹部２４１
ａの底部および側壁部分に位置するｎ+ 不純物注入層２
４４上に形成され、層間絶縁膜２４８の表面上に沿って
延びるように形成された多量の不純物を含む（４〜８×
１０2 0 ／ｃｍ3 のリン（Ｐ））低抵抗多結晶シリコン
膜からなるキャパシタ下部電極２５０と、キャパシタ下
部電極２５０上に形成されたキャパシタ誘電体膜２５１
と、キャパシタ誘電体膜２５１上に形成されたキャパシ
タ上部電極２５２と、キャパシタ下部電極２５０内の不
純物か熱拡散することによって形成されたｎ+ 不純物拡
散層２４５と、全面を覆うように形成され、ｎ+ 不純物
注入層２４３ａの上方にコンタクトホール２５３ａを有
する層間絶縁膜２５３と、コンタクトホール２４８ａ、
２５３ａ内のｎ+ 不純物注入層２４３ａに電気的に接続
され、層間絶縁膜２５３の表面上に沿って形成された多
結晶シリコン膜２５４ａと、多結晶シリコン膜２５４ａ
上に形成されたシリサイド膜２５４ｂと、シリサイド膜
２５４ｂ上に形成された層間絶縁膜２５５と、層間絶縁
膜２５５上に所定の間隔を隔てて形成されたアルミ配線
２５６とを備えている。このような構造を有する従来の
他のＤＲＡＭにおいても、図１４に示した従来のＤＲＡ
Ｍと同様の問題点が生じていた。すなわち、層間絶縁膜
２５３および２５５の表面の平坦化のため、リフロー法
により約８５０℃の熱処理が施される。この熱処理によ
って、キャパシタ下部電極２５０内の不純物（リン）が
単結晶シリコン基板２４１に向かって熱拡散する。この
結果、ｎ+ 型不純物拡散層２４５の拡散範囲がさらに拡
がり、ｎ+ 不純物注入層２４３ｂのゲート電極２４７側
の端部Ａから下部までｎ+ 不純物拡散層２４５の端部Ｂ
がはみ出してしまうという不都合が生じた。これによ
り、ショートチャネル効果が生じ、パンチスルー現象が
発生しやすくなるという問題点があった。
【００２４】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の１つの目的は、半導体装置において、実効ゲート長が
短くなるのを有効に防止することである。
【００２５】請求項１および２に記載の発明のもう１つ
の目的は、半導体装置において、トランジスタ特性のば
らつきを有効に防止することである。
【００２６】請求項３および４に記載の発明の目的は、
後の熱処理工程によってキャパシタ下部電極内の不純物
がさらに熱拡散した場合にも、実効チャネル長が短くな
るのを有効に防止することである。
【００２７】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有し、その主表面上の所定領域に側壁
と底壁とを持つトレンチ溝を有する第１導電型の半導体
基板と、半導体基板の主表面上の所定領域に形成された
第２導電型の第１の不純物領域と、第１の不純物領域と
所定の間隔を隔ててチャネル領域を挟むように、半導体
基板のトレンチ溝の側壁および底壁に沿って形成された
第２導電型の第２の不純物領域と、チャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、トレンチ
溝の側壁上に形成された側壁絶縁膜と、トレンチ溝の底
壁および側壁絶縁膜に接触し、トレンチ溝を埋めて上方
に延びるように形成された不純物がドープされた導電層
と、導電層からのトレンチ溝の底壁を経る不純物拡散に
より、前記トレンチ溝の底壁下で第２の不純物領域に重
なるように形成されている第３の不純物領域とを備えて
いる。
【００２８】請求項２における半導体装置は、主表面を
有し、その主表面上の所定領域に側壁と底壁とを持つト
レンチ溝を有する第１導電型の半導体基板と、半導体基
板の主表面上の所定領域に形成された第２導電型の第１
の不純物領域と、第１の不純物領域と所定の間隔を隔て
てチャネル領域を挟むように半導体基板のトレンチ溝の
側壁および底壁に沿って形成された第２導電型の第２の
不純物領域と、チャネル領域上にゲート絶縁膜を介して
形成されたゲート電極と、トレンチ溝の側壁上に形成さ
れた側壁拡散調整膜と、トレンチ溝の底壁および側壁拡
散調整膜に接触し、トレンチ溝を埋めて上方に延びるよ
うに形成された所定量の不純物を含む導電層と、導電層
からのトレンチ溝の底壁を経る不純物拡散により、トレ
ンチ溝の底壁下で第２の不純物領域に重なるように形成
されている第３の不純物領域とを備え、側壁拡散調整膜
は導電層からのトレンチ溝の側壁を経る拡散を抑制する
ものである。
【００２９】請求項３における半導体装置の製造方法
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、不純物を導入す
ることにより第２導電型の第１の不純物領域を形成する
工程と、第１の不純物領域から所定の間隔を隔てた前記
半導体基板の主表面上に側壁と底壁とを持つトレンチ溝
を形成する工程と、トレンチ溝の側壁および底壁に沿っ
て第２導電型の第２の不純物領域を形成する工程と、ト
レンチ溝の側壁上に側壁絶縁膜を形成する工程と、トレ
ンチ溝の底壁および側壁絶縁膜に接触し、トレンチ溝を
埋めて上方に延びるように不純物をドープされた導電層
を形成する工程と、導電層からのトレンチ溝の底壁を経
る不純物拡散により、トレンチ溝の底壁下で第２の不純
物領域に重なるように第３の不純物領域を形成する工程
とを備えている。
【００３０】請求項４における半導体装置の製造方法
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、不純物を導入す
ることにより第２導電型の第１の不純物領域を形成する
工程と、第１の不純物領域から所定の間隔を隔てた半導
体基板の主表面上に側壁と底壁とを持つトレンチ溝を形
成する工程と、トレンチ溝の側壁および底壁に沿って第
２導電型の第２の不純物領域を形成する工程と、トレン
チ溝の側壁上に側壁拡散調整膜を形成する工程と、トレ
ンチ溝の底壁および側壁拡散調整膜に接触し、トレンチ
溝を埋めて上方に延びるように所定量の不純物を含む導
電層を形成する工程と、導電層内の不純物をトレンチ溝
の底壁を経て熱拡散させることによって第２導電型の第
３の不純物領域を形成しながら、前記側壁拡散調整膜は
前記導電層からの前記トレンチ溝の側壁を経る不純物拡
散を抑制する工程とを備えた、半導体装置の製造方法。
【００３１】
【作用】請求項１にかかる半導体装置では、半導体基板
のトレンチ溝の側壁および底壁に沿って第２の不純物領
域が形成され、そのトレンチ溝の側壁上に側壁絶縁膜が
形成され、トレンチ溝の底壁および側壁絶縁膜に接触
し、トレンチ溝を埋めて上方に延びるように不純物をド
ープされた導電層が形成されるので、導電層の熱処理に
よって導電層内の不純物が半導体基板内に熱拡散した場
合にもその熱拡散によって形成された不純物領域は第１
の不純物領域と第２の不純物領域との間に位置するチャ
ネル領域と重なることが有効に防止される。さらに、導
電層と第２の不純物領域との電気的コンタクトが確実な
ものとなる。また、導電層とゲート電極とのパターニン
グ時の位置合せのばらつきが生じた場合にも不純物領域
とチャネル領域とが重なるのが有効に防止される。
【００３２】請求項２に係る半導体装置では、半導体基
板のトレンチ溝の側壁および底壁に沿って第２の不純物
領域が形成され、そのトレンチ溝の側壁上に側壁拡散調
整膜が形成され、トレンチ溝の底壁および側壁拡散調整
膜に接触し、トレンチ溝を埋めて上方に延びるように導
電層が形成されるので、導電層の熱処理によって導電層
内の不純物が半導体基板内に拡散した場合にもその熱拡
散によって形成された第３の不純物領域が第１の不純物
領域と第２の不純物領域との間に位置するチャネル領域
と重なることは有効に防止される。さらに、導電層と第
２の不純物領域との電気的コンタクトも一層確実なもの
となる。また、導電層とゲート電極とのパターニング時
の位置合せのばらつきが生じた場合にも第３の不純物領
域とチャネル領域とが重なるのが有効に防止される。
【００３３】ここで、側壁拡散調整膜とは、熱処理の
際、導電層からのトレンチ溝の側壁を経る不純物拡散を
抑制する膜をいう。この定義から、側壁拡散調整膜に
は、側壁絶縁膜もとうぜん含まれる。多結晶シリコン膜
および不純物濃度の低い多結晶シリコン膜も、それらが
側壁上に形成されれば側壁絶縁膜に該当する。
【００３４】請求項３にかかる半導体装置の製造方法で
は、半導体基板の主表面上に側壁と底壁とを持つトレン
チ溝が形成され、そのトレンチ溝の側壁および底壁に沿
って第２の不純物領域が形成され、トレンチ溝の側壁上
に側壁絶縁膜が形成され、トレンチ溝の底壁および側壁
絶縁膜に接触し、トレンチ溝を埋めるように上方に延び
るように不純物を含む導電層が形成されるので、後の熱
処理工程によって導電層内の不純物がさらに拡散した場
合にも、拡散によって形成される不純物領域が第１の不
純物領域と第２の不純物領域との間に位置するチャネル
領域と重なるのが防止される。さらに、導電層と第２の
不純物領域との電気的コンタクトが、確実なものとされ
る。また、ゲート電極と導電層とのパターニング時の位
置合せのばらつきが生じた場合にも拡散によって形成さ
れる不純物領域がチャネル領域と重なることが防止さ
れ、トランジスタ特性のばらつきも防止される。
【００３５】請求項４に係る半導体装置の製造方法で
は、半導体基板の主表面上に側壁と底壁とを持つトレン
チ溝が形成され、そのトレンチ溝の側壁および底壁に沿
って第２の不純物領域が形成され、トレンチ溝の側壁上
に側壁拡散調整膜が形成され、トレンチ溝の底壁および
側壁拡散調整膜に接触し、トレンチ溝を埋めて上方に延
びるように不純物を含む導電層が形成され、導電層内の
不純物をトレンチ溝の底壁を経て熱拡散させることによ
り第３の不純物領域が形成されるので、後の熱処理工程
によって導電層内の不純物がさらに拡散した場合にも、
拡散によって形成される第３の不純物領域が第１の不純
物領域と第２の不純物領域との間に位置するチャネル領
域と重なるのが有効に防止される。さらに、導電層と第
２の不純物領域との電気的コンタクトは一層確実なもの
となる。また、ゲート電極と導電層とのパターニング時
の位置合せのばらつきが生じた場合にも拡散によって形
成される第３の不純物領域がチャネル領域と重なること
が防止され、トランジスタ特性のばらつきも防止され
る。
【００３６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００３７】図１は、本発明の第１実施例によるスタッ
クトタイプキャパシタを有するＤＲＡＭを示した断面構
造図である。図１を参照して、この第１の実施例のＤＲ
ＡＭは、その主表面上の所定領域にトレンチ溝４１ａが
形成されたＰ型の単結晶シリコン基板４１と、トレンチ
溝４１ａに隣接するように単結晶シリコン基板４１の主
表面上に形成された素子分離のための分離酸化膜（厚い
シリコン酸化膜）４２と、その端部がトレンチ溝４１ａ
の側壁部分に接するように形成されたｎ+ 不純物注入層
４３ｂと、ｎ+ 不純物注入層４３ｂと所定の間隔を隔て
てチャネル領域５７を挟むように形成されたｎ+ 不純物
注入層４３ａと、トレンチ溝４１ａの表面上に沿って形
成されたｎ+ 不純物注入層４４と、チャネル領域５７上
にゲート酸化膜４６を介して形成されたゲート電極４７
と、全面を覆うように形成されｎ+ 不純物注入層４３ａ
およびトレンチ溝４１ａ上方にそれぞれコンタクトホー
ル４８ａ、４８ｂを有する層間絶縁膜４８と、トレンチ
溝４１ａの側壁部分および層間絶縁膜４８のコンタクト
ホール４８ｂの側壁部分上に形成された側壁絶縁膜４９
と、トレンチ溝４１ａの底部に位置するｎ+ 不純物注入
層４４に電気的に接続され、側壁絶縁膜４９および層間
絶縁膜４８上に沿って延びるように形成された多量の不
純物を含む（４〜８×１０2 0 ／ｃｍ3 のリン（Ｐ））
低抵抗多結晶シリコン膜からなるキャパシタ下部電極５
０と、キャパシタ下部電極５０上に形成された熱酸化膜
などの単層膜、シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜などの構成を有する多層膜またはＴａ2 Ｏ5
などからなるキャパシタ誘電体膜５１と、キャパシタ誘
電体膜５１上に形成されたキャパシタ下部電極５０と同
程度の不純物を含む（４〜８×１０2 0 ／ｃｍ3 ）低抵
抗多結晶シリコン膜からなるキャパシタ上部電極５２
と、キャパシタ下部電極５０内の不純物（リン）が熱拡
散することによって形成されたｎ+ 不純物拡散層４５
と、全面を覆うように形成されｎ+ 不純物注入層４３ａ
の上方にコンタクトホール５３ａを有する層間絶縁膜５
３と、コンタクトホール４８ａ、５３ａ内のｎ+ 不純物
注入層４３ａに電気的に接続され、層間絶縁膜５３の表
面上に沿って形成された多結晶シリコン膜５４ａと、多
結晶シリコン膜５４ａ上に形成されたＷＳｉなどからな
るシリサイド膜５４ｂと、シリサイド膜５４ｂ上に形成
された層間絶縁膜５５と、層間絶縁膜５５上に所定の間
隔を隔てて形成されたアルミ配線５６とを備えている。
【００３８】１対のｎ+ 不純物注入層４３ａ、４３ｂ
と、ｎ+ 不純物注入層４４と、ゲート電極４７とによっ
てスイッチング用のＭＯＳトランジスタが構成されてい
る。多結晶シリコン膜５４ａとシリサイド膜５４ｂとに
よって、データ信号が伝達するためのビット線５４が構
成されている。キャパシタ下部電極５０、キャパシタ誘
電体膜５１およびキャパシタ上部電極５２によってデー
タ信号に対応した電荷を蓄積するためのトレンチ溝４１
ａを有するスタックトタイプキャパシタが構成されてい
る。
【００３９】このように、この第１の実施例では、単結
晶シリコン基板４１にトレンチ溝４１ａを形成し、トレ
ンチ溝４１ａの側壁部分および層間絶縁膜４８の側壁部
分上に側壁絶縁膜４９を形成し、トレンチ溝４１ａの底
部のみでキャパシタ下部電極５０とｎ+ 不純物注入層４
４との電気的コンタクトをとるように構成している。
【００４０】すなわち、この第１の実施例では、キャパ
シタ下部電極５０からの不純物拡散によって最終的に形
成されるｎ+ 不純物拡散層４５が、チャネル領域５７が
形成される領域に重ならないような深さでキャパシタ下
部電極５０とｎ+ 不純物注入層４４との電気的コンタク
トをとるように構成している。このように構成すること
により、従来のように層間絶縁膜５３、５５の平坦化の
ために熱処理が行なわれてｎ+ 不純物拡散層４５の拡散
領域が広がったとしても、ｎ+ 不純物拡散層４５がｎ+
不純物注入層４３ａと４３ｂとの間に位置するチャネル
領域５７に重なることがない。この結果、実効ゲート長
も短くなることがなく、しきい値電圧が低下するショー
トチャネル効果およびパンチスルーの発生を有効に防止
することができる。また、ゲート電極４７とキャパシタ
下部電極５０とのパターニング時の位置合せのばらつき
によってｎ+ 不純物拡散層４５の拡散位置がばらついた
としても、本実施例のチャネル長は自己整合的に形成さ
れたｎ+ 不純物注入層４３ｂによって規定されるため、
従来のようにトランジスタ特性がばらつくこともない。
【００４１】図２ないし図１１は、図１に示した第１実
施例によるＤＲＡＭの製造プロセス（第１工程〜第１０
工程）を説明するための断面構造図である。
【００４２】次に、図１ないし図１１を参照して、この
第１実施例のＤＲＡＭの製造プロセスについて説明す
る。
【００４３】まず、図２に示すようにＰ型の単結晶シリ
コン基板１の主表面上にＬＯＣＯＳ法を用いて厚いシリ
コン酸化膜（分離酸化膜）４２を選択的に形成する。
【００４４】次に、図３に示すように、熱酸化法を用い
て全面にゲート酸化膜層（図示せず）を形成し、その上
部にＣＶＤ法を用いてリンがドープされた低抵抗多結晶
シリコン層（図示せず）を形成する。そして、リソグラ
フィ技術およびドライエッチング技術を用いてパターニ
ングすることにより、所定の間隔を隔てて複数のゲート
酸化膜４６およびゲート電極４７を形成する。
【００４５】次に、図４に示すように、ゲート電極４７
をマスクとして、砒素（Ａｓ）を５０ＫｅＶ、４×１０
15 ／ｃｍ 2 の条件下でイオン注入することにより、ｎ +
不純物注入層４３ａ、４３ｂを形成する。
【００４６】次に、図５に示すように、ＣＶＤ法により
全面に層間絶縁膜４８を形成する。
【００４７】この後、図６に示すように、ｎ+ 不純物注
入層４３ｂのゲート電極４７から所定の間隔を隔てた領
域に、通常のリソグラフィ技術およびドライエッチング
技術を用いてトレンチ溝４１ａおよびコンタクトホール
４８ｂを形成する。トレンチ溝４１ａの側面および底面
に、斜めイオン注入法を用いてｎ+ 不純物注入層４３ｂ
と同程度の不純物濃度になるようにｎ+ 不純物注入層４
４を形成する。
【００４８】次に、図７に示すように、ＣＶＤ法を用い
て５００Å以上の厚みを有する酸化膜４９ａを全面に形
成する。
【００４９】次に、図８に示すように、異方性エッチン
グにより、コンタクトホール４８ａおよびトレンチ溝４
１ａの側壁部分にのみ側壁絶縁膜４９を形成する。
【００５０】次に、図９に示すように、ＣＶＤ法を用い
てリンが４〜８×１０2 0 ／ｃｍ3程度ドープされた低
抵抗多結晶シリコン層（図示せず）を形成した後パター
ニングすることにより、キャパシタ下部電極５０を形成
する。このキャパシタ下部電極５０の形成時には、７０
０℃程度の熱が加わるため、キャパシタ下部電極５０内
の不純物（リン）が単結晶シリコン基板４１に向かって
熱拡散する。この結果、ｎ+ 不純物拡散層４５が形成さ
れ、ｎ+ 不純物注入層４４とキャパシタ下部電極５０と
の電気的接続がとられる。
【００５１】次に、図１０に示すように、キャパシタ下
部電極５０上に熱酸化膜などの単層膜、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜などの構成を有する
多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体
膜５１を形成する。キャパシタ誘電体膜５１上にＣＶＤ
法、リソグラフィ法およびドライエッチング技術を用い
てキャパシタ下部電極と同程度の不純物濃度を有する
（４〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シリコン膜
からなるキャパシタ上部電極５２を形成する。全面にＣ
ＶＤ法を用いて層間絶縁膜５３を形成する。層間絶縁膜
５３の表面を平坦化するため、リフロー法により８５０
℃の温度条件下で処理を行なう。
【００５２】次に、図１１に示すように、層間絶縁膜４
８、５３のｎ+ 不純物注入層４３ａ上に位置する領域に
それぞれコンタクトホール４８ａ、５３ａを形成する。
コンタクトホール４８ａ、５３ａ内のｎ+ 不純物注入層
４３ａに電気的に接続し層間絶縁膜５３上に沿って延び
るように多結晶シリコン膜５４ａをＣＶＤ法を用いて形
成する。ＷＳｉ2 などからなるシリサイド膜をスパッタ
リング法を用いて多結晶シリコン膜５４ａ上に形成す
る。シリサイド膜５４ｂ上にＣＶＤ法を用いて層間絶縁
膜５５を形成する。層間絶縁膜５５の表面を平坦にする
ためリフロー法を用いて８５０℃の温度条件下で熱処理
を行なう。
【００５３】最後に、図１に示したように、層間絶縁膜
５５上に所定の間隔を隔ててアルミ配線５６を形成す
る。このようにして、第１実施例のＤＲＡＭが完成され
る。図１２は、本発明の第２実施例によるスタックトタ
イプキャパシタを有するＤＲＡＭを示した断面構造図で
ある。図３６を参照して、この第２実施例では、Ｐ型の
単結晶シリコン基板１０１の所定領域に分離酸化膜１０
２が形成されている。分離酸化膜１０２に隣接する単結
晶シリコン基板１０１の領域にトレンチ溝１０１ａが形
成されている。トレンチ溝１０１ａの側部にその端部が
接するようにｎ+ 不純物注入層１０３ｂが形成されてい
る。ｎ+ 不純物注入層１０３ｂとチャネル領域１１７を
挟むようにｎ+ 不純物注入層１０３ａが形成されてい
る。チャネル領域１１７上にゲート酸化膜１０６を介し
てゲート電極１０７が形成されている。トレンチ溝１０
１ａの側壁部および底面に沿ってｎ+ 不純物注入層１０
４が形成されている。トレンチ溝１０１ａの底部にはｎ
+ 不純物注入層１０４に重なるようにｎ+ 不純物拡散層
１０５が形成されている。全面を覆うように、ｎ+不純
物注入層１０３ａ、トレンチ溝１０１ａの上にそれぞれ
開口部１０８ａ、１０８ｂを有する層間絶縁膜１０８が
形成されている。コンタクトホール１０８ａ内のｎ+ 不
純物注入層１０３ａに電気的に接続し層間絶縁膜１０８
上に沿って延びるようにビット線１０９を構成する多結
晶シリコン膜１０９ａが形成されている。多結晶シリコ
ン膜１０９ａ上にビット線１０９を構成するＷＳｉ2 な
どからなるシリサイド膜１０９ｂが形成されている。シ
リサイド膜１０９ｂ上にはその表面が平坦化され、トレ
ンチ溝１０１ａの上方にコンタクトホール１１０ａを有
する層間絶縁膜１１０か形成されている。トレンチ溝１
０１ａの側壁部、コンタクトホール１０８ｂおよび１１
０ａの表面上には所定の厚みで側壁絶縁膜１１１が形成
されている。側壁絶縁膜１１１によって囲まれた領域内
のトレンチ溝１０１ａの底部に位置するｎ+ 不純物注入
層１０４にはキャパシタ下部電極１１２が電気的に接続
されている。このキャパシタ下部電極１１２は、不純物
（リン）が多量にドープ（４〜８×１０2 0 ／ｃｍ3 ）
された低抵抗多結晶シリコン膜からなる。
【００５４】キャパシタ下部電極１１２上には、熱酸化
膜などの単層膜、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜などの構成を有する多層膜またはＴａ2 Ｏ
5 などからなるキャパシタ誘電体膜１１３が形成されて
いる。キャパシタ誘電体膜１１３上にはキャパシタ下部
電極と同程度の不純物濃度（４〜８×１０2 0 ／ｃ
ｍ3 ）を有する低抵抗多結晶シリコン膜からなるキャパ
シタ上部電極１１４が形成されている。キャパシタ下部
電極１１４上にはその表面が平坦化された層間絶縁膜１
１５が形成されている。層間絶縁膜１１５上には所定の
間隔を隔ててアルミ配線１１６が形成されている。
【００５５】この第２実施例では、図１に示した第１実
施例と同様に、キャパシタ下部電極１１２とｎ+ 不純物
注入層１０４とのコンタクトがトレンチ溝１０１ａの底
部のみにおいてとられている。これにより、キャパシタ
下部電極１１２内の不純物（リン）の熱拡散によって形
成されるｎ+ 不純物拡散層１０５の拡散範囲が広がった
としても、ｎ+ 不純物拡散層１０５はｎ+ 不純物注入層
１０３ａと１０３ｂとの間に位置するチャネル領域１１
７に重なることはない。この結果、第１の実施例と同様
に、チャネル長が短くなることがなく、ショートチャネ
ル効果やパンチスルー現象の発生を有効に防止すること
ができる。なお、この第２の実施例では、図１に示した
第１実施例と異なり、ビット線１０９がキャパシタ下部
電極１１２よりも下に位置している。
【００５６】
【発明の効果】請求項１に係る発明によれば、半導体基
板の主表面上の所定領域に形成されたトレンチ溝の側壁
および底壁に沿って第２の不純物領域を形成し、トレン
チ溝の側壁上に側壁絶縁膜を形成し、トレンチ溝を埋め
ている導電層内の不純物がトレンチ溝の底壁を経て熱拡
散して形成される不純物領域が、第２の不純物領域と導
電層との電気的コンタクトを確実なものとし、第１の不
純物領域と第２の不純物領域との間に位置するチャネル
領域と重なることが有効に防止される。この結果、チャ
ネル長が短くなることもなく、ショートチャネル効果お
よびパンチスルーの発生を有効に防止することができ
る。
【００５７】請求項２に係る発明によれば、半導体基板
の主表面上の所定領域に形成されたトレンチ溝の側壁お
よび底壁に沿って第２の不純物領域を形成し、トレンチ
溝の側壁上に側壁拡散調整膜を形成し、トレンチ溝の底
壁および側壁拡散調整膜に接触して、トレンチ溝を埋め
て上方に延びるように不純物を含む導電層を形成するの
で、導電層内の不純物がトレンチ溝の底壁を経て熱拡散
して形成される第３の不純物領域が、導電層層と第２の
不純物領域との電気的コンタクトを一層確実なものとし
て、第１の不純物領域と第２の不純物領域との間に位置
するチャネル領域と重なることが有効に防止される。こ
の結果、チャネル長が短くなることもなく、ショートチ
ャネル効果およびパンチスルーの発生を有効に防止する
ことができる。
【００５８】請求項３に係る発明では、第１の不純物領
域から所定の間隔を隔てた半導体基板の主表面上にトレ
ンチ溝を形成し、そのトレンチ溝の側壁および底壁に沿
って第２の不純物領域を形成し、トレンチ溝の側壁上に
側壁絶縁膜を形成し、トレンチ溝の底壁および側壁絶縁
膜に接触し、トレンチ溝を埋めて上方に延びるように不
純物を含む導電層を形成することにより、導電層と第２
の不純物領域との接続はトレンチ溝の底部においてのみ
行なわれるので、後の熱処理工程によって導電層からの
熱拡散によって形成される不純物領域の拡散範囲が拡が
ったとしても、その不純物領域がチャネル領域と重なる
ことが有効に防止される。同時に、導電層と第２の不純
物領域との電気的コンタクトも一層確実なものとなる。
また、これにより、実効ゲート長が短くなることもな
く、ショートチャネル効果やパンチスルー現象の発生を
有効に防止することができる。
【００５９】請求項４に係る発明によれば、第１の不純
物領域から所定の間隔を隔てた半導体基板の主表面上に
トレンチ溝を形成し、そのトレンチ溝の側壁および底壁
に沿って第２の不純物領域を形成し、トレンチ溝の側壁
上に側壁拡散調整膜を形成し、トレンチ溝の底壁および
側壁拡散調整膜に接触して、トレンチ溝を埋めて上方に
延びるように所定量の不純物を含む導電層を形成し、そ
の導電層内の不純物を熱拡散させることによって第３の
不純物領域を形成することにより、導電層と第２の不純
物領域との接続はトレンチ溝の底部においてのみ行なわ
れるので、後の熱処理工程によって第３の不純物領域の
拡散範囲が広がったとしても、その第３の不純物領域が
チャネル領域と重なることが有効に防止される。また、
導電層と第２の不純物領域との電気的コンタクトを一層
確実なものとすることができる。これにより、実効ゲー
ト長が短くなることもなく、ショートチャネル効果やパ
ンチスルー現象の発生を有効に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるスタックトタイプキ
ャパシタを有するＤＲＡＭを示した断面構造図である。
【図２】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。
【図３】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。
【図４】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。
【図５】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。
【図６】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第５工程を説明するための断面構造図であ
る。
【図７】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第６工程を説明するための断面構造図であ
る。
【図８】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第７工程を説明するための断面構造図であ
る。
【図９】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第８工程を説明するための断面構造図であ
る。
【図１０】図１に示した第１実施例によるＤＲＡＭの製
造プロセスの第９工程を説明するための断面構造図であ
る。
【図１１】図１に示した第１実施例によるＤＲＡＭの製
造プロセスの第１０工程を説明するための断面構造図で
ある。
【図１２】本発明の第２実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図１３】一般的なＤＲＡＭの構成を示したブロック図
である。
【図１４】従来のスタックトタイプキャパシタを有する
ＤＲＡＭを示した断面構造図である。
【図１５】図１４に示した従来のＤＲＡＭの製造プロセ
スの第１工程を説明するための断面構造図である。
【図１６】図１４に示した従来のＤＲＡＭの製造プロセ
スの第２工程を説明するための断面構造図である。
【図１７】図１４に示した従来のＤＲＡＭの製造プロセ
スの第３工程を説明するための断面構造図である。
【図１８】図１４に示した従来のＤＲＡＭの製造プロセ
スの第４工程を説明するための断面構造図である。
【図１９】図１４に示した従来のＤＲＡＭの製造プロセ
スの第５工程を説明するための断面構造図である。
【図２０】図１４に示した従来のＤＲＡＭの製造プロセ
スの第６工程を説明するための断面構造図である。
【図２１】図１４に示した従来のＤＲＡＭの製造プロセ
スの第７工程を説明するための断面構造図である。
【図２２】図１４に示した従来のＤＲＡＭの製造プロセ
スの第８工程を説明するための断面構造図である。
【図２３】従来の他のスタックトタイプキャパシタを有
するＤＲＡＭを示した断面構造図である。
【符号の説明】
１：単結晶シリコン基板 ２：分離酸化膜 ３ａ、３ｂ：ｎ+ 不純物注入層（ソース／ドレイン領
域） ４：ｎ+ 不純物拡散層 ５：ゲート酸化膜 ６：ゲート電極 ７：層間絶縁膜 ８：エピタキシャルシリコン層 ９：キャパシタ下部電極 １０：キャパシタ誘電体膜 １１：キャパシタ上部電極 １２：層間絶縁膜 １３：ビット線 １４：層間絶縁膜 １５：アルミ配線 １６：チャネル領域 ２８：多結晶シリコン膜 ４１ａ：トレンチ溝 ４４：ｎ+ 不純物注入層 ４５：ｎ+ 不純物拡散層 ４９：側壁絶縁膜 ６８：ビット線 ８８：ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 主表面を有し、その主表面上の所定領域
    に側壁と底壁とを持つトレンチ溝を有する第１導電型の
    半導体基板と、 前記半導体基板の主表面上の所定領域に形成された第２
    導電型の第１の不純物領域と、 前記第１の不純物領域と所定の間隔を隔ててチャネル領
    域を挟むように、前記トレンチ溝の側壁および底壁に沿
    って形成された第２導電型の第２の不純物領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
    ゲート電極と、 前記トレンチ溝の側壁上に形成された側壁絶縁膜と、 前記トレンチ溝の底壁および前記側壁絶縁膜に接触し、
    前記トレンチ溝を埋めて上方に延びるように形成された
    不純物がドープされた導電層とを備え、前記導電層からの前記トレンチ溝の底壁を経る不純物拡
    散により、前記トレンチ溝の底壁下で前記第２の不純物
    領域に重なるように形成されている第３の不純物領域と
    を備え た半導体装置。
  2. 【請求項２】 主表面を有し、その主表面上の所定領域
    に側壁と底壁とを持つトレンチ溝を有する第１導電型の
    半導体基板と、 前記半導体基板の主表面上の所定領域に形成された第２
    導電型の第１の不純物領域と、 前記第１の不純物領域と所定の間隔を隔ててチャネル領
    域を挟むように、前記トレンチ溝の側壁および底壁に沿
    って形成された第２導電型の第２の不純物領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
    ゲート電極と、 前記トレンチ溝の側壁上に形成された側壁拡散調整膜
    と、 前記トレンチ溝の底壁および前記側壁拡散調整膜に接触
    し、前記トレンチ溝を埋めて上方に延びるように形成さ
    れた不純物がドープされた導電層と、前記導電層からの前記トレンチ溝の底壁を経る不純物拡
    散により、前記トレン チ溝の底壁下で前記第２の不純物
    領域に重なるように形成されている第３の不純物領域と
    を備え、前記側壁拡散調整膜は前記導電層からの前記ト
    レンチ溝の側壁を経る不純物拡散を抑制する 半導体装
    置。
  3. 【請求項３】 第１導電型の半導体基板の主表面上にゲ
    ート絶縁膜を介してゲート電極を形成する工程と、 不純物を導入することにより、第２導電型の第１の不純
    物領域を形成する工程と、 前記半導体基板の主表面上に前記第１の不純物領域から
    所定の間隔を隔てて側壁と底壁とを持つトレンチ溝を形
    成する工程と、 前記トレンチ溝の側壁および底壁に沿って第２導電型の
    第２の不純物領域を形成する工程と、 前記トレンチ溝の側壁上に側壁絶縁膜を形成する工程
    と、 前記トレンチ溝の底壁および前記側壁絶縁膜に接触し、
    前記トレンチ溝を埋め上方に延びるように不純物がドー
    プされた導電層を形成する工程と、前記導電層からの前記トレンチ溝の底壁を経る不純物拡
    散により、前記トレンチ溝の底壁下で前記第２の不純物
    領域に重なるように第３の不純物領域を形成する工程と
    を備えた、半導体装置の製造方法。
  4. 【請求項４】 第１導電型の半導体基板の主表面上にゲ
    ート絶縁膜を介してゲート電極を形成する工程と、 不純物を導入することにより、第２導電型の第１の不純
    物領域を形成する工程と、 前記半導体基板の主表面上に前記第１の不純物領域から
    所定の間隔を隔てて側壁と底壁とを持つトレンチ溝を形
    成する工程と、 前記トレンチ溝の側壁および底壁に沿って第２導電型の
    第２の不純物領域を形成する工程と、 前記トレンチ溝の側壁上に側壁拡散調整膜を形成する工
    程と、 前記トレンチ溝の底壁および前記側壁拡散調整膜に接触
    し、前記トレンチ溝を埋めて上方に延びるように不純物
    がドープされた導電層を形成する工程と、 前記導電層内の不純物を前記トレンチ溝の底壁を経て拡
    散させることにより前 記トレンチ溝の底壁下で前記第２
    の不純物領域に重なるように第２導電型の第３の不純物
    領域を形成しながら、前記側壁拡散調整膜は前記導電層
    からの前記トレンチ溝の側壁を経る不純物拡散を抑制す
    る工程とを備えた、半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3666893B2 (ja) * 1993-11-19 2005-06-29 株式会社日立製作所 半導体メモリ装置
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US6777732B1 (en) * 1995-03-07 2004-08-17 Micron Technology, Inc. Random access memory
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JPH09283726A (ja) * 1996-02-16 1997-10-31 Nippon Steel Corp 半導体記憶装置及びその製造方法
JP3749776B2 (ja) 1997-02-28 2006-03-01 株式会社東芝 半導体装置
JP3466102B2 (ja) 1999-03-12 2003-11-10 沖電気工業株式会社 半導体装置及び半導体装置の製造方法
US6713378B2 (en) * 2000-06-16 2004-03-30 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
KR100455724B1 (ko) 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
US6417056B1 (en) * 2001-10-18 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge
JP2004119644A (ja) * 2002-09-26 2004-04-15 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US9991267B1 (en) * 2017-01-25 2018-06-05 International Business Machines Corporation Forming eDRAM unit cell with VFET and via capacitance

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803729B2 (ja) * 1987-11-16 1998-09-24 株式会社 日立製作所 半導体集積回路装置の製造方法
JPH0797627B2 (ja) * 1987-12-21 1995-10-18 株式会社日立製作所 半導体装置
JPH0277149A (ja) * 1988-06-30 1990-03-16 Matsushita Electron Corp 半導体装置およびその製造方法
JPH0221652A (ja) * 1988-07-08 1990-01-24 Mitsubishi Electric Corp 半導体記憶装置
JPH0262073A (ja) * 1988-08-26 1990-03-01 Mitsubishi Electric Corp 半導体記憶装置
JP2679146B2 (ja) * 1988-09-05 1997-11-19 日本電気株式会社 半導体記憶装置およびその製造方法
JPH0279462A (ja) * 1988-09-14 1990-03-20 Toshiba Corp 半導体記憶装置
JPH0294471A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体記憶装置およびその製造方法
JP2513287B2 (ja) * 1988-11-24 1996-07-03 日本電気株式会社 積層型メモリセルの製造方法
KR920008886B1 (ko) * 1989-05-10 1992-10-10 삼성전자 주식회사 디램셀 및 그 제조방법
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
JPH03295269A (ja) * 1990-04-13 1991-12-26 Toshiba Corp ダイナミック型メモリの製造方法
JPH03297166A (ja) * 1990-04-17 1991-12-27 Sharp Corp 半導体メモリ素子の製造方法
DE4113733C2 (de) * 1990-04-27 1996-01-25 Mitsubishi Electric Corp Feldeffekttransistor, Verfahren zur Herstellung derselben und DRAM unter Verwendung desselben
JP2564972B2 (ja) * 1990-06-18 1996-12-18 三菱電機株式会社 半導体記憶装置およびその製造方法

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