KR970004838B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법

제1도는 이 발명의 제1실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제2도는 제1도의 콘덴서하부전극 접촉부의 확대단면도.

제3도는 제2도에 표시한 콘덴서하부전극 접촉부의 불순물농도분호와 종래의 콘덴서 하부전극접촉부의 불순물농도분포의 비교도.

제4도는∼제12도는 제1도의 제1실시예에 의한 DRAM의 제조방법의 각 공정을 표시하는 단면도.

제13도는 이 발명의 제2실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제14도는∼제22도는 제13도의 제2실시예에 의한 DRAM의 제조방법의 각 공정을 표시하는 단면도.

제23도는 이 발명의 제3실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제24도∼제33도는 제23도의 제3실시예에 의한 DRAM 의 제조방법의 각 공정을 표시하는 단면도.

제34도는 이 발명의 제4실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제35도는 이 발명의 제5실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제36도는 이 발명의 제6실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제37도는 이 발명의 제7실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제38도는 일반적인 DRAM의 구조를 표시하는 블록도.

제39도는 종래의 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

제40도∼제47도는 제39도에 표시한 종래 DRAM의 제조방법의 각 공정을 표시하는 단면도.

제48도는 다른 종래의 스택형콘덴서가 있는 DRAM을 표시하는 단면도.

*도면의 주요 부분에 대한 부호의 설명

1 : 단결정실리콘기판 2 : 분리산화막

3a,3b : n⁺불순물주입층(소스/드레인영역) 4 : n⁺불순물확산층

5 : 게이트산화막 6 : 게이트전극

7 : 층간절연막 8 : 에피타키셜 실리콘층

9 : 콘덴서하부전극 10 : 콘덴서유전체막

11 : 콘덴서상부전극 12 : 층간절연막

13 : 비트선 14 : 층간절연막

15 : 알루미늄배선 16 : 채널영역

28 : 다결정실리콘막 41a : 홈

44 : n⁺불순물주산층 45 : N⁺불순물확산층

49 : 측벽절연막 68,88 : 비트선

이 발명은 반도체장치 및 그 제조방법에 관한 것으로 특히 DRAM(dynamic random access memory)의 구조 및 그 제조방법에 관한 것이다.

최근, 반도체장치중 반도체기억장치의 수요가 컴퓨터등의 정보처리기기의 현저한 보급에 따라 급격하게 증가하고 있다.

또한 대규모기억용량이고 고속동작이 가능한 반도체기억장치가 요구되고 있으며 이에 따라 고집적화, 고속응답성 및 고도의 신뢰성에 관한 기술개발이 진행되고 있다.

반도체기억장치중에 DRAM은 기억정보의 임의 입출력을 실행하는 메모리로서 알려져 있다.

일반적으로, DRAM은 다수의 정보를 기억하는 기억영역인 메모리셀어레이부와 외부와의 입출력에 필요한 주변회로부로 구성된다.

제38도는 일반 DRAM 구조를 나타내는 블록도이다.

제38도에서, DRAM(120)은 정보의 데이터신호를 기억하는 메모리셀어레이(121)와, 단위기억회로를 구성하여 메모리셀을 선택하기 위한 주소신호를 외부로부터 얻는 행과 열의 주소버퍼(122)와, 주소신호의 해독에 의하여 메모리셀을 지정하는 행해독기(123) 및 열해독기(124)와, 지정된 메모리셀에 기억된 신호를 증폭하여 판독하는 감지회생증폭기(sense refresh amplifier:125)와, 데이터입출력을 위한 데이터인버퍼(data in buffer:126) 및 데이터아우트 버퍼(data out buffer: 127), 그리고 클럭신호를 발생하는 클럭발생기(128)를 포함한다.

반도체칩상의 대면적을 차지하는 메모리셀어레이(121)은 단위기억정보를 기억하기 위한 다수의 메모리셀이 매트릭스상으로 배치되어 있다.

즉, 메모리셀은 통산 1개의 MOS 트랜지스터와 이에 접속된 1개의 콘덴서로 구성된다. 이 메모리셀은 1트랜지스터에서 1콘덴서형 메모리셀로 널리 알려져 있다.

이와같은 메모리셀의 구조가 간단하므로, 메모리셀어레이의 집적도증대가 용이하며, 이에 따라 대용량의 DRAM에 널리 사용되고 있다.

DRAM의 메모리셀은 그 용량의 구조에 의하여 몇가지형으로 구분할 수 있다.

이중 하나인 스택형콘덴서에 있어서는 콘덴서의 주요부를 게이트전극과 필드분리막의 상부로 뻗게 하여 콘덴서의 전극이 서로 대향하는 면적을 증가시킴으로써 콘덴서의 용량을 증대시킬 수 있다.

이 스택형콘덴서는 이와같은 특징이 있으므로 고집적도의 소형화된 반도체장치에서도 콘덴서의 용량을 확보할 수 있다.

이 결과, 반도체장치의 고집적도가 증대됨에 따라 스택형콘덴서가 널리 사용되고 있다. 제39도는 종래의 스택형콘덴서가 있는 DRAM의 단면도이다.

제39도에서, 종래의 DRAM은 P형 단결정실리콘기판(131)과, 이 단결정실리콘기판(131) 주표면상의 소정 영역에 형성된 소자를 분리하는 분리산화막(두꺼운 실리콘산화막 : 132)과, 분리산화막(132)으로 포위된 영역에 채널영역(145)을 개재시키고 소정의 간격을 띄워서 형성된 한쌍의 소스/드레인영역(n⁺불순물주입층)(133a)(133b)와, 게이트산화막(135)을 개재시켜서 채널영역(145)상에 형성된 게이트전극(136)과, 전표면을 피복하며 n⁺불순물주입층(133a)(133b)상에 접촉공(137a)(137b)이 있는 층간절연막(137)과, n⁺불순물주입층(133b)에 접속되고 층간절연막(137)상에 뻗어있는 인(P)이 주입된 저저항다결정실리콘의 콘덴서하부전극(138)과, Ta₂O₅등의 콘덴서유전체막(139)을 개재시켜 콘덴서하부전극(138)상에 형성된 인(P)이 주입된 저저항다결정실리콘인 콘덴서상부전극(140)과, 콘덴서하부전극(138)의 불순물(P)의 열확산을 통하여 형성된 n⁺불순물확산층(134)과, 전표면을 피복하고 있으며 n⁺불순물주입층(133a)상에 개구가 있는 층간절연막(141)과 n⁺부순물주입층(133a)에 전기적으로 접속되고 층간절연층(141)상에 뻗어있는 다결정실리콘막(142a)과, 다결정실리콘막(142a)상에 형성되고 WSi₂로된 실리사이드막(142b)과, 실리사이드막(142b)상에 형성된 층간절연막(143b)과 층간절연막(143)상에 소정간격을 두고 게이트전극(136)에 대응하여 형성된 알루미늄 배선(144)을 포함한다.

한쌍의 n⁺불순물주입층(소스/드레인영역)(133a)(133b)과 게이트전극(136)은 스위칭 MOS 트랜지스터를 구성한다.

스택형콘덴서는 콘덴서하부전극(138), 콘덴서유전체막(139) 및 콘덴서상부전극(140)로 형성되고 데이터신호에 대응하는 전하를 기억한다.

비트선(142)은 다결정실리콘막(142a) 및 실리사이드막(142b)으로 형성된다.

제40도∼제47도는 제39도에 표시한 종래 DRAM의 제조프로세스(제1공정∼제8공정)을 표시하는 단면도이다.

제39도∼제47도에 의하여 종래 DRAM의 제조프로세스를 설명한다.

제40도에서, 단결정실리콘기판(131)의 주표면상의 소정영역에 LOCOS(Local Oxidation of Silicon)법을 사용하여 소자분리를 위한 분리산화막(두꺼운 실리콘산화막)(132)을 형성한다.

제41도에서는 열산화법을 사용하여 전면에 게이트산화막층(도시생략)을 형성한다.

그리고 게이트산화막층상에 CVD(Chemical Vapor Deposition)법을 사용하여 인(P)이 주입된 저저항다결정실리콘층(도시생략)을 퇴적시킨다.

그리고 사진평판술과 드라이에칭기술을 사용하여 패턴닝하여서 게이트산화막(135) 및 게이트전극(136)을 형성한다.

제42도에서, 제39도에 표시한 바와같이, 게이트전극(136)을 마스크로 하여 50Kev, 4×10¹⁵/㎠의 조건하에서 비소(As)를 이온주입함으로 한쌍의 n⁺불순물주입층(소스/드레인영역)(133a)(133b)를 자기정합적으로 형성한다.

이후 n⁺불순물주입층(133a)(133b)은 열처리를 통하여 전기적으로 활성화된다.

제43도에서, CVD법을 사용하여 전면에 층간절연막(137)을 형성한다.

제44도에서, 층간절연막(137)의 제1불순물영역(133b)상에 사진평판술과 드라이에칭기술을 사용하여 접촉공(137a)을 형성한다.

제45도에서, CVD법을 사용하여 전면에 인(P)이 주입된 저저항다결정실리콘층(도시생략)을 형성한 후 사진평판술과 드라이에칭기술을 사용하여 패턴닝함으로써 콘덴서하부전극(138)을 형성한다.

CVD법에 의하여 콘덴서하부전극(138)을 형성하는 공정은 약 700℃의 온도에서 실시므로 콘덴서하부전극(138)내 불순물(인)이 단결정실리콘기판(131)으로 열확산된다.

이에 따라, n⁺불순물확산층(134)이 형성된다.

이결과 콘덴서하부전극(138)과 n⁺불순물주입층(133b)이 전기적으로 접속된다.

제46도에서 콘덴서하부전극(138)상에 콘덴서유전체막(139)이 형성된다.

콘덴서유전체막(139)는 열산화막등의 단층막, 실리콘산화막/실리콘질소막/실리콘산화막등의 구조로된 다층막 또는 Ta₂O₅로 형성된다.

CVD법을 사용하여 인(P)이주입된 저저항다결정실리콘막(도시생략)을 형성한 후 사진평판술 및 드라이 에칭기술을 사용하여 패턴닝함으로써 콘덴서상부전극을 형성한다.

층간절연막(141)은 전면에 CVD법을 사용하여 형성한다.

층간절연막(141)의 상면을 평탄하게 하기 위하여 리플로(reflow)법에 의하여 온도 약 850℃에서 열처리한다.

제47도에서, 사진평판술 및 드라이에칭기술을 사용하여 층간절연막(137) 및 (141)내 n⁺불순물주입층(133a)상의 위치한 영역에 접촉공(137a) 및 (141a)를 형성하므로 n⁺불순물주입층(133a) 의 일부가 노출된다.

불순물이 주입된 다결정실리콘막(142a)은 노출된 n⁺불순물주입층(133a)과 전기적으로 접속되고 층간절연막(141)상에 뻗도록 형성한다.

WSi₂등으로 된 실리사이드막(142b)을 스퍼터링방법을 사용하여 다결정실리콘막(142a)상에 형성한다.

CVD법을 사용하여 전면에 층간절연막(143)을 형성한다.

층간절연막(143)의 표면을 평탄하게 하기 위하여 리플로방법을 사용하여 온도 약 850℃에서 열처리를 한다.

마지막으로 제39도와 같이 알루미늄배선(144)을 소정간격으로 띄워 형성한다.

이와같이 하여 종래의 DRAM이 형성된다.

상술과 같이 종래의 DRAM을 구성하는 메모리셀에 있어서는 콘덴서하부전극(138)내의 불순물(P)이 단결정실리콘기판(131)을 향하여 열확산되므로 n⁺불순물확산층(134)이 형성되어n⁺불순물주입층(133b)과 콘덴서하부전극(138)이 전기적으로 접속된다.

즉 콘덴서하부전극(138)을 형성할때의 약 700℃의 열에 의한 열확산을 통하여 n⁺불순물확산층(134)이 형성된다.

그런데, 제46도와 같이, 층간절연막(141)을 형성한 후 표면을 평탄하게 하기 위하여 리플로법으로 약 850℃의 열을 가한다.

이 결과, 콘덴서하부전극(138)내의 불순물(P)이 단결정실리콘기판(131)을 향하여 더욱 열확산한다.

이 결과, n⁺불순물확산층(134)의 확산영역이 더욱 확대되어 n⁺불순물확산층(134)의 단부(B)가 n⁺불순물확산층(133b)의 단부(A)로부터 비어져나오는 문제점이 발생하게 된다.

더욱이, 제47도와 같이 층간절연막(143)도 평탄하게 하기 위하여 리플로법으로 약 850℃에서 열처리하게 되므로, 콘덴서하부전극(138)내의 불순물(P)은 또한 단결정실리콘기판(131)을 향하여 확산되며 이에 따라 n⁺불순물확산층(134)이 게이트전극의 측부로 더욱확산된다.

n⁺불순물확산층(134)의 게이트전극(136)측부의 영역이 n⁺불순물주입층(133b) 로부터 비어져나와서 게이트전극(136) 아래로 뻗게 되면은 아래와 같은 문제점이 발생한다.

게이트전극(136)의 실효게이트길이(Lo)가 n⁺불순물확산층(134)의 n⁺불순물주입층(133b)으로부터 비어져 나온 구역만큼 짧아진다.

즉 실효게이트길이는 L₁이 된다.

이 결과 스위칭 MOS 트랜지스터의 임계전압이 저하되는 쇼트채널(short channel)효과가 발생한다.

채널길이가 짧아지면 데이터기록시에 드레인영역이 되는 n⁺불순물주입층 근방의 공핍층이 소스영역이 되는 n⁺불순물확산층(134)으로 뻗으며 따라서 게이트전압에 의하여 전류를 제어할 수 없는 소위 펀치스루(punch trough)현상이 발생하기 쉽다는 문제점이 발생하게 된다.

또 n⁺불순물확산층(134)이 n⁺불순물주입층(133b) 과 같이 자기정합적으로 형성되지 않으므로 n⁺불순물주입층(133b) 으로부터 비어져나온 n⁺불순물확산층(134) 구역은 패턴닝시 게이트전극(136)과 콘덴서하부전극(138)의 위치맞춤변동에 의하여 변화한다. 이 결과 임계전압등의 트랜지스터 특성이 변화한다는 문제점이 발생한다.

제48도는 다른 종래의 스택형 콘덴서를 갖춘 DRAM 구조의 단면도이다.

제48도에서, 이 종래의 DRAM은 주표면의 소정영역에 형성된 홈(241a)이 있는 P형 단결정실리콘기판(241)과, 단결정실리콘기판(241)의 주표면에 형성되고 홈(241a)에 인접하는 소자분리용 분리산화막(242)과, 홈(241a)의 측벽과 접촉하도록 형성된 단부가 있는 n⁺불순물주입층(243b)와, n⁺불순물주입층(243a) 및 (243b)간에 채널영역(257)을 개재시키고 소정간격을 서로 띄워서 형성된 n⁺불순물주입층(243a)과, 홈(241a)의 표면을 따라 형성된 n⁺불순물주입층(244)과, 게이트산화막(246)을 개재시켜서 채널영역(57)상에 형성된 게이트전극(247)과, n⁺불순물주입층(243a)와 요()부(241a)상에 각각 접촉공(248a) 및 (248b)이 있는 층간절연막(248)과, 층간절연막(248)의 표면으로 뻗도록 요부(241a)의 저부와 측벽에 위치한 n⁺불순물주입층(244)상에 형성되고 대량의 불순물(4-8×10/㎤)의 인(P))을 함유하는 저저항다결정실리콘막으로된 콘덴서하부전극(250)과, 콘덴서하부전극(250)상에 형성된 콘덴서유전체막(251)과, 콘덴서유전체막(251)상에 형성된 콘덴서상부전극(252)과 콘덴서하부전극(250)내의 불순물의 열확산에 의하여 형성된 n⁺불순물확산층(245)과, 전면에 피복하도록 형성되고 n⁺불순물주입층(243a)상에 접촉공(253a)이 있는 층간절연막(253)과 접촉공(248a)(253a)내의 n⁺불순물주입층(243a)가 전기적으로 접속되고 층간절연막(253)의 표면을 따라 형성된 다결정실리콘막(254a)과, 다결정실리콘막(254a)상에 형성된 실리사이드막(254b)과, 그리고 층간절연막(255)상에 서로 소정간격을 띄워서 형성된 알루미늄배선(256)을 포함한다.

이와같은 구조로 된 다른형의 종래의 DRAM도 제39도의 종래의 DRAM과 동일한 문제점이 있다.

즉 층간절연막(253) 및 (255)의 표면을 평탄하게 하기 위하여 리플로법에 의하여 약 850℃에서 열처리한다.

이 열처리로 인하여 콘덴서하부전극(250)내의 불순물(P)이 단결정실리콘기판(241)을 향하여 열확산하게 된다.

이 결과, n⁺불순물확산층(245)의 확산구역이 더욱 확산되고 n⁺불순물확산층(245)의 단부(B)가 게이트전극(247) 측부의 n⁺불순물주입층(243b)의 단부(A)에서 그 하부로 뻗는다는 문제점이 발생하게 된다.

이 때문에 쇼트채널효과와 펀치스루현상이 발생한다.

이 발명의 한 목적은 반도체장치에 있어서 실효게이트길이의 단축화를 효과적으로 방지하는데 있다.

이 발명의 다른 목적은 반도체장치에 있어서 트랜지스터특성의 변동을 효과적으로 방지하는데 있다.

이 발명의 또 다른 목적은 반도체장치의 제조방법에 있어서 후의 열처리공정에서 반도체기판의 콘덴서하부전극에 함유된 불순물확산을 효과적으로 감소시키는데 있다.

이 발명의 또 다른 하나의 목적은 후의 열처리공정에서 콘덴서하부전극의 불순물이 더욱 확산되는 경우에도 실효채널길이의 단축화를 효과적으로 방지하는데 있다.

이 발명의 한 특징에 있어서 반도체장치는 주표면이 있는 제1도전형의 반도체기판과, 반도체기판의 주표면상 채널영역의 양측에 간격을 띄워서 형성된 제2도전형의 제1 및 제2의 불순물영역과, 제1불순물영역에 형성된 제2도전형의 제3불순물영역과, 게이트절연막을 개재시켜서 채널영역상에 형성된 게이트전극과, 제1 및 제3불순물영역상에 형성되고 소정의 불순물을 포함하는 제1도전층과, 그리고 제1도전층상에 형성되고 소정의 불순물을 함유하는 제2도전층을 포함한다.

제1도전층의 불순물농도는 제2도전층보다 낮다.

작용에 있어서, 제2도전층보다 낮은 불순물농도의 제1도전층을 제1불순물영역과 제2도전층간에 개재시키므로 열처리공정에서 반도체기판을 향한 제2도전층내의 불순물확산은 종래의 경우에 비하여 감소된다.

이 결과후의 열처리공정에서 반도체기판을 향한 제2도전층내 불순물의 추가적인 확산도 효과적으로 감소되고, 확산에 의하여 형성된 게이트전극측부의 제1불순물영역의 단부로부터 게이트전극 측부의 제3불순물 영역의 단부가 비어져 나오는 것을 효과적으로 방지한다.

패턴닝시에 게이트전극과 제2도전층의 위치맞춤이 변동되는 경우 게이트전극상의 제1불순물영역의 단부로부터 게이트전극측 제3불순물의 측부가 비어져 나오는 것을 효과적으로 방지한다.

이 발명의 다른 특징에 있어서, 반도체장치는 주표면과 이 주표면의 소정영역에 요부가 있는 제1도전형의 반도체기판과, 이 반도체기판의 주표면상 소정영역에 형성된 제2도전형의 제1불순물영역과, 채널영역을 개재시키도록 제1불순물영역으로부터 간격을 띄워서 반도체기판의 요부면을 따라 형성된 제2도전층의 제2불순물영역과, 반도체기판의 요부저면에 형성되어, 제2불순물영역과 겹치는 제2도전층의 제3불순물영역과, 게이트절연막을 개재시켜서 채널영역상에 형성된 게이트전극과, 요부측벽에 위치한 제2불순물영역상에 형성된 측벽절연막과, 그리고 요부의 저부에서 제2불순물영역과 접속되고 측벽절연막을 따라 뻗어있는 도전층을 포함한다.

제2불순물영역은 반도체기판의 요부면을 따라 형성되고, 측벽절연막은 요부측벽의 제2불순물영역상에 형성되며, 도전층은 요부의 저부에서 제2불순물영역과 접속되고 측벽절연막을 따라 뻗도록 형성됨에 따라 작용에 있어서, 도전층내의 불순물이 도전층의 열처리를 통하여 반도체기판내로 확산되더라도 열처리에 의하여 형성되는 불순물영역이 제1불순물영역과 제2불순물영역간의 채널영역에 중첩되는 것을 효과적으로 방지한다.

또 도전층과 게이트전극의 위치맞춤에 변동이 발생하더라도 불순물영역이 채널영역에 중첩되는 것을 효과적으로 방지한다.

이 발명의 또다른 특징에 있어서, 반도체장치는 주표면과 이 주표면상 소정영역에 요부가 있는 제1도전층의 반도체기판과, 반도체기판의 주표면사 소정영역내에 형성된 제2도전층의 제1불순물영역과, 채널영역을 개재시키도록 제1불순물영역으로부터 간격을 띄워서, 반도체기판의 요부면을 따라 형성된 제2불순물영역과, 반도체기판의 요부의 저부에서 제2불순물영역에 중첩하여 형성된 제2도전층의 제3불순물영역과, 게이트절연막을 사이에 두고 채널영역상에 형성된 게이트전극과, 요부측벽에 위치한 제2불순물영역상에 형성된 측벽확산감속막과, 요부의 저부에 위치한 제2, 제3의 불순물과 접속되고 측벽확산감속막에 따라 뻗어있는 소정량의 불순물을 포함하는 도전층을 포함한다.

작용에 있어서, 제2불순물영역이 반도체기판의 요부표면을 따라 형성되고 측벽확산감속막이 요부측벽에 위치한 제2불순물영역에 형성되며, 도전층의 요부의 저부에 위치하는 제2 및 제3불순물영역에 접속되고 측벽확산감속막을 따라 뻗도록 형성됨에 따라 도전층의 열처리에 의하여 도전층내의 불순물이 반도체기판으로 확산되더라도 열확산에 의하여 형성되는 제3불순물영역이 제1 및 제2의 불순물영역간에 위치한 채널영역에 중첩되는 것을 효과적으로 방지한다.

또 도전층과 게이트전극의 패턴닝시 위치맞춤에 변동이 있어도 제3불순물영역과 채널영역의 중첩이 효과적으로 방지된다.

이 발명의 또다른 하나의 특징에 있어서, 반도체장치의 제조방법은 제1도전층의 반도체기판 주표면상에 게이트절연막을 개재시켜서 게이트전극을 형성하는 공정과, 불순물주입에 의하여 제2도전층의 제1 및 제2의 불순물영역을 형성하는 공정과, 제1불순물영역상에 개구가 있는 절연막을 형성하는 공정과, 개구내 제1불순물영역상에 제1도전층을 형성하는 공정과, 제1도전층상에 제1도전층보다 높은 불순물 농도를 가진 제2도전층을 형성하는 공정과, 그리고 콘덴서하부전극내의 불순물을 제1도전층을 통하여 반도체기판쪽으로 역확산시켜서 제2도전형의 제2불순물영역을 형성하는 공정을 포함한다.

작용에 있어서, 불순물을 포함하는 제1도전층을 제1불순물영역에 형성하고, 이 도전층보다 많은 불순물을 포함하는 제2도전층을 제1도전층상에 형성하며, 제2도전층내의 불순물을 제1도전층을 통하여 반도체기판쪽으로 열확산시켜서 제3불순물영역을 형성한다.

제2도전층층로부터 반도체기판을 향하여 확산된 불순물량은 종래의 경우에 비하여 제1도전층 때문에 감소되므로 반도체기판으로 더욱 확산되는 제2도전층내의 불순물량도 효과적으로 감소되며, 게이트전극측의 제3불순물영역의 단부가 게이트전극측의 제1불순물영역의 단부로부터 게이트전극측으로 비어져 나오는 것을 방지하게 된다. 따라서 트랜지스터 특성의 변동도 방지할 수가 있다.

이 발명의 또 다른 하나의 특징에 있어서, 반도체장치의 제조방법은 제1도전층의 반도체기판의 주표면상에 게이트절연막을 개재시켜서 게이트전극을 형성하는 공정과, 불순물주입을 통하여 제2도전층의 제1불순물영역을 형성하는 공정과, 제1불순물영역으로부터 소정간격을 띄워서 반도체기판의 주표면상에 요부를 형성하는 공정과, 요부의 주표면을 따라 제2도전형의 제2불순물영역을 형성하는 공정과, 요부의 측벽상에 측벽절연막을 형성하는 공정과, 요부의 저부에 접속되고 측벽절연막을 따라 뻗는 도전층을 형성하는 공정을 포함한다.

작용에 있어서, 요부가 반도체기판의 주표면상에 형성되고, 제2불순물영역이 요부이 주표면에 따라 형성되며, 측벽절연막이 요부측벽상에 요부의 저부에 전기적으로 접속되고 불순물을 함유하는 도전층이 측벽절연막을 따라 뻗도록 형성되므로, 도전층의 불순물이 열처리에 뒤따라 추가확산되는 경우에도 확산에 의하여 형성되는 불순물영역이 제1불순물영역과 제2불순물영역간의 채널영역에 중첩되는 것을 방지할 수 있다.

또한 패턴닝시에 게이트전극과 도전층의 위치맞춤에 변동이 발생하더라도 확산에 의하여 형성되는 불순물영역이 채널영역에 중첩되는 것을 방지하므로 트랜지스터 특성의 변동도 방지한다.

이 발명의 또다른 하나의 특징에 있어서, 반도체장치의 제조방법은 제1도전형의 반도체기판의 주표면상에 게이트절연막을 개재시켜서 게이트전극을 형성하는 공정과, 불순물 주입에 의하여 제2도전형의 제1불순물영역을 형성하는 공정과, 제1불순물영역으로부터 소정간격을 띄워서 반도체기판의 주표면상에 요부를 형성하는 공정과, 요부의 주표면을 따라 제2도전층의 제2불순물영역을 형성하는 공정과, 요부측벽상에 측벽확산감속막을 형성하는 공정과, 요부, 저면에 전기적으로 접속되고 측벽확산감속막을 따라 뻗어있는 소정의 불순물량을 함유하는 도전층을 형성하는 공정과, 도전층내 불순물의 열확산에 의하여 요부저면에 제2도전층의 제3불순물영역을 형성하는 공정을 포함한다.

작용에 있어서, 요부가 반도체기판의 주표면상에 형성되고, 제2불순물영역이 요부주표면을 따라 형성되며, 측벽확산감속막이 요부측벽에 형성되고, 요부의 저부에 전기적으로 접속되고 불순물을 함유한 도전층이 측벽확산감속막을 따라 뻗도록 형성되며, 도전층내 불순물이 요부저부를 향한 열확산에 의하여 제3불순물영역이 형성된다.

따라서 도전층내의 불순물이 다음 열처리공정에 의하여 확산되더라도 확산에 의하여 형성되는 제3불순물영역이 제1 및 제2불순물영역간에 위치한 채널영역과 중첩되는 것을 효과적으로 방지한다.

또 게이트전극과 도전층의 패턴닝시 위치맞춤의 변동이 있더라도, 확산에 의하여 형성되는 제3불순물영역이 채널영역과 중첩되는 것을 방지하므로 트랜지스터 특성의 변동을 피할 수 있다.

다음은 이 발명에 의한 실시예를 도면에 의하여 설명한다.

제1도에서, 이 실시예에 의한 DRAM은 P형 단결정실리콘기판(1)과, 이 단결정실리콘기판(1)의 주표면상에 소정간격을 띄워서 형성된 소자분리를 위한 분리산화막(두꺼운 실리콘산화막)(2)과, 분리산화막(2)으로 포위된 영역에 채널영역(16)을 사이에 두고 소정간격을 띄워서 형성된 한쌍의 n⁺불순물주입층(소스/드레인영역)(3a)(3b)와 채널영역(16)상에 게이트산화막(5)을 통하여 형성된 게이트전극(6)과, 전면을 피복하도록 형성되고, n⁺불순물부입층(3a)(3b)상에 접촉공(7a)(7b)이 각각 있는 층간 절연막(7)과, 접촉공(7b)내의, n⁺불순물주입층(3b)과 접속되도록 형성된 에피타키셜 실리콘층(8)과, 에피타키셜 실리콘층(8)상에 형성되고 에피타키셜층(8)보다 높은 불순물농도가 있는 인(P)상에 첨가된 저저항다결정실리콘막으로 된 콘덴서하부전극(9)과, 콘덴서하부전극(9)상에 형성되고 열산화막등의 단층막, 실리콘산화막/실리콘질화막/실리콘산화막등의 다층막 또는 Ta₂O₅등으로된 콘덴서유전체막(10)과, 콘덴서유전체막(10)상에 형성되고 인(P)에 첨가되어 있는 저저항다결정실리콘으로된 콘덴서상부전극(11)과, 콘덴서하부전극(9)내의 불순물(P)을 단결정실리콘기판(1)을 향하여 열확산함으로써 형성되고 n⁺불순물주입층(3b)과 콘덴서하부전극(9)을 전기적으로 접속하는 n⁺불순물주입층(4)과, 전면을 피복하도록 형성되고, n⁺불순물주입층(3a) 상방에 접촉공(12a)이 있는 층간절연막(12)과, 층간절연막(12)상으로 뻗어 형성되고 접촉공(7a)(12a)내의 n⁺불순물주입층(3a)과 접속하는 다결정실리콘막(13a)과, 다결정실리콘막(13a)상에 형성된 WSi₂의 실리사이드막(13b) 과, 실리사이드막(13b)상에 형성된 층간절연막(14)과, 그리고 층간절연막(14)상에 소정간격을 띄워서 형성된 알루미늄배선(15)를 포함한다.

스위칭 MOS 트랜지스터는 한쌍의 n⁺불순물주입층(소스/드레인영역)(3a)(3b)와, 게이트전극(6)으로 구성된다.

데이터신호를 전달하기 위한 비트선(13)은 다결정실리콘막(13a)과 실리사이드막(13b)으로 구성되어 있다.

스택형콘덴서는 콘덴서하부전극(9), 콘덴서유전체막(10) 및 콘덴서상부전극(11)으로 구성되고 데이터신호에 대응하는 전하를 축적한다.

이 실시예에서, 콘덴서하부전극(9)보다 낮은 불순물농도인 에피타키셜 실리콘층(8)이 n⁺불순물주입층(3b)과 콘덴서하부전극(9) 사이에 상술한 바와 같이 개재되어 있으므로 콘덴서하부전극(9)내의 불순물(인)이 단결정기판(1)쪽으로 확산되는 것은 종래의 경우에 비하여 감속된다.

제2도는 제1도의 제1실시예에 의한 DRAM의 콘덴서하부전극(9) 접촉부의 확대단면도이다.

제3도는 제1실시예에 의한 DRAM의 X축에 따른 불순물농도분포와 종래의 불순물농도분포간의 비교도이다.

제2도 및 제3도에서, 제2도의 X축 C점과 D점간에서 제1실시예의 불순물농도는 콘덴서하부전극(9)의 불순물농도(4-8×10²⁰/㎤)이다.

D점을 지나면, 불순물농도는 점차 감소한다.

즉 D 점과 E점간에서 에피타키셜 실리콘층(8)내의 불순물농도가 그리고 E점 이후에 n⁺불순물주입층(4)(단결정실리콘기판 1)내의 불순물농도가 지속적으로 감소된다.

이 때문에 X축에 따라 불순물농도는 결국 단결정실리콘기판(1)의 불순물농도 (1×10¹⁵/㎤)로 감소된다.

한편 에피타키셜 실리콘층(8)없는 종래의 DRAM은 제2도에 표시한 에피타키셜 실리콘층(8)부분 (D점과 E점간의 부분)에 콘덴서하부전극이 형성된다.

그러므로 제3도와 같이 종래 콘덴서구조에서는 C점에서 E점까지 불순물농도가 일정(4-8×10²⁰/㎤)하다.

E점을 지난후는 불순물농도가 처음으로 감소하기 시작한다.

즉 종래의 구조에서는 단결정실리콘기판(1)상의 n⁺불순물주입층(4)내로 불순물이 진입할 때 불순물농도가 감소되기 시작한다.

이와같이 종래의 콘덴서구조와 이 실시예의 콘덴서구조간에는 불순물농과 단결정실리콘기판(1)의 불순물농도(1×10¹⁵/㎤)로 감소하는 위치에 차이가 있다.

다시 말하면, 제3도와 같이 제1실시예의 종래의 콘덴서구조간에는 각 불순물농도가 단결정실리콘기판(1)의 불순물농도 (1×10¹⁵/㎤)로 감소하는 위치에서 L부분만큼의 차이가 있다.

이는 불순물의 확산거리는 이 제1실시예의 콘덴서구조가 종래의 콘덴서구조에 비하여 L부분만큼 감소될 수 있음을 나타낸다.

이 때문에 예컨대 층간절연막(12)(14)을 평탄화 하기 위하여 약 850℃로 열처리할때(제1도 참조) 종래의 경우에 비하여 n⁺불순물주입층내의 불순물확산이 감소된다.

이 결과 종래의 경우와 같이 게이트전극(6)측의 n⁺불순물주입층(3b)의 단부로부터 게이트전극(6)측의 n⁺불순물주입층(4)의 단부가 비어져 나오는 것을 효과적으로 방지할 수 있다.

이에 따라 종래의 경우와 같은 채널영역(16)의 길이를 짧게하는 일없이 쇼트채널효과를 효과적으로 방지할 수 있다.

또 예를들면, 데이터기록시에 드레인영역이 되는 n⁺불순물주입층(3a) 근방의 공핍층이 소스영역이 되는 확산된 n⁺불순물주입층(4)으로 퍼져서 전류를 게이트전압으로 제어할 수 없는 소위 펀치스루현상을 효과적으로 방지할 수 있다.

패턴닝시에 게이트전극(6)과 콘덴서하부전극(9)의 위치맞춤에 변동이 있더라도 게이트전극(6)측의 n⁺불순물주입층(4) 단부는 n⁺불순물주입층(4)의 불순물확산이 감소되므로 게이트전극(6)측의 n⁺불순물주입층(3b)의 단부로부터 비어져 나오지 않는다.

이 결과 채널(16)의 채널길이는 자기정합적으로 형성된 n⁺불순물주입층에 의하여 제어할 수 있으므로 트랜지스터 특성은 게이트전극(6)과 콘덴서하부전극(9)의 위치맞춤변동에 관계없이 안정된다.

이 실시예에 의한 DRAM의 제조방법을 제1도 및 제4도∼제12도를 참조하면서 설명한다.

제4도에 표시한 바와 같이 두꺼운 실리콘산화막(분리산화막)(2)은 LOCOS 방법을 사용하여 P형 단결정실리콘기판(1)의 주표면상에 선택적으로 형성된다.

제5도를 참조하여, 전면에 열산화방법을 사용하여 게이트산화막층(도시생략)을 형성하고 그 상부에 CDV법을 사용하여 인이 첨가된 저저항다결정실리콘층(도시생략)을 형성한다.

그후 사진평판술과 드라이에칭기술을 사용하여 패턴닝하여서 소정의 간격을 띄워서 다수의 게이트산화막(5)과 게이트전극(6)을 형성한다.

제6도에서, 게이트전극(6)을 마스크로 하여 비소(As)를 50Kev, 4×10¹⁵/㎠ 조건하에서 이온주입함으로써, n⁺불순물주입층(3a)(3b)이 형성된다.

제7도에서, CVD법을 사용하여 전면에 층간절연막(7)을 형성한다.

제8도에서, 사진평판술 및 드라이에칭기술을 사용하여 층갈절연막(7)의 n⁺불순물주입층(3b)상 영역에 접촉공(7b)을 형성한다.

제9도에서, 접촉공(7b)을 통하여 노출된 n⁺불순물주입층(3b)상에 약 700℃로 수 10분간 실리콘을 에피타키셜 성장시켜서 에피타키셜 실리콘층(8)을 형성한다.

이 에피타키셜 실리콘층(8)의 두께(t)는 게이트전극(6)과 콘덴서하부전극(9)(제1도 참조)간의 간격 W와 콘덴서하부전극(9)의 불순물농도를 고려하여 확산에 의하여 최종적으로 형성되는 게이트전극(6)측의 n⁺불순물주입층(4)의 단부 B가 게이트전극(6)측 n⁺불순물주입층(3b)의 단부 A로부터 비어져 나오지 않는 범위에 설정되어야 한다.

에피타키셜 실리콘층(8)의 불순물농도는 이 상태에서 대략 1×10¹⁵/㎤(단결정실리콘기판(1)의 불순물농도와 같음)이다.

예를들면 W=0.3㎛, S=0.1㎛일 때, 콘덴서하부전극(9)의 불순물농도가 4∼8×10²⁰/㎤이면은 t=0.2㎛이 바람직하다.

에피타키셜 실리콘층(8)의 불순물농도는 콘덴서하부전극(9)의 불순물농도와 같은 외부 파라미터에 의하여 임의치에 설정된다.

제10도에서, 에피타키셜층(8)과 층간절연막(7)상에 CVD법에 의하여 인(P)이 4∼8×10²⁰/㎤첨가된 저저항다항결정실리콘층(도시생략)을 형성한다.

통상의 사진평판술 및 드라이에칭기술을 사용한 패턴닝에 의하여 콘덴서하부전극(9)을 형성한다.

이 콘덴서하부전극(9)을 형성시에는 700℃의 열을 가하게 되므로 콘덴서하부전극(9)내 불순물(P) 이 에피타키셜 실리콘층(8)을 통하여 단결정실리콘기판(1)쪽으로 열확산된다.

이에 따라 n⁺불순물주입층(4)이 형성되고 콘덴서하부전극(9) 및 n⁺불순물주입층(3b) 이 전기적으로 접속된다.

제11도에서, 열산화막등 단층막, 예를들어 실리콘산화막/실리콘질화막/실리콘산화막으로 구성된 다층막, 또는 Ta₂D₅등으로 된 콘덴서유전체막(10)을 콘덴서하부전극(9)상에 형성한다.

이 콘덴서유전체막(10)상에 CVD법에 의하여 4∼8×10²⁰/㎤이 인(P)이 첨가된 저저항다결정실리콘층(도시생략)을 형성한다.

콘덴서상부전극(11)은 사진평판술 및 드라이에칭기술을 사용한 패턴닝에 의하여 형성한다.

CVD법을 사용하여 층간절연막(12)을 형성한다.

층간졀연막(12)을 평탄하게 하기 위하여 리플로(reflow)방법으로 850℃에서 열처리한다.

이 열처리에 의하여 콘덴서하부전극(9)내의 불순물(P) 이 단결정실리콘기판(1)내로 더욱 확산된다.

그러나, 이 확산정도는 에피타키셜 실리콘층(8)에 의하여 감소된다.

이 결과, 확산에 의하여 형성된 게이트전극(6)측 n⁺불순물주입층(4)의 단부 B가 게이트전극(6)측 n⁺불순물주입층(3b)의 단부 A로부터 비어져 나가지 않는다.

제12도에서 n⁺불순물주입층(3a)상의 층간절연막(7)(12)에 접촉공(7a)(12a)을 각각 형성한다.

접촉공(7a)(12a)내의 n⁺불순물주입층(3a)와 전기적으로 접속되고 층간절연막(12)상에 뻗도록 다결정실리콘막(13a)을 형성한다.

이 다결정실리콘막(13a)상에 스퍼터링 방법을 사용하여 WSi₂등의 실리사이드막(13b)을 형성한다.

이 실리사이드막(13b) 상에는 층간절연막(14)을 형성한다.

이 층간절연막(14)은 표면을 평탄하게 하기 위하여 850℃에서 리플로방법으로 열처리한다.

이 열처리시 콘덴서하부전극(9)내의 불순물(P) 의 단결정실리콘기판(1)을 향하여 열확산된다.

그러나 이 확산은 에피타키셜 실리콘층(8)으로 인하여 다시 감소된다.

이 결과 확산에 의하여 형성된 게이트전극(6)측 n⁺불순물주입층(4)의 단부가 게이트전극(6)측 n⁺불순물주입층(3b)의 단부로부터 비어져 나오지 않는다.

이와같이 에피타키셜 실리콘층(8)은 층간절연층(12)(14)를 평탄화 하기 위한 열처리시 게이트전극(6)측 n⁺불순물주입층(4)의 단부가 게이트전극(6)측 n⁺불순물주입층(3b)의 단부로부터 비어져 나오는 것을 방지한다.

그러므로 종래의 경우와 달리, 실효게이트길이(채널길이)가 짧아지지 않으며, 쇼트채널효과, 펀치스루현상등을 효과적으로 방지할 수 있다.

제13도에서, 이 발명의 제2실시예에 의한 DRAM은 P형 단결정실리콘기판(21)과, 이 단결정실리콘기판(21)의 주표면상 소정영역에 형성된 분리산화막(22)과 채널영역(36)을 개재시키도록 소정간격을 띄워서 분리산화막(22)으로 포위된 영역에 형성된 한쌍의 n⁺불순물주입층(소스/드레인영역)(23a)(23b)와, 게이트산화막(25)을 개재시켜서 채널영역(36)상에 형성된 게이트전극(26)과, 전면을 피복하도록 형성되고 n⁺불순물주입층(23a)(23b)상에 각각 접촉공(27a)(27b)이 있는 층간절연막(27)과, 접촉공(27b)내의 n⁺불순물주입층(23b) 에 접속되고 층간절연막(27)에 따라 뻗도록 형성된 소량의 불순물(P)을 함유하는 고정항의 다결정실리콘막(28)과, 다결정실리콘막(28)상에 형성되고 다결정실리콘막(28)보다 높은 불순물농도(약4∼8×10²⁰/㎤의 인(P))의 콘덴서하부전극(29)과, 콘덴서하부전극(29)상에 열산화막등의 단층막, 예컨데 실리콘산화막/실리콘질화막/실리콘산화막으로 구성되는 다층막 또는 Ta₂O₅등으로 형성된 콘덴서유전체막(30)과, 콘덴서유전체막(30)상에 형성되고 콘덴서하부전극(29)과 대략 동일한 불순물농도(4∼8×10²⁰/㎤의 인(P))의 콘덴서상부전극(31)과, 다결정실리콘막(28)을 통하여 콘덴서하부전극(29)내의 불순물(P)이 열확산되어서 형성된 n⁺불순물주입층(24)과, 전면을 피복하도록 형성되고 n⁺불순물주입층(23a)상에 접촉공(32a)이 있는 층간절연막(32)과, 접촉공(27a)내의 n⁺불순물주입층(23a)에 전기적으로 접속되고 층간절연막(32)에 뻗어있는 불순물이 첨가된 다결정실리콘막(33a)과, 다결정실리콘막(33a)상에 형성된 WSi₂등의 실리사이드막(33b), 실리사이드막(33b)상에 형성된 층간절연막(34)과 소정간격을 띄워서 층간절연막(34)상에 형성된 알루미늄배선(35)을 포함한다.

제2실시예에 있어서, 콘덴서하부전극(29)보다 낮은 불순물농도의 다결정실리콘막(28)이 콘덴서하부전극(29)과 n⁺불순물주입층(23b)간에 개재되어 있으므로 제1도에 표시한 제1실시예와 마찬가지로 열확산에 의하여 형성되는 n⁺불순물확산층(24)의 불순물확산을 저감시킬 수 있다.

즉 층간절연막(32)(34)에 대한 상기 열처리시 단결정실리콘기판(21)으로 확산되는 콘덴서하부전극(29) 내의 불순물(P)을 저감시킬 수 있다.

이 결과 층간절연막(32)(34)에 대한 상기 열처리시 게이트전극(26)측의 n⁺불순물주입층(24)의 단부 B가 게이트전극(26)측의 n⁺불순물주입층(23b)의 단부 A로부터 비어져 나오는 것을 효과적으로 방지할 수 있다.

그러므로, 제1도에 표시한 바와 같이 임계전압을 저하시키는 쇼트채널효과나 펀치스루현상 더욱이 패턴닝시 게이트전극(26)과 콘덴서하부전극(29)의 위치맞춤의 변동에 의한 트랜지스터 특성변동을 효과적으로 방지할 수 있다.

제13도∼제22도를 참조하여 이 발명의 제2실시예에 의한 DRAM의 제조방법을 설명한다.

제14도∼제18도에 표시한 공정(제1∼제5공정)은 제4도∼제8도에 표시한 제1실시예에 의한 제조방법의 공정과 같다.

이들 공정에 있어서, 제19도에 표시한 바와같이 고저항 다결정실리콘막층(28a)(불순물농도는 1×10¹⁵/㎤)를 형성하고 그 상부에 대량의 인(4∼8×10²⁰/㎤)을 함유하는 저저항다결정실리콘층으로된 콘덴서하부전극층(29a)를 형성한다.

다결정실리콘층(28a) 및 콘덴서하부전극층(29a)의 형성시, 700℃의 열을 가하게 되므로 다결정실리콘막층(28a)을 통하여 콘덴서하부전극층(29a)내의 불순물이 단결정실리콘기판(1)으로 열확산된다.

이 결과, n⁺불순물주입층(24)이 형성되고, n⁺불순물주입층(23b)과 콘덴서하부전극층(29a) 이 전기적으로 접속된다. 또, 콘덴서하부전극층(29b)으로부터의 불순물확산은 다결정실리콘막층(28a)의 존재로 인하여 종래보다도 저감된다.

제20도에서, 통상의 사진평판술 및 드라이에칭기술을 사용하여 다결정실리콘막층(28a)과 콘덴서하부전극층(29a)을 패턴닝하여서 다결정실리콘막(28) 및 콘덴서하부전극(29)을 형성한다.

제21도에서, 콘덴서하부전극(29)상에 열산화막등의 단층막, 예컨데 실리콘산화막/실리콘질소막/실리콘산화막으로 구성되는 다층막 또는 Ta₂O₅등으로 콘덴서유전체막(30)을 형성한다.

콘덴서유전체막(30)상에 콘덴서하부전극(29)과 같은 불순물농도(4∼8×10²⁰/㎤의 P)인 저저항다결정실리콘막의 콘덴서상부전극(31)을 형성한다.

CVD법을 사용하여 전면에 층간절연막(32)을 형성한다.

이 층간절연막(32)의 표면을 평탄화 하기 위하여 리플로방법에 의하여 850℃의 온도에서 열처리를 실시한다.

제22도에서, 층간절연막(27)(32)내의 n⁺불순물주입층(23a)상에 각각 접촉공(27a)(32a)을 형성한다.

CVD법을 사용하여 접촉공(27a)(32a)내의 n⁺불순물주입층(23a)과 전기적으로 접속하는 다결정실리콘막(33a)을 층간절연막(32)상으로 뻗도록 형성한다.

다결정실리콘막(33a)상에는 스퍼터링방법을 사용하여 WSi₂등의 실리사이드막(33b)을 형성한다.

실리사이드막(33b)상에는 CVD법을 사용하여 층간절연막(34)을 형성한다.

층간절연막(34)의 표면을 평탄화 하기 위하여 온도 850℃에서 리플로방법에 의하여 열처리를 실시한다.

마지막으로 제13도에 표시한 바와 같이 알루미늄배선(35)을 층간절연막(34)상에 소정간격을 띄워서 형성한다.

이렇게 하여 제2실시예에 의한 DRAM이 완성된다.

제23도에서, 이 발명의 제3실시예에 의한 그 주표면의 소정영역에 홈(41a)이 있는 P형 단결정실리콘기판(41)과, 단결정실리콘기판(41)의 주표면에 형성된 소자불리용홈(41a) 근방의 분리산화막(두꺼운 실리콘산화막)(42)과, 홈(41a)의 측벽부에 인접하여 단부가 있는 n⁺불순물주입층(43b)과, 채널영역(57)을 개재시키도록 n⁺불순물불순물주입층(43b)로부터 소정간격 떨어져 있는 n⁺불순물주입층(43a) 과, 홈(41a)의 표면을 따라 형성된 n⁺불순물주입층(44)과, 게이트산화막(46)을 개재시켜서 채널영역(57)상에 형성된 게이트전극(47)과, 전면을 피복하도록 형성되고 n⁺불순물주입층(43a)상 요부(41a)에 각각 접총공(48a)(48b)이 있는 층간절연막(48)과, 층간절연막(48)과 요부(41a)의 접촉공(48b)의 측벽부에 형성된 측벽절연막(49)과, 요부(41a)의 저부에서 n⁺불순물주입층(44)에 전기적으로 접속되고 측벽절연막(49)과 층간절연막(48)을 따라 뻗어있는 대량의 불순물(4∼8×10²⁰/㎤ 의 인(P)을 함유한 저저항다결정실리콘막으로된 콘덴서하부전극(50)과 콘덴서하부전극(50)과 콘덴서하부전극(50)상에 열산화막등의 단층막, 예를들면 실리콘산화막/실리콘질산화막/실리콘산화막으로 구성되는 다층막, 또는 Ta₂O₅등으로 형성된 콘덴서유전체막(51)과, 콘덴서유전체막(51)상에 대략 콘덴서하부전극(50)과 동일한 량의 불순물(4∼8×10²⁰/㎤)을 함유한 저저항실리콘막으로된 콘덴서상부전극(52)과, 콘덴서하부전극(50)내의 불순물(P)의 열확산을 통하여 형성된 n⁺불순물주입층(45)과, 전면을 피복하도록 형성되고 n⁺불순물주입층(43a)상에 접촉공(53a)이 있는 층간절연막(53)과, 접촉공(48a)내의 n⁺불순물주입층(43a)(53a)에 전기적으로 접속되고 층간절연막(53)의 표면을 따라 형성된 다결정실리콘막(54a)과, 다결정실리콘막(54a)상에 형성된 WSi₂등의 실리사이드막(54b)과, 실리사이드막(54b)상에 형성된 층간절연막(55)과, 소정간격을 띄워서 층간절연막(55)상에 형성된 알루미늄배선(56)을 포함한다.

스위칭 MOS 트랜지스터는 한쌍의 n⁺불순물주입층(43a)(43b), n⁺불순물주입층(44) 및 게이트전극(47)으로 구성된다.

데이터신호를 전달하는 비트선(54)은 다결정실리콘막(54a) 및 실리사이드막(54b)으로 구성된다.

데이터신호에 대응하는 전하는 축적하기 위한 홈(41a)이 있는 스택형콘덴서는 콘덴서하부전극(50), 콘덴서유전체막(51) 및 콘덴서상부전극(52)으로 구성된다.

제3실시예에서, 홈(41a)은 단결정실리콘기판(41)내에 형성되고, 측벽절연막(49)이 홈(41a) 의 측벽부상에 형성되므로 콘덴서하부전극(50)은 홈(41a)의 저부에서만 n+불순물주입층(44)과 전기적으로 접촉하게 된다.

즉 이 제3실시예에서는 콘덴서하부전극(50)으로부터의 불순물확산에 의하여 최종적으로 형성되는 n+불순물확산층(45)은 채널영역(57)이 형성되는 영역에 중첩되지 않는 깊이에서 콘덴서하부전극(50)과 n⁺불순물주입층(44)이 전기적으로 접촉하고 있다. 이와같은 구성으로 되어 있으므로, 종래와 같이 층간절연막(53)(55)를 평탄화 하기 위한 열처리로 n⁺불순물확산층(45)의 확산영역이 확산되더라도, n⁺불순물확산층(45)이 n⁺불순물확산층(43a) 및 (43b)간의 채널영역(57)에 중첩되지 않는다.

이 결과, 실효게이트길이는 단축되지 않으며 제1 및 제2의 실시예와 같이 임계전압이 저하되는 쇼트채널 효과 및 펀치스루현상을 효과적으로 방지할 수 있다.

또 패턴닝시 게이트전극(47)과 콘덴서하부전극(50)의 위치맞춤의 변동에 의하여 n⁺불순물확산층(45)의 확산위치가 변동되더라도, 이 실시예의 채널길이는 자기정합적으로 형성된 n⁺불순물주입층(43b)에 의하여 규제되므로 트랜지스터특성이 종래의 경우와 달리 변동하지 않는다.

제23도∼제33도를 참조하면서 제3실시예에 의한 DRAM의 제조방법을 설명한다.

제24도∼제27도에 표시한 제조공정은 제1실시예에서 제4도∼제7도에 표시한 것과 같다.

이들 공정에 이어서, 제28도에 표시한 바와 같이, n⁺불순물주입층(43b)의 게이트전극(47)으로부터 소정간격 떨어진 영역에 통상의 사진평판술 및 드라이에칭기술을 사용하여 홈(41a) 및 접촉공(48b)을 형성한다.

홈(41a)의 측면과 저면에 사각(斜角)이온주입법을 사용하여 n⁺불순물주입층(43b)과 대략 동일한 불순물농도를 가진 n⁺불순물주입층(44)을 형성한다.

제29도에 표시한 바와 같이, 전면에 CVD 법을 사용하여 500Å이상의 두께를 가진 다결정실리콘(49a)을 형성한다.

제30도에서, 접촉공(48a)의 측벽부와 홈(41a)에만 이방성에칭에 의하여 측벽절연막(49)을 형성한다.

제31도에서, CVD법을 사용하여 약 4∼8×10²⁰/㎤의 인(P)이 첨가된 저저항다결정실리콘층(도시생략)을 형성한 후 패턴닝에 의하여 콘덴서하부전극(50)을 형성한다.

콘덴서하부전극(50)을 형성시, 대략 700℃로 가열하므로, 콘덴서하부전극(50)내의 불순물(P)의 단결정실리콘기판(41)을 향하여 열확산된다.

이 결과, n⁺불순물확산층(45)이 형성되고, n⁺불순물주입층(44)과 콘덴서전극(50)이 전기적으로 접속된다.

제32도에서, 콘덴서하부전극상에 열산화막등의 단층막, 예를들어 실리콘산화막/실리콘질화막/실리콘산화막의 구성을 가진 다층막, 또는 Ta₂O₅등으로된 콘덴서유전체막(51)을 형성한다.

콘덴서유전체막(51)상에 CVD법, 사진평판술 및 드라이에칭기술을 사용하여 콘덴서하부전극과 거의 같은 불순물농도(4∼8×10²⁰/㎤)를 가진 저저항다결정실리콘막이 콘덴서상부전극(52)을 형성한다.

전면에 CVD 법을 사용하여 층간절연막(43)을 형성한다.

층간절연막(53)의 표면을 평탄화 하기 위하여 리플로방법을 사용하여 온도 850℃에서 열처리를 실시한다.

제33도에서, n⁺불순물주입층(43a)상의 층간절연막(48)(53)영역내에 각각 접촉공(48a)(53a)을 형성한다.

CVD법을 사용하여 접촉공(48a)(53a)내의ⁿ+불순물주입층(43a)에 전기적으로 접촉되고 층간절연막(53)을 따라 뻗어있는 다결정실리콘막(54a)을 형성한다.

다결정실리콘막(54a)상에 스퍼터링방법을 사용하여 WSi₂등으로된 실리사이드막(54b)을 형성한다.

실리사이드막(54b)상에는 CVD 방법을 사용하여 층간절연막(55)을 형성한다.

층간절연막(55)의 표면을 평탄화하기 위하여 리플로방법으로 온도 850℃에서 열처리를 실시한다.

제23도과 같이 최종적으로 층간절연막(55)상에 소정간격을 띄워서 알루미늄배선(56)을 형성한다.

이렇게 하여 제3실시예의 DRAM이 완성된다.

제34도는 이 발명의 제4실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도이다.

제34도에서, 소자분리를 위한 분리산화막(62)이 P형반도체기판의 주표면의 소정영역에 형성된다.

분리산화막(62)에 의하여 포위된 영역에 소정의 간격을 띄워서 채널영역(77)을 개재시킨 한쌍의 n⁺불순물주입층(63a)(63b)이 형성되어 있다.

채널영역(77)상에 게이트산화막(65)을 통하여 게이트전극(6)이 형성되어 있다.

n⁺불순물주입층(63a)(63b)상에 접촉공(67a)(67b)이 각각 있는 층간절연막(67)이 전면을 피복하도록 형성된다.

층간절연막(67)상에 뻗어있고 접촉공(67a)내의 n⁺불순물주입층(63a)에 전기적으로 접촉되도록 비트선(68)을 구성하는 다결정실리콘막(68a)이 형성된다.

다결정실리콘막(68a)상에 비트선(68)을 구성하는 WSi₂등으로된 실리사이드막(68b)이 형성된다.

실리사이드막을 피복하도록 n⁺불순물주입층(63b)상에 접촉공(67b)(69b)이 있는 층간절연막(69)이 형성된다.

접촉공(67b)(69a) 의 표면에 소정두께로 층간절연막(70)이 형성되어 있다.

측벽절연막(70)에 의하여 포위된 영역내의 n⁺불순물주입층(63b)상에 에피타키셜 실리콘층(71)이 에피타키셜 성장을 통하여 형성된다.

에키타키셜 실리콘층(71)상에 에피타키셜 실리콘층(71)보다도 높은 불순물농도(4∼8×10²⁰/㎤)을 가진 저저항다결정실리콘막으로된 콘덴서하부전극(72)이 형성된다. 이 콘덴서하부전극(72)은 측벽절연막(70) 및 층간절연막(69)상에 뻗어있다.

n⁺불순물주입층(63b)에 중첩되도록 콘덴서하부전극(72)내에 함유된 불순물의 열확산에 의하여 n⁺불순물확산층(64)이 형성되어 있다.

콘덴서하부전극(72)상에는 열산화막등의 단층막, 예를들면 실리콘산화막/실리콘질화막/실리콘산화막의 구성인 다층막 또는 Ta₂O₅등으로된 콘덴서유전체막(73)이 형성된다.

콘덴서유전체막(73)상에는 콘덴서하부전극(72)과 대략 같은 농도(4∼8×10²⁰/㎤)를 가진 저저항다결정실리콘막으로된 콘덴서상부전극(74)이 형성된다.

콘덴서상부전극(74)상에는 그 표면이 평탄화된 층간절연막(75)이 형성된다. 층간절연막(75)상에는 소정간격을 띄워서 알루미늄배선(76)이 형성되어 있다. 제4실시예에 있어서, 제1실시예와 마찬가지로 콘덴서하부전극(72)보다 낮은 불순물농도(콘덴서하부전극내의 불순물확산전 1×10¹⁵/㎤)를 가진 에피타키셜 실리콘층(71)이 콘덴서하부전극(72)과 n⁺불순물주입층(63b)간에 개재되므로 콘덴서하부전극(72)내의 불순물확산이 저감되고 또 n⁺불순물확산층(64)의 확산도 종래의 경우에 비하여 저감된다.

이 결과, 게이트전극(66)측의 n⁺불순물주입층(63b)의 단부로부터 게이트전극(66)측의 n+불순물확산층(64)의 단부가 비어져 나오고 실효게이트길이가 단축되는 문제점이 발생하지 않는다.

따라서 제1실시예와 마찬가지로 쇼트채널효과 및 펀치스루형상을 효과적으로 방지할 수 있다.

제4실시예에서는 제1실시예와 달리 콘덴서하부전극(72) 아래에 비트선(68)이 위치한다.

제35도는 이 발명의 제5실시예에 의한 스택형콘덴서를 갖춘 DRAM을 표시한 단면도이다.

제35도에서, P형 단결정실리콘기판(81)상의 소정영역에 소자분리를 위한 분리산화막(82)이 형성된다.

분리산화막(82)에 의하여 포위된 영역에 소정간격으로 채널영역(97)이 개재하도록 한쌍의 n⁺불순물주입층(83a)(83b)이 형성된다.

채널영역(97)상에는 게이트산화막(85)을 개재시켜서 게이트전극(86)이 형성된다.

전면이 피복되도록 n⁺불순물주입층(83a)(83b)상에 접촉공(87a)(87b)이 각각 있는 층간절연막(87)이 형성된다.

접촉공(87a)내의 n⁺불순물주입층(83a)과 전기적으로 접속되고 층간절연막(87)상에 뻗도록 비트선(88)을 구성하는 다결정실리콘막(88a)이 형성된다.

다결정실리콘막(88a)상에는 비트선(88)을 구성하는 WSi₂등으로된 실리사이드막(88b)이 형성된다.

실리사이드막(88b)상에는 그 표면이 평탄화되고 n⁺불순물(83b)상방에 접촉공(89a)이 있는 층간절연막(89)이 형성된다.

접촉공(87b)(89a)의 표면에 소정의 두께로 측벽절연막(90)이 형성된다.

측벽절연막(90)으로 포위된 영역내의 n⁺불순물주입층(83b)에 소량의 불순물(콘덴서하부전극(92)으로부터 불순물이 확산전 1×10¹⁵/㎤)을 함유하는 고저항다결정실리콘막(91)이 전기적으로 접속된다.

고저항다결정실리콘막(91)은 층간절연막(90) 및 층간절연막(89)상으로 뻗도록 형성된다.

다결정실리콘막(91)상에는 다결정실리콘막(91)보다 대량의 불순물(P)이 함유된 저저항다결정실리콘막으로된 콘덴서하부전극(92)이 형성된다.

콘덴서하부전극(92)상에는 열산화막등의 단층막, 예를들어 실리콘산화막/실리콘질소막/실리콘산화막의 구조를 가진 다층막 또는 Ta₂O₅으로된 콘덴서유전체막(93)이 형성된다.

콘덴서유전체막(93)상에는 콘덴서하부전극(92)과 대략 동일한 불순물농도(4∼8×10²⁰/㎤)를 가진 저저항다결정실리콘막으로된 콘덴서상부전극(94)이 형성된다.

콘덴서상부전극(94)상에는 평탄화된 표면을 가진 층간절연막(95)이 형성된다. 층간절연막(95)상에는 소정간격을 띄워서 알루미늄배선(96)이 형성된다. 제5실시예에 있어서, 제13도의 제2실시예와 마찬가지로 콘덴서하부전극(92)과 n⁺불순물주입층(83b)간에 콘덴서하부전극(92)보다도 낮은 불순물농도(콘덴서하부전극(92)로부터 불순물이 확산되기전 1×10¹⁵/㎤)를 가진 저저항다결정실리콘막(91)이 개재되므로 콘덴서하부전극(92)으로부터의 불순물확산이 종래 경우에 비하여 저감된다.

게이트전극(86)측의 n⁺불순물주입층(83b)의 단부로부터 게이트전극(86)측의 불순물확산에 의하여 형성되는 n⁺불순물확산층(84)의 단부가 비어져 나오지 않으므로 실효게이트길이는 단축되지 않는다.

이 결과, 제2실시예와 마찬가지로 임계전압이 저하되는 쇼트채널효과 및 펀치스루현상을 효과적으로 방지할 수 있다.

제5실시예에서는 제13도에 표시한 제2실시예와 달리 비트선(88)이 콘덴서하부전극(92) 아래에 위치한다.

제36도는 이 발명의 제6실시예에 의한 스택형콘덴서가 있는 DRAM을 표시하는 단면도이다.

제36도에서 P형 단경정실리콘기판(101)의 소정영역에 분리산화막(102)이 형성된다.

분리산화막(102)에 인접한 단결정실리콘기판(101)의 영역에 홈(101a)이 형성된다. 홈(101a)의 측부에 그 단부가 접촉하도록 n⁺불순물주입층(103b)이 형성된다.

n⁺불순물주입층(103a)과 (103b)간의 채널영역(117)이 개재되도록 n⁺불순물주입층(103a)이 형성된다.

채널영역(117)상에 게이트산화막(106)을 사이에 두고 게이트전극(107)이 형성된다.

홈(101a)의 측부와 저부에 따라 n⁺불순물주입층(104)이 형성된다.

홈(101a)의 저부에는 n⁺불순물주입층(104)을 중첩하도록 n⁺불순물확산층(105)이 형성된다.

전면을 피복하도록 n⁺불순물주입층(103a)과 홈(101a)상에 각각 개구(108a)(108b)가 있는 층간절연막(108)이 형성된다.

접촉공(108a)내의 n⁺불순물주입층(103a)에 전기적으로 접속되고 층간절연막(108)에 따라 뻗도록 비트선(109)을 구성하는 다결정실리콘막(109a)이 형성된다.

다결정실리콘막(109a)상에는 비트선을 구성하는 WSi₂등으로된 실리사이드막(109b)이 형성된다.

실리사이드막(109b) 상에는 그 표면이 평탄화되고 홈(101a)상방에 접촉공(110a)이 있는 층간절연막(110)이 형성된다.

홈(101a)의 측벽과 접촉공(108b)(110a) 표면에는 측벽절연막(111)이 소정두께로 형성된다.

측벽절연막(111)에 의하여 포위된 영역내의 홈(101a)저부에 위치하는 n⁺불순물주입층(104)에는 콘덴서하부전극(112)이 전기적으로 접속된다.

콘덴서하부전극(112)은 대량의 불순물(P)(4∼8×10²⁰/㎤)이 첨가된 저저항다결정실리콘막으로 형성된다.

콘덴서하부전극(112)사에는 열산화막등의 단층막, 예를들어 실리콘산화막/실리콘질화막/실리콘산화막의 구조를 가진 다층막 또는 Ta₂O₅등으로 콘덴서유전체막(113)이 형성된다.

콘덴서유전체막(113)상에는 콘덴서하부전극과, 대략 같은 불순물농도(4∼8×10²⁰/㎤)를 가진 저저항다결정실리콘막으로된 콘덴서상부전극(114)이 형성된다.

콘덴서상부전극(114)상에는 그 표면이 평탄화된 층간절연막(115)이 형성된다. 층간절연막(115)상에는 소정간격을 띄워서 알루미늄배선(116)이 형성된다.

이 제6실시예에 있어서는 제23도에 표시한 제3실시예와 같이 콘덴서하부전극(112)은 홈(101a)저부에서만 n⁺불순물주입층(104)과 접촉된다.

이 때문에 콘덴서하부전극(112)내의 불순물(P)의 열확산에 의하여 형성되는 n⁺불순물확산층(105)의 확산영역이 확산되더라도 n⁺불순물확산층(105)은 n⁺불순물주입층(103a) 및 (103b)간의 채널영역(117)에 중첩되지 않는다.

이 결과 제3실시예와 같이 채널길이가 단축되지 않으며 쇼트채널효과 및 펀치스루현상을 효과적으로 방지할 수 있다.

이 제6실시예에서는 제23도에 표시한 제3실시예의 비트선과는 달리 비트선(109)은 콘덴서하부전극(112)아래에 위치한다.

제37도에는 이 발명의 제7실시예에 의한 스택형콘덴서가 있는 DRAM의 구성을 나타내는 단면도이다.

제37도에서, 제1도에 표시한 제1실시예의 DRAM 구성에서 콘덴서하부전극(9)의 접촉부가 아닌 단결정실리콘기판(1)에 대한 비트선(13)의 접촉부에 에피타키셜 실리콘층(208)이 설치된다.

즉 비트선(13)을 구성하는 다결정실리콘막(13a)과 다결정실리콘막(13a)로부터 열확산에 의하여 형성되는 n⁺불순물확산층(204)간에 개재된 에피타키셜 실리콘층(208)으로 인하여 열처리에 의하여 단결정실리콘기판(1)을 향하는 다결정실리콘막(13a)내의 불순물확산이 저감된다.

이 때문에 예를들면 층간절연막(12)(14)등을 편탄화하기 위하여 약 850℃에서 열처리를 실시하는 경우에도 n⁺불순물확산층(204)의 확산정도를 저감하게 된다.

이는 게이트전극(6)측의 n⁺불순물주입층(3a)의 단부로부터 게이트전극(6)측의 n+불순물확산층(204)의 단부가 비어져나오는 것을 효과적으로 방지한다.

그러므로 채널영역(16)의 길이의 단축없이 쇼트채널효과를 효과적으로 방지할 수 있다. 상술한 바와 같이, 이 발명에 의한 반도체장치에 의하면, 제2도전층보다 낮은 불순물농도의 제1도전층이 제2도전층과 이에 접속된 제1불순물영역간에 개재되므로 종래의 경우에 비하여 제2도전층층내의 불순물의 열확산에 의한 반도체기판으로의 확산을 제한하게 된다. 이 때문에 이후 열처리가 실시되더라도 열처리시 제2도전층내의 불순물확산이 저감되며 따라서 게이트전극층에 최종적으로 형성되는 제3불순물영역의 단부가 게이트전극측의 제1불순물영역의 단부로부터 비어져나오는 것을 효과적으로 방지할 수 있게 된다.

이 결과, 종래의 경우와 같이 실효게이트길이가 단축되지는 않으며 또한 임계전압이 저하되는 쇼트채널효과 및 펀치스루현상을 효과적으로 방지할 수 있다.

또 패턴닝시에 게이트전극과 제2도전층의 위치맞춤에 변동이 있더라도 제3불순물영역이 게이트전극측의 제2불순물영역의 단부로부터 비어져나오지 않으며, 따라서 트랜지스터특성의 변동을 효과적으로 방지할 수 있다.

이 발명에 의한 다른 반도체장치에 의하면, 반도체기판의 주표면상의 소정영역에 형성된 요부의 측벽과 전면을 따라 제2불순물영역이 형성되고, 요부측벽상의 제2불순물영역에 측벽절연막이 형성되며, 요부의 저부에 제2불순물영역과 제2도전층이 전기적으로 접속된다.

이에 따라 요부의 저부로부터 제2도전층내에 함유된 불순물의 열확산에 의하여 형성되는 제3불순물영역이 제1불순물영역과 제2불순물영역간의 채널영역에 중첩되는 것을 효과적으로 방지한다.

이 결과 채널길이가 단축되지 않으며 쇼트채널효과 및 펀치스루현상을 효과적으로 방지할 수 있다.

이 발명에 의한 또다른 반도체장치에 의하면, 반도체기판의 주표면상 소정영역에 형성된 요부의 측벽과 저부의 표면을 따라 제2불순물영역이 형성되고, 요부의 측벽상에 위치하는 제2불순물영역상에 측벽확산감속막이 형성되며 요부저부에서 제2불순물영역이 도전층에 전기적으로 접속된다.

이에 따라 요부의 저부로부터 도전층내의 불순물의 열확산으로 형성되는 제3불순물영역이 제2불순물영역간에 위치하는 채널영역에 중첩되는 것을 방지하게 된다.

이는 채널길이를 단축시키는 일없이 쇼트채널효과 및 펀치스루현상을 효과적으로 방지하게 된다.

이 발명에 의한 반도체장치의 한 제조방법에 의하면 제1도전층을 제2도전층이 접속되는 제1불순물영역상에 형성하고, 제1도전층상에 제1도전층보다도 높은 불순물농도를 가진 제2도전층을 형성하며, 이 제2도전층내에 함유된 불순물의 열확산에 의하여 제3불순물 영역을 형성한다.

따라서, 종래의 경우에 비하여 제2도전층내의 불순물확산이 저감되므로 제2도전층내의 불순물이 반도체기판으로 더욱 확산되는 것을 효과적으로 제한할 수 있다.

이 결과, 게이트전극측의 제3불순물영역의 단부가 게이트전극측의 제1불순물영역의 단부로부터 비어져 나오지 않으며, 그러므로 실효게이트길이가 단축되는 것을 효과적으로 방지할 수 있다.

이 발명에 의한 반도체장치의 다른 제조방법에 의하면 요부를 반도체기판의 주표면상에 제1불순물영역으로부터 소정간격을 띄워서 형성하고, 이 요부의 주표면을 따라 제2불순물영역이 형성되며, 요부의 측벽상에 측벽절연막이 형성되고, 요부의 저부에 전기적으로 접속되며 층간절연막을 따라 뻗어있는 도전층이 형성된다.

이에 따라 요부의 저부에서만 도전층이 제2불순물영역과 접속되므로 열처리에 의한 열확산으로 불순물영역의 확산구역이 확산되더라도 불순물영역이 채널영역에 중첩되는 것을 효과적으로 방지할 수 있다.

이 결과 실효게이트채널이 단축되지 않으며, 쇼트채널효과 및 펀치스루현상이 효과적으로 방지된다.

이 발명에 의한 반도체장치의 또다른 제조방법에 의하며 요부를 반도체기판의 주표면상에 제1불순물영역으로부터 소정간격을 띄워서 형성하고, 요부의 주표면을 따라 제2불순물영역이 형성되며, 요부의 측벽상에 측벽확산감속막이 형성되고, 요부의 저부에 전기적으로 접속되며 층간절연막을 따라 뻗어있는 소정량의 불순물을 함유한 도전층이 형성되며, 도전층내의 불순물의 열확산에 의하여 제3불순물영역이 형성된다. 따라서 요부의 저부에서만 도전층과 제2불순물영역이 접속된다.

이에 따라 열처리공정에 의하여 제3불순물영역의 확산구역이 확산되더라도 제3불순물영역이 채널영역에 중첩되는 것을 효과적으로 방지하게 된다.

이 결과 실효게이트길이의 단축없이 쇼트채널효과 및 펀치스루현상이 효과적으로 방지된다.

Claims (31)

1. 주표면이 있는 제1도전형의 반도체기판(1)(21)과, 상기 반도체기판의 주표면상에 간격을 띄워서 개재된 채널영역(16)(36) 양측에 형성된 제2도전층의 제1 및 제2의 불순물영역(3a)(23a)(3b)(23b)과, 상기 제1불순물영역내에 형성된 제2도전층의 제3불순물영역(4)(24)과, 상기 채널영역상에 형성된 게이트절연막(5)(25)을 개재시켜서 형성된 게이트전극(6)(26)과, 상기 제1 및 제3의 불순물영역상에 형성된 소정의 불순물을 함유하는 제1도전층(8)(28)과, 상기 제1도전층상에 형성된 소정의 불순물을 함유하는 제2도전층(9)(29)으로 구성되고, 상기 제1도전층의 불순물 농도가 상기 제2도전층보다도 낮은 반도체장치.
2. 제1항에 있어서, 상기 제2도전층은 콘덴서하부전극을 형성하는 반도체장치.
3. 제1항에 있어서, 상기 제1도전층은 실리콘을 포함하는 반도체장치.
4. 제3항에 있어서, 상기 제1도전층은 에피타키셜 성장 실리콘층(8)을 포함하는 반도체장치.
5. 제3항에 있어서, 상기 제1도전층은 다결정실리콘층(28)을 포함하는 반도체장치.
6. 제2항에 있어서, 상기 콘덴서하부전극(9)상에는 콘덴서절연막(10)을 개재시켜서 콘덴서상부전극(11)이 형성되고, 비트선(13)이 상기 제2불순물영역(3a)에 접속되어 있으며, 상기 비트선은 제1층간절연막(12)을 개재시켜서 상기 콘덴서상부전극상에 뻗도록 형성되어 있는 반도체장치.
7. 제6항에 있어서, 상기 비트선상에는 제2층간절연막(14)을 개재시켜서 배선층(15)이 형성되어 있는 반도체장치.
8. 제2항에 있어서, 상기 콘덴서하부전극(72)(92)상에는 콘덴서절연막(73)(93)을 개재시켜서 콘덴서상부전극(74)(94)이 형성되고, 비트선(68)(88)이 상기 제2불순물영역(63a)(83a)에 접속되며, 상기 비트선은 제1층간절연막(69)(89)을 개재시켜서 상기 콘덴서하부전극 아래로 뻗도록 형성된 반도체장치.
9. 제8항에 있어서, 상기 콘덴서상부전극(74)(94)상에는 제2층간절연막(75)(95)을 개재시켜서 배선층(76)(96)이 형성되어 있는 반도체장치.
10. 주표면과 이 주표면의 소정영역에 요부(41a)(101a)가 있는 제1도전형의 반도체기판(41)(101)과, 상기 반도체기판의 주표면상의 소정영역에 형성된 제2도전형의 제1불순물영역(43a)(103a)과, 상기 제1불순물영역으로부터 소정간격으로 채널영역(57)(117)이 개재되도록 상기 반도체기판의 요부표면을 따라 형성된 제2도전형의 제2의 불순물영역(43b)(44)(104)와, 상기 채널영역상에 게이트절연막(46)(106)을 개재시켜서 형성된 게이트전극(47)(107)과, 상기 요부측벽의 상기 제2불순물영역상에 형성된 측벽절연층(49)(111)과, 상기 요부의 저부에서 상기 제2불순물영역에 접속되고 상기 측벽절연막층을 따라 뻗어있는 도전층(40)(112)으로 구성되어 있는 반도체장치.
11. 제10항에 있어서, 상기 도전층을 콘덴서하부전극을 형성하는 반도체장치.
12. 제11항에 있어서, 상기 콘덴서하부전극(50)상에는 콘덴서절연막(51)을 개재시켜서 콘덴서상부전극(52)이 형성되고, 비트선(54)이 상기 제2불순물영역에 접속되어 있으며, 상기 비트선은 제1층간절연층(53)을 개재시켜서 상기 콘덴서상부전극에 뻗도록 형성되어 있는 반도체장치.
13. 제12항에 있어서, 상기 비트선상에는 제2층간절연층(55)을 개재시켜서 배선층(56)이 형성되어 있는 반도체장치.
14. 제11항에 있어서, 상기 콘덴서하부전극(112)상에는 콘덴서절연막(113)을 개재시켜서 콘덴서상부전극(114)이 형성되고, 비트선(109)이 상기 제2불순물영역(103a)에 접속되어 있으며, 상기 비트선은 제1층간절연층(110)을 개재시켜서 상기 콘덴서하부전극 아래로 뻗도록 형성되어 있는 반도체장치.
15. 제14항에 있어서, 상기 콘덴서상부전극(114)상에는 제2층간절연막(115)을 개재시켜서 배선층(116)이 형성되어 있는 반도체장치.
16. 주표면과 이 주표면의 소정영역에 요부(41a)(101a)가 있는 제1도전층의 반도체기판(41)(101)과, 상기 반도체기판의 주표면상의 소정영역에 형성된 제2도전층의 제1불순물영역(43a)(103a)과, 채널영역(57)(117)이 개재되도록 상기 제1불순물영역으로부터 소정간격을 띄워서 상기 반도체기판의 요부표면을 따라 형성된 제2도전형의 제2불순물영역(44)(104)과, 상기 반도체기판의 요부저면의 상기 제2불순물영역에 중첩되도록 형성된 제2도전형의 제3불순물영역(45)(105)과, 상기 채널영역상에 게이트절연막(46)(106)을 개재시켜서 형성된 게이트전극(47)(107)과, 상기 요부측벽의 상기 제2불순물영역상에 형성된 측벽확산감속막(49)(111)과, 상기 측벽확산감속막을 따라서 뻗어있고 상기 요부의 저부에서 상기 제2 및 제3의 불순물영역과 접속되는 소정의 불순물을 포함하는 도전층(50)(112)으로 구성되는 반도체장치.
17. 제11항에 있어서, 상기 도전층은 콘덴서하부전극을 형성하는 반도체장치.
18. 제1도전층의 반도체기판(1)(21)의 주표면상에 게이트절연막(5)(25)을 개재시켜서 게이트전극(6)(26)을 형성하는 공정과, 불순물주입에 의하여 제2도전형의 제1 및 제2의 불순물영역(3a)(23a)(3b)(32b)을 형성하는 공정과, 상기 제1불순물영역(3b)(23b)상에 개구(7b)(27b)가 있는 절연층(7)(27)을 형성하는 공정과, 상기 개구내의 제1불순물영역상에 제1도전층(8)(28)을 형성하는 공정과, 상기 제1도전층상의 상기 제1도전층보다도 높은 불순물농도를 가진 제2도전층(9)(29)을 형성하는 공정과, 상기 콘덴서하부전극층에 함유된 불순물을 상기 제1도전층을 통하여 상기 반도체기판쪽으로 열확산시켜서 제2도전층의 제3불순물영역(4)(24)을 형성하는 공정으로 구성되는 반도체장치의 제조방법.
19. 제18항에 있어서, 상기 제2도전층을 콘덴서하부전극으로 형성하는 반도체장치의 제조방법.
20. 제18항에 있어서, 상기 제1도전층을 형성하는 공정은 1×10¹⁵/㎤의 불순물농도와 2㎛의 두께를 가진 제1도전형(8)(28)을 형성하는 공정을 포함하는 반도체장치의 제조방법.
21. 제18항에 있어서, 상기 제1도전층(8)은 상기 제1불순물영역이 상기 반도체기판의 주표면상에 에피타키셜 성장에 의하여 형성되는 에피타키셜 실리콘층을 포함하는 반도체장치의 제조방법.
22. 제21항에 있어서, 상기 에피타키셜 실리콘층은 700℃에서 수 10분간 성장되는 반도체장치의 제조방법.
23. 제18항에 있어서, 상기 제1도전층은 다결정실리콘층(28)을 포함하는 반도체장치의 제조방법.
24. 제23항에 있어서, 상기 다결정실리콘층은 상기 제1불순물영역과 제2도전층상에 상기 다결정실리콘막층을 형성후 패턴닝에 의하여 형성되는 반도체장치의 제조방법.
25. 제1도전형의 반도체기판(41)(101)의 주표면상에 게이트절연막(46)(106)을 개재시켜서 게이트전극(47)(107)을 형성하는 공정과, 불순물주입에 의하여 제2도전형의 제1불순물영역(43a)(103a)을 형성하는 공정과, 상기 반도체기판의 주표면상의 상기 제1불순물영역으로부터 간격을 띄워서 요부(41a)(101a)을 형성하는 공정과, 상기 요부의 주표면에 따라 제2도전형의 제2불순물영역(44)(104)을 형성하는 공정과, 상기 요부의 측벽에 측벽절연막(49)(111)을 형성하는 공정과, 상기 측벽절연막에 따라 뻗어있고 상기 요부의 저부에 전기적으로 접속되는 도전층(50)(112)을 형성하는 공정으로 구성되는 반도체장치의 제조방법.
26. 제1도전형의 반도체기판(41)(101)의 주표면상에 게이트절연막(46)(106)을 개재시켜서 게이트전극(47)(107)을 형성하는 공정과, 불순물주입에 의하여 제2도전형의 제1불순물영역(43a)(103a)을 형성하는 공정과, 상기 반도체기판의 주표면상에 상기 불순물영역으로부터 간격을 띄워서 요부(41a)(101a)를 형성하는 공정과, 상기 요부의 주표면을 따라 제2도전형의 제2불순물영역(44)(104)을 형성하는 공정과, 상기 요부의 측벽부에 측벽확산감속층(49)(111)을 형성하는 공정과, 상기 요부의 저부에 전기적으로 접속되고 상기 측벽확산감속층을 따라 뻗어있는 소정의 불순물이 함유된 도전층(50)(112)을 형성하는 공정과, 상기 도전층에 함유된 불순물을 상기 요부의 저부로 열확산시켜서 제3불순물영역(45)(105)을 형성하는 공정으로 구성된 반도체장치의 제조방법.
27. 제26항에 있어서, 상기 요부의 저부는 상기 제3불순물영역이 상기 제1 및 제2의 불순물영역간에 채널영역보다도 깊게 형성되는 깊이에 위치하는 반도체장치의 제조방법.
28. 주표면이 있는 제1도전형의 반도체기판(1)(21)과, 채널영역을 개재하도록 상기 반도체기판의 주표면상에 간격을 띄워서 형성된 제2도전형의 제1 및 제2의 불순물영역(3a)(23a)(3b)(23b)과, 상기 제1불순물영역에 중첩되도록 형성된 제2도전형의 제3불순물영역(4)(24)과, 상기 채널영역상에 게이트절연막을 개재시켜서 형성된 게이트전극(6)(26)과, 상기 게이트전극을 피복하도록 형성하고 상기 제1 및 제2의 불순물영역상에 각각 제1 및 제2의 개구가 있는 제1절연막(7)(27)과, 상기 제1개구내의 제1 및 제3의 불순물영역에 전기적으로 접속되고 불순물을 함유하는 도전층(8)(28)과, 상기 도전층상의 상기 제1절연막을 따라 뻗어있고 불순물이 함유된 콘덴서하부전극(9)(29)과 이 상부에 콘덴서절연막(10)(30)을 개재시켜서 형성된 콘덴서상부전극(11)(31)으로 형성된 콘덴서와, 상기 콘덴서상부전극을 피복하도록 형성되고 상기 제2개구상에 제3개구가 있는 제2절연(12)(32)과, 상기 제2 및 제3의 개구내의 상기 제2불순물영역에 전기적으로 접속되고 상기 제2절연층을 따라 뻗도록 형성된 비트선(13)(33)과, 상기 비트선상에 형성된 제3절연층(14)(34)과, 상기 절연층상에 형성된 배선층으로 구성되고, 상기 도전층의 불순물농도는 상기 콘덴서하부전극보다도 낮은 반도체장치.
29. 주표면과 이 주표면상의 소정영역에 요부(41a)가 있는 제1도전형의 반도체기판(41)과, 상기 반도체기판의 주표면상의 소정영역에 형성된 제2도전형의 제1불순물영역(43a) 과 채널영역이 개재되도록 상기 불순물영역으로부터 소정간격을 띄워서 반도체기판의 상기 요부표면을 따라 형성된 제2도전형의 제2불순물영역(44)과, 상기 반도체기판의 요부저면에서 상기 제2불순물영역에 중첩되도록 형성된 제2도전형의 제3불순물영역(45)과, 상기 채널영역상에 게이트절연막(46)을 개재시켜서 형성된 게이트전극(47)과, 상기 게이트전극을 피복하고 상기 제1불순물영역 및 요부에 각각 제1개구(48a) 및 제2개구(48b)가 형성된 제1절연층(48), 상기 제2불순물영역상의 상기 요부의 측벽과 상기 제2개구(48b)면에 형성된 측벽절연막(49)과, 상기 요부의 저부의 상기 제2 및 제3의 불순물영역에 접속되고 상기 측벽절연막과 제3절연층을 따라 뻗도록 형성된 콘덴서하부전극(50)과 그 상부에 콘덴서절연막(51)을 개재시켜서 형성된 콘덴서상부전극(52)으로 구성된 콘덴서와, 상기 콘덴서상부전극을 피복하도록 형성되고 상기 제1개구(48a)상에 제3개구(53a)가 있는 제2절연층(53)과, 상기 제1개구(48a)와 제3개구(53a)내의 상기 제2불순물영역에 전기적으로 접속되고 상기 제2절연층에 따라 뻗도록 형성된 비트선(54)과, 상기 비트선상에 형성된 제3절연층(55)과, 상기 제3절연층상에 형성된 배선층(56)으로 구성되는 반도체장치.
30. 주표면이 있는 제1도전형의 반도체기판(61)(81)과, 상기 반도체기판의 주표면상에 채널영역(77)(97)이 개재되도록 소정간격을 띄워서 형성된 제2도전형의 제1 및 제2의 불순물영역(63a)(83a)(63b)(83b)과, 상기 제1불순물영역이 중첩되도록 형성된 제2도전형의 제3불순물영역(64)(84)과, 상기 채널영역상에 게이트절연막(65)(85)을 개재시켜서 형성된 게이트전극(66)(86)과, 상기 게이트전극을 피복하도록 형성되고 상기 제1 및 제2의 불순물영역에 각각 제1(67b)(87b) 및 제2(67a)(87a)의 개구가 있는 제1절연층(67)(87)과, 상기 제2개구(67a)(87a)내의 상기 제2불순물영역(63a)(83a)에 전기적으로 접속되고 상기 제1절연층(67)(87)에 따라 뻗도록 형성된 비트선(68)(88)과, 상기 비트선상에 형성되고 상기 제1개구(67b)(87b)상의 제3개구(69a)(89a)가 있는 측벽절연막(69)(89)과, 상기 제1개구(67b)(87b) 및 제3개구(69a)(89a)면상에 소정 두께로 형성된 측벽절연막(70)(90)과, 상기 측벽절연막에 의하여 포위된 영역내의 상기 제1불순물영역과, 제3불순물영역에 접속되고 불순물이 함유된 도전층(71)(91)과, 상기 도전층상의 상기 측벽절연막과 제2절연층을 따라 뻗도록 형성된 콘덴서하부전극(72)(92)과 그 상부에 콘덴서절연층(73)(93)을 개재시켜서 형성된 콘덴서상부전극(74)(94)으로 구성된 콘덴서와, 상기 콘덴서상부전극상에 형성된 제3절연층(75)(95)과, 상기 제3절연층상에 형성된 배선층(76)(96)으로 구성되고, 상기 도전층의 불순물농도가 상기 콘덴서하부전극보다도 낮은 반도체장치.
31. 주표면과 이 주표면상의 소정영역에 요부(102a)가 있는 제1도전형의 반도체기판(41)과, 상기 반도체기판의 주표면상의 소정영역에 형성된 제2도전형의 제1불순물영역(103a)과, 상기 제1불순물영역으로부터 채널영역(117)이 개재되도록 소정간격을 띄워서 상기 반도체기판의 요부면을 따라 형성된 제2도전형의 제2불순물영역(104)과, 상기 반도체기판의 요부전면에서 상기 제2불순물영역에 중첩되도록 형성된 제2도전형의 제3불순물여역(105)과, 상기 채널영역상에 게이트절연막(106)을 개재시켜서 형성된 게이트전극(107)과, 상기 게이트전극을 피복하도록 형성되고 상기 제1불순물영역과 상기 요부에 각각 제1개구(108a)와 제2개구(108b)가 있는 제1절연층(108)과, 상기 제1개구(108a)내의 상기 제1불순물영역(103a)에 전기적으로 접속되고 상기 제1절연층에 따라 뻗도록 형성된 비트선(109)과, 상기 비트선상에 형성되고 상기 제2개구상에 제3개구(110a)가 있는 제2절연층(110)과, 요부면(101a), 상기 제2개구면(108b) 및 상기 제3개구면(110a)상에 소정두께로 형성된 측벽절연막(110)과, 상기 측벽절연막에 의하여 포위된 영역내의 상기 요부의 저부에 있는 제1 및 제3불순물영역에 접속되고 상기 측벽절연막 및 상기 제3절연층에 따라 뻗도록 형성된 콘덴서하부전극(112)과 이 상부에 콘덴서절연막(113)을 개재시켜서 형성된 콘덴서상부전극(114)으로 구성된 콘덴서와, 콘덴서상부전극을 피복하도록 형성된 제3절연층(115)과 상기 제3절연층상에 형성된 배선층(116)으로 구성되는 반도체장치.