KR100455724B1 - 반도체소자의 플러그 형성방법 - Google Patents

반도체소자의 플러그 형성방법 Download PDF

Info

Publication number
KR100455724B1
KR100455724B1 KR10-2001-0061885A KR20010061885A KR100455724B1 KR 100455724 B1 KR100455724 B1 KR 100455724B1 KR 20010061885 A KR20010061885 A KR 20010061885A KR 100455724 B1 KR100455724 B1 KR 100455724B1
Authority
KR
South Korea
Prior art keywords
forming
plug
layer
episilicon
semiconductor device
Prior art date
Application number
KR10-2001-0061885A
Other languages
English (en)
Other versions
KR20030029398A (ko
Inventor
원대희
이석규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0061885A priority Critical patent/KR100455724B1/ko
Priority to JP2001399958A priority patent/JP4646174B2/ja
Priority to US10/034,242 priority patent/US6472303B1/en
Priority to TW090133285A priority patent/TW530383B/zh
Publication of KR20030029398A publication Critical patent/KR20030029398A/ko
Application granted granted Critical
Publication of KR100455724B1 publication Critical patent/KR100455724B1/ko
Priority to US13/568,920 priority patent/USRE45232E1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 초고집적 반도체소자 제조에 적합한 플러그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 플러그 형성방법은, 실리콘기판 상에 BPSG 산화막 또는 순수산화막으로 이루어진 절연막을 3000 내지 7000Å의 두께로 형성하는 단계와, 상기 절연막내에 콘택홀을 형성하는 단계와, 상기 콘택홀내에 LPCVD 또는 UHVCVD 방법에 따라 에피실리콘층을 1500 내지 2000Å의 두께로 형성하는 단계와, 상기 에피실리콘층 상에 에피실리콘층, 다결정실리콘층 및 텅스텐층으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 도전성플러그를 1000 내지 3000Å의 두께로 형성하는 단계를 포함한다.

Description

반도체소자의 플러그 형성방법{Method for forming plug in semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 초고집적 반도체소자 제조에 적합한 우수한 콘택플러그를 형성할 수 있는 반도체소자의 플러그 형성방법에 관한 것이다.
일반적으로, 반도체소자의 제조시에 선택적 실리콘 성장(SEG) 기술의 적용 가능성은 셀 크기의 축소와 공정단순화 그리고 전기적 특성 확보차원에서 높이 평가되고 있다.
최근까지는 반도체소자 제조시에 적용하는 실리콘 콘택플러그는 콘택홀 형성후, 콘택홀내에 다결정실리콘을 증착하고 이를 시엠피(CMP)공정으로 평탄화시켜 형성하였다.
그러나, 반도체소자를 제조함에 있어서, 회로선폭이 0.16 μm 이하 기술에서 콘택저항을 감소시키는 것은 매우 중요한 해결과제라고 할 수 있다.
따라서, 선택적 실리콘성장을 적용하여 플러그를 형성할 수 있다면, 셀크기 축소에 따른 갭매립(gap-fill) 문제나 콘택 저항 증가 문제를 동시에 해결할 수 있다.
한편, 플러그 분리를 위한 시엠피(CMP)나 실리콘홈식각(silicon recess etch)을 생략할 수 있어 공정단순화도 기대해 볼 수가 있다.
그러나, 플러그 형성시에 선택적 실리콘 성장(SEG; selective epitaxial growth)을 적용시에 해결해야 할 문제점이 많다.
그중 하나는 패턴물질(즉, 선택적 실리콘 성장(SEG)이 성장하도록 창을 형성하는 물질)에 따른 선택성의 확보이다.
또한, 셀활성영역의 확보차원에서 자기정렬콘택(SAC; self-aligned contact) 식각 개념을 적용할 때 반드시 질화막표면이 드러난다. 한편, 선택적 실리콘성장 (SEG)은 패턴물질에 따라 선택성(selectivity), 열적 스트레스(thermal stress)에 기인한 결함, 퍼시트 발생(facet generation) 양상 등이 크게 변할 수 있다.
일반적으로, 엘피시브이디(LPCVD)의 경우, 질화막 계열물질은 850 ℃이하 온도에서 산화막 계열의 물질에 비해 선택성확보가 매우 어렵다.
따라서, 선택성을 확보하려면 성장속도를 낮추어야 하므로 소자에 가해지는 열적부하(thermal budget)가 증가한다.
이러한 관점에서, 종래기술의 일실시예에 따른 반도체소자의 플러그 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1 내지 도 4는 종래기술의 일실시예에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 플러그 형성방법은, 도 1에 도시된 바와같이, 실리콘기판(1)상에 질화막으로된 하드마스크(미도시)를 갖는 게이트전극구조(3)을 형성하고, 상기 게이트전극(3)의 측면에 질화막을 이용한 측벽 스페이서(5)를 형성한다.
그다음, 도면에는 도시하지 않았지만, 상기 측벽스페이서(5)양측아래의 실리콘기판(1)내에 불순물을 주입하여 불순물접합영역(미도시)을 형성한다.
이어서, 상기 게이트전극구조(3)와 측벽스페이서(5)를 포함한 실리콘기판(1)상에 인접하는 셀간에 단락을 방지하기 위해 산화막 재질을 이용하여 층간절연막(7)을 증착한다. 이때, 층간절연막(7)을 형성한후 CMP처리하여 평탄화시킨다.
그다음, 도 2에 도시된 바와같이, 상기 층간절연막(7)을 포토리소그라피 공정기술을 이용한 랜딩플러그 콘택마스크 형성공정 및 이를 이용한 패터닝공정을 진행하여 상기 불순물접합영역(미도시)을 노출시키는 랜딩플러그 콘택홀(9), 즉 플러그 형성공간을 형성한다.
이어서, 도 3에 도시된 바와같이, 상기 랜딩플러그 콘택홀(9)을 포함한 층간절연막(7)의 상면에 상기 랜딩플러그 콘택홀(9)을 매립하는 다결정실리콘층(11)을 증착한다.
그다음, 상기 다결정실리콘층(11)을 CMP 또는 에치백 공정을 진행하여 상기 콘택홀(9)내에 상기 불순물접합영역(미도시)과 전기적으로 접촉하는 콘택플러그 (11a)를 형성한다.
그러나, 상기 종래기술에 따른 반도체소자의 플러그 형성방법은, 특히 회로 선폭이 0.16 μm 이하 기술의 높은 에스펙트비(high aspect ratio)를 갖는 콘택홀과 콘택플러그 형성시에 다음과 같은 문제점들이 있다.
그 중 가장 큰 문제점으로는 랜딩플러그 콘택마스크를 이용하여 플러그 형성공간을 확보하는 공정, 즉 질화막장벽으로 이용되는 질화막스페이서에 의한 자기정렬콘택방식을 이용한 랜딩플러그 콘택을 위한 식각공정에서 게이트스페이서인 질화막과 층간절연막 물질인 산화막과의 식각 선택비를 확보하기 위해 필연적으로 따르는 식각 기울기로 인해 랜딩플러그 콘택홀의 면적을 충분히 확보하는 것이 점점 어려워지고 있다.
이러한 문제의 해결방안으로 제시되고 있는 방법중 하나는, 도 5에 도시된 바와같이, 선택적 단결정실리콘 자기정렬콘택방식을 이용한 방법이다.
도 5는 종래기술의 다른 실시예에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 단면도이다.
종래기술의 다른 실시예에 따른 반도체소자의 플러그 형성방법은, 도 5에 도시된 바와같이, 실리콘기판(21)내에 소자형성영역을 한정하는 소자분리막(23)을 형성하고, 상기 실리콘기판(21)의 소자형성영역상에 게이트산화막(25)과 게이트(27) 및 하드마스크(29)를 적층하여 게이트구조를 형성한다.
이어서, 상기 막들로 이루어진 게이트구조의 상면 및 측면에 절연막스페이서 (31)을 형성함과 동시에 실리콘기판(21)을 노출시킨다.
그다음, 상기 노출된 실리콘기판(21)의 표면상에 선택적 에피실리콘층을 게이트 높이 이상으로 성장시켜 콘택플러그(33)을 형성한다.
이후 층간절연막(미도시)을 형성하여 콘택플러그 간을 전기적으로 절연하고, 후속공정을 진행한다.
그러나, 이러한 종래의 콘택플러그 형성방법에 있어서는 다음과 같은 문제점들이 있다.
그중 첫째는 에피실리콘 성장공정에서 측면성장 허용마진이 너무 작다는 것이다.
따라서, 도 5에서와 같이, 소자가 점점 미세화되면 이웃하는 활성영역간 거리, 즉 소자분리막이 점점 짧아지기 때문에 에피실리콘을 게이트 높이만큼 성장시키는 동안에 이웃하는 활성영역에서 측면으로 성장한 에피실리콘이 서로 붙게 되는 현상이 일어나게 된다.
최근에는 이러한 문제점을 해결하기 위해 측면성장을 거의 하지 않는 공정으로 에피실리콘을 성장시키는 연구가 활발히 진행되고 있다.
그러나, 이러한 측면성장이 없는 공정을 적용하는데 있어서 또다른 문제점을 야기시킬 수가 있다. 그것은 비트라인을 콘택시키기 위해 몇가지 설계측면에서 고려될 사항이 존재한다는 것이다.
이는 측면성장이 없는 에피실리콘을 적용한 경우, 비트라인 콘택부분을 확보하기 위해 활성영역의 실리콘의 모양을, 도 6에서의 "A"부와 같은 T 자 형태로 만들어 비트라인 콘택부분에 에피실리콘을 성장시켜 콘택플러그를 형성하는 방법이 있다. 이러한 방법은, 에피실리콘이 곡선부분, 즉 (100)이나 (110)방향 이외의 방향으로는 에피실리콘의 측면성장이 상대적으로 많이 된다는 사실을 이용한 것이다.
또한, 도 7 및 도 8에 도시된 SEM 사진은 이러한 예를 자세히 보여 주고 있는데, 도 7은 (100)방향의 셀의 SEM 단면사진이고, 도 8은 30도 기울어진 셀의 SEM단면 사진이다.
도 7에 도시된 셀에 비해, 도 8에서의 30도 기울어진 셀에서 성장한 에피실리콘은 활성영역간 간격이 더 길어도 측면성장이 더 잘되기 때문에 이웃하는 활성영역간에 단락이 일어난 것을 볼 수 있다.
그러나, 이웃하는 활성영역간 거리가 T 자형 중간의 돌출부분에 의해 점점 짧아지며 포토공정에서도 T자형 셀을 재현성 있게 형성하기가 어렵기 때문에 이러한 방법을 이용하여 T 자형 활성영역을 구현하는 것은 사실상 광장히 어려운 공정이다.
그리고, 이러한 곡선 부분에서의 에피실리콘 성장의 재현성 자체도 하나의 문제점이라고 할 수 있다.
또한, 한가지 해결방법으로는 비트라인 중간에 돌출부분을 형성하여 콘택을 형성하는 방법이 있는데, 이것은 활성영역을 T 자형태로 구현하는 것만큼 어려운 공정이 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 초고집적 반도체소자에 적합한 우수한 콘택플러그를 형성할 수 있는 반도체소자의 플러그 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은, 플러그 형성시에 에피실리콘성장을 적용하여 반도체소자의 제조공정을 단순화시킬 수 있는 반도체소자의 플러그 형성방법을 제공함에 있다.
그리고, 본 발명의 다른 목적은, 층간절연막 증착공정시에 단차가 낮아짐으로 발생하는 갭매립 마진을 충분히 확보함은 물론 콘택식각공정시에 타겟감소로 인한 마진을 확보할 수 있는 반도체소자의 플러그 형성방법을 제공함에 있다.
더욱이, 본 발명의 다른 목적은, 에피실리콘 성장공정시에 측면성장 억제 허용마진을 최대한 확보할 수 있는 반도체소자의 플러그 형성방법을 제공함에 있다.
도 1 내지 도 4는 종래기술의 일실시예에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정별 단면도.
도 5는 종래기술의 다른 실시예에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 단면도.
도 6는 종래기술의 다른 실시예에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 평면도로서, 에피실리콘이 측면쪽으로 성장된 것을 보여 주기 위한 도면.
도 7 및 도 8 각각은 종래기술에 따른 반도체소자의 플러그 형성방법에 있어서, 활성영역의 방향에 따른 에피실리콘의 측면쪽 성장정도를 나타낸 SEM 사진.
도 9 내지 도 13은 본 발명에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 실리콘기판 43 : 게이트
45 : 하드마스크 47 : 절연막스페이서
49 : 제1에피실리콘층 51 : 층간절연막
53 : 랜딩플러그 콘택홀 55 : 제2에피실리콘층
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 플러그 형성방법은, 실리콘기판 상에 BPSG 산화막 또는 순수산화막으로 이루어진 절연막을 3000 내지 7000Å의 두께로 형성하는 단계; 상기 절연막내에 콘택홀을 형성하는 단계; 상기 콘택홀내에 LPCVD 또는 UHVCVD 방법에 따라 에피실리콘층을 1500 내지 2000Å의 두께로 형성하는 단계; 및 상기 에피실리콘층 상에 에피실리콘층, 다결정실리콘층 및 텅스텐층으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 도전성플러그를 1000 내지 3000Å의 두께로 형성하는 단계를 포함하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 플러그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 9 내지 도 13은 본 발명에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정단면도이다.
본 발명의 바람직한 실시예에 따른 반도체소자의 플러그 형성방법은, 도면에 도시하지는 않았지만, 먼저 실리콘기판(41)내에 소자형성영역과 소자분리영역을 한정하는 소자분리막(미도시)을 형성한다.
그다음, 도 9에 도시된 바와같이, 상기 실리콘기판(41)의 소자형성영역상에 게이트절연막(미도시)과 게이트(43) 및 하드마스크(45)을 형성하고, 상기 게이트 (43)를 포함한 상기 실리콘기판(41)의 상면에 질화막 계열의 절연막(미도시)을 증착하고 이를 이방성 식각공정을 통해 상기 게이트(41)의 상면과 측면에만 남도록 선택적으로 제거하여 절연막스페이서(47)을 형성한다. 이때, 상기 게이트(43)은 500 내지 1500 Å의 다결정실리콘 또는 500 내지 1500 Å의 텅스텐으로 형성하거나 이들 두 막을 적층하여 사용한다.
또한, 상기 게이트(43)을 덮고 있는 하드마스크(13) 또는 절연막스페이서 (14)는, 후속공정인 랜딩플러그 콘택홀을 형성하기 위한 식각공정시에 막의 손실을 막기 위해 반드시 질화물이어야 한다.
이어서, 도 10에 도시된 바와같이, 상기 절연막스페이서(27)의 양측아래의 실리콘기판(41)의 노출된 표면상에 선택적 에피실리콘성장공정을 진행하여 제1에피실리콘층(49)을 성장시킨다. 이때, 상기 제1에피실리콘층(49)은 LPCVD 공정 또는 UHV CVD 공정을 이용하여 약 1500 내지 2000 Å 정도의 두께로 성장시킨다. 이때, 상기 제1에피실리콘층(49)은, 후속공정인 자기정렬콘택방식에 의한 콘택홀 형성시에 에피실리콘 타겟을 낮추게 된다. 따라서, 상기 에피실리콘을 얇게 성장시키기 때문에 두꺼운 에피실리콘을 성장시킬때와 비교하면 성장시 콘택홀측면에서의 성장 허용마진을 높일 수 있는 것이다.
또한, 활성영역의 높이가 상기 제1에피실리콘층(49) 형성공정에 의해 약 1500 내지 2000 Å 정도 높아지기 때문에 랜딩플러그 콘택 식각 공정시의 각도를 고려할 때 랜딩플러그 식각 공정에서 식각마진을 확보할 수 있는 활성영역 면적이 증가하게 된다.
여기서, 상기 LPCVD 공정에 의해 제1에피실리콘층(49)을 성장시키는 경우,800 내지 1000 ℃온도에서 1 내지 5분간 수소 베이크 공정을 실시하고, 5 Torr 내지 300 Torr 의 압력을 유지한 상태에서 SiH2Cl2가스와 HCl 가스를 각각 10 내지 500 sccm 정도로 유입시켜 에피실리콘층을 성장시킨다.
한편, UHVCVD 공정에 의해 제2에피실리콘층(49)을 성장시키는 경우, 400 내지 800 ℃온도에서 0.1 mTorr 내지 20 mTorr 압력하에서 수소 베이크 공정을 실시하고, 400 내지 800 ℃ 온도와 0.1 mTorr 내지 100 Torr 의 압력을 유지한 상태에서 Si2H6와 Cl2가스를 이용하여 성장시킨다.
그다음, 도 11에 도시된 바와같이, 상기 제1에피실리콘층(49)을 포함한 전체 구조의 상면에 약 3000 내지 7000 Å두께의 층간절연막(51)을 증착한다. 이때, 상기 층간절연막(51)은, LPCVD 방법 또는 PECVD 방법에 의해 BPSG를 증착하여 사용할 수도 있고, HDP CVD 방법에 의해 산화막을 증착하여 사용할 수도 있다.
이어서, 도면에는 도시하지 않았지만, 상기 층간절연막(51)상에 감광막(미도시)을 도포하고 이를 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행하여 랜딩플러그 콘택마스크용 감광막패턴(미도시)을 형성한다.
그다음, 도 12에 도시된 바와같이, 상기 랜딩플러그 콘택마스크용 감광막패턴(미도시)을 마스크로 상기 층간절연막(51)을 선택적으로 제거하여 상기 제1 에피실리콘층(49)을 노출시키는 랜딩플러그 콘택홀(53)을 형성한후 감광막패턴(미도시)을 제거한다.
이어서, 도 13에 도시된 바와같이, 랜딩플러그 콘택홀(53)아래의 제1에피실리콘층(49)상에 제2에피실리콘층(55)을 성장시킨다. 이때, 상기 제2 에피실리콘층 (55)을 성장시키는 방법은 상기 제1에피실리콘층(49)을 성장시키는 방법과 동일한 방법으로 진행할 수 있다. 또한, 상기 제2에피실리콘층(55)대신에 도핑된 비정질실리콘, 다결정실리콘, 텅스텐층, 티타늄 또는 기타 도전성 금속층중에서 선택하여 사용할 수도 있다.
한편, 상기 제2 에피실리콘층(55)을 성장시키는 대신에 최적화된 다결정실리콘을 이용한 갭매립공정으로 다결정실리콘층을 사용할 수 있다. 이때, 상기 다결정실리콘층은 전기로 방법의 다결정실리콘이나 단일 웨이퍼 형태의 LPCVD 방법을 이용한 다결정실리콘의 어떠한 경우라도 상관없다. 또한, 상기 다결정실리콘을 사용하는 경우에, 화학기계연마공정에 의해 다결정실리콘층을 평탄화시켜 콘택플러그를 완성할 수도 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 플러그 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 플러그 형성방법에 있어서는, 초미세소자의 콘택플러그 형성시에 공정마진 확보를 통해 쉽게 콘택을 형성할 수 있다. 예를들어, 에피실리콘 성장공정에 있어서, 측면성장 억제의 허용마진을 충분히 확보할 수 있으며, 층간절연막 증착공정에서 단차가 낮아짐으로 인해 발생하는 갭매립(gap filling) 마진을 확보할 수가 있다.
또한, 본 발명은 랜딩플러그 콘택을 형성을 위한 식각공정시에 타겟 감소로인한 마진을 확보할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (16)

  1. 실리콘기판 상에 BPSG 산화막 또는 순수산화막으로 이루어진 절연막을 3000 내지 7000Å의 두께로 형성하는 단계;
    상기 절연막내에 콘택홀을 형성하는 단계;
    상기 콘택홀내에 LPCVD 또는 UHVCVD 방법에 따라 에피실리콘층을 1500 내지 2000Å의 두께로 형성하는 단계; 및
    상기 에피실리콘층 상에 에피실리콘층, 다결정실리콘층 및 텅스텐층으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 도전성플러그를 1000 내지 3000Å의 두께로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  2. 제1항에 있어서, 상기 절연막을 형성하는 전 단계에서 실리콘기판상에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  3. 제2항에 있어서, 상기 게이트는 500 내지 1500 Å의 다결정실리콘 또는 500 내지 1500 Å의 텅스텐으로 형성하거나 이들 두 막을 적층하여 사용하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  4. 제2항에 있어서, 상기 게이트상면에 1000 내지 3000 Å 두께의 질화물 계열의 하드마스크를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  5. 제4항에 있어서, 상기 질화물계열의 하드마스크는 LPCVD 방법 또는 PECVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  6. 제2항에 있어서, 상기 게이트측면에 100 내지 500 Å 두께의 질화물 계열의 절연막스페이서를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  7. 제6항에 있어서, 상기 질화물계열의 절연막스페이서는 LPCVD 방법 또는 PECVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 에피실리콘층을 LPCVD 방법에 따라 형성하는 경우, 800 내지 1000℃의 온도에서 1 내지 5분간 수소 베이크 공정을 실시하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  11. 제1항에 있어서, 상기 에피실리콘층을 LPCVD 방법에 따라 형성하는 경우, 5 내지 300Torr의 압력을 유지한 상태에서 SiH2Cl2가스와 HCl 가스를 각각 10 내지 500sccm 정도로 유입시켜 실시하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  12. 제1항에 있어서, 상기 에피실리콘층을 UHVCVD 방법에 따라 형성하는 경우, 400 내지 800℃의 온도 및 0.1 내지 20mTorr 압력하에서 수소 베이크 공정을 실시하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  13. 제1항에 있어서, 상기 에피실리콘층을 UHVCVD 방법에 따라 형성하는 경우, 400 내지 800℃의 온도 및 0.1mTorr 내지 100Torr의 압력을 유지한 상태에서 SiH2Cl2가스와 Cl2가스를 사용하여 실시하는 것을 특징으로하는 반도체소자의 플러그 형성방법.
  14. 삭제
  15. 삭제
  16. 삭제
KR10-2001-0061885A 2001-10-08 2001-10-08 반도체소자의 플러그 형성방법 KR100455724B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2001-0061885A KR100455724B1 (ko) 2001-10-08 2001-10-08 반도체소자의 플러그 형성방법
JP2001399958A JP4646174B2 (ja) 2001-10-08 2001-12-28 半導体素子の製造方法
US10/034,242 US6472303B1 (en) 2001-10-08 2001-12-28 Method of forming a contact plug for a semiconductor device
TW090133285A TW530383B (en) 2001-10-08 2001-12-31 Method of forming a contact plug for a semiconductor device
US13/568,920 USRE45232E1 (en) 2001-10-08 2012-08-07 Method of forming a contact plug for a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0061885A KR100455724B1 (ko) 2001-10-08 2001-10-08 반도체소자의 플러그 형성방법

Publications (2)

Publication Number Publication Date
KR20030029398A KR20030029398A (ko) 2003-04-14
KR100455724B1 true KR100455724B1 (ko) 2004-11-12

Family

ID=19714947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0061885A KR100455724B1 (ko) 2001-10-08 2001-10-08 반도체소자의 플러그 형성방법

Country Status (4)

Country Link
US (2) US6472303B1 (ko)
JP (1) JP4646174B2 (ko)
KR (1) KR100455724B1 (ko)
TW (1) TW530383B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101063861B1 (ko) * 2003-07-18 2011-09-14 매그나칩 반도체 유한회사 반도체 소자의 플러그 폴리 패드 형성방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505456B1 (ko) * 2002-11-27 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
KR100632036B1 (ko) * 2002-12-30 2006-10-04 동부일렉트로닉스 주식회사 반도체 메모리 소자의 제조 방법
KR100503519B1 (ko) * 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
US7468311B2 (en) * 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
KR100602092B1 (ko) * 2004-07-26 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100602093B1 (ko) * 2004-07-26 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100636670B1 (ko) * 2004-12-16 2006-10-23 주식회사 하이닉스반도체 랜딩 플러그 콘택 마스크 및 이를 이용한 플러그 제조 방법
KR100637689B1 (ko) * 2005-04-21 2006-10-24 주식회사 하이닉스반도체 고상에피택시 방식을 이용한 반도체소자의 콘택 형성 방법
JP4215787B2 (ja) * 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
JP2007294618A (ja) * 2006-04-24 2007-11-08 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
JP4552926B2 (ja) 2006-11-20 2010-09-29 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
US20120261772A1 (en) * 2011-04-15 2012-10-18 Haizhou Yin Semiconductor Device and Method for Manufacturing the Same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130682A (ja) * 1993-11-02 1995-05-19 Nippon Steel Corp 半導体装置の製造方法
KR19990084959A (ko) * 1998-05-12 1999-12-06 윤종용 도전 패드 형성 방법
KR20010068539A (ko) * 2000-01-06 2001-07-23 윤종용 반도체 장치의 자기 정렬 콘택 패드 형성 방법
KR20010080841A (en) * 2000-01-17 2001-08-25 Samsung Electronics Co Ltd Method for manufacturing semiconductor dram device
KR100335124B1 (ko) * 1999-10-18 2002-05-04 박종섭 반도체 소자의 에피택셜층 형성 방법

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4005450A (en) 1970-05-13 1977-01-25 Hitachi, Ltd. Insulated gate field effect transistor having drain region containing low impurity concentration layer
US4016587A (en) 1974-12-03 1977-04-05 International Business Machines Corporation Raised source and drain IGFET device and method
JPS5982768A (ja) 1982-11-02 1984-05-12 Nec Corp 半導体装置の製造方法
JPS59165465A (ja) 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法
JPS59165464A (ja) 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法
JPS59165461A (ja) 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd ショットキ接合形化合物半導体電界効果トランジスタの製造方法
JPS59165463A (ja) 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd 化合物半導体電界効果トランジスタの製造方法
JPS59165462A (ja) 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd 化合物半導体電界効果トランジスタの製造方法
JPS59189677A (ja) 1983-04-13 1984-10-27 Fujitsu Ltd 半導体装置の製造方法
JPS616195A (ja) 1984-06-21 1986-01-11 Matsushita Electric Ind Co Ltd 液相エピタキシヤル成長方法
JPS61164355A (ja) 1985-01-16 1986-07-25 Mitsubishi Electric Corp エレベ−タの故障通報装置
JPH01105529A (ja) 1987-10-19 1989-04-24 Toshiba Corp 半導体装置の製造方法
US4966868A (en) * 1988-05-16 1990-10-30 Intel Corporation Process for selective contact hole filling including a silicide plug
JPH02130919A (ja) 1988-11-11 1990-05-18 Nec Corp 半導体膜の形成方法
US5291058A (en) 1989-04-19 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device silicon via fill formed in multiple dielectric layers
KR920008886B1 (ko) 1989-05-10 1992-10-10 삼성전자 주식회사 디램셀 및 그 제조방법
US4948745A (en) 1989-05-22 1990-08-14 Motorola, Inc. Process for elevated source/drain field effect structure
JPH0671073B2 (ja) * 1989-08-29 1994-09-07 株式会社東芝 半導体装置及びその製造方法
US5321285A (en) * 1990-05-07 1994-06-14 Micron Technology, Inc. Carrier injection dynamic random access memory having stacked depletion region in Mesa
US5073516A (en) 1991-02-28 1991-12-17 Texas Instruments Incorporated Selective epitaxial growth process flow for semiconductor technologies
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5273921A (en) 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US5286996A (en) 1991-12-31 1994-02-15 Purdue Research Foundation Triple self-aligned bipolar junction transistor
JP2905642B2 (ja) 1992-01-18 1999-06-14 三菱電機株式会社 半導体装置およびその製造方法
KR960008550B1 (en) * 1992-12-31 1996-06-28 Hyundai Electronics Ind Contact plug manufacturing method using tungsten
US5652180A (en) * 1993-06-28 1997-07-29 Kawasaki Steel Corporation Method of manufacturing semiconductor device with contact structure
US5604368A (en) 1994-07-15 1997-02-18 International Business Machines Corporation Self-aligned double-gate MOSFET by selective lateral epitaxy
US6001729A (en) * 1995-01-10 1999-12-14 Kawasaki Steel Corporation Method of forming wiring structure for semiconductor device
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
JP2875210B2 (ja) 1996-06-21 1999-03-31 泰孝 山下 耐摩耗ブロック及びその摩滅程度の簡易識別方法
JP2964960B2 (ja) 1996-09-27 1999-10-18 日本電気株式会社 半導体装置およびその製造方法
US5804470A (en) 1996-10-23 1998-09-08 Advanced Micro Devices, Inc. Method of making a selective epitaxial growth circuit load element
JP2877108B2 (ja) 1996-12-04 1999-03-31 日本電気株式会社 半導体装置およびその製造方法
US5854127A (en) * 1997-03-13 1998-12-29 Micron Technology, Inc. Method of forming a contact landing pad
US6372630B1 (en) * 1997-04-18 2002-04-16 Nippon Steel Corporation Semiconductor device and fabrication method thereof
US5955759A (en) 1997-12-11 1999-09-21 International Business Machines Corporation Reduced parasitic resistance and capacitance field effect transistor
US6030891A (en) 1997-12-18 2000-02-29 Advanced Micro Devices, Inc. Vacuum baked HSQ gap fill layer for high integrity borderless vias
US6177340B1 (en) * 1999-02-18 2001-01-23 Taiwan Semiconductor Manufacturing Company Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure
US6150190A (en) 1999-05-27 2000-11-21 Motorola Inc. Method of formation of buried mirror semiconductive device
US6090691A (en) 1999-11-15 2000-07-18 Chartered Semiconductor Manufacturing Ltd. Method for forming a raised source and drain without using selective epitaxial growth

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130682A (ja) * 1993-11-02 1995-05-19 Nippon Steel Corp 半導体装置の製造方法
KR19990084959A (ko) * 1998-05-12 1999-12-06 윤종용 도전 패드 형성 방법
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
KR100335124B1 (ko) * 1999-10-18 2002-05-04 박종섭 반도체 소자의 에피택셜층 형성 방법
KR20010068539A (ko) * 2000-01-06 2001-07-23 윤종용 반도체 장치의 자기 정렬 콘택 패드 형성 방법
KR20010080841A (en) * 2000-01-17 2001-08-25 Samsung Electronics Co Ltd Method for manufacturing semiconductor dram device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101063861B1 (ko) * 2003-07-18 2011-09-14 매그나칩 반도체 유한회사 반도체 소자의 플러그 폴리 패드 형성방법

Also Published As

Publication number Publication date
KR20030029398A (ko) 2003-04-14
USRE45232E1 (en) 2014-11-04
JP2003124144A (ja) 2003-04-25
TW530383B (en) 2003-05-01
US6472303B1 (en) 2002-10-29
JP4646174B2 (ja) 2011-03-09

Similar Documents

Publication Publication Date Title
USRE45232E1 (en) Method of forming a contact plug for a semiconductor device
KR100431295B1 (ko) 반도체소자의 플러그 형성방법
US6607955B2 (en) Method of forming self-aligned contacts in a semiconductor device
JP4139586B2 (ja) 半導体装置およびその製造方法
US6069055A (en) Fabricating method for semiconductor device
KR100455725B1 (ko) 반도체소자의 플러그 형성방법
KR100406580B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US6372606B1 (en) Method of forming isolation trenches in a semiconductor device
KR100451504B1 (ko) 반도체소자의 플러그 형성방법
KR100517328B1 (ko) 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR20010010442A (ko) 반도체 소자의 콘택 패드 형성 방법
JP2004040117A (ja) ダマシーンゲート及びエピタキシャル工程を利用した半導体メモリー装置及びその製造方法
KR100524802B1 (ko) 이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR100412194B1 (ko) 반도체 소자의 제조 방법
KR100672761B1 (ko) 콘택 플러그 형성방법
KR100616495B1 (ko) 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법
KR100832022B1 (ko) 반도체소자의 콘택플러그 형성 방법
KR100614574B1 (ko) 랜딩플러그를 구비한 반도체소자 및 그 제조 방법
KR20060112091A (ko) 스택형 반도체 장치 및 그 제조 방법
KR20020053535A (ko) 반도체 소자의 플러그 형성 방법
KR20030003338A (ko) 반도체 소자의 커패시터 형성 방법
KR20060082977A (ko) 스택활성영역을 갖는 반도체소자 및 그의 제조 방법
KR20090045712A (ko) 반도체 소자의 제조방법
KR20090022665A (ko) 반도체 소자의 콘택플러그 형성방법
KR20080098821A (ko) 콘택 플러그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 13