JPS59165463A - 化合物半導体電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体装置、特に化合物半導体電界効果トラン
ジスタの製造方法に関するものである。

（従来技術） ＧａＡｓ等の化合物半導体を基板とする電界効果トラン
ジスタは、超高周波・超高速の信号処理に非常に良好な
性能を発揮し得ることが知られており、その高性能化の
ための基本的事項としては、ゲート長の短縮、ソース・
ドレイン間の直列附加抵抗の低減等が重要である。しか
しながら、従来は微細構造のショットキ接合ゲート電極
の製作、ソース・ドレイン間の短縮、ソース・ドレイン
量的でのゲート電極の相対位置関係の精度の確保等の製
造上の困難な問題があり、素子の製法に全く新規な発想
に基づく飛躍が必要であった。

第１図は、従来の化合物半導体電界効果トランジスタの
製造方法の一例を具体的に示したものである。

第１図（ａ）では、半絶縁性ＧａＡｓ基板１上にｎ形Ｇ
ａＡｓ活性層２及びｎ＋形ＧａＡｓ導電層（以下ｎ＋層
という）３をエピタキシャル成長で積層し、ｎ＋層３の
表面に絶縁膜４を設け、該絶縁膜４にレジスト塗布露光
描画法によショットキ接合ゲート電極を設定するための
絶縁膜開窓エッチを行ない、さらに絶縁膜４をマスクと
して該開窓部のｎ＋層３の選択エッチを行ない、絶縁膜
４をマスクとしてショットキ接合金属の真空蒸着・リフ
トオフによりショットキ接合ゲート電極５を形成する。

第１図（ｂ）では、絶縁膜４を除去した後に１層３上に
オーム性接触のソース電極６及びドレイン電極７を設け
る。以上により電界効果トランジスタが構成される。

しかるに、このような従来の方法では、次のような重大
な欠点がある。すなわち、第１図の方法によるゲート電
極のセルフアライメント方式では、ゲート電極のゲート
長は絶縁膜４の開窓の間隙に等しく、従ってゲート長す
なわちゲート電極線幅として例えば０．５μｍ以下の非
常に小さい線幅を実現しようとすると、所望の線幅に等
しい露光マスクの製作と露光描画技術が必須であり、工
業的な微細構造ゲート電極の形成において極めて重大な
欠点となっている。

また、第１図の方法においては、ゲート電極５の直下は
均一厚さのｎ形活性層（ｎ形ＧａＡｓ活性層２）になっ
ており、ｎ形活性層の中の電子流の制御に関与するゲー
ト長はゲート電極５０線幅そのものであり、故にゲート
長の短縮にともなう微細加工の制限に加えて、微細線幅
のゲート電極に原因するゲート抵抗の増大、ゲート電極
の機械的な安定性等の障害をもたらしている。

（発明の目的） 本発明は上記の点に鑑みなされたもので、その目的は、
テーパ状の段差を有するｎ形活性層を設は該テーパ状段
差部分にショットキ接合ゲート電極を設けることによる
実効的なゲート長の短縮と、選択エピタキシャル成長に
おける絶縁膜上への横方内拡がシ成長を適用した極めて
微細なゲート電極形成法とによシ、極めて高性能な化合
物半導体電界効果トランジスタを得ることができる化合
物半導体電界効果トランジスタの製造方法を提供するこ
とにある。

（実施例） 第２図は、本発明の化合物半導体電界効果トランジスタ
の製造方法の一実施例を示す図である。

この図を参照して本発明の一実施例を詳細に説明する。

第２図（ａ）の工程では、半絶縁性ＧａＡｓ基板（半絶
縁性化合物半導体基板）１１０表面に、ｎ形ＧａＡｓか
らなるｎ形活性層１２をエピタキシャル成長法で設ける
。

第２図（ｂ）の工程では、Ｓｉ、Ｎ、の絶縁膜１３をｎ
形活性層１２上に設け、通常の露光描画法によりソース
側を開窓する絶縁膜エッチを行ない、該絶縁膜１３をマ
スクとしてｎ形活性層１２の堀込みエッチを行ない平担
な堀込み底辺部１４とテーパ状段差１５を設ける。

第２図（Ｃ）の工程では、前工程で使用した絶縁膜１３
を除去した後に再度絶縁膜１６をｎ形活性層１２上に設
け、露光描画法によりソース、ドレイン電極域を開窓す
る絶縁膜エッチを行ない、該絶縁膜１６をマスクとして
ドレイン側のｎ形活性層１２の一部、ソース側のｎ形活
性層１２及び半絶縁性ＧａＡｓ基板１１の一部を選択エ
ッチし、該堀込・み部にＭＯ−ＣＶＤ法によＩＩ）ｎ＋
層１７，１８及び半絶縁性層１９．２０の選択積層エピ
タキシャル成長を行なう。

この工程において、図示の距離Ｌ１すなわちソース・ド
レイン電極域間に残された絶縁膜１６の線幅は、堀込み
部形成時の側面エッチの結果生ずる両掘込部間距離り、
が実効的なソース・ドレイン間距離Ｌｓｄに等しくなる
ように設定される。また、選択積層エピタキシャル成長
においては、ｎ＋層１７．１８の選択エピタキシャル成
長は該成長表面が絶縁膜１６表面にはｙ近似する程度の
厚さに止め、続いて成長反応系への供給ガス流を制御し
て半絶縁性層１９，２０の選択エピタキシャル成長を実
施する。ＭＯ−ＣＶＤ法による化合物半導体のエピタキ
シャル成長法は、か＼る異種導電層の連続積層成長を制
御性よ〈実施できる点で最も効果的である。この工程に
おける半絶縁性層１９．２０ノ選択エピタキシャルにお
いて、本発明の基本的な特徴をなす絶縁膜１６上への横
方向成長部２１゜２２を形成する。

第２図（ｄ）の工程では、再度絶縁膜２３を設はソース
、ドレイン電極部を露光描画・絶縁膜選択エッチにより
開窓し、該開窓部の半絶縁性層１９゜２０の選択掘込み
エッチを行ない、該掘込み部にソース、ドレイン電極の
ためのｎ＋層２４，２５　　を選択エピタキシャル成長
法で形成する。

第２図（ｅ）の工程では、絶縁膜２３を除去した後にレ
ジスト膜２６を設けて露光描画によυ半絶縁性層１９．
２０の横方向成長部２１．２２の周辺以外をレジスト膜
２６で覆い、ショットキ接合ゲート金属の真空蒸着・リ
フトオフを行ない、ゲート電極２７を形成する。この工
程で形成されるゲート電極２７は、前工程で形成された
横方向成長部２１．２２間の距離Ｌ３、テーノ（状段差
１５、および基板１１面に対するゲート金属蒸着の角度
θに関係して、ｎ形活性層１２の平担部に接触する部分
Ｌ４を有し、核部が電界効果トランジスタの特性を支配
する実効的なゲート長Ｌｆとなる。

第２図（ｆ）の工程では、ソース、ドレイン電極金属２
８　’＋　２９を真空蒸着法で設け、熱処理を行ない耐
層２４．２５に対するオーム性接触のソース、ドレイン
電極を形成する。以上で化合物半導体電界効果トランジ
スタが完成する。

なお、以上に詳述した本発明の一実施例において、第２
図（ｂ）の工程で絶縁膜１３を設けてテーノ（状段差形
成のエッチを行なっているが、絶縁膜１３の被覆を省略
して露光描画Ｖジストノ（ターンのみでエッチを行なう
ことも可能である。また、第２図（ｄ）の工程で絶縁膜
２３をマスクとして半絶縁性層１９．ｚ’ｏの選択掘込
みエッチ及びｎ＋層２４゜２５の選択エピタキシャル成
長を行なったが、絶縁膜２３をマスクとする選択イオン
注入法によるｎ形不純物の注入により開窓部の半絶縁性
層１９゜２０をｎ＋層に置換することも可能である。

（発明の特徴・効果） 以上の一実施例から明らかなように、本発明の化合物半
導体電界効果トランジスタの製造方法の特徴は、ソース
・ドレイン間距離相当のマスクを使用して極微細寸法の
ゲート長を有するゲート電極を、ソース、ドレイン電極
に対する相対位置関係を自動的に設定して構成すること
にあり、素子構造の微細化による高性能化に直接的に大
きく貢献するものである。すなわち、本発明は次の二つ
の基本原理により極微細構造を実現するものである。そ
の第１の本発明の特徴的な方法は、ＭＯ−ＣＶＤ法によ
る化合物半導体の選択エピタキシャル成長における絶縁
膜上への横方向成長を極めて巧妙に活用したものであり
、その基本原理は次のような発明者らによる実験研究結
果にもとづくものである０ 第３図は、ＭＯ−ＣＶＤ法によるＧａＡｓ　３１の選択
エピタキシャル成長における絶縁膜３２上への横方向成
長の横断面図を示すものであり、（ｉｏｏ）面結晶の二
つの直交するへき開面の片方の軸方向の横断面を同図（
ａ）に、またその方向と３０．９６°傾いた方向での横
断面を同図（ｂ）に示し、その形状は母材結晶の単結晶
性を極めて忠実に受は継いだ優れた単結晶性のもとに非
常に正確な面で構成されることが確認され次。このよう
にひさし状に延びた横方向結晶形状は、本発明における
ゲート電極金属のマスクとしてリフトオフを容易にし、
かつゲート電極と半絶縁性層との間に適当な空隙を構成
するのに有効である。両横方向成長端間の距離は、ＭＯ
−ＣＶＤ法における供給ガス流量、成長温度、成長時間
等の成長条件の制御により極めて高精度に設定可能であ
る。

本発明の第２の特徴的な方法は、ゲート電極域にテーパ
状段差を設けて実効的なゲート長を更に短縮することに
ある。電界効果トランジスタにおけるゲート電極による
ソース・ドレ・１７間電流の制御作用は、ゲート電極直
下の薄い活性層部分でのゲート電圧による空乏層の拡が
りに起因することは周知の理論が示すところであり、従
って本発明によるゲート構造においてゲート電極の制御
作用に直接関与する部分は平担なり形活性層部に接触す
る部分Ｌ４のみであり、核部は前述の横方向成要部間の
距離Ｌ３よシ更に狭くすることができる上に、Ｌ３及び
テーパ状段差の位置が一定のもとでも基板面に対するゲ
ート金属蒸着の角度の設定により微細に調整設定が可能
であり、Ｌ、の数分の１程度まで微細にすることができ
る。一方、ｎ形活性層のテーパ状段差部に接触している
ゲート電極部分は、微細ゲート電極化にともなうゲート
抵抗の増大を防止し、ゲート電極の機械的・構造的な保
強に貢献し、素子の高信頼性化、製造歩留υの向上に大
いに役立つ。また、ｎ形活性層のテーバ状段差部は、化
合物半導体電界効果トランジスタで特に高電流密度動作
におけるドレイン側での高電界効果による性能劣化を解
消すると共に、コレクタ側活性層の直列抵抗を更に低減
する効果を有するＯ 以上に詳述した本発明の微細構造化の効果を具体的寸法
例で示すと以下のようになる。すなわち、本発明の実施
に当って使用されるマスクの最小線幅（Ｌ、）は、ゲー
ト長（Ｌｙ）よりは大きいことは勿論のこと、ソース・
ドレイン間距離（Ｌｓｄ）よりも更に広い線幅に相当し
ている（　Ｌ＋　＞　Ｌｓｄ　＝　Ｌｘ　＞　Ｌｙ　）
。

微細線幅のマスクの製作および露光描画技術は線幅の減
小にともなって加速度的に困難性が増大する傾向にあり
、その工業的な限界を１μｍとすると、従来のように最
小線幅がゲート長に相当する場合（Ｌ、　＝　Ｌｒ）の
短ゲート化の限界は１μｍ程度となる。

これに対して本発明の一実施例においては、Ｌ、　＝１
．０μｍのマスクを使用して、ｎ形活性層の選択エッチ
の側面エッチ量を０．１５μｍ１選択エピタキシャル成
長の横方向成長を０．３μｍに設定し、テーパ状段差に
よる実効的なゲート長の短縮を１／２に設定すると、Ｌ
ｙ　（＝Ｌ４）　＝　０．２　Ａｍ、　Ｌｓｄ　＝　０
．７　ｆｉｍの極めて微細構造の電界効果トランジスタ
が製造される。

（発明の説明のまとめ） 以上に詳述したように、本発明の化合物半導体電界効果
トランジスタの製造方法は、ゲート電極域にｎ形活性層
のテーパ状段差を設けて実効的なゲート長を短縮する効
果と、選択エピタキシャル成長における絶縁膜上への特
徴的な横方向成長部の形成とにより、極めて微細なゲー
ト長を実現するものでｓｂ、しかも極めて短距離のソー
ス・ドレイン間にゲート電極が自動的に高精度な相対位
置関係を確保して設定され、短ゲート変化による高性能
化とソース・ドレイン間の直列附加抵抗の最小化を同時
に達成し、超高周波低雑音増幅器用素子および超高速集
積化素子の性能を飛躍的に向上する優れた効果を有する
。

【図面の簡単な説明】

第１図は従来の化合物半導体電界効果トランジスタの製
造方法の一例を具体的に示す断面図、第２図は本発明の
化合物半導体電界効果トランジスタの製造方法の一実施
例を示す断面図、第３図はＭＯ−ＣＶＤ法によるＧａＡ
ｓの選択エピタキシャル成長における絶縁膜上への横方
向成長の状態を示す断面図である。 １１・・・半絶縁性ＧａＡｓ基板、　１２・・・ｎ形活
性層（ｎ形Ｇ８．Ａｓ層）、　１４・・・平担な堀込み
底辺部、１５・・・テーパ状段差、１６・・・絶縁膜、
１７．１８・・・ｎ＋層、１９．２０・・・半絶縁性層
、２１．２２・・・横方向成長部、２７・・・ゲート電
極。 第１図 第２図 第３図 ３１　　　　３２　　　　　　　３１ 手続補正書 昭和　５３手　ｍ月１９日 特許庁長官若　杉　和　夫殿 １、事件の表示 昭和５８年　特　許　願第３８１６８　　　号２、発明
の名称 化合物半導体電界効果トランジスタの製造方法３、補正
をする者 事件との関係　　　　特　許　　出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付　　昭和　　年　　月　　日　（自
発）６　補正の対象 明細１．の発明の詳細な説明の欄 ７、補正の内容 １針載琶す１ト炉 １）　　８）Ｊ細瞥１ａ頁４行「変化」を「良化」と訂
正する。

Claims (1)

【特許請求の範囲】
1. 半絶縁性化合物半導体基板上にｎ形活性層を設ける゛工
   程と、露光描画法によりゲート域に前記ｎ形活性層のテ
   ーバ状段差を形成する工程と、絶縁膜を被覆した後、露
   光描画法によりソース、ドレイン電極域の絶縁膜を開窓
   し、該絶縁膜をマスクとしてドレイン側のｎ形活性層の
   一部、ソース側のｎ形活性層及び半絶縁性化合物半導体
   基板の一部を選択エッチして、該掘込み部にＭＯ−ＣＶ
   Ｄ法によりｎ１層及び半絶縁性層の選択エピタキシャル
   成長を行ない、ソース・ドレイン間の絶縁膜上に横方向
   へ拡がる半絶縁性層の横方向成長部を形成する工程と、
   該横方向成長部をマスクとしてゲート域のテーパ状段差
   にまたがってゲート電極を蒸着法により形成する工程と
   を具備することを特徴とする化合物半導体電界効果トラ
   ンジスタの製造方法。