JPH02262342A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。より具体的
にいえば、半導体基板（主として化合物半導体基板）の
素子分離された領域にリセス構造の電界効果トランジス
タ（ＦＥＴ）を構成された半導体装置の製造方法に間す
る。

〔背景技術〕

第３図（ａ）〜（ｄ）に示すものは、−導電型の半導体
基碌にメサ型のＦＥＴを構成された従来の半導体装置の
製造方法である。

半導体基板５１は、半絶縁性ＧａＡｓ基板５７とバッフ
ァ層６５と動作層６１により構成されている。

まず、第３図（ａ）に示すように、半導体基板５１上面
にホトレジスト膜６６を形成し、素子分離用の溝６４を
形成する部分に対応してホトレジスト膜６６に開口６７
を形成し、この後ホトレジストＷＡ６６の開口６７から
リン酸系エツチング液、硫酸系エツチング液、アルカリ
系エツチング液等の各種エツチング液を適用してメサエ
ッチングし、溝６４によって素子分離する。

次に、第３図（ｂ）に示すように、半導体基板５１の上
面にオーム接触したソース及びドレイン電極６２．６３
を形成する。

この後、第３図（Ｃ）に示すように、半導体装置５１並
びにソース及びドレイン電極６２．６３の表面にホトレ
ジスト膜５４を形成し、リセス部となるべき領域に対応
させてホトレジスト膜５４に開口５５を窓あけし、この
間口５５を通して動作層６１の一部をリン酸系エツチン
グ液その他の各種エツチング液で掘り込み、リセス部５
２を形成する。

次に、第３図（ｄ）に示すように、ホトレジスト膜５４
の開口５５を通し、リフトオフ法によってリセス部５２
内にショットキー接触したゲート電極５３を形成する。

〔発明が解決しようとする課題〕

しかしながら、上記従来方法では、リン酸系エツチング
液等を用いたウェットエツチング工程によってメサエッ
チングを行っているので、第３図（ａ）に示すように横
方向へのサイドエツチングが生じる。このため、素子分
離のための溝幅が大きくなり、素子間隔を縮小できず、
高集積化の妨げとなっていた。

また、リセス構造を形成する場合も、同様にリン酸系エ
ツチング液によってウェットエツチングを行っているの
で、第３図（ｃ）に示すように横方向へのエツチングが
生じる。従って、ホトレジスト膜がリセス部に対してオ
ーバハングし、このためホトレジスト膜の開口を通して
ゲート電極を形成した場合、ゲートメタルの蒸着粒子が
ホトレジスト膜のオーバハング部分によって妨げられ、
第３図（ｄ）に示すようにリセス部の両側面とゲート電
極との距ＭＬ、、、Ｌｄ□が大きくなり、このためソー
ス・ゲート間及びドレイン・ゲート間抵抗Ｒ，Ｒｄが増
大し、高周波特性を低下させていた。

しかも、従来例のようなウェットエツチングでは、エツ
チング深さを深くした場合にはサイドエツチングも大き
くなり、エツチング深さもしくはエツチング形°状を自
由に制御することが困難であった。

しかして、本発明は、上記の問題点のうちリセス部を形
成する際の問題を解決するためになされたものであり、
その主な目的とするところはりセス部形成時におけるサ
イドエツチングをなくし、ソース・ゲート間及びドレイ
ン・ゲート間抵抗を小さくして半導体装置の高周波特性
を改善することにある。

〔課題を解決するための手段〕

このため、本発明の半導体装置の製造方法は、半導体基
板に形成されたリセス部内にゲート電極を設けられた半
導体装置の製造方法であって、半導体基板表面に形成さ
れたマスクの開口を通して半導体基板にイオン注入する
ことにより半導体基板のリセス部となるべき領域を非晶
質化し、この非晶質化された領域を非晶質領域にのみ働
くエツチング液によって除去することによってリセス部
を形成し、この後リセス部内にゲート電極を形成するこ
とを特徴としている。

〔作用〕

すなわち、リセス部となるべき領域はイオン注入技術に
より非晶質化されるが、注入されたイオンはマスク下に
回り込まないためマスク下は非晶質化しない。したがっ
て、リセス部となるべき領域だけを精密に非晶質化する
ことができる。この後、非晶質領域のみに働くエツチン
グ液（例えば、）（αのような酸系エツチング液、Ｎａ
ＯＨのようなアルカリ系エツチング液等）を用いて上記
非晶質領域のみを除去すると、サイドエツチングのない
リセス部を形成することができる。

したがって、このリセス部内にゲート電極を形成した時
、リセス部の両側面とゲート電極との距１１１１ｉＬ□
、Ｌｄｇが極めて小さくなり、ソース・ゲート間抵抗Ｒ
８及びドレイン・ゲート間抵抗Ｒｄが小さくなって高周
波特性が良好となる。

また、半導体基板を非晶質化する深さは、注入イオンの
イオン種とエネルギー、ドース量に依存するので、これ
らを制御することにより希望のエツチング深さを得るこ
とができる。

〔実施例〕 以下、本発明の実施例を添付図に基づいて詳述する。

第１図（ａ）〜（ｄ）に示す実施例は、半絶縁性ＧａＡ
ｓ基板７の分離帯８によって素子分離されたＦＥＴの製
造方法である。

まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板７上にマスクとなるホトレジスト膜９を塗着させ、こ
のホトレジスト膜９を通常のホトリソグラフィにより加
工して所定の動作層となるべき領域１１ａに対応させて
選択的に開口１０を窓あけし、例えばイオン種として２
９３１＋を用いたイオン注入βにより、濃度１０１６〜
１０　”ｃｍ−３の範囲のｎ型半導体層による動作層と
なるべき領域１１ａを形成する。このとき、注入イオン
はホトレジスト膜９の下方へ回り込まないので、ホトレ
ジスト膜９の開口１０と対応して精密に動作層となるべ
き領域１１ａが形成される。そして、この動作層となる
べき領域１１ａは、ホトレジストｒＩｌ！９の下の半絶
縁性ＧａＡｓ基板７の分離帯８によって素子分離されて
いる。イオン注入βによって動作層となるべき領域１１
ａが精密に形成されると、素子分離のための分離帯８も
精密に形成されるので、素子間に余分な距離を見込んで
設計する必要がなくなり、素子間距離を小さくでき、半
導体装置の高集積化を進めることができる。

次に、第１図（ｂ）に示すように、前記ホトレジスト膜
９を除去した後、窒素雰囲気中で８００℃前後の温度に
よりアニールし、動作層１１としてのｎ型半導体層を形
成する。これにより半導体基板１は、半絶縁性ＧａＡｓ
基板７内に寸法精度の高い動作層１１が形成される。つ
ぎに、同図（ｂ）に示すように、リフトオフ法によって
動作層１１の上にオーミック接触したソース及びドレイ
ン電極１２１３（例えば、電極材料としてＡｕＧｅ　−
Ｎｉ　−Ａｕを用いる。）を形成する。

ついで、第３図（Ｃ）に示すように、半導体基板ｌの上
面並びにソース・ドレイン電ｆｉ１２．１３の表面にホ
トレジスト膜４を形成する。次に、前記と同様にホトリ
ソグラフィによって、ホトレジスト膜４にリセス部とな
るべき領域２ａに対応して開口５をあけ、ホトレジスト
膜４をマスクにして例えばイオン種Ａｒを用いてリセス
部となるべき領域２ａにイオン注入αを行うと、イオン
注入された箇所が非晶質化される。この時も、注入イオ
ンは、ホトレジスト膜４の下方には回り込まないので、
動作層１１にはホトレジスト膜４の開口５に対応して精
密に非晶質領域６が形成される。したがって、この後、
Ｈ（５２のような酸系エツチング液、ＮａＯＨのような
アルカリ系エツチング液などの非晶質領域６のみに働く
エツチング液を用いて非晶質領域６をエツチング除去す
ると、精密なリセス部２が形成される。しかも、非晶質
領域６はホトレジスト［４の下には存在していないので
、上記エツチング液を用いて非晶質領域６をエツチング
した時、リセス部２のサイドエツチングがなく、ホトレ
ジスト膜４の縁がリセス部２内にオーバハングしない。

ついで、ピンチオフ電圧■、を調整するために数１０人
ウェットエツチングした後、ホトレジスト膜４の開口ら
を通してゲートメタルであるＴｉ・ＰＬ・Ａｕをリセス
部２内に全面蒸着し、リフトオフ法によってショットキ
ー接触したゲート電極３を形成する。リセス部２の前記
エツチング工程において、横方向へのサイドエツチング
°効果がなく、ホトレジスト膜４がリセス部２内にオー
バハングしていないので、ゲート電極３の蒸着粒子がホ
トレジスト膜４のオーバハング部分によって妨げられる
ことがなく、リセス部２の内側面とゲート電極３との距
離Ｌ□＋ＬｄＪＴがほとんどなくなり、ソース・ゲート
間及びドレイン・ゲート間抵抗Ｒ。

Ｒｄを低減でき、ＧａＡｓＦ　Ｅ　Ｔのマイクロ波領域
における高周波特性を・著しく向上できる。

また、非晶質領域６の形状、すなわちリセス部２の形状
は、イオン注入条件のみによって決定されるので、微細
な制御が可能となり、素子特性の再現性にすぐれている
という利点もある。

つぎに、第２図（ａ）〜（ｅ）に示すものは本発明の他
側であって、素子間の溝１４によって素子分離されたメ
サ型のＦＥＴである。

すなわち、第２図（ａ）に示すように、まず半絶縁性Ｇ
ａＡｓ基板７、バッファ層１５及び動作層１１からなる
半導体基板１（エピタキシャル基板）上にホトレジスト
膜１６を塗着させ、これを通常のホトリソグラフィによ
り加工して素子分離用の溝となるべき領域１４ａに対応
させて選択的に開口１７を窓あけし、この間口１７を通
して例えばイオン種としてＡｒを用いてイオン注入γを
行い、素子分離用の溝となるべき領域１４ａに非晶質層
１８を形成する。

ついで、第２図（ｂ）に示すように、Ｈαのような酸系
エツチング液、ＮａＯＨのようなアルカリ系エツチング
液などの非晶質層１８のみに働くエツチング液を用いて
上記非晶質層１８をエツチング除去し、素子のメサ−形
状が形成される。ここで示すメサ形状は、従来から用い
られている例えばリン酸系エツチング液によるウェット
エツチング技法を用いて形成してもよい、もつとも、イ
オン注入によれば、精密に素子分離用の溝１４を形成す
ることができるので、この溝幅を小さくすることができ
、素子間隔を小さくでき、微細加工が容易になり、高集
積化をより進めることができる。

引き続き、第２図（ｃ）〜（ｅ）に示すように、動作層
１１の上にソース・ドレイン電極１２．１３が形成され
、全体をホトレジスト膜４によって覆い、リセス部とな
るべき領域２ａに対応する開口５をホトレジスト膜４に
あけ、この開口５からイオン注入αを行ってリセス部と
なるべき領域２ａを非晶質化する。この後、Ｈαのよう
な酸系エツチング液、ＮａＯＨのようなアルカリ系エツ
チング液などの非晶質領域６のみに働くエツチング液を
用いて上記非晶質領域６をエツチング除去し、リセス部
２を形成し、リセス部２内にゲート電極３を形成する。

この第２図（Ｃ）〜（ｅ）に示す工程の詳細は、第１図
（ｂ）〜（ｄ＞に示すのと同様であるので、対応する箇
所には同じ番号を与えて詳細は省略しである。

〔発明の効果〕

以上詳述したように、この発明の方法によれば、横方向
のサイドエツチングなしにマスク王妃すセス部を形成で
きるので、リセス部の両側面とゲート電極との距離をほ
ぼなくすことができ、ゲート・ソース間及びトレイン・
ソース間の抵抗を低減でき、高周波特性の優れたＦＥＴ
を容易に製造できる特長がある。

また、イオン注入条件を逼択することによってリセス部
を再現性よく形成することができるので、ＦＥＴの特性
をより均一化させることができ、高信顆性を得ることが
できる。

【図面の簡単な説明】

第１図（ａ）（ｂ）（ｃ）（ｄ）は本発明の一実施例に
よるＦＥＴの製造方法を工程順に示す断面図、第２図（
ａ＞（ｂ）（ｃ）（ｄ）（ｅ）は本発明の他側によるＦ
ＥＴの製造方法を一工程順に示す断面図、第３図（ａ）
（ｂ）（ｃ）（ｄ）は従来例によるＦＥＴの製造方法を
工程順に示す断面図である。 １・・・半導体基板 ２・・・リセス部 ２ａ・・・リセス部となるべき領域 ３・・・ゲート電極 ４・・・ホトレジスト膜 ５・・・開口 ６・・・非晶質領域 α・・・イオン注入 第１図 図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板に形成されたリセス部内にゲート電極
   を設けられた半導体装置の製造方法であって、半導体基
   板表面に形成されたマスクの開口を通して半導体基板に
   イオン注入することにより半導体基板のリセス部となる
   べき領域を非晶質化し、この非晶質化された領域を非晶
   質領域にのみ働くエッチング液によって除去することに
   よってリセス部を形成し、この後リセス部内にゲート電
   極を形成することを特徴とする半導体装置の製造方法。