JP2867472B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔概要〕 本発明は,InAlAs/InGaAs系ヘテロ接合を用いて２次元
電子ガスをチャネルとする半導体装置の製造方法に関
し， ゲート・リセスを光励起選択ドライエッチング出来る
ようにし，またエンハンスメントモードトランジスタと
デプレショントランジスタを同一基板上に容易に作り分
けることを目的とし， 基板上に形成されたInAlAs層と、該InAlAs層上に接し
て形成され、該InAlAs層の一部表面を表出する開口部を
有するInP層と、該開口部内に形成され、前記InAlAs層
の一部表面が露出しないように底部が前記InAlAs層と電
気的に接触し、両側面部が前記InP層と接触したゲート
電極と、前記開口部をはさんで対向し、前記InP層にそ
れぞれ電気的に接続されたソース電極及びドレイン電極
を有するように構成する。
電子ガスをチャネルとする半導体装置の製造方法に関
し， ゲート・リセスを光励起選択ドライエッチング出来る
ようにし，またエンハンスメントモードトランジスタと
デプレショントランジスタを同一基板上に容易に作り分
けることを目的とし， 基板上に形成されたInAlAs層と、該InAlAs層上に接し
て形成され、該InAlAs層の一部表面を表出する開口部を
有するInP層と、該開口部内に形成され、前記InAlAs層
の一部表面が露出しないように底部が前記InAlAs層と電
気的に接触し、両側面部が前記InP層と接触したゲート
電極と、前記開口部をはさんで対向し、前記InP層にそ
れぞれ電気的に接続されたソース電極及びドレイン電極
を有するように構成する。
本発明は,InAlAs/InGaAs系ヘテロ接合を用いて２次元
電子ガスをチャネルとする半導体装置に関する。
電子ガスをチャネルとする半導体装置に関する。
近年,InAlAs/InGaAs系の高電子移動度トランジスタ
（HEMT）は，以下に述べる利点のために研究開発が活発
になっている。
（HEMT）は，以下に述べる利点のために研究開発が活発
になっている。
即ち,InGaAsチャネル層の電子飽和速度が大きく，か
つ電子移動度が大きいこと,n型InAlAs電子供給層は高濃
度ドーピングが可能で，しかも，深いトラップ準位が少
ないこと,InAlAsとInGaAs間のバンド不連続値が大き
く，電子面濃度を大きく採れる等である。
つ電子移動度が大きいこと,n型InAlAs電子供給層は高濃
度ドーピングが可能で，しかも，深いトラップ準位が少
ないこと,InAlAsとInGaAs間のバンド不連続値が大き
く，電子面濃度を大きく採れる等である。
最近のデータによれば，カットオフ周波数fTが200GHz
を超え，伝達コンダクタンスgmは1s/mmを達成するな
ど，この系のポテンシャルの高さを実証してきている。
を超え，伝達コンダクタンスgmは1s/mmを達成するな
ど，この系のポテンシャルの高さを実証してきている。
この材料系のデバイスを集積化していく際，デバイス
特性の均一性，デバイスの高歩留り化，とりわけゲート
部のリセスエッチング方法として，光励起選択ドライリ
セスエッチング法が提供されているが,InGaAsに対する
光励起エッチングの不安定性，或いは,InGaAsとゲート
メタルの接触の問題が生じてしまうことがあり，これら
の歩留り低下要因を極力なくしていく必要がある。
特性の均一性，デバイスの高歩留り化，とりわけゲート
部のリセスエッチング方法として，光励起選択ドライリ
セスエッチング法が提供されているが,InGaAsに対する
光励起エッチングの不安定性，或いは,InGaAsとゲート
メタルの接触の問題が生じてしまうことがあり，これら
の歩留り低下要因を極力なくしていく必要がある。
第５図は従来構造のHEMTの模式断面図である。
図において,44は半絶縁性InP基板,45はバッファ層と
してのｉ−In0.52Al0.48As,46はチャネル層としてのｉ
−In0.53Ga0.47As,47は２次元電子ガス,48は電子供給層
としてのｎ−In0.52Al0.48As,49はリセス形成層として
のｎ−InGaAs,50はソース,51はドレイン,52はゲートで
ある。
してのｉ−In0.52Al0.48As,46はチャネル層としてのｉ
−In0.53Ga0.47As,47は２次元電子ガス,48は電子供給層
としてのｎ−In0.52Al0.48As,49はリセス形成層として
のｎ−InGaAs,50はソース,51はドレイン,52はゲートで
ある。
従来のInAlAs/InGaAs系HEMTにおいては，光励起選択
ドライエッチングにより，キャップ層のInGaAs層のみエ
ッチングし，露出したInAlAs層にゲートメタルを形成し
ていた。
ドライエッチングにより，キャップ層のInGaAs層のみエ
ッチングし，露出したInAlAs層にゲートメタルを形成し
ていた。
ところが,InGaAsにたいする光励起エッチングは，エ
ッチングガスの混合比ばらつきにより，エッチングレー
トにバラツキを生じたり，エッチング面に荒れを生じる
ことがある。
ッチングガスの混合比ばらつきにより，エッチングレー
トにバラツキを生じたり，エッチング面に荒れを生じる
ことがある。
また，このことから,InGaAs層のサイドエッチングの
量が安定していないと，ソース・ゲート間の寄生抵抗Rs
にばらつきを生じ，デバイス特性そのものにも影響を与
える。
量が安定していないと，ソース・ゲート間の寄生抵抗Rs
にばらつきを生じ，デバイス特性そのものにも影響を与
える。
極端な場合，ゲートメタルとInGaAsが接触すればゲー
ト電極はリーク電流が大幅に増大し，良好なゲート電極
とはならないことになる。
ト電極はリーク電流が大幅に増大し，良好なゲート電極
とはならないことになる。
従って，光励起選択ドライエッチングによって,InGaA
sとInAlAsの選択エッチングはできても，エッチングの
不安定性及びそれに伴うリセス形状の不安定性からデバ
イス特性を均一にし，歩留りを向上させることが難しい
といった問題を生じていた。
sとInAlAsの選択エッチングはできても，エッチングの
不安定性及びそれに伴うリセス形状の不安定性からデバ
イス特性を均一にし，歩留りを向上させることが難しい
といった問題を生じていた。
本発明は，集積化プロセスの要素技術である光励起選
択ドライリセスエッチングの特徴を最大限に活かして，
安定したエッチング及び素子特性の向上，均一性，高歩
留り化できる半導体装置の製造方法を提供することを目
的とする。
択ドライリセスエッチングの特徴を最大限に活かして，
安定したエッチング及び素子特性の向上，均一性，高歩
留り化できる半導体装置の製造方法を提供することを目
的とする。
第１図は本発明の原理説明図である。
図において、１は基板、２はInGaAs層、３は２次元電
子ガス、４はInAlAs層、５はInP層、６は開口部、７は
ゲート電極、８はソース電極、９はドレイン電極であ
る。
子ガス、４はInAlAs層、５はInP層、６は開口部、７は
ゲート電極、８はソース電極、９はドレイン電極であ
る。
基板上に形成されたInAlAs層と、該InAlAs層上に接し
て形成され、該InAlAs層の一部表面を表出する開口部を
有するInP層と、該開口部内に形成され、前記InAlAs層
の一部表面が露出しないように底部が前記InAlAs層と電
気的に接触し、両側面部が前記InP層と接触したゲート
電極と、前記開口部をはさんで対向し、前記InP層にそ
れぞれ電気的に接続されたソース電極及びドレイン電極
を有することにより達成される。
て形成され、該InAlAs層の一部表面を表出する開口部を
有するInP層と、該開口部内に形成され、前記InAlAs層
の一部表面が露出しないように底部が前記InAlAs層と電
気的に接触し、両側面部が前記InP層と接触したゲート
電極と、前記開口部をはさんで対向し、前記InP層にそ
れぞれ電気的に接続されたソース電極及びドレイン電極
を有することにより達成される。
本発明では，第１図の如くInPで構成したリセス形成
層５をドライエッチングしてゲートリセス６を形成する
ことにより，特性の揃ったトランジスタからなる半導体
装置を再現性良く高歩留りで得ることが可能となりHEMT
等高速のトランジスタを集積したり,E/D−HEMTを作成す
る際に実施して良好な結果が得られる。
層５をドライエッチングしてゲートリセス６を形成する
ことにより，特性の揃ったトランジスタからなる半導体
装置を再現性良く高歩留りで得ることが可能となりHEMT
等高速のトランジスタを集積したり,E/D−HEMTを作成す
る際に実施して良好な結果が得られる。
第２図は，本発明の第１の実施例の説明図である。
図において,10は半絶縁性InP基板,11はｉ−InAlAs,12
はｉ−InGaAs,13は２次元電子ガス14はｎ−InAlAs,15は
ｎ−InP,16はゲートリセス,17はAuGe,18はAu,19はAlで
ある。
はｉ−InGaAs,13は２次元電子ガス14はｎ−InAlAs,15は
ｎ−InP,16はゲートリセス,17はAuGe,18はAu,19はAlで
ある。
第２図（ａ）はInAlAs/InGaAs系HEMTを示し，リセス
形成層としてInP15を設けてある。膜厚は図中に示す。
形成層としてInP15を設けてある。膜厚は図中に示す。
MOCVD法,CBE法等の結晶成長法により，第２図（ｂ）
の様に半絶縁性InP基板10の上に,4層（11,12,14,15）の
エピタキシャルウエハーを形成する。ｎ−InAlAs14には
1x1018/cmのSiがドープされ，またｎ−InPには2x1018/c
mのSiがドープされている。
の様に半絶縁性InP基板10の上に,4層（11,12,14,15）の
エピタキシャルウエハーを形成する。ｎ−InAlAs14には
1x1018/cmのSiがドープされ，またｎ−InPには2x1018/c
mのSiがドープされている。
続いて，メサエッチング或いはイオン注入法により，
加速電圧110kgV,ドーズ量1X1013/cm2及び，加速電圧50k
gV,ドーズ量5X1012/cm2の酸素イオン（O+）を注入する
ことで，素子分離を行う。
加速電圧110kgV,ドーズ量1X1013/cm2及び，加速電圧50k
gV,ドーズ量5X1012/cm2の酸素イオン（O+）を注入する
ことで，素子分離を行う。
次に,AuGe17を1,000Å,Au18を2,000Åの厚さにリフト
オフ法で形成し,350℃,1分間のアロイ熱処理を行なっ
て，ソース・ドレイン電極を形成する。
オフ法で形成し,350℃,1分間のアロイ熱処理を行なっ
て，ソース・ドレイン電極を形成する。
次に，第２図（ｃ）に示すように，フォトレジスト20
を用いてパタニングを行い，ゲート形成領域部分を開口
したあと，臭化メチル（CH3Brガス）を導入し，低圧水
銀ランプ光照射により，光励起選択ドライエッチングを
行なって，リセス形成層のInP15を選択的にエッチング
する。
を用いてパタニングを行い，ゲート形成領域部分を開口
したあと，臭化メチル（CH3Brガス）を導入し，低圧水
銀ランプ光照射により，光励起選択ドライエッチングを
行なって，リセス形成層のInP15を選択的にエッチング
する。
この時,InP15のみエッチングされ，その下層のInAlAs
14はエッチングされない。
14はエッチングされない。
また，従来法のInGaAs層の時には，エッチングガスと
して,CH3Brに微量の塩酸（HCl）を添加する必要があっ
たが,InPではエッチングレートは安定して30nm/minが得
られ，エッチング面のモホロジー（表面粗密度）も良好
である。
して,CH3Brに微量の塩酸（HCl）を添加する必要があっ
たが,InPではエッチングレートは安定して30nm/minが得
られ，エッチング面のモホロジー（表面粗密度）も良好
である。
最後に，第２図（ｄ）に示すように,Al19等のメタル
を抵抗加熱等の適当な方法により蒸着し，リフトオフに
よりゲート電極を形成する。
を抵抗加熱等の適当な方法により蒸着し，リフトオフに
よりゲート電極を形成する。
以上のように，光励起選択ドライエッチング用層とし
てInPを採用し，これに対してCH3Brガスのみの光励起エ
ッチングにより，安定したゲートリセス16が形成され
る。
てInPを採用し，これに対してCH3Brガスのみの光励起エ
ッチングにより，安定したゲートリセス16が形成され
る。
また、AlメタルとInP層を接触させても、InPのショッ
トキー高さは0.5V以上あるので、この接触によってゲー
トリーク電流の増大を引き起こすことはない。むしろ、
ゲート端部でInAlAs層が露出してRsを増大させ、デバイ
ス特性を劣化させることがなく、好ましい。
トキー高さは0.5V以上あるので、この接触によってゲー
トリーク電流の増大を引き起こすことはない。むしろ、
ゲート端部でInAlAs層が露出してRsを増大させ、デバイ
ス特性を劣化させることがなく、好ましい。
上述の例では，オーミック電極はInP層に直接形成し
ているが，第３図に第２の実施例として示すように,n−
InGaAs層（5x1018/cm3,20nm）を設けて，オーミック抵
抗の低減化を図ることも可能である。
ているが，第３図に第２の実施例として示すように,n−
InGaAs層（5x1018/cm3,20nm）を設けて，オーミック抵
抗の低減化を図ることも可能である。
以上，単体のデバイスの製造方法を例にとって説明し
たが，言うまでもなく第４図に第３の実施例として示す
ように,InAlAs38,或いは,GaAsやAlGaAs,InGaP等のエッ
チングストップ層を設けて,Enhancement mode/Depletio
n modeのHEMTを同一基板上に同時に作り分けることも可
能である。
たが，言うまでもなく第４図に第３の実施例として示す
ように,InAlAs38,或いは,GaAsやAlGaAs,InGaP等のエッ
チングストップ層を設けて,Enhancement mode/Depletio
n modeのHEMTを同一基板上に同時に作り分けることも可
能である。
これによりE/D構成DCFL回路のHEMTICが作成できる。
また,Depletion mode用のHEMTのキャリア供給層の一部
をInPとしてその上に上記ストッパ層を形成しても，同
様にE/D HEMT構成を作成できる。
また,Depletion mode用のHEMTのキャリア供給層の一部
をInPとしてその上に上記ストッパ層を形成しても，同
様にE/D HEMT構成を作成できる。
以上説明した様に，本発明によれば、リセス形成層の
InPに対して、光励起選択ドライエッチングの様なリセ
ス形成に適したエッチング方法を採用することにより安
定したリセスを形成することができ，ゲートメタルとリ
セス形成層との間に隙間を設けないことにより,Rsの増
大，更にデバイス特性の劣化を引き起こすことがなく，
再現性良く高歩留りで特性の揃ったデバイスを作成する
ことができ,HEMT等の超高速トランジスタを集積化した
りE/D DCFL HEMTICを作成する際に実施して好結果が
得られる。
InPに対して、光励起選択ドライエッチングの様なリセ
ス形成に適したエッチング方法を採用することにより安
定したリセスを形成することができ，ゲートメタルとリ
セス形成層との間に隙間を設けないことにより,Rsの増
大，更にデバイス特性の劣化を引き起こすことがなく，
再現性良く高歩留りで特性の揃ったデバイスを作成する
ことができ,HEMT等の超高速トランジスタを集積化した
りE/D DCFL HEMTICを作成する際に実施して好結果が
得られる。
第１図は本発明の原理説明図， 第２図は本発明の第１の実施例の説明図， 第３図は本発明の第２の実施例の説明図， 第４図は本発明の第３の実施例の説明図， 第５図は従来構造のHEMTの模式断面図 である。 図において， １は基板、２はInGaAs層、３は２次元電子ガス、４はIn
AlAs層、５はInP層、６は開口部、７はゲート電極、８
はソース電極、９はドレイン電極,10は半絶縁性InP基
板， 11はｉ−In0.52Al0.48As, 12はｉ−In0.53Ga0.47As, 13は２次元電子ガス， 14はｎ−In0.52Al0.48As, 15はｎ−InP,16はゲートリセス， 17はAuGe,18はAu, 19はAl,20はフォトレジスト， 21はInP, 22はｉ−In0.52Al0.48As, 23はｉ−In0.53Ga0.47As, 24は２次元電子ガス， 25はｎ−In0.52Al0.48As, 26はｎ−InP, 27はｎ−In0.53Ga0.47As, 28はAu/AuGe, 29はAl,30はInP, 31はｉ−In0.52Al0.48As, 32はｉ−In0.53Ga0.47As, 33は２次元電子ガス,34はｉ−InAlAs, 35はｉ−InP,36はｉ−InAlAs, 37はInP,38はInAlAs, 39はInP,40はAu/AuGe, 41はゲートリセス,42はゲートリセス， 43はAl である。
AlAs層、５はInP層、６は開口部、７はゲート電極、８
はソース電極、９はドレイン電極,10は半絶縁性InP基
板， 11はｉ−In0.52Al0.48As, 12はｉ−In0.53Ga0.47As, 13は２次元電子ガス， 14はｎ−In0.52Al0.48As, 15はｎ−InP,16はゲートリセス， 17はAuGe,18はAu, 19はAl,20はフォトレジスト， 21はInP, 22はｉ−In0.52Al0.48As, 23はｉ−In0.53Ga0.47As, 24は２次元電子ガス， 25はｎ−In0.52Al0.48As, 26はｎ−InP, 27はｎ−In0.53Ga0.47As, 28はAu/AuGe, 29はAl,30はInP, 31はｉ−In0.52Al0.48As, 32はｉ−In0.53Ga0.47As, 33は２次元電子ガス,34はｉ−InAlAs, 35はｉ−InP,36はｉ−InAlAs, 37はInP,38はInAlAs, 39はInP,40はAu/AuGe, 41はゲートリセス,42はゲートリセス， 43はAl である。
フロントページの続き (72)発明者 原田 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小杉 眞人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−117069（ＪＰ，Ａ) 特開 平２−273942（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】基板上に形成されたInAlAs層と、 該InAlAs層上に接して形成され、該InAlAs層の一部表面
を表出する開口部を有するInP層と、 該開口部内に形成され、前記InAlAs層の一部表面が露出
しないように底部が前記InAlAs層と電気的に接触し、両
側面部が前記InP層と接触したゲート電極と、 前記開口部をはさんで対向し、前記InP層にそれぞれ電
気的に接続されたソース電極及びドレイン電極を有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259099A JP2867472B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259099A JP2867472B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120840A JPH03120840A (ja) | 1991-05-23 |
| JP2867472B2 true JP2867472B2 (ja) | 1999-03-08 |
Family
ID=17329309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259099A Expired - Fee Related JP2867472B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030604A (ja) * | 2011-07-28 | 2013-02-07 | Tokyo Institute Of Technology | 電界効果トランジスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183592B2 (en) * | 2004-05-26 | 2007-02-27 | Raytheon Company | Field effect transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117069A (ja) * | 1987-10-30 | 1989-05-09 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH02273942A (ja) * | 1989-04-17 | 1990-11-08 | Sumitomo Electric Ind Ltd | 高電子移動度トランジスタおよびその製造方法 |
-
1989
- 1989-10-04 JP JP1259099A patent/JP2867472B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030604A (ja) * | 2011-07-28 | 2013-02-07 | Tokyo Institute Of Technology | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120840A (ja) | 1991-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |