JP2861086B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタ、特にInPを動作層に
用いた絶縁ゲート型電界効果トランジスタおよびその製
造方法に関する。
用いた絶縁ゲート型電界効果トランジスタおよびその製
造方法に関する。
InP半導体結晶は電子飽和速度が大きく、また熱伝導
率がGaAsの1.5倍程度大きいことから超高周波での高出
力素子材料として注目され、これを用いた電界効果トラ
ンジスタの検討がいくつか行われている。特にゲート絶
縁膜としてAlGaAsあるいはGaAsエピタキシャル層をゲー
ト絶縁膜として用いたInP電界効果トランジスタ（FET）
は良好な特性が得られている。
率がGaAsの1.5倍程度大きいことから超高周波での高出
力素子材料として注目され、これを用いた電界効果トラ
ンジスタの検討がいくつか行われている。特にゲート絶
縁膜としてAlGaAsあるいはGaAsエピタキシャル層をゲー
ト絶縁膜として用いたInP電界効果トランジスタ（FET）
は良好な特性が得られている。
第３図は従来技術によるAlGaAsエピタキシャル層をゲ
ート絶縁膜に用いたリセス構造のInPFETの基本構造を示
す断面図である。図中、１は半絶縁性InP基板、２はｎ
チャネルInP動作層、４はAlGaAsエピタキシャル層、５
はゲート電極、６はソース電極、７はドレイン電極であ
る。
ート絶縁膜に用いたリセス構造のInPFETの基本構造を示
す断面図である。図中、１は半絶縁性InP基板、２はｎ
チャネルInP動作層、４はAlGaAsエピタキシャル層、５
はゲート電極、６はソース電極、７はドレイン電極であ
る。
ところで、前記構造のAlGaAsエピタキシャル層を用い
たInPFETはゲート，ソース間において、ｎ型InPとアン
ドープAlGaAs層間に空乏層が形成されるため、ゲート，
ソース間あるいはゲート，ドレイン間の寄生抵抗が高く
なるといった問題があった。
たInPFETはゲート，ソース間において、ｎ型InPとアン
ドープAlGaAs層間に空乏層が形成されるため、ゲート，
ソース間あるいはゲート，ドレイン間の寄生抵抗が高く
なるといった問題があった。
本発明の目的はこのような問題点を解消し、高利得の
高周波InPFETおよびその製造法を提供することにある。
高周波InPFETおよびその製造法を提供することにある。
上記目的を達成するため、本発明による電界効果トラ
ンジスタにおいては、ｎチャネルInP動作層にリセスを
有し、該ｎチャネルInP動作層上の前記リセス部分だけ
にアンドープGaAsあるいはAlGaAsエピタキシャル結晶層
を有し、前記エピタキシャル結晶層上にチャネルを制御
するゲート電極を有し、前記ｎチャネルInP動作層にオ
ーム性接触するソース電極及びドレイン電極を設けたも
のである。
ンジスタにおいては、ｎチャネルInP動作層にリセスを
有し、該ｎチャネルInP動作層上の前記リセス部分だけ
にアンドープGaAsあるいはAlGaAsエピタキシャル結晶層
を有し、前記エピタキシャル結晶層上にチャネルを制御
するゲート電極を有し、前記ｎチャネルInP動作層にオ
ーム性接触するソース電極及びドレイン電極を設けたも
のである。
本発明の電界効果トランジスタは、ｎチャネルInP動
作層上をSiO2等の絶縁膜で被覆する工程と、リセス形成
部分の絶縁膜を開口し、露出した動作層表面をエッチン
グして掘り込む工程と、前記絶縁膜をマスクとして気相
成長法により前記リセス部分にゲート絶縁膜としてアン
ドープAlGaAsあるいはGaAsを選択的にエピタキシャル成
長する工程と、該ゲート絶縁膜上にゲート電極用金属を
蒸着する工程と、ソース及びドレイン形成部分にオーミ
ック用金属を蒸着、合金化しソース及びドレイン電極を
形成する工程とを含む製造方法によって得られる。
作層上をSiO2等の絶縁膜で被覆する工程と、リセス形成
部分の絶縁膜を開口し、露出した動作層表面をエッチン
グして掘り込む工程と、前記絶縁膜をマスクとして気相
成長法により前記リセス部分にゲート絶縁膜としてアン
ドープAlGaAsあるいはGaAsを選択的にエピタキシャル成
長する工程と、該ゲート絶縁膜上にゲート電極用金属を
蒸着する工程と、ソース及びドレイン形成部分にオーミ
ック用金属を蒸着、合金化しソース及びドレイン電極を
形成する工程とを含む製造方法によって得られる。
以下、本発明の実施例を図を用いて説明する。
第１図に本発明のFET構造を、第２図（ａ）〜（ｄ）
に本発明の製造方法を工程順に示す。第２図（ａ）にお
いて、まず半絶縁性InP基板１上に例えば気相エピタキ
シー法により不純物濃度１×1017cm-3n型InPを0.2μｍ
成長するかあるいはイオン注入法により半絶縁性InP基
板１にSiイオンを例えば注入エネルギー150KeV,ドーズ
４×1012cm-2で注入し、ｎチャネルInP動作層２を形成
する。次に、素子間分離として例えばメサエッチングを
行う。次に、例えばSiO2等の絶縁膜３を1500〜2000Å形
成し、その後第２図（ｂ）のようにリセス形成部分の絶
縁膜３を選択的にエッチング除去し、それをマスクとし
てInP動作層２を適当なエッチング液（例えば硫酸，過
酸化水素，水）を用いて最適な動作層厚までエッチング
する。21はリセス開口部を示している。次に、絶縁膜３
をマスクにして、第２図（ｃ）のように例えばMOCVD法
等の気相成長法あるいはMOMBE法により、アンドープAlG
aAsあるいはGaAsをリセス開口部21に選択的に成長す
る。４はAlGaAsエピタキシャル層を示している。第２図
（ｄ）において、ソース，ドレイン部分の絶縁膜３を開
口し、オーミック金属を蒸着，合金化してそれぞれソー
ス電極6,ドレイン電極７を形成する。さらにリセス部分
のゲート絶縁膜上にゲート電極５を形成し、第１図に示
す本発明のFETが完成する。
に本発明の製造方法を工程順に示す。第２図（ａ）にお
いて、まず半絶縁性InP基板１上に例えば気相エピタキ
シー法により不純物濃度１×1017cm-3n型InPを0.2μｍ
成長するかあるいはイオン注入法により半絶縁性InP基
板１にSiイオンを例えば注入エネルギー150KeV,ドーズ
４×1012cm-2で注入し、ｎチャネルInP動作層２を形成
する。次に、素子間分離として例えばメサエッチングを
行う。次に、例えばSiO2等の絶縁膜３を1500〜2000Å形
成し、その後第２図（ｂ）のようにリセス形成部分の絶
縁膜３を選択的にエッチング除去し、それをマスクとし
てInP動作層２を適当なエッチング液（例えば硫酸，過
酸化水素，水）を用いて最適な動作層厚までエッチング
する。21はリセス開口部を示している。次に、絶縁膜３
をマスクにして、第２図（ｃ）のように例えばMOCVD法
等の気相成長法あるいはMOMBE法により、アンドープAlG
aAsあるいはGaAsをリセス開口部21に選択的に成長す
る。４はAlGaAsエピタキシャル層を示している。第２図
（ｄ）において、ソース，ドレイン部分の絶縁膜３を開
口し、オーミック金属を蒸着，合金化してそれぞれソー
ス電極6,ドレイン電極７を形成する。さらにリセス部分
のゲート絶縁膜上にゲート電極５を形成し、第１図に示
す本発明のFETが完成する。
第４図（ａ），（ｂ）は本実施例により製造されたFE
Tと、従来方法により製造されたFETとのソース，ゲート
間あるいはゲート，ドレイン間でのバンドダイアグラム
を示す。第４図（ａ）に示す従来構造のFETではAlGaAs
層41の表面ポテンシャルのためにAlGaAs層41とInP動作
層42の界面に空乏層が形成され、この部分の抵抗が高く
なり、電力利得等の素子特性を劣化させる。これに対し
て第４図（ｂ）に示す本実施例の構造では、SiO2等の絶
縁膜43とInP動作層42の界面に電荷が蓄積し、これが寄
生抵抗を下げるのに大きな効果がある。
Tと、従来方法により製造されたFETとのソース，ゲート
間あるいはゲート，ドレイン間でのバンドダイアグラム
を示す。第４図（ａ）に示す従来構造のFETではAlGaAs
層41の表面ポテンシャルのためにAlGaAs層41とInP動作
層42の界面に空乏層が形成され、この部分の抵抗が高く
なり、電力利得等の素子特性を劣化させる。これに対し
て第４図（ｂ）に示す本実施例の構造では、SiO2等の絶
縁膜43とInP動作層42の界面に電荷が蓄積し、これが寄
生抵抗を下げるのに大きな効果がある。
以上の説明から明らかなように、本発明によれば寄生
抵抗が低減され高周波で高利得の得られるInPFETが実現
できる。
抵抗が低減され高周波で高利得の得られるInPFETが実現
できる。
第１図は本発明によるFETの構造断面図、第２図（ａ）
〜（ｄ）は本発明によるFETの製造方法の一実施例を示
す図、第３図は従来技術によるFETの構造断面図、第４
図（ａ），（ｂ）は本実施例のFETと従来技術によるFET
のソース，ゲート間でのバンド図である。 １……半絶縁性InP基板、２……ｎチャネルInP動作層 ３……絶縁膜、４……AlGaAsエピタキシャル層 ５……ゲート電極、６……ソース電極 ７……ドレイン電極、21……リセス開口部 41……AlGaAs層、42……InP動作層 43……SiO2
〜（ｄ）は本発明によるFETの製造方法の一実施例を示
す図、第３図は従来技術によるFETの構造断面図、第４
図（ａ），（ｂ）は本実施例のFETと従来技術によるFET
のソース，ゲート間でのバンド図である。 １……半絶縁性InP基板、２……ｎチャネルInP動作層 ３……絶縁膜、４……AlGaAsエピタキシャル層 ５……ゲート電極、６……ソース電極 ７……ドレイン電極、21……リセス開口部 41……AlGaAs層、42……InP動作層 43……SiO2
Claims (2)
- 【請求項１】ｎチャネルInP動作層にリセスを有し、該
ｎチャネルInP動作層上の前記リセス部分だけにアンド
ープGaAsあるいはAlGaAsエピタキシャル結晶層を有し、
前記エピタキシャル結晶層上にチャネルを制御するゲー
ト電極を有し、前記ｎチャネルInP動作層にオーム性接
触するソース電極及びドレイン電極を設けたことを特徴
とする電界効果トランジスタ。 - 【請求項２】ｎチャネルInP動作層上をSiO2等の絶縁膜
で被覆する工程と、リセス形成部分の絶縁膜を開口し、
露出した動作層表面をエッチングして掘り込む工程と、
前記絶縁膜をマスクとして気相成長法により前記リセス
部分にゲート絶縁膜としてアンドープAlGaAsあるいはGa
Asを選択的にエピタキシャル成長する工程と、該ゲート
絶縁膜上にゲート電極用金属を蒸着する工程と、ソース
及びドレイン形成部分にオーミック用金属を蒸着、合金
化しソース及びドレイン電極を形成する工程とを含むこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19614789A JP2861086B2 (ja) | 1989-07-28 | 1989-07-28 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19614789A JP2861086B2 (ja) | 1989-07-28 | 1989-07-28 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360162A JPH0360162A (ja) | 1991-03-15 |
| JP2861086B2 true JP2861086B2 (ja) | 1999-02-24 |
Family
ID=16353000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19614789A Expired - Fee Related JP2861086B2 (ja) | 1989-07-28 | 1989-07-28 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861086B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3631506B2 (ja) * | 1994-02-18 | 2005-03-23 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
-
1989
- 1989-07-28 JP JP19614789A patent/JP2861086B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360162A (ja) | 1991-03-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |