JP3018662B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JP3018662B2 JP3018662B2 JP3276435A JP27643591A JP3018662B2 JP 3018662 B2 JP3018662 B2 JP 3018662B2 JP 3276435 A JP3276435 A JP 3276435A JP 27643591 A JP27643591 A JP 27643591A JP 3018662 B2 JP3018662 B2 JP 3018662B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- gaas
- recess
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特にＧａＡｓを動作層に用いたショットキーゲート型電
界効果トランジスタの製造方法に関する。
特にＧａＡｓを動作層に用いたショットキーゲート型電
界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓショットキーゲート型電界効果
トランジスタ（以下、ＭＥＳＦＥＴと称す）は高周波高
出力素子、低雑音素子としてマイクロ波通信システムに
多く用いられている。この種の高出力素子ではゲート近
傍の保護膜、結晶層界面の界面準位が特性に大きく影響
を及ぼすことが知られているため、この影響を低減する
ような構造がいくつか提案されている。その一つとして
アンドープＡｌＧａＡｓを表面保護層として用いたもの
がある。図２はＡｌＧａＡｓエピタキシャル成長層を表
面保護層に用いたリセス構造のＭＥＳＦＥＴの製造方法
である。同図において、先ず同図（ａ）のように、半絶
縁性ＧａＡｓ基板１上にｎ型ＧａＡｓ動作層２を形成
し、このｎ型ＧａＡｓ動作層２にリセスを形成した後、
全面にＭＢＥ法によりアンドープＡｌＧａＡｓ層４を成
長する。
トランジスタ（以下、ＭＥＳＦＥＴと称す）は高周波高
出力素子、低雑音素子としてマイクロ波通信システムに
多く用いられている。この種の高出力素子ではゲート近
傍の保護膜、結晶層界面の界面準位が特性に大きく影響
を及ぼすことが知られているため、この影響を低減する
ような構造がいくつか提案されている。その一つとして
アンドープＡｌＧａＡｓを表面保護層として用いたもの
がある。図２はＡｌＧａＡｓエピタキシャル成長層を表
面保護層に用いたリセス構造のＭＥＳＦＥＴの製造方法
である。同図において、先ず同図（ａ）のように、半絶
縁性ＧａＡｓ基板１上にｎ型ＧａＡｓ動作層２を形成
し、このｎ型ＧａＡｓ動作層２にリセスを形成した後、
全面にＭＢＥ法によりアンドープＡｌＧａＡｓ層４を成
長する。
【０００３】次に、同図（ｂ）のように、フォトレジス
トをマスクにしてソース・ドレイン部分にオーミック金
属を蒸着、合金化してソース・ドレインの各オーミック
電極７，８を形成する。更に、同図（ｃ）のように、リ
セス底部にフォトレジストで開口を形成してアンドープ
ＡｌＧａＡｓ層４をエッチングした後、ゲート金属を蒸
着、リフトオフしてゲート電極６を形成しＭＥＳＦＥＴ
が完成する。
トをマスクにしてソース・ドレイン部分にオーミック金
属を蒸着、合金化してソース・ドレインの各オーミック
電極７，８を形成する。更に、同図（ｃ）のように、リ
セス底部にフォトレジストで開口を形成してアンドープ
ＡｌＧａＡｓ層４をエッチングした後、ゲート金属を蒸
着、リフトオフしてゲート電極６を形成しＭＥＳＦＥＴ
が完成する。
【０００４】又、他の構造例を図３に示す。この構造で
は、先ず図３（ａ）のように、半絶縁膜ＧａＡｓ基板１
上にｎ型ＧａＡｓ動作層、２アンドープＡｌＧａＡｓ層
４、及びｎ+ ＧａＡｓ層９を形成した後、オーミック電
極を設け、ソース・ドレインの電極７，８を形成する。
次に、同図（ｂ）のように、絶縁膜３をスペーサーとし
て用い、ゲート部分にフォトレジスト１０でパターニン
グを行い開口を設ける。これをマスクとして先ずｎ+ Ｇ
ａＡｓ層９をエッチングしてリセスを形成する。
は、先ず図３（ａ）のように、半絶縁膜ＧａＡｓ基板１
上にｎ型ＧａＡｓ動作層、２アンドープＡｌＧａＡｓ層
４、及びｎ+ ＧａＡｓ層９を形成した後、オーミック電
極を設け、ソース・ドレインの電極７，８を形成する。
次に、同図（ｂ）のように、絶縁膜３をスペーサーとし
て用い、ゲート部分にフォトレジスト１０でパターニン
グを行い開口を設ける。これをマスクとして先ずｎ+ Ｇ
ａＡｓ層９をエッチングしてリセスを形成する。
【０００５】その後、同図（ｃ）のように、絶縁膜３を
サイドエッチングして第２の開口を設ける。この後、フ
ォトレジスト１０を残した状態でｎ+ ＧａＡｓ層９をエ
ッチングして２段目のリセスを形成し、更にゲート金属
を蒸着してリフトオフすることにより同図（ｄ）のよう
にＦＥＴが完成する。これら図２及び図３のＦＥＴの構
造では、ゲート近傍のＧａＡｓ層の表面はアンドープＡ
ｌＧａＡｓ層で保護されるため、通常のＧａＡｓＭＥＳ
ＦＥＴで問題となるＧａＡｓと保護膜界面の界面準位の
影響を低減することができる。
サイドエッチングして第２の開口を設ける。この後、フ
ォトレジスト１０を残した状態でｎ+ ＧａＡｓ層９をエ
ッチングして２段目のリセスを形成し、更にゲート金属
を蒸着してリフトオフすることにより同図（ｄ）のよう
にＦＥＴが完成する。これら図２及び図３のＦＥＴの構
造では、ゲート近傍のＧａＡｓ層の表面はアンドープＡ
ｌＧａＡｓ層で保護されるため、通常のＧａＡｓＭＥＳ
ＦＥＴで問題となるＧａＡｓと保護膜界面の界面準位の
影響を低減することができる。
【０００６】
【発明が解決しようとする課題】ところで、図２の製造
方法では、ｎ型かＧａＡｓ動作層２にリセスを形成した
後に、フォトリソグラフィ技術を用いてゲート電極６を
形成するために、リセスとゲート電極との目合わせの寸
法制御性が悪いという問題がある。又、図３の製造方法
では、リセスとゲート電極６の位置制御性は良いが、Ａ
ｌＧａＡｓ層４にまでオーミックアロイ層が形成される
ため、オーミックコンタクト抵抗の増大、或いは信頼性
の劣化といった問題がある。本発明の目的は、リセスと
ゲート電極との寸法制御性が良く、かつ特性の良好な高
周波高出力ＧａＡｓＭＥＳＦＥＴの製造方法を提供する
ことにある。
方法では、ｎ型かＧａＡｓ動作層２にリセスを形成した
後に、フォトリソグラフィ技術を用いてゲート電極６を
形成するために、リセスとゲート電極との目合わせの寸
法制御性が悪いという問題がある。又、図３の製造方法
では、リセスとゲート電極６の位置制御性は良いが、Ａ
ｌＧａＡｓ層４にまでオーミックアロイ層が形成される
ため、オーミックコンタクト抵抗の増大、或いは信頼性
の劣化といった問題がある。本発明の目的は、リセスと
ゲート電極との寸法制御性が良く、かつ特性の良好な高
周波高出力ＧａＡｓＭＥＳＦＥＴの製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明のＭＥＳＦＥＴの
製造方法は、ｎチャネルＧａＡｓ動作層の表面を絶縁膜
で被覆する工程と、この絶縁膜を開口し、露出した前記
ＧａＡｓ動作層表面をエッチングしてリセスを形成する
工程と、前記絶縁膜をマスクとして形成されたリセス表
面にアンドープＡｌＧａＡｓ層を形成する工程と、全面
に第２の絶縁膜を被覆した後、これを異方性エッチング
して前記絶縁膜の開口内に側壁を形成する工程と、この
側壁をマスクとして前記ＡｌＧａＡｓ層をエッチングす
る工程と、このＡｌＧａＡｓ層のエッチング除去された
部分に前記ＧａＡｓ動作層に接するゲート電極を形成す
る工程を含んでいる。
製造方法は、ｎチャネルＧａＡｓ動作層の表面を絶縁膜
で被覆する工程と、この絶縁膜を開口し、露出した前記
ＧａＡｓ動作層表面をエッチングしてリセスを形成する
工程と、前記絶縁膜をマスクとして形成されたリセス表
面にアンドープＡｌＧａＡｓ層を形成する工程と、全面
に第２の絶縁膜を被覆した後、これを異方性エッチング
して前記絶縁膜の開口内に側壁を形成する工程と、この
側壁をマスクとして前記ＡｌＧａＡｓ層をエッチングす
る工程と、このＡｌＧａＡｓ層のエッチング除去された
部分に前記ＧａＡｓ動作層に接するゲート電極を形成す
る工程を含んでいる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明によるＧａＡｓＭＥＳＦＥＴの製造方
法を工程順に示す断面図である。先ず、図１（ａ）のよ
うに、半絶縁性ＧａＡｓ基板１上に例えばＭＢＥ法によ
り不純物濃度２×1017cm-3ｎ型ＧａＡｓ動作層２を 0.3
μｍ成長する。或いは、イオン注入法により半絶縁性Ｇ
ａＡｓ基板１にＳｉイオンを例えば注入エネルギー100K
eV，ドーズ４×1012cm-2で注入し、ｎ型ＧａＡｓ動作層
２を形成する。その上で、図示は省略するが、素子間分
離として例えばメサエッチングを行う。
る。図１は本発明によるＧａＡｓＭＥＳＦＥＴの製造方
法を工程順に示す断面図である。先ず、図１（ａ）のよ
うに、半絶縁性ＧａＡｓ基板１上に例えばＭＢＥ法によ
り不純物濃度２×1017cm-3ｎ型ＧａＡｓ動作層２を 0.3
μｍ成長する。或いは、イオン注入法により半絶縁性Ｇ
ａＡｓ基板１にＳｉイオンを例えば注入エネルギー100K
eV，ドーズ４×1012cm-2で注入し、ｎ型ＧａＡｓ動作層
２を形成する。その上で、図示は省略するが、素子間分
離として例えばメサエッチングを行う。
【０００９】次に、同図（ｂ）のように、例えばＳｉＯ
2 等の絶縁膜３を3000〜4000Å形成し、その後リセス形
成部分の絶縁膜を選択的にエッチング除去し、それをマ
スクとしてＧａＡｓ動作層２を適当なエッチング液（例
えば硫酸，過酸化水素，水）を用いて最適な動作層の厚
さとなるまでエッチングし、リセスを形成する。次に、
同図（ｃ）のように、絶縁膜３をマスクにして、ＭＯＣ
ＶＤ法等の気相成長法により、アンドープＡｌＧａＡｓ
層４をリセス開口部に選択的に成長する。
2 等の絶縁膜３を3000〜4000Å形成し、その後リセス形
成部分の絶縁膜を選択的にエッチング除去し、それをマ
スクとしてＧａＡｓ動作層２を適当なエッチング液（例
えば硫酸，過酸化水素，水）を用いて最適な動作層の厚
さとなるまでエッチングし、リセスを形成する。次に、
同図（ｃ）のように、絶縁膜３をマスクにして、ＭＯＣ
ＶＤ法等の気相成長法により、アンドープＡｌＧａＡｓ
層４をリセス開口部に選択的に成長する。
【００１０】次に、同図（ｄ）のように、前記絶縁膜３
を残した状態で、新たにＳｉＯ2 等の絶縁膜を適当な膜
厚で全面に形成し、反応性イオンエッチングを用いて絶
縁膜に異方性エッチングを施しゲート部分に側壁５を形
成する。次に、同図（ｅ）のように、前記エッチング液
を用いてゲート開口部のアンドープＡｌＧａＡｓ層４を
エッチングする。そして、例えばＷＳｉ／Ａｕ等の金属
を全面に形成した後、フォトレジストをマスクにしてゲ
ート部以外の金属をエッチング除去し、ゲート電極６を
形成する。その後、同図（ｆ）のように、ソース・ドレ
イン部分の絶縁膜を開口しオーミック金属を蒸着、合金
化してソース・ドレインの各電極７，８を形成しＭＥＳ
ＦＥＴが完成される。
を残した状態で、新たにＳｉＯ2 等の絶縁膜を適当な膜
厚で全面に形成し、反応性イオンエッチングを用いて絶
縁膜に異方性エッチングを施しゲート部分に側壁５を形
成する。次に、同図（ｅ）のように、前記エッチング液
を用いてゲート開口部のアンドープＡｌＧａＡｓ層４を
エッチングする。そして、例えばＷＳｉ／Ａｕ等の金属
を全面に形成した後、フォトレジストをマスクにしてゲ
ート部以外の金属をエッチング除去し、ゲート電極６を
形成する。その後、同図（ｆ）のように、ソース・ドレ
イン部分の絶縁膜を開口しオーミック金属を蒸着、合金
化してソース・ドレインの各電極７，８を形成しＭＥＳ
ＦＥＴが完成される。
【００１１】この製造方法では、リセスは絶縁膜３を利
用して形成し、ゲート電極６はこの絶縁膜３とその内側
に形成した側壁５を利用して形成するため、リセスに対
するゲート電極の目合わせずれを解消することが可能で
あり、この工程での歩留まりを大幅に向上できる。又、
ソース・ドレインの各オーミック電極７，８は、ＡｌＧ
ａＡｓ層４を形成していないＧａＡｓＦＥＴと同様のオ
ーミックコンタクト抵抗が得られるため、信頼性で問題
が生じることはない。
用して形成し、ゲート電極６はこの絶縁膜３とその内側
に形成した側壁５を利用して形成するため、リセスに対
するゲート電極の目合わせずれを解消することが可能で
あり、この工程での歩留まりを大幅に向上できる。又、
ソース・ドレインの各オーミック電極７，８は、ＡｌＧ
ａＡｓ層４を形成していないＧａＡｓＦＥＴと同様のオ
ーミックコンタクト抵抗が得られるため、信頼性で問題
が生じることはない。
【００１２】ここで、前記図１の製造方法において、Ａ
ｌＧａＡｓ層４をエッチングするときに、ＡｌＧａＡｓ
／ＧａＡｓの選択エッチャント（例えば、ＨＦとＨ2 Ｏ
2 の混合液）を用いることにより、ゲート電極の開口の
ためのエッチングをＧａＡｓ動作層２の表面で停止させ
ることが可能であり、リセスエッチングの制御性が向上
する。
ｌＧａＡｓ層４をエッチングするときに、ＡｌＧａＡｓ
／ＧａＡｓの選択エッチャント（例えば、ＨＦとＨ2 Ｏ
2 の混合液）を用いることにより、ゲート電極の開口の
ためのエッチングをＧａＡｓ動作層２の表面で停止させ
ることが可能であり、リセスエッチングの制御性が向上
する。
【００１３】
【発明の効果】以上の説明から明らかなように、本発明
方法は、絶縁膜に設けた開口を利用してリセスを形成
し、この開口の内側に形成した側壁を利用してゲート電
極を形成するので、リセスとゲート電極の位置合わせの
制御性を優れたものにできる。又、ＡｌＧａＡｓ層はリ
セス部分にのみ形成するので、ソース・ドレインのオー
ミック電極を形成する領域にはＡｌＧａＡｓ層が存在せ
ず、高周波特性、信頼性ともに良好なＧａＡｓＭＥＳＦ
ＥＴを製造することができる。
方法は、絶縁膜に設けた開口を利用してリセスを形成
し、この開口の内側に形成した側壁を利用してゲート電
極を形成するので、リセスとゲート電極の位置合わせの
制御性を優れたものにできる。又、ＡｌＧａＡｓ層はリ
セス部分にのみ形成するので、ソース・ドレインのオー
ミック電極を形成する領域にはＡｌＧａＡｓ層が存在せ
ず、高周波特性、信頼性ともに良好なＧａＡｓＭＥＳＦ
ＥＴを製造することができる。
【図１】本発明の製造方法を工程順に示す断面図であ
る。
る。
【図２】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図３】従来の製造方法の他の例を工程順に示す断面図
である。
である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓ動作層 ３ 絶縁膜 ４ アンドープＡｌＧａＡｓ層 ５ 側壁 ６ ゲート電極 ７，８ ソース・ドレイン電極
Claims (1)
- 【請求項１】 ｎチャネルＧａＡｓ動作層の表面を絶縁
膜で被覆する工程と、この絶縁膜を開口し、露出した前
記ＧａＡｓ動作層表面をエッチングしてリセスを形成す
る工程と、前記絶縁膜をマスクにして形成されたリセス
表面にアンドープＡｌＧａＡｓ層を形成する工程と、全
面に第２の絶縁膜を被覆した後、これを異方性エッチン
グして前記絶縁膜の開口内に側壁を形成する工程と、こ
の側壁をマスクとして前記ＡｌＧａＡｓ層をエッチング
する工程と、このＡｌＧａＡｓ層のエッチング除去され
た部分に前記ＧａＡｓ動作層に接するゲート電極を形成
する工程を含むことを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276435A JP3018662B2 (ja) | 1991-09-30 | 1991-09-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276435A JP3018662B2 (ja) | 1991-09-30 | 1991-09-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697200A JPH0697200A (ja) | 1994-04-08 |
| JP3018662B2 true JP3018662B2 (ja) | 2000-03-13 |
Family
ID=17569384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3276435A Expired - Fee Related JP3018662B2 (ja) | 1991-09-30 | 1991-09-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018662B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015004234A (ja) * | 2013-06-21 | 2015-01-08 | 日鐵住金建材株式会社 | フェンス用継手及びフェンス |
-
1991
- 1991-09-30 JP JP3276435A patent/JP3018662B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015004234A (ja) * | 2013-06-21 | 2015-01-08 | 日鐵住金建材株式会社 | フェンス用継手及びフェンス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697200A (ja) | 1994-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| JPH05326561A (ja) | 電界効果トランジスタの製造方法 | |
| JP3294411B2 (ja) | 半導体装置の製造方法 | |
| EP0439114B1 (en) | Method of manufacturing semiconductor device having gate electrode self-aligned to source and drain electrodes | |
| JPH11354541A (ja) | 半導体装置およびその製造方法 | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
| JP2687897B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| US5824575A (en) | Semiconductor device and method of manufacturing the same | |
| JPH0472381B2 (ja) | ||
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
| KR100261461B1 (ko) | 비대칭 리쎄스 구조를 갖는 화합물반도체 소자의 제조 방법 | |
| JP2526492B2 (ja) | 半導体装置の製造方法 | |
| JP2002270821A (ja) | 電界効果型半導体装置の製造方法 | |
| JP2998353B2 (ja) | 半導体装置の製造方法 | |
| JP2003059949A (ja) | 電界効果トランジスタ及び電界効果トランジスタの製造方法 | |
| JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2861086B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3710613B2 (ja) | 半導体装置 | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH07326631A (ja) | 半導体装置の製造方法 | |
| JPH06177161A (ja) | 金属ショットキー接合型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |