JP2998353B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2998353B2 JP2998353B2 JP29689791A JP29689791A JP2998353B2 JP 2998353 B2 JP2998353 B2 JP 2998353B2 JP 29689791 A JP29689791 A JP 29689791A JP 29689791 A JP29689791 A JP 29689791A JP 2998353 B2 JP2998353 B2 JP 2998353B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にガリウム砒素電界効果トランジスタ（ＧａＡ
ｓＦＥＴ）の製造方法に関するものである。
関し、特にガリウム砒素電界効果トランジスタ（ＧａＡ
ｓＦＥＴ）の製造方法に関するものである。
【０００２】
【従来の技術】従来のＧａＡｓＦＥＴの製造方法につい
て説明する。
て説明する。
【０００３】はじめに半絶縁性ガリウム砒素基板にイオ
ン注入によりＮ型活性層を形成したのち、フォトレジス
トをマスクとしてイオン注入したのちアニールして、コ
ンタクト抵抗低減のための高濃度Ｎ型層を形成する。
ン注入によりＮ型活性層を形成したのち、フォトレジス
トをマスクとしてイオン注入したのちアニールして、コ
ンタクト抵抗低減のための高濃度Ｎ型層を形成する。
【０００４】つぎに窒化シリコン膜または酸化シリコン
膜を堆積したのち、フォトレジストをマスクとしてドラ
イエッチングまたはウェットエッチングにより酸化シリ
コン膜または窒化シリコン膜を所定の距離だけサイドエ
ッチングする。
膜を堆積したのち、フォトレジストをマスクとしてドラ
イエッチングまたはウェットエッチングにより酸化シリ
コン膜または窒化シリコン膜を所定の距離だけサイドエ
ッチングする。
【０００５】つぎに基板表面のＮ型活性層をエッチング
して所定の深さのリセスを形成する。つぎにフォトレジ
スト、酸化シリコン膜、窒化シリコン膜のうちいずれか
をマスクとしてゲートメタルを堆積してからリフトオフ
することによりゲート電極を形成して素子部が完成す
る。
して所定の深さのリセスを形成する。つぎにフォトレジ
スト、酸化シリコン膜、窒化シリコン膜のうちいずれか
をマスクとしてゲートメタルを堆積してからリフトオフ
することによりゲート電極を形成して素子部が完成す
る。
【０００６】このようにして形成されたＧａＡｓＦＥＴ
では、高濃度Ｎ型層、ゲート電極、リセスの位置がそれ
ぞれのフォトレジストのパターニングによって決定され
る。
では、高濃度Ｎ型層、ゲート電極、リセスの位置がそれ
ぞれのフォトレジストのパターニングによって決定され
る。
【０００７】
【発明が解決しようとする課題】従来のＧａＡｓＦＥＴ
の製造方法では、高濃度Ｎ型層、ゲート電極、リセスの
位置がそれぞれのフォトレジストのパターニングによっ
て決定される。そのためパターニングの目ずれにより、
高濃度Ｎ型層とゲート電極やリセスとの間隔のはらつき
が大きい。
の製造方法では、高濃度Ｎ型層、ゲート電極、リセスの
位置がそれぞれのフォトレジストのパターニングによっ
て決定される。そのためパターニングの目ずれにより、
高濃度Ｎ型層とゲート電極やリセスとの間隔のはらつき
が大きい。
【０００８】シリーズ抵抗を低減するために、ソース電
極に接続する高濃度Ｎ型層とゲート電極とは、できるだ
け近い方が良いが、近づき過ぎるとゲート耐圧が低下し
てしまうという問題があった。
極に接続する高濃度Ｎ型層とゲート電極とは、できるだ
け近い方が良いが、近づき過ぎるとゲート耐圧が低下し
てしまうという問題があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半絶縁性ガリウム砒素基板の一主面にイオン
注入によりＮ型活性層を形成したのち、全面に酸化シリ
コン膜を堆積し、オーミック電極予定領域を開口とする
第１のフォトレジストパターンを形成する工程と、前記
第１のフォトレジストをマスクとして前記酸化シリコン
膜をウェットエッチングして、所定の距離だけサイドエ
ッチングする工程と、前記第１のフォトレジストをマス
クとしてイオン注入により高濃度Ｎ型層を形成する工程
と、前記第１のフォトレジストを除去したのち、熱処理
を行なう工程と、全面に窒化シリコン膜を堆積し、ゲー
ト電極予定領域を開口とする第２のフォトレジストパタ
ーンを形成する工程と、前記第２のフォトレジストをマ
スクとして、前記窒化シリコン膜をドライエッチングし
たのち、前記酸化シリコン膜をウェットエッチングによ
り完全に除去する工程と、前記窒化シリコン膜をマスク
として前記Ｎ型活性層をエッチングして所定の深さのリ
セスを形成する工程と、前記第２のフォトレジストまた
は前記窒化シリコン膜をマスクとしてゲートメタルを堆
積して、前記ゲートメタルからなるゲート電極を形成す
る工程とを含むものである。
造方法は、半絶縁性ガリウム砒素基板の一主面にイオン
注入によりＮ型活性層を形成したのち、全面に酸化シリ
コン膜を堆積し、オーミック電極予定領域を開口とする
第１のフォトレジストパターンを形成する工程と、前記
第１のフォトレジストをマスクとして前記酸化シリコン
膜をウェットエッチングして、所定の距離だけサイドエ
ッチングする工程と、前記第１のフォトレジストをマス
クとしてイオン注入により高濃度Ｎ型層を形成する工程
と、前記第１のフォトレジストを除去したのち、熱処理
を行なう工程と、全面に窒化シリコン膜を堆積し、ゲー
ト電極予定領域を開口とする第２のフォトレジストパタ
ーンを形成する工程と、前記第２のフォトレジストをマ
スクとして、前記窒化シリコン膜をドライエッチングし
たのち、前記酸化シリコン膜をウェットエッチングによ
り完全に除去する工程と、前記窒化シリコン膜をマスク
として前記Ｎ型活性層をエッチングして所定の深さのリ
セスを形成する工程と、前記第２のフォトレジストまた
は前記窒化シリコン膜をマスクとしてゲートメタルを堆
積して、前記ゲートメタルからなるゲート電極を形成す
る工程とを含むものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、半絶縁
性ガリウム砒素基板１にイオン注入してＮ型活性層２を
形成する。つぎに全面に厚さ１００ｎｍの酸化シリコン
膜３を堆積し、フォトレジスト４をマスクとして１：６
のバッファード弗酸で酸化シリコン膜３をエッチングし
て所定の距離だけサイドエッチング６を行なう。つぎに
イオン注入により高濃度Ｎ型層５を形成したのち、有機
溶剤でフォトレジスト４を剥離してアニールする。
性ガリウム砒素基板１にイオン注入してＮ型活性層２を
形成する。つぎに全面に厚さ１００ｎｍの酸化シリコン
膜３を堆積し、フォトレジスト４をマスクとして１：６
のバッファード弗酸で酸化シリコン膜３をエッチングし
て所定の距離だけサイドエッチング６を行なう。つぎに
イオン注入により高濃度Ｎ型層５を形成したのち、有機
溶剤でフォトレジスト４を剥離してアニールする。
【００１２】つぎに図１（ｂ）に示すように、全面に厚
さ１５０ｎｍの窒化シリコン膜７を堆積し、フォトレジ
スト４をマスクとして窒化シリコン膜７をドライエッチ
ングしてから、１：６のバッファード弗酸で酸化シリコ
ン膜３をエッチングする。
さ１５０ｎｍの窒化シリコン膜７を堆積し、フォトレジ
スト４をマスクとして窒化シリコン膜７をドライエッチ
ングしてから、１：６のバッファード弗酸で酸化シリコ
ン膜３をエッチングする。
【００１３】このとき窒化シリコン膜７はエッチングレ
ートが低いので、バッファード弗酸にはほとんど侵され
ない。
ートが低いので、バッファード弗酸にはほとんど侵され
ない。
【００１４】つぎに窒化シリコン膜７をマスクとして硫
酸：過酸化水素：水＝１：８：６００の混合液でエッチ
ングして所定の深さのリセス８を形成し、厚さ５０ｎｍ
のＴｉおよび厚さ１００ｎｍのＡｌからなるゲートメタ
ル９を堆積する。
酸：過酸化水素：水＝１：８：６００の混合液でエッチ
ングして所定の深さのリセス８を形成し、厚さ５０ｎｍ
のＴｉおよび厚さ１００ｎｍのＡｌからなるゲートメタ
ル９を堆積する。
【００１５】つぎに図１（ｃ）に示すように、有機溶剤
によりフォトレジスト４とともに不要のゲートメタル９
をリフトオフしてＧａＡｓＦＥＴの素子部が完成する。
によりフォトレジスト４とともに不要のゲートメタル９
をリフトオフしてＧａＡｓＦＥＴの素子部が完成する。
【００１６】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１７】はじめに図２（ａ）に示すように、半絶縁
性ガリウム砒素基板１にイオン注入またはエピタキシャ
ル成長によりＮ型活性層２を形成したのち、酸化シリコ
ン膜３を堆積する。つぎに第１の実施例と同様にフォト
レジストをマスクとして１：６のバッファード弗酸で酸
化シリコン膜３をエッチングして所定の距離だけサイド
エッチング６を行ない、厚さ１５０ｎｍのＡｕＧｅおよ
び厚さ４０ｎｍのＮｉからなるオーミックメタル１０を
堆積してからリフトオフおよびアロイを行なう。
性ガリウム砒素基板１にイオン注入またはエピタキシャ
ル成長によりＮ型活性層２を形成したのち、酸化シリコ
ン膜３を堆積する。つぎに第１の実施例と同様にフォト
レジストをマスクとして１：６のバッファード弗酸で酸
化シリコン膜３をエッチングして所定の距離だけサイド
エッチング６を行ない、厚さ１５０ｎｍのＡｕＧｅおよ
び厚さ４０ｎｍのＮｉからなるオーミックメタル１０を
堆積してからリフトオフおよびアロイを行なう。
【００１８】つぎに図２（ｂ）に示すように、窒化シリ
コン膜７を堆積しフォトレジスト４をマスクとして窒化
シリコン膜７をドライエッチングしたのち、酸化シリコ
ン膜３をウェットエッチングする。つぎに窒化シリコン
膜７をマスクとしてエッチングしてリセス８を形成した
のち、ゲートメタル９を堆積する。
コン膜７を堆積しフォトレジスト４をマスクとして窒化
シリコン膜７をドライエッチングしたのち、酸化シリコ
ン膜３をウェットエッチングする。つぎに窒化シリコン
膜７をマスクとしてエッチングしてリセス８を形成した
のち、ゲートメタル９を堆積する。
【００１９】つぎに図２（ｃ）に示すように、フォトレ
ジスト４とともに不要のゲートメタル９をリフトオフし
てＧａＡｓＦＥＴの素子部が完成する。
ジスト４とともに不要のゲートメタル９をリフトオフし
てＧａＡｓＦＥＴの素子部が完成する。
【００２０】
【発明の効果】酸化シリコン膜のサイドエッチングの距
離により高濃度Ｎ型層とゲート電極との間隔を決めるこ
とができる。さらにオーミック電極に対するリセスの位
置を正確に決めることができる。
離により高濃度Ｎ型層とゲート電極との間隔を決めるこ
とができる。さらにオーミック電極に対するリセスの位
置を正確に決めることができる。
【００２１】シリーズ抵抗を低減するために、ソース電
極に接続する高濃度Ｎ型層とゲート電極とを、耐圧不良
を起すことなく、極限まで近づけることが可能になり、
安定したリセス工程が実現した。
極に接続する高濃度Ｎ型層とゲート電極とを、耐圧不良
を起すことなく、極限まで近づけることが可能になり、
安定したリセス工程が実現した。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
１ 半絶縁性ガリウム砒素基板 ２ Ｎ型活性層 ３ 酸化シリコン膜 ４ フォトレジスト ５ 高濃度Ｎ型層 ６ サイドエッチング ７ 窒化シリコン膜 ８ リセス ９ ゲートメタル １０ オーミックメタル
Claims (1)
- 【請求項１】 半絶縁性ガリウム砒素基板の一主面にイ
オン注入によりＮ型活性層を形成したのち、全面に酸化
シリコン膜を堆積し、オーミック電極予定領域を開口と
する第１のフォトレジストパターンを形成する工程と、
前記第１のフォトレジストをマスクとして前記酸化シリ
コン膜をウェットエッチングして、所定の距離だけサイ
ドエッチングする工程と、前記第１のフォトレジストを
マスクとしてイオン注入により高濃度Ｎ型層を形成する
工程と、前記第１のフォトレジストを除去したのち、熱
処理を行なう工程と、全面に窒化シリコン膜を堆積し、
ゲート電極予定領域を開口とする第２のフォトレジスト
パターンを形成する工程と、前記第２のフォトレジスト
をマスクとして、前記窒化シリコン膜をドライエッチン
グしたのち、前記酸化シリコン膜をウェットエッチング
により完全に除去する工程と、前記窒化シリコン膜をマ
スクとして前記Ｎ型活性層をエッチングして所定の深さ
のリセスを形成する工程と、前記第２のフォトレジスト
または前記窒化シリコン膜をマスクとしてゲートメタル
を堆積して、前記ゲートメタルからなるゲート電極を形
成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29689791A JP2998353B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29689791A JP2998353B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211172A JPH05211172A (ja) | 1993-08-20 |
| JP2998353B2 true JP2998353B2 (ja) | 2000-01-11 |
Family
ID=17839582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29689791A Expired - Fee Related JP2998353B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998353B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830774A (en) * | 1996-06-24 | 1998-11-03 | Motorola, Inc. | Method for forming a metal pattern on a substrate |
| US6262444B1 (en) | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
-
1991
- 1991-11-13 JP JP29689791A patent/JP2998353B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211172A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
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