KR0163833B1 - 반도체 장치의 제조방법 - Google Patents

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KR0163833B1 KR1019950052891A KR19950052891A KR0163833B1 KR 0163833 B1 KR0163833 B1 KR 0163833B1 KR 1019950052891 A KR1019950052891 A KR 1019950052891A KR 19950052891 A KR19950052891 A KR 19950052891A KR 0163833 B1 KR0163833 B1 KR 0163833B1
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Abstract

본 발명은 버섯 모양의 게이트전극을 저렴한 장비와 간단한 공정으로 정밀하게 형성함으로써, 이를 사용하여 GaAs MESFET 및 집걱회로를 저렴하고도 고산출량으로 제조할 수 있는 반도체 장치의 제조방법을 제공하는 것이다. 이러한 제조방법은, 반도체 기판 위에 제1의 마스크층을 증착하는 공정; 전기한 제1의 마스크층에 개구부를 형성하는 공정; 전기한 반도체 기판을 열처리하여 전기한 제1의 마스크층을 유출시키는 공정; 전기한 제1의 마스크층 위에 제2의 마스크층을 증착하는 공정; 전기한 제2의 마스크층에 전기한 제1의 마스크층의 개구부보다 넓은 개구부를 형성하고, 제1의 마스크층에 개구부를 노출시키는 공정; 전기한 제2의 마스트층의 개구부에 게이트전극을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조방법
제1(a)도 내지 제1(d)도는 본 발명의 바람직한 실시예에 따른 GaAs MESFET의 제조방법을 나타내는 단면도이다.
제2(a) 내지 제2(d)도는 종래기술의 GaAs MESFET의 제조방법을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 활성층
13 : 소스전극 14 : 드레인전극
16,161 : 제1의 마스트층인 레지스트층
17 : 제2의 마스트층인 레지스트층
19 : 버섯 모양의 게이트전극
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 쇼트키 게이트 전계효과 트랜지스터(Schottky gate field effect transistor) 또는 쇼트키 게이트 전계효과 트랜지스터를 포함한 집적회로 등의 버섯 모양의 게이트전극을 갖는 반도체 장치의 제조방법에 관한 것이다.
갈륨비소 쇼트키 게이트 전계효과 트랜지스터(Gallium arsenide Schottky gate field effect transistor; 이하, GaAs MESFETs 라 한다)는 고주파특성이 우수하고 고출력을 실시할 수 있다. MESFETs의 고성능화(고주파화, 고출력화, 고효율화) 및 고신뢰성화를 실현하기 위하여 다양한 구조 및 제조방법이 제안되어 왔다.
고성능화를 얻기 위하여, 예를 들어, 게이트저항(gate resistance; Rg), 소스저항(source resistance; Rs) 및 소스-드레인간 용량(source-drain capacitance; Cgs)의 저감과 상호 콘덕턴스(gm)의 향상이 중요하다. 소스-드레인간 용량(Cgs)을 저감시키고 상호 콘덕턴스(gm)를 향상시키기 위하여, 게이트 길이(gate length)를 감소시키는 것이 효과적이다. 게이트 길이의 감소로 인한 게이트 저항(Rg)의 증가를 방지하기 위하여, 버섯 모양의 게이트전극이 효과적이다.
일본특허공개 제4-72381호에는, 버섯 모양의 게이트전극을 갖는 GaAs MESFET의 제조방법에 대한 종래기술이 개시되어 있다.
제2(a)도 내지 제2(d)도는 종래기술의 버섯 모양의 게이트전극을 갖는 GaAs MESFET의 제조방법을 나타내는 단면도이다.
먼저, 활성층 22를, 반절연성 GaAs로 만들어진 반도체 기판 21의 상부에 에피택셜 성장법(epitaxial growth) 또는 이온 주입법에 의해 형성한다. 그런 다음, 활성층 22 위에 소스전극 23 및 드레인전극 24를 형성하고, 절연막 25 및 제1의 마스크층인 레지스트층 26을 차례대로 증착한다. 레지스트층 26의 게이트전극 형성 예정영역에 대응하는 부분에 개구부 26a를 형성한다(제2(a)도).
그런 다음, 개구부 26a를 갖는 레지스트층 26을 마스트로서 사용한 절연막 25를 선택적으로 에칭함으로서 절연막 25에 개구창 25a를 형성한다.(제2(b)도).
그리고나서 레지스트층 26을 제거하고, 제2의 마스크층인 또다른 레지스트층 27을 증착한다. 레지스트층 27에 개구창 25a보다 넓은 개구부 27a를 형성한다. 그런다음, 레지스트층 27 및 절연막 25를 마스트로서 사용한 활성층 22를 에칭함으로서 활성층 22에 리세스(recess) 28를 형성한다.(제2(c)도).
마지막으로, 게이트전극 29를 구성하는 금속을 반도체 기판 21 위에 증착법으로 형성하고, 레지스트층 27를 제거한 다음 그위의 금속막 또한 제거하여, 버섯 모양의 게이트전극 29를 갖는 GaAs MESFET를 얻는다(제2(d)도).
그러나, 상기한 제조방법에서, 절연막 25를 에칭하는데 인산 또는 황산으로 웨트에칭(wet etching)을 하는 경우에, 기판면상 및 다른 로트(lot)들 사이에 에칭량의 불균일이 발생한다. 따라서, 개구창의 소정의 폭이 얻어지지 않고, 균일성 또한 불량하다. 그 결과, 소자특성이 기판면상 및 다른 로트들 사이에서 불균일하다는 문제점이 있다.
에칭량을, 예를 들어, 개구창 25a의 폭을 보다 균일하게 하기 위하여, 반응성 이온 에칭 또는 이온 밀링(ion milling) 등의 드라이에칭(dry etching)을 적용할 수 있다. 그러나, 이러한 경우에, 활성층 22의 표면이 손상되어 소자특성이 저하되는 문제점이 있다.
또한, 상기한 제조방법은, 절연막 25와 제1의 마스트층인 레지스트층 26을 차례대로 증착하는 공정; 레지스트층 26에 개구부 26a를 형성하는 공정; 절연막 25에 개구창 25a를 형성한 다음 레지스트층 26을 제거하는 공정; 제2의 마스크층인 또다른 레지스트층 27을 증착하는 공정; 레지스트층 27에 개구부 27a를 형성하는 공정을 필요로 한다. 따라서 공정이 복잡하고 비용이 많이 드는 문제점이 있었다.
본 발명의 목적은, 상기한 문제점들을 해결할 수 있으며, 버섯 모양의 게이트 전극을 저렴한 장비와 간단한 공정으로 정밀하게 형성함으로써, 이를 사용하여 저렴하고도 고산출량으로 GaAs MESFET 및 집적회로를 제조할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
상기한 문제점들을 해결하고자, 본 발명은 반도체 장치의 제조방법을 제공한다. 상기한 제조방법은, 반도체 기판 위에 제1의 마스크층을 증착하는 공정; 전기한 제1의 마스크층에 개구부를 형성하는 공정; 전기한 반도체 기판을 열처리하여 전기한 제1의 마스크층을 유출시키는 공정; 전기한 제1의 마스크층 위에 제2의 마스크층을 증착하는 공정; 전기한 제2의 마스크층에 전기한 제1의 마스크층의 개구부보다 넓은 개구부를 형성하고, 제1의 마스크층의 개구부를 노출시키는 공정; 전기한 제2의 마스크층의 개구부에 게이트전극을 구성하는 금속을 증착하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조방법에 있어서, 에칭하여 절연막에 개구부를 형성하는 공정이 생략되기 때문에, 게이트길이는 제1의 마스크층을 구성하는 레지스트층의 개구부의 폭에 의해서만 결정된다. 그 결과, 게이트전극 바로 아래의 활성층의 표면을 손상시키지 않고 개구부의 폭을 적절하게 조정하여 레지스트층에 개구부를 형성시키는 것이 가능하다.
또한, 절연막에 개구부를 형성하는 공정과 제1의 마스크층을 구성하는 레지스트막을 제거하는 공정이 생략되기 때문에, 공정이 단순해질 수 있다.
본 발명의 또다른 특징과 장점은, 첨부하는 도면을 참조한 하기의 설명으로 명백해질 것이다.
제1(a)도 및 제1(b)도는 본 발명의 바람직한 실시예에 따른 버섯 모양의 게이트전극을 갖는 GaAs MESFET의 제조방법을 나타내는 단면도이고, 이하, 제조방법을 설명한다.
먼저, 제1(a)도에 나타낸 바와 같이, 반절연성 GaAs로 만들어진 반도체 기판의 상부에 활성층 12를 에피택셜 성장법 또는 이온 주입벙에 의해 형성한다. 보다 상세하게는, 분자빔 에피택시법(molecular beam epitaxy; MBE), 금속유기화학증착법(metal organic chemical vapor deposition; MOCVD) 또는 또다른 적절한 방법으로 반절연성 GaAs 기판 위에 활성층 12를 에피택셜하게(epitaxially) 성형하여 활성층 12를 갖는 반도체 기판 11을 제조한다. 또한, 반도체 기판 11의 표면위에 불순물 이온을 주입하고 이를 활성화시킴으로써, 활성층 12를 반도체 기판 11의 표면위에 형성한다. 그런다음, 활성층 12위에 소스전극 13 및 드레인전극 14를 형성한다.
그런 다음, 반도체 기판 11위에 레지스트막(도시하지 않음)을 형성하기 위하여 반도체 기판 11의 상부면 전체에 포토레지스트(photoresist)를 실시한다. 포토레지스트는 p-타입(positive type)이 바람직하다. i-선 스테퍼(stepper)에 대해 고감도의 노출감도를 갖는 두께로 레지스트막을 적절하게 형성할 수 있다. 그런 다음, 레지스트막 위에 개구부 16a를 한정하는 광마스트 및 레티클(reticle)을 통하여 레지스트막을 I-선 광선(light beam)에 노출시킨다. 노출 후에, 적절한 에칭제로 레지스트막을 현상하여 제1의 마스크층인 레지스트층 16을 얻는다. 레지스트층 16은, 게이트전극이 형성될 영역에 대응하는 레지스트층 16의 일부에 형성되는 개구부 16a를 갖는다.
또한, 제1(b)도에 나타낸 바와 같이, 반도체 기판 11을, 예를 들어, 온도 200℃에서 30분동안 열처리한다. 열처리하는 동안, 레지스트층 16이 유출되고 변형되며, 레지스트층 16의 모서부 16c가 둥글해진다. 레지스트층 16이 주로 모서부 16℃에서 변형되기 때문에, 열처리하는 동안 폭 w는 실질적으로 변하지 않는다. 그 결과, 반도체 기판 11위에 개구창 16b를 갖는 둥근 레지스트층 161을 형성한다.
이러한 공정에서, 열처리 온도는, 레지스트 패턴을 현상한 후에 포스트-베이킹(post-baking) 공정시의 온도보다 충분히 높은 것이 바람직하다. 이는 이러한 포스트-베이킹 공정이 레지스트 패턴에 실질적인 변형을 일으키지 않기 때문이다.
그런 다음, 개구창 16b를 갖는 레지스트층 161위에 또다른 레지스트막을 형성한다. 개구부 17a를 한정하는 광마스트 및 레티클을 통하여 레지스트막을 I-선 광선에 노출시킨다. 에칭제를 사용하여 레지스트막을 현상하고, 제1(c)도에 나타낸 바와 같이, 제2의 마스크층이며 개구창 16b보다 넓은 개구부 17a를 갖는 레지스트층 17을 얻는다. 이 때에, 제2의 마스크층인 레지스트층 17에 대하여 음부(negative)레지스트 또는 다층 레지스트를 사용하여 다음의 공정에서 들어올리는 작업(lift-up)이 용이하다.
레지스트층 161을 열처리하기 때문에, 노출 및 현상에 대하여 이의 특성이 변화되어 레지스트층 161은, 노출 공정시 사용되는 광선과, 레지스트층 17을 형성하기 위한 현상 공정시에 사용되는 에칭제에 민감하지 않다. 따라서, 레지스트 161은 모양이 변하지 않고, 레지스트층 17을 형성하는 동안 레지스트층 17과 섞이지도 않는다.
최종적으로, 제1(d)도에 나타낸 바와 같이, 반도체 기판 11위에 게이트전극을 구성하는 금속, 예를 들어, 티탄(Ti)/백금(Pt)/금(Au)을 증착법에 의해 형성하고, 유기용매를 사용하여 제1의 마스크층인 레지스트층 161과 제2의 마스크층인 레지스트층 17을 동시에 제거한다. 이 때에, 레지스트층 161 및 17 위에 형성된 금속막 또한 제거한다. 레지스트층 161의 모서리부가 둥글기 때문에, 버섯 모양의 게이트전극 19의 캡부(cap)와 포스트부(post) 사이를 떼어내지 않고도 버섯 모양의 게이트전극 19를 갖는 GaAs MESFET 10을 계속하여 얻는다.
제1(a)도 내지 제1(c)도에 나타나지 않지만, 금속을 증착하기 전에 리세스 구조를 형성하기 위하여 활성층 12를 마스크로서 레지스트층 16 또는 161과 함계 웨트에칭에 의해 에칭시킬 수 있다.
상기한 바람직한 실시예는 본 발명이 MESFET의 제조방법에 적용되는 경우이지만, 본 발명은 또한 고전자이동도 트랜지스터(high electron mobility transistor; HEMT)에도 적용될 수 있다.
또한, 상기한 바람직한 실시예에서는 GaAs가 반도체 기판에 사용되었지만, 본 발명은 또한 규소(Si) 또는 인듐 인화물(InP)로 만들어진 다른 반도체 기판이 사용되는 경우에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 제조방법에 있어서, 게이트 전극 바로 아래의 활성층의 표면을 손상하지 않고 개구부의 폭을 적절하게 조정하여 레지스트층에 개구부를 형성하는 것이 가능하기 때문에, 균일한 게이트길이를 갖는 버섯 모양의 게이트전극을 제조할 수 있다. 그 결과, 소스-드레인간 용량(Cgs)을 저감시키고, 상호 콘덕턴스(gm)를 향상시키며, 게이트 저항(Rg)을 감소시키는 것이 가능하다.
또한, 기판면상 및 다른 로트들 사이의 소자특성, 예를 들어, 상호 콘덕턴스(gm), 소스-드레인 전류(Idss) 및 핀치오프(pinch-off) 전압(Vp)의 재현성 및 균일성이 우수한 MESFET과, 동일한 방법을 사용하여 집적회로를 제조하는 것이 가능하다.
또한, 버섯 모양의 게이트전극을 제조하는 공정이 간단해질 수 있기 때문에, 제조비용 및 재료비용을 크게 저감시킬 수 있다.
본 발명은 당업자에 의해 이의 정신 또는 필수 특성을 벗어나지 않는 범위내에서 또다른 실시예로서 구체화될 수 있다. 따라서, 상기한 실시예들은 단순한 예시에 불과하며 이에 국한되지 않는다. 본 발명의 범위는 발명의 상세한 설명보다는 첨부하는 특허청구의 범위에 의해 나타나며, 이의 범위 내에서 모든 변화가 가능하다. 본 발명은 이의 특별한 실시예와 관련하여 상술되지만, 많은 변경과 수정 및 다른 용도가 당업자에게는 명백할 것이다. 따라서, 본 발명은 상기한 구체적인 실시예에 국한되지 않으며, 단지 첨부하는 특허청구의 범위에 의해서만 한정된다.

Claims (15)

  1. 반도체 장치의 제조방법에 있어서, 반도체 기판 위에 제1의 마스크층을 증착하는 공정; 전기한 제1의 마스크층에 개구부를 형성하는 공정; 전기한 반도체 기판을 열처리하여 전기한 제1의 마스크층을 유출시키는 공정, 전기한 제1의 마스크층 위에 제2의 마스크층을 증착하는 공정; 전기한 제2의 마스크층에 전기한 제1의 마스크층의 개구부보다 넓은 개구부를 형성하여, 제1의 마스크층에 개구부를 노출시키는 공정; 및 전기한 제2의 마스크층의 개구부에 금속을 증착하여 상기한 반도체 기판 위에 제1의 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기한 제1의 마스크층을 증착하기 전에, 상기한 반도체 기판 위에 적어도 1개의 전극을 더 증착시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기한 적어도 1개의 전극은 MESFET(전계효과 트랜지스터)의 드레인전극과 소스전극을 포함하며, 상기한 제1의 전극은 상기한 MESFET의 게이트전극인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기한 개구부를 갖는 상기한 제1의 마스크층은, 상기한 반도체 기판 위에 제1의 포토레지스트막을 증착하고; 상기한 개구부를 한정하여 적절한 광선에 상기한 제1의 포토레지스트막의 일부를 노출시키며; 적절한 에칭제로 상기한 포토레지스트막을 현상하는 공정에 의해 형성하고, 이렇게 현상된 포토레지스트막이 상기한 개구부를 갖는 상기한 제1의 마스크층인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기한 제1의 포토레지스트막이 p-타입(positive-type) 포토레지스트로 만들어진 것임을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기한 열처리 공정에 의해 상기한 제1의 마스크층의 모서리를 둥글게 됨을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기한 열처리 공정에 의해 제1의 마스크층에서 상기한 개구부의 모양은 변화되지 않는 것임을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기한 열처리 공정은 레지스트막상에서 종래의 포스트-베이킹 공정시의 온도보다 더 높은 온도에서 실시됨을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기한 열처리 공정이 200℃에서 실시된 것임을 특징으로 하는 반도체 장치의 제조방법.
  10. 제1항에 있어서, 상기한 제2의 마스크층과 그의 상기한 개구부는, 제2의 포토레지스트막을 증착하고, 노출시키며, 현상하는 공정에 의해 형성된 것임을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 상기한 제2의 포토레지스트막이 n-타입(negative-type) 포토레지스트로 만들어진 것임을 특징으로 하는 반도체 장치의 제조방법.
  12. 제10항에 있어서, 상기한 제2의 포토레지스트막이 다층 포토레지스트로 만들어진 것임을 특징으로 하는 반도체 장치의 제조방법.
  13. 제10항에 있어서, 상기한 열처리 공정에 의해 상기한 제1의 마스크층의 상기한 제2의 마스크층을 형성하는데 사용되는 광선과 에칭제에 반응하지 않게 됨을 특징으로 하는 반도체 장치의 제조방법.
  14. 제1항에 있어서, 상기한 제1의 마스크층 및 제2의 마스크층이 포토레지스트를 증착하고, 노출시키며, 현상은 공정에 의해 형성되고, 상기한 열처리 공정에 의해 상기한 제1의 마스크층이 상기한 제2의 마스크층을 형성하는데 사용되는 광선과 에칭제에 반응하지 않게 됨을 특징으로 하는 반도체 장치의 제조방법.
  15. 제1항에 있어서, 상기한 제1의 마스크층의 상기한 개구부는, 상기한 제1의 마스크층 아래의 상기한 반도체 기판까지 연장되지 않는 것임을 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5940697A (en) * 1997-09-30 1999-08-17 Samsung Electronics Co., Ltd. T-gate MESFET process using dielectric film lift-off technique
US7435108B1 (en) 1999-07-30 2008-10-14 Formfactor, Inc. Variable width resilient conductive contact structures
US6713374B2 (en) * 1999-07-30 2004-03-30 Formfactor, Inc. Interconnect assemblies and methods
US6524937B1 (en) * 2000-08-23 2003-02-25 Tyco Electronics Corp. Selective T-gate process
DE10204621B8 (de) 2002-02-05 2010-03-25 Maile, Bernd E., Dr. Verfahren zur Herstellung einer mit einem vertikalen Profil versehenen Elektrode und eine derartige Elektrode umfassendes Halbleiterbauelement
DE10340926A1 (de) * 2003-09-03 2005-03-31 Technische Universität Ilmenau Abteilung Forschungsförderung und Technologietransfer Verfahren zur Herstellung von elektronischen Bauelementen
US7413942B2 (en) * 2004-01-29 2008-08-19 Rohm And Haas Electronic Materials Llc T-gate formation
US20060009038A1 (en) 2004-07-12 2006-01-12 International Business Machines Corporation Processing for overcoming extreme topography
KR20110133828A (ko) * 2010-06-07 2011-12-14 삼성전자주식회사 포토레지스트 패턴 형성 방법
JP2013258368A (ja) * 2012-06-14 2013-12-26 Toshiba Corp 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358891A (en) * 1979-06-22 1982-11-16 Burroughs Corporation Method of forming a metal semiconductor field effect transistor
US4567132A (en) * 1984-03-16 1986-01-28 International Business Machines Corporation Multi-level resist image reversal lithography process
KR920009718B1 (ko) * 1987-08-10 1992-10-22 스미도모덴기고오교오 가부시기가이샤 화합물반도체장치 및 그 제조방법
FR2646291B1 (fr) * 1989-04-21 1991-06-14 Thomson Hybrides Microondes Procede de realisation d'un transistor autoaligne
FR2663155B1 (fr) * 1990-06-12 1997-01-24 Thomson Composants Microondes Procede de realisation d'une grille de transistor.
JP2895634B2 (ja) * 1990-12-18 1999-05-24 沖電気工業株式会社 電界効果トランジスタの製造方法
US5288660A (en) * 1993-02-01 1994-02-22 Avantek, Inc. Method for forming self-aligned t-shaped transistor electrode
US5486483A (en) * 1994-09-27 1996-01-23 Trw Inc. Method of forming closely spaced metal electrodes in a semiconductor device

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