JPH09172163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09172163A JPH09172163A JP7328860A JP32886095A JPH09172163A JP H09172163 A JPH09172163 A JP H09172163A JP 7328860 A JP7328860 A JP 7328860A JP 32886095 A JP32886095 A JP 32886095A JP H09172163 A JPH09172163 A JP H09172163A
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- electron mobility
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Abstract
(57)【要約】
【課題】 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のしきい値電
圧の異なる高電子移動度トランジスタを同一基板上に形
成する半導体装置の製造方法において、しきい値制御が
容易で、簡易な製造方法を提供することにある。 【解決手段】 本発明にかかる半導体装置の製造方法
は、第１、２の高電子移動度トランジスタに共通の能動
層を半導体基板上に形成する工程と、前記第１、２の高
電子移動度トランジスタに共通のｎ型ＩｎＡｌＡｓから
なり、所定のドナー濃度を有するキャリア供給層を前記
能動層上に形成する工程と、少なくとも一方の高電子移
動度トランジスタのゲート電極形成領域に対応するキャ
リア供給層に酸素を導入する工程と、熱処理を行い、前
記ドナー濃度を制御する工程とを有することを特徴と
し、また、ゲート電極と酸素を導入するキャリア供給層
の領域とを自己整合的に製造することを特徴とする。
圧の異なる高電子移動度トランジスタを同一基板上に形
成する半導体装置の製造方法において、しきい値制御が
容易で、簡易な製造方法を提供することにある。 【解決手段】 本発明にかかる半導体装置の製造方法
は、第１、２の高電子移動度トランジスタに共通の能動
層を半導体基板上に形成する工程と、前記第１、２の高
電子移動度トランジスタに共通のｎ型ＩｎＡｌＡｓから
なり、所定のドナー濃度を有するキャリア供給層を前記
能動層上に形成する工程と、少なくとも一方の高電子移
動度トランジスタのゲート電極形成領域に対応するキャ
リア供給層に酸素を導入する工程と、熱処理を行い、前
記ドナー濃度を制御する工程とを有することを特徴と
し、また、ゲート電極と酸素を導入するキャリア供給層
の領域とを自己整合的に製造することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
エンハンスメント型高電子移動度トランジスタ（以下、
高電子移動度トランジスタをＨＥＭＴと記す）とディプ
レッション型ＨＥＭＴを同一半導体基板上に形成した半
導体装置の製造方法に関する。
エンハンスメント型高電子移動度トランジスタ（以下、
高電子移動度トランジスタをＨＥＭＴと記す）とディプ
レッション型ＨＥＭＴを同一半導体基板上に形成した半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、高速で動作可能な半導体素子が要
求され、化合物半導体を用いた電界効果型トランジスタ
が期待されている。化合物半導体の集積回路の基本ゲー
トとしてはＤＣＦＬ回路がよく用いられている。ＤＣＦ
Ｌ回路は比較的構造が簡単で、高速動作が可能であり、
低消費電力であるからである。ＤＣＦＬ回路を形成する
為には、同一半導体基板上にディプレッション型ＨＥＭ
Ｔとエンハンスメント型ＨＥＭＴの２種類を作らなけれ
ばならない。
求され、化合物半導体を用いた電界効果型トランジスタ
が期待されている。化合物半導体の集積回路の基本ゲー
トとしてはＤＣＦＬ回路がよく用いられている。ＤＣＦ
Ｌ回路は比較的構造が簡単で、高速動作が可能であり、
低消費電力であるからである。ＤＣＦＬ回路を形成する
為には、同一半導体基板上にディプレッション型ＨＥＭ
Ｔとエンハンスメント型ＨＥＭＴの２種類を作らなけれ
ばならない。
【０００３】上述したようなしきい値電圧の異なるＨＥ
ＭＴを有する化合物半導体装置として、キャリア供給層
にＩｎＡｌＡｓを用い、能動層にＩｎＧａＡｓを用いた
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴについて説明す
る。
ＭＴを有する化合物半導体装置として、キャリア供給層
にＩｎＡｌＡｓを用い、能動層にＩｎＧａＡｓを用いた
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴについて説明す
る。
【０００４】ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの
しきい値電圧は次式で与えられる。
しきい値電圧は次式で与えられる。
【０００５】Ｖｔｈ＝φ−ΔＥｃ−ｑＮｄ2 ／２ε ただし、φはゲート部でのショットキー障壁高さ、ΔＥ
ｃはヘテロ結合の伝導体不連続量、ｑは単位電荷量、Ｎ
はＩｎＡｌＡｓ層のドナー濃度、ｄはＩｎＡｌＡｓ層の
厚さ、εはＩｎＡｌＡｓ層の誘電率を表している。
ｃはヘテロ結合の伝導体不連続量、ｑは単位電荷量、Ｎ
はＩｎＡｌＡｓ層のドナー濃度、ｄはＩｎＡｌＡｓ層の
厚さ、εはＩｎＡｌＡｓ層の誘電率を表している。
【０００６】従来、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥ
ＭＴの場合には、キャリア供給層のＩｎＡｌＡｓ層と能
動層のＩｎＧａＡｓ層との間に選択性を持ったエッチン
グ技術が確立していないため、ＩｎＡｌＡｓ層の厚さｄ
をトランジスタ毎にかえることができない。また、通常
Ｓｉ系やＧａＡｓ系半導体装置の製造方法では、イオン
注入、熱処理を行ってゲート電極のしきい値電圧を変え
ているが、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは
約８００℃の熱処理を行う時、ドーピング元素や半導体
の構成元素の拡散が生じてしまうため、設計どうりのヘ
テロ構造ができずデバイス特性が劣化するのでドナー濃
度Ｎも、ヘテロ結合の伝導体不連続量ΔＥｃも、変える
ことが困難であった。そのため、同一半導体基板上に、
エンハンスメント型ＨＥＭＴとディプレッション型ＨＥ
ＭＴのように異なるしきい値電圧をもつ半導体装置を形
成することは難かしいという問題があった。
ＭＴの場合には、キャリア供給層のＩｎＡｌＡｓ層と能
動層のＩｎＧａＡｓ層との間に選択性を持ったエッチン
グ技術が確立していないため、ＩｎＡｌＡｓ層の厚さｄ
をトランジスタ毎にかえることができない。また、通常
Ｓｉ系やＧａＡｓ系半導体装置の製造方法では、イオン
注入、熱処理を行ってゲート電極のしきい値電圧を変え
ているが、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは
約８００℃の熱処理を行う時、ドーピング元素や半導体
の構成元素の拡散が生じてしまうため、設計どうりのヘ
テロ構造ができずデバイス特性が劣化するのでドナー濃
度Ｎも、ヘテロ結合の伝導体不連続量ΔＥｃも、変える
ことが困難であった。そのため、同一半導体基板上に、
エンハンスメント型ＨＥＭＴとディプレッション型ＨＥ
ＭＴのように異なるしきい値電圧をもつ半導体装置を形
成することは難かしいという問題があった。
【０００７】そこで、特開平５−４７８００号公報にお
いて、それぞれのゲート電極に用いる材料を異ならせて
ゲート部でのショットキー障壁高さφを変え、キャリア
供給層にゲート電極材料の一部を埋め込みキャリア供給
層の厚みｄを実質的に変えることで解決を図っている。
いて、それぞれのゲート電極に用いる材料を異ならせて
ゲート部でのショットキー障壁高さφを変え、キャリア
供給層にゲート電極材料の一部を埋め込みキャリア供給
層の厚みｄを実質的に変えることで解決を図っている。
【０００８】図５に、特開平５−４７８００号公報で報
告されている半導体装置の断面図を示す。５０１はＩｎ
Ｐ基板、５０２はエピタキシャル成長の格子整合を良く
し、ピンチオフ特性を向上させるという機能を有するバ
ッファ層としてＩｎＡｌＡｓ層、５０３は能動層として
ＩｎＧａＡｓ、５０４はキャリア供給層としてｎ型Ｉｎ
ＡｌＡｓ層、５０５はソース及びドレイン電極、５０６
はゲート電極、５０７ａはＰｔ層、５０７ｂはＴｉ層、
５０７ｃはＰｔ層、５０７ｄはＡｕ層、５０７ａ’はＰ
ｔＡｓ2層である。
告されている半導体装置の断面図を示す。５０１はＩｎ
Ｐ基板、５０２はエピタキシャル成長の格子整合を良く
し、ピンチオフ特性を向上させるという機能を有するバ
ッファ層としてＩｎＡｌＡｓ層、５０３は能動層として
ＩｎＧａＡｓ、５０４はキャリア供給層としてｎ型Ｉｎ
ＡｌＡｓ層、５０５はソース及びドレイン電極、５０６
はゲート電極、５０７ａはＰｔ層、５０７ｂはＴｉ層、
５０７ｃはＰｔ層、５０７ｄはＡｕ層、５０７ａ’はＰ
ｔＡｓ2層である。
【０００９】上記特開平５−４７８００の方法では、充
分異なるしきい値電圧を持つＨＥＭＴを作るためには、
実質的にゲート電極に用いる一方の金属材料としてＰｔ
を利用する必要がある。これはＰｔにより高いショット
キー障壁が形成されるだけではなく、基板にＰｔがＰｔ
Ａｓ2として埋め込まれ、実効的にはＩｎＡｌＡｓ層の
厚さｄを減少させるためである。
分異なるしきい値電圧を持つＨＥＭＴを作るためには、
実質的にゲート電極に用いる一方の金属材料としてＰｔ
を利用する必要がある。これはＰｔにより高いショット
キー障壁が形成されるだけではなく、基板にＰｔがＰｔ
Ａｓ2として埋め込まれ、実効的にはＩｎＡｌＡｓ層の
厚さｄを減少させるためである。
【００１０】
【発明が解決しようとする課題】しかしながら、同公報
の実施例に記載されているように、基板と接するＰｔの
厚みは７．６ｎｍと非常に薄いことが必要であり、ま
た、Ｐｔの厚みが２ｎｍ変化すればＶｔｈが約０．１Ｖ
変化してしまうためにＰｔの蒸着厚みを高精度に制御し
なければならない。しかし、Ｐｔの蒸着厚みをそのよう
な精度で制御することは非常に困難であり、従ってＶｔ
ｈを安定して制御できないという問題があった。
の実施例に記載されているように、基板と接するＰｔの
厚みは７．６ｎｍと非常に薄いことが必要であり、ま
た、Ｐｔの厚みが２ｎｍ変化すればＶｔｈが約０．１Ｖ
変化してしまうためにＰｔの蒸着厚みを高精度に制御し
なければならない。しかし、Ｐｔの蒸着厚みをそのよう
な精度で制御することは非常に困難であり、従ってＶｔ
ｈを安定して制御できないという問題があった。
【００１１】本発明の目的は、上記課題を解決するため
に、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のしきい値電圧の異
なる高電子移動度トランジスタを同一基板上に形成する
半導体装置の製造方法において、しきい値制御が容易
で、簡易な製造方法を提供することにある。
に、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のしきい値電圧の異
なる高電子移動度トランジスタを同一基板上に形成する
半導体装置の製造方法において、しきい値制御が容易
で、簡易な製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載のしきい値電圧の異なる第１の高電
子移動度トランジスタと第２の高電子移動度トランジス
タを半導体基板上に形成する半導体装置の製造方法は、
前記第１、２の高電子移動度トランジスタに共通の能動
層を前記半導体基板上に形成する工程と、前記第１、２
の高電子移動度トランジスタに共通のｎ型ＩｎＡｌＡｓ
からなり、所定のドナー濃度を有するキャリア供給層を
前記能動層上に形成する工程と、少なくとも一方の高電
子移動度トランジスタのゲート電極形成領域に対応する
前記キャリア供給層に酸素を導入する工程と、熱処理を
行い、前記ドナー濃度を制御する工程とを有することを
特徴とする。
に、請求項１に記載のしきい値電圧の異なる第１の高電
子移動度トランジスタと第２の高電子移動度トランジス
タを半導体基板上に形成する半導体装置の製造方法は、
前記第１、２の高電子移動度トランジスタに共通の能動
層を前記半導体基板上に形成する工程と、前記第１、２
の高電子移動度トランジスタに共通のｎ型ＩｎＡｌＡｓ
からなり、所定のドナー濃度を有するキャリア供給層を
前記能動層上に形成する工程と、少なくとも一方の高電
子移動度トランジスタのゲート電極形成領域に対応する
前記キャリア供給層に酸素を導入する工程と、熱処理を
行い、前記ドナー濃度を制御する工程とを有することを
特徴とする。
【００１３】また、請求項２に記載のしきい値電圧の異
なる第１の高電子移動度トランジスタと第２の高電子移
動度トランジスタを半導体基板上に形成する半導体装置
の製造方法は、前記第１、２の高電子移動度トランジス
タに共通の能動層を前記半導体基板上に形成する工程
と、前記第１、２の高電子移動度トランジスタに共通の
ｎ型ＩｎＡｌＡｓからなり、所定のドナー濃度を有する
キャリア供給層を前記能動層上に形成する工程と、少な
くとも一方の高電子移動度トランジスタのゲート電極形
成領域に対応する開口部を有するマスク材を形成する工
程と、前記開口部を介して前記キャリア供給層に酸素を
導入する工程と、前記マスク材を残存させ、前記開口部
にゲート電極を形成する工程と、熱処理を行い、前記ド
ナー濃度を制御する工程とを有することを特徴とする。
なる第１の高電子移動度トランジスタと第２の高電子移
動度トランジスタを半導体基板上に形成する半導体装置
の製造方法は、前記第１、２の高電子移動度トランジス
タに共通の能動層を前記半導体基板上に形成する工程
と、前記第１、２の高電子移動度トランジスタに共通の
ｎ型ＩｎＡｌＡｓからなり、所定のドナー濃度を有する
キャリア供給層を前記能動層上に形成する工程と、少な
くとも一方の高電子移動度トランジスタのゲート電極形
成領域に対応する開口部を有するマスク材を形成する工
程と、前記開口部を介して前記キャリア供給層に酸素を
導入する工程と、前記マスク材を残存させ、前記開口部
にゲート電極を形成する工程と、熱処理を行い、前記ド
ナー濃度を制御する工程とを有することを特徴とする。
【００１４】また、請求項３に記載のしきい値電圧の異
なる第１の高電子移動度トランジスタと第２の高電子移
動度トランジスタを半導体基板上に形成する半導体装置
の製造方法は、前記第１、２の高電子移動度トランジス
タに共通の能動層を前記半導体基板上に形成する工程
と、前記第１、２の高電子移動度トランジスタに共通の
ｎ型ＩｎＡｌＡｓからなり、所定のドナー濃度を有する
キャリア供給層を前記能動層上に形成する工程と、第１
の高電子移動度トランジスタのゲート電極形成領域に対
応する第１の開口部を有するマスク材を形成する工程
と、前記マスク材を介して前記キャリア供給層に酸素を
導入する工程と、前記マスク材に第２の高電子移動度ト
ランジスタのゲート電極形成領域に対応する第２の開口
部を設ける工程と、両方の開口部を介して前記キャリア
供給層に酸素を導入する工程と、熱処理を行い、前記ド
ナー濃度を制御する工程とを有することを特徴とする。
なる第１の高電子移動度トランジスタと第２の高電子移
動度トランジスタを半導体基板上に形成する半導体装置
の製造方法は、前記第１、２の高電子移動度トランジス
タに共通の能動層を前記半導体基板上に形成する工程
と、前記第１、２の高電子移動度トランジスタに共通の
ｎ型ＩｎＡｌＡｓからなり、所定のドナー濃度を有する
キャリア供給層を前記能動層上に形成する工程と、第１
の高電子移動度トランジスタのゲート電極形成領域に対
応する第１の開口部を有するマスク材を形成する工程
と、前記マスク材を介して前記キャリア供給層に酸素を
導入する工程と、前記マスク材に第２の高電子移動度ト
ランジスタのゲート電極形成領域に対応する第２の開口
部を設ける工程と、両方の開口部を介して前記キャリア
供給層に酸素を導入する工程と、熱処理を行い、前記ド
ナー濃度を制御する工程とを有することを特徴とする。
【００１５】また、請求項４に記載の半導体装置の製造
方法において、酸素を導入する工程が、オゾンにさらす
ことを特徴とする。
方法において、酸素を導入する工程が、オゾンにさらす
ことを特徴とする。
【００１６】また、請求項５に記載の半導体装置の製造
方法において、酸素を導入する工程が、酸素プラズマに
さらすことを特徴とする。
方法において、酸素を導入する工程が、酸素プラズマに
さらすことを特徴とする。
【００１７】また、請求項６に記載の半導体装置の製造
方法において、前記熱処理の温度が、２２０℃から４８
０℃であることを特徴とする。
方法において、前記熱処理の温度が、２２０℃から４８
０℃であることを特徴とする。
【００１８】
（実施の形態１）図１に本発明に係るエンハンスメント
型ＨＥＭＴのゲート電極形成領域に対応するキャリア供
給層に酸素を導入した半導体装置の製造工程の断面図を
示す。
型ＨＥＭＴのゲート電極形成領域に対応するキャリア供
給層に酸素を導入した半導体装置の製造工程の断面図を
示す。
【００１９】まず、半絶縁性ＩｎＰ基板１０１上に、Ｍ
ＯＣＶＤ法にてバッファ層としてＩｎＡｌＡｓ層１０２
を３００ｎｍ厚に成長させ、さらにその上に能動層とし
てＩｎＧａＡｓ層１０３を３０ｎｍ厚に成長させ、さら
にその上に能動層とキャリア供給層の分離のためのスペ
ーサ層としてＩｎＡｌＡｓ層１０４を２ｎｍ厚に成長さ
せ、さらにその上にキャリア供給層としてＳｉを９×１
０1 8 個／ｃｍ3ドーピングしたｎ型ＩｎＡｌＡｓ層１
０５を３ｎｍに成長させ、さらにその上にゲート耐圧を
向上させるためにアンドープのＩｎＡｌＡｓ層１０６を
１７ｎｍに成長させる。
ＯＣＶＤ法にてバッファ層としてＩｎＡｌＡｓ層１０２
を３００ｎｍ厚に成長させ、さらにその上に能動層とし
てＩｎＧａＡｓ層１０３を３０ｎｍ厚に成長させ、さら
にその上に能動層とキャリア供給層の分離のためのスペ
ーサ層としてＩｎＡｌＡｓ層１０４を２ｎｍ厚に成長さ
せ、さらにその上にキャリア供給層としてＳｉを９×１
０1 8 個／ｃｍ3ドーピングしたｎ型ＩｎＡｌＡｓ層１
０５を３ｎｍに成長させ、さらにその上にゲート耐圧を
向上させるためにアンドープのＩｎＡｌＡｓ層１０６を
１７ｎｍに成長させる。
【００２０】次に、素子分離のために素子に不要な部分
は表面の成長層をエッチングし、ＩｎＰ基板１０１を露
出させる。
は表面の成長層をエッチングし、ＩｎＰ基板１０１を露
出させる。
【００２１】次に、フォトレジストでエンハンスメント
型ＨＥＭＴのゲート電極形成領域に対応する開口部１０
７をもったパターンのレジストマスク１０８を形成す
る。以上の工程終了後の断面図を図１（ａ）に示す。
型ＨＥＭＴのゲート電極形成領域に対応する開口部１０
７をもったパターンのレジストマスク１０８を形成す
る。以上の工程終了後の断面図を図１（ａ）に示す。
【００２２】次にオゾンアッシング装置にて、大気圧、
７０℃の条件でオゾンに５分間接触させることで、ゲー
ト電極形成領域に対応する開口部１０７を介してＩｎＡ
ｌＡｓ層１０６及びｎ型ＩｎＡｌＡｓ層１０５中に酸素
を導入する。以上の工程終了後の断面図を図１（ｂ）に
示す。酸素を導入した領域には斜線を付す。
７０℃の条件でオゾンに５分間接触させることで、ゲー
ト電極形成領域に対応する開口部１０７を介してＩｎＡ
ｌＡｓ層１０６及びｎ型ＩｎＡｌＡｓ層１０５中に酸素
を導入する。以上の工程終了後の断面図を図１（ｂ）に
示す。酸素を導入した領域には斜線を付す。
【００２３】本実施例ではＩｎＡｌＡｓ層１０６及びｎ
型ＩｎＡｌＡｓ層１０５への酸素導入の方法として、上
述のオゾンにさらす方法を用いたが、他には酸素プラズ
マにさらす方法が可能であり、バレル型酸素プラズマア
ッシング装置やリモートプラズマ型アッシング装置が利
用できる。
型ＩｎＡｌＡｓ層１０５への酸素導入の方法として、上
述のオゾンにさらす方法を用いたが、他には酸素プラズ
マにさらす方法が可能であり、バレル型酸素プラズマア
ッシング装置やリモートプラズマ型アッシング装置が利
用できる。
【００２４】次に、レジストマスク１０８を溶解して除
去し、４００℃で５分間の熱処理を行う。この処理によ
って酸素導入によるダメージ回復とともに、ｎ型ＩｎＡ
ｌＡｓ層１０５のドナー濃度が減少する。
去し、４００℃で５分間の熱処理を行う。この処理によ
って酸素導入によるダメージ回復とともに、ｎ型ＩｎＡ
ｌＡｓ層１０５のドナー濃度が減少する。
【００２５】熱処理を行う必要な温度は２２０℃〜４８
０℃である。２２０℃未満では導入した酸素がドナー濃
度を減少させる効果が不十分であり、４８０℃以上では
拡散によるＩｎＡｌＡｓ／ＩｎＧａＡｓのヘテロ接合の
境界面が劣化し、素子特性を劣化させる。より好ましく
は３００℃〜４５０℃である。３００℃未満では酸素導
入によるダメージの回復が遅く、処理時間が長くかか
り、４５０℃以上ではｎ型ＩｎＡｌＡｓ層１０５中のＳ
ｉドナーの拡散が始まり素子劣化が生じる。
０℃である。２２０℃未満では導入した酸素がドナー濃
度を減少させる効果が不十分であり、４８０℃以上では
拡散によるＩｎＡｌＡｓ／ＩｎＧａＡｓのヘテロ接合の
境界面が劣化し、素子特性を劣化させる。より好ましく
は３００℃〜４５０℃である。３００℃未満では酸素導
入によるダメージの回復が遅く、処理時間が長くかか
り、４５０℃以上ではｎ型ＩｎＡｌＡｓ層１０５中のＳ
ｉドナーの拡散が始まり素子劣化が生じる。
【００２６】ダメージの回復を十分に行わないと、酸素
を導入した部分のショットキー耐圧の劣化が生じる。こ
のことからダメージの比較的大きいバレル型酸素プラズ
マアッシング装置を使った場合には、熱処理は３３０℃
以上が望ましい。
を導入した部分のショットキー耐圧の劣化が生じる。こ
のことからダメージの比較的大きいバレル型酸素プラズ
マアッシング装置を使った場合には、熱処理は３３０℃
以上が望ましい。
【００２７】次に、ソース及びドレイン電極１０９を形
成するために、フォトレジストで両電極形成領域に開口
部をもったパターンを形成し、ソース及びドレイン電極
としてＡｕＧｅ（１００ｎｍ）／Ｎｉ（２０ｎｍ）／Ａ
ｕ（１００ｎｍ）を順次蒸着をする。
成するために、フォトレジストで両電極形成領域に開口
部をもったパターンを形成し、ソース及びドレイン電極
としてＡｕＧｅ（１００ｎｍ）／Ｎｉ（２０ｎｍ）／Ａ
ｕ（１００ｎｍ）を順次蒸着をする。
【００２８】次に、フォトレジストを溶解してレジスト
上の金属を取り除き、３６０℃の熱処理をすることによ
ってオーミック接続を形成することで、ソース及びドレ
イン電極１０９を形成する。以上の工程終了後の断面図
を図１（ｃ）に示す。
上の金属を取り除き、３６０℃の熱処理をすることによ
ってオーミック接続を形成することで、ソース及びドレ
イン電極１０９を形成する。以上の工程終了後の断面図
を図１（ｃ）に示す。
【００２９】最後に、デップレッション型ＨＥＭＴのゲ
ート電極とエンハンスメント型ＨＥＭＴのゲート電極１
１０を形成するためにフォトレジストで、ゲート電極形
成領域に開口部をもったパターンを形成し、ゲート電極
としてＷＮｘ（１００ｎｍ）／Ｔｉ（５０ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）を順次蒸着し、次に
フォトレジストを溶解してフォトレジスト上の金属を取
り除き、ゲート電極１１０を形成する。以上の工程終了
後の断面図を図１（ｄ）に示す。
ート電極とエンハンスメント型ＨＥＭＴのゲート電極１
１０を形成するためにフォトレジストで、ゲート電極形
成領域に開口部をもったパターンを形成し、ゲート電極
としてＷＮｘ（１００ｎｍ）／Ｔｉ（５０ｎｍ）／Ｐｔ
（５０ｎｍ）／Ａｕ（３００ｎｍ）を順次蒸着し、次に
フォトレジストを溶解してフォトレジスト上の金属を取
り除き、ゲート電極１１０を形成する。以上の工程終了
後の断面図を図１（ｄ）に示す。
【００３０】以上の工程を経て、しきい値電圧−０．６
０Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
１０Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
０Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
１０Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
【００３１】前述の従来例では、しきい値電圧の調整の
ためにＰｔの膜厚を高精度で制御することは困難であっ
たが、本発明でのしきい値電圧の調整は、オゾンあるい
は酸素プラズマにさらす時間によって容易にコントロー
ル可能である。処理時間を０〜１５分とすることによっ
て、エンハンスメント型のしきい値電圧を−０．６〜
０．１０Ｖに調整することができた。
ためにＰｔの膜厚を高精度で制御することは困難であっ
たが、本発明でのしきい値電圧の調整は、オゾンあるい
は酸素プラズマにさらす時間によって容易にコントロー
ル可能である。処理時間を０〜１５分とすることによっ
て、エンハンスメント型のしきい値電圧を−０．６〜
０．１０Ｖに調整することができた。
【００３２】また、前述の従来例のようにゲート電極に
用いる金属材料を変えて、しきい値電圧を変化させる場
合には、異なるゲート材料を蒸着するためゲート形成工
程が必ず２回必要であったが、本発明では実施例１のよ
うに１回のゲート形成工程でもかまわないので、工程が
簡略化できる。
用いる金属材料を変えて、しきい値電圧を変化させる場
合には、異なるゲート材料を蒸着するためゲート形成工
程が必ず２回必要であったが、本発明では実施例１のよ
うに１回のゲート形成工程でもかまわないので、工程が
簡略化できる。
【００３３】また、本実施例では、ドナーを減少させる
工程が、ソース及びドレイン電極形成工程やゲート電極
形成工程に先立って行っているので、ソース及びドレイ
ン電極形成、ゲート電極形成工程は従来行われている各
種方法が可能である。そのため、ゲート電極材料は上記
のＷＮX ／Ｔｉ／Ｐｔ／Ａｕ以外にも、例えばＷＳｉX
／Ａｕ、Ａｌ、Ｔｉ／Ｐｔ／ＡｕやＭｏ／Ｔｉ／Ｐｔ／
ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕ等の材料でもかまわな
い。
工程が、ソース及びドレイン電極形成工程やゲート電極
形成工程に先立って行っているので、ソース及びドレイ
ン電極形成、ゲート電極形成工程は従来行われている各
種方法が可能である。そのため、ゲート電極材料は上記
のＷＮX ／Ｔｉ／Ｐｔ／Ａｕ以外にも、例えばＷＳｉX
／Ａｕ、Ａｌ、Ｔｉ／Ｐｔ／ＡｕやＭｏ／Ｔｉ／Ｐｔ／
ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕ等の材料でもかまわな
い。
【００３４】（実施の形態２）本発明に係るエンハンス
メント型ＨＥＭＴのゲート電極形成領域に対応する開口
部を有するレジストマスクが、酸素導入のためのマスク
とゲート電極を形成するためのマスクとの兼用であるこ
とを特徴とする半導体装置の製造工程の断面図を図２に
示す。
メント型ＨＥＭＴのゲート電極形成領域に対応する開口
部を有するレジストマスクが、酸素導入のためのマスク
とゲート電極を形成するためのマスクとの兼用であるこ
とを特徴とする半導体装置の製造工程の断面図を図２に
示す。
【００３５】まず、半絶縁性ＩｎＰ基板２０１上に、Ｍ
ＢＥ法にてバッファ層としてＩｎＡｌＡｓ層２０２を３
００ｎｍ厚に成長させ、さらにその上に能動層としてＩ
ｎＧａＡｓ層２０３を５０ｎｍ厚に成長させ、さらにそ
の上にキャリア供給層としてＳｉを１×１０1 8 個／ｃ
ｍ3ドーピングしたｎ型ＩｎＡｌＡｓ層２０４を３１ｎ
ｍに成長させる。
ＢＥ法にてバッファ層としてＩｎＡｌＡｓ層２０２を３
００ｎｍ厚に成長させ、さらにその上に能動層としてＩ
ｎＧａＡｓ層２０３を５０ｎｍ厚に成長させ、さらにそ
の上にキャリア供給層としてＳｉを１×１０1 8 個／ｃ
ｍ3ドーピングしたｎ型ＩｎＡｌＡｓ層２０４を３１ｎ
ｍに成長させる。
【００３６】次に、素子分離のために素子に不要な部分
は表面の成長層をエッチングし、ＩｎＰ基板２０１を露
出させる。
は表面の成長層をエッチングし、ＩｎＰ基板２０１を露
出させる。
【００３７】次に、ソース及びドレイン電極２０５を形
成するためにフォトレジストで両電極形成領域に開口部
をもったパターンを形成し、ＡｕＧｅ（１００ｎｍ）／
Ｎｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）を順次蒸着した
後、フォトレジストを溶解してフォトレジスト上の金属
を取り除き、そして３６０℃の熱処理を行うことでオー
ミック接続を行い、ソース及びドレイン電極２０５を形
成する。以上の工程終了後の断面図を図２（ａ）に示
す。
成するためにフォトレジストで両電極形成領域に開口部
をもったパターンを形成し、ＡｕＧｅ（１００ｎｍ）／
Ｎｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）を順次蒸着した
後、フォトレジストを溶解してフォトレジスト上の金属
を取り除き、そして３６０℃の熱処理を行うことでオー
ミック接続を行い、ソース及びドレイン電極２０５を形
成する。以上の工程終了後の断面図を図２（ａ）に示
す。
【００３８】次に、フォトレジストでデプレッション型
ＨＥＭＴのゲート電極形成領域に開口部をもったパター
ンを形成し、Ｔｉ（５０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａ
ｕ（３００ｎｍ）を順次蒸着し、次にフォトレジストを
溶解してフォトレジスト上の金属を取り除き、デプレッ
ション型ＨＥＭＴのゲート電極２０６を形成する。以上
の工程終了後の断面図を図２（ｂ）に示す。
ＨＥＭＴのゲート電極形成領域に開口部をもったパター
ンを形成し、Ｔｉ（５０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａ
ｕ（３００ｎｍ）を順次蒸着し、次にフォトレジストを
溶解してフォトレジスト上の金属を取り除き、デプレッ
ション型ＨＥＭＴのゲート電極２０６を形成する。以上
の工程終了後の断面図を図２（ｂ）に示す。
【００３９】次に、フォトレジストでエンハンスメント
型ＨＥＭＴのゲート電極形成領域に開口部２０７をもっ
たパターンを有したレジストマスク２０８を形成する。
次に、バレル型酸素プラズマアッシング装置を用い、酸
素０．５Ｔｏｒｒ、１００℃、１００Ｗの条件で、オゾ
ンを開口部２０８を介してｎ型ＩｎＡｌＡｓ層２０４に
５分間接触させることで、ｎ型ＩｎＡｌＡｓ層２０４中
に酸素を導入する。以上の工程終了後の断面図を図２
（ｃ）に示す。
型ＨＥＭＴのゲート電極形成領域に開口部２０７をもっ
たパターンを有したレジストマスク２０８を形成する。
次に、バレル型酸素プラズマアッシング装置を用い、酸
素０．５Ｔｏｒｒ、１００℃、１００Ｗの条件で、オゾ
ンを開口部２０８を介してｎ型ＩｎＡｌＡｓ層２０４に
５分間接触させることで、ｎ型ＩｎＡｌＡｓ層２０４中
に酸素を導入する。以上の工程終了後の断面図を図２
（ｃ）に示す。
【００４０】次に、前工程にて形成したフォトレジスト
のマスクを除去することなく、そのまま利用してエンハ
ンスメント型ＨＥＭＴのゲート電極形成領域の開口部２
０７に、Ｔｉ（５０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ
（３００ｎｍ）を順次蒸着する。
のマスクを除去することなく、そのまま利用してエンハ
ンスメント型ＨＥＭＴのゲート電極形成領域の開口部２
０７に、Ｔｉ（５０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ
（３００ｎｍ）を順次蒸着する。
【００４１】次にレジストマスク２０８を溶解してフォ
トレジスト上の金属を取り除き、エンハンスメント型Ｈ
ＥＭＴのゲート電極２０９を形成する。以上の工程終了
後の断面図を図２（ｄ）に示す。
トレジスト上の金属を取り除き、エンハンスメント型Ｈ
ＥＭＴのゲート電極２０９を形成する。以上の工程終了
後の断面図を図２（ｄ）に示す。
【００４２】最後に、３３０℃の熱処理を行うことで、
エンハンスメント型ＨＥＭＴのゲート電極形成領域に対
応するｎ型ＩｎＡｌＡｓ層２０４中のドナー濃度を減少
させ、更にｎ型ＩｎＡｌＡｓ層２０４のダメージも回復
させる。以上の工程終了後の断面図を図２（ｅ）に示
す。
エンハンスメント型ＨＥＭＴのゲート電極形成領域に対
応するｎ型ＩｎＡｌＡｓ層２０４中のドナー濃度を減少
させ、更にｎ型ＩｎＡｌＡｓ層２０４のダメージも回復
させる。以上の工程終了後の断面図を図２（ｅ）に示
す。
【００４３】以上の工程を経て、しきい値電圧−０．５
９Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
０９Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
９Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
０９Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
【００４４】本実施例では、酸素導入を行うのに使用し
たレジストマスクを除去することなく、そのままゲート
電極を蒸着するためのレジストマスクに使用しているた
め、新たにパターンを形成する必要がなく、工程の簡略
化を可能としている。このことが可能となったのは、酸
素導入後の熱処理がゲート電極形成後でもかまわないか
らである。この方法により、酸素を導入してドナー濃度
を減少させた領域はゲート電極に対して、自己整合的に
形成される。そのためエンハンスメント型ＨＥＭＴのソ
ース・ゲート間抵抗の増加が抑えられるので、特性の向
上が可能である。
たレジストマスクを除去することなく、そのままゲート
電極を蒸着するためのレジストマスクに使用しているた
め、新たにパターンを形成する必要がなく、工程の簡略
化を可能としている。このことが可能となったのは、酸
素導入後の熱処理がゲート電極形成後でもかまわないか
らである。この方法により、酸素を導入してドナー濃度
を減少させた領域はゲート電極に対して、自己整合的に
形成される。そのためエンハンスメント型ＨＥＭＴのソ
ース・ゲート間抵抗の増加が抑えられるので、特性の向
上が可能である。
【００４５】（実施の形態３）本発明に係るエンハンス
メント型ＨＥＭＴとディプレッション型ＨＥＭＴの両方
のゲート電極形成領域に酸素を導入した半導体装置の製
造工程の断面図を図３に示す。
メント型ＨＥＭＴとディプレッション型ＨＥＭＴの両方
のゲート電極形成領域に酸素を導入した半導体装置の製
造工程の断面図を図３に示す。
【００４６】まず、半絶縁性ＩｎＰ基板３０１上にＭＢ
Ｅ法にてバッファ層としてＩｎＡｌＡｓ層３０２を３０
０ｎｍ厚に成長させ、さらにその上に能動層としてＩｎ
ＧａＡｓ層３０３を３０ｎｍ厚に成長させ、さらにその
上にスペーサ層としてＩｎＡｌＡｓ層３０４を２ｎｍ厚
に成長させ、さらにその上にキャリア供給層としてＳｉ
を８×１０1 8 個／ｃｍ3ドーピングしたｎ型ＩｎＡｌ
Ａｓ層３０５を２０ｎｍに成長させる。
Ｅ法にてバッファ層としてＩｎＡｌＡｓ層３０２を３０
０ｎｍ厚に成長させ、さらにその上に能動層としてＩｎ
ＧａＡｓ層３０３を３０ｎｍ厚に成長させ、さらにその
上にスペーサ層としてＩｎＡｌＡｓ層３０４を２ｎｍ厚
に成長させ、さらにその上にキャリア供給層としてＳｉ
を８×１０1 8 個／ｃｍ3ドーピングしたｎ型ＩｎＡｌ
Ａｓ層３０５を２０ｎｍに成長させる。
【００４７】次に、素子分離のために素子に不要な部分
は表面の成長層をエッチングし、ＩｎＰ基板３０１を露
出させる。
は表面の成長層をエッチングし、ＩｎＰ基板３０１を露
出させる。
【００４８】次に、ポジ型フォトレジストでエンハンス
メント型ＨＥＭＴのゲート電極形成領域に開口部３０６
をもったパターンを有するレジストマスクを形成する。
メント型ＨＥＭＴのゲート電極形成領域に開口部３０６
をもったパターンを有するレジストマスクを形成する。
【００４９】次に、バレル型酸素プラズマアッシング装
置にて、酸素０．５Ｔｏｒｒ、１００℃の条件で、オゾ
ンを開口部３０６を介してｎ型ＩｎＡｌＡｓ層３０５に
１０分間接触させることで、エンハンスメント型ＨＥＭ
Ｔのゲート電極形成領域に対応するｎ型ＩｎＡｌＡｓ層
３０５中に酸素を導入する。以上の工程終了後の断面図
を図３（ａ）に示す。
置にて、酸素０．５Ｔｏｒｒ、１００℃の条件で、オゾ
ンを開口部３０６を介してｎ型ＩｎＡｌＡｓ層３０５に
１０分間接触させることで、エンハンスメント型ＨＥＭ
Ｔのゲート電極形成領域に対応するｎ型ＩｎＡｌＡｓ層
３０５中に酸素を導入する。以上の工程終了後の断面図
を図３（ａ）に示す。
【００５０】更にディプレッション型ＨＥＭＴのゲート
電極形成領域に対応する開口部３０７を形成する。
電極形成領域に対応する開口部３０７を形成する。
【００５１】次に、オゾンアッシング装置にて、大気
圧、７０℃の条件で、オゾンを開口部３０６、３０７を
介してｎ型ＩｎＡｌＡｓ層３０５に３０分間接触させる
ことで、両開口部３０６、３０７を介してｎ型ＩｎＡｌ
Ａｓ層３０５中に酸素を導入する。以上の工程終了後の
断面図を図３（ｂ）に示す。
圧、７０℃の条件で、オゾンを開口部３０６、３０７を
介してｎ型ＩｎＡｌＡｓ層３０５に３０分間接触させる
ことで、両開口部３０６、３０７を介してｎ型ＩｎＡｌ
Ａｓ層３０５中に酸素を導入する。以上の工程終了後の
断面図を図３（ｂ）に示す。
【００５２】次に、ゲート電極としてＭｏ（１００ｎ
ｍ）／Ｔｉ（５０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（３
００ｎｍ）を順次蒸着した後、フォトレジストを溶解し
てフォトレジスト上の金属を取り除き、ゲート電極３０
８を形成する。以上の工程終了後の断面図を図３（ｃ）
に示す。
ｍ）／Ｔｉ（５０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（３
００ｎｍ）を順次蒸着した後、フォトレジストを溶解し
てフォトレジスト上の金属を取り除き、ゲート電極３０
８を形成する。以上の工程終了後の断面図を図３（ｃ）
に示す。
【００５３】次に、ソース及びドレイン電極３０９を形
成するためにフォトレジストで両電極形成領域に開口部
をもったパターンを形成し、ＡｕＧｅ（１００ｎｍ）／
Ｎｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）を順次蒸着した
後、フォトレジストを溶解してフォトレジスト上の金属
を取り除く。以上の工程終了後の断面図を図３（ｄ）に
示す。
成するためにフォトレジストで両電極形成領域に開口部
をもったパターンを形成し、ＡｕＧｅ（１００ｎｍ）／
Ｎｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）を順次蒸着した
後、フォトレジストを溶解してフォトレジスト上の金属
を取り除く。以上の工程終了後の断面図を図３（ｄ）に
示す。
【００５４】最後に、３６０℃の熱処理をすることによ
ってオーミック接続を形成し、ソース及びドレイン電極
３０９を形成すると同時に、ｎ型ＩｎＡｌＡｓ層３０５
中のドナー濃度を減少させ、更に酸素を導入した部分の
ｎ型ＩｎＡｌＡｓ層３０５のダメージを回復させる。
ってオーミック接続を形成し、ソース及びドレイン電極
３０９を形成すると同時に、ｎ型ＩｎＡｌＡｓ層３０５
中のドナー濃度を減少させ、更に酸素を導入した部分の
ｎ型ＩｎＡｌＡｓ層３０５のダメージを回復させる。
【００５５】以上の工程を経て、しきい値電圧−０．６
０Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
１０Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
０Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
１０Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
【００５６】前述の従来例や実施例１、２では、キャリ
ア供給層のドナー濃度は、ディプレション型ＨＥＭＴの
ゲート電極のしきい値電圧を決定するので、ドナー濃度
はあまり大きくできなかった。しかし、本実施例３のよ
うにディプレッション型ＨＥＭＴのゲート電極形成領域
に対応するキャリア供給層のドナー濃度も減少させる方
法によって、キャリア供給層のドナー濃度を大きくする
ことができ、かつアンドープの層を必要としないので、
ソース・ゲート間抵抗が充分低い素子を形成することが
可能となった。
ア供給層のドナー濃度は、ディプレション型ＨＥＭＴの
ゲート電極のしきい値電圧を決定するので、ドナー濃度
はあまり大きくできなかった。しかし、本実施例３のよ
うにディプレッション型ＨＥＭＴのゲート電極形成領域
に対応するキャリア供給層のドナー濃度も減少させる方
法によって、キャリア供給層のドナー濃度を大きくする
ことができ、かつアンドープの層を必要としないので、
ソース・ゲート間抵抗が充分低い素子を形成することが
可能となった。
【００５７】また、表面のドナー濃度を高くすること
は、オーミック電極のコンタクト抵抗の低減にも効果が
あり、ソース・ゲート間抵抗をより小さくすることが可
能である。実施例３では、従来例、実施例２に比べて、
ソース・ゲート間抵抗は約１／５となった。
は、オーミック電極のコンタクト抵抗の低減にも効果が
あり、ソース・ゲート間抵抗をより小さくすることが可
能である。実施例３では、従来例、実施例２に比べて、
ソース・ゲート間抵抗は約１／５となった。
【００５８】本実施例のようにオゾンアッシング装置を
使用している工程に、さらにバレル型酸素プラズマアッ
シング装置を用いた場合とバレル型酸素プラズマアッシ
ング装置のみを使用した場合とは、しきい値変化が同じ
になるように処理時間を調整した時でもバレル型酸素プ
ラズマアッシング装置のみの方がショットキー耐圧のリ
ーク電流が少し大きくなる。これは、オゾンによる方法
がプラズマによる方法より表面付近のドナーの濃度を選
択的に減少させているためと考えられ、逆に酸素プラズ
マによる方法の方が表面にドナーがまだ残っているので
トンネル電流としてリーク電流が見られている。本実施
例のように酸素導入の方法を選択することによって深さ
方向のドナー減少の分布をある程度制御することがで
き、ショットキー耐圧を向上させることができる。
使用している工程に、さらにバレル型酸素プラズマアッ
シング装置を用いた場合とバレル型酸素プラズマアッシ
ング装置のみを使用した場合とは、しきい値変化が同じ
になるように処理時間を調整した時でもバレル型酸素プ
ラズマアッシング装置のみの方がショットキー耐圧のリ
ーク電流が少し大きくなる。これは、オゾンによる方法
がプラズマによる方法より表面付近のドナーの濃度を選
択的に減少させているためと考えられ、逆に酸素プラズ
マによる方法の方が表面にドナーがまだ残っているので
トンネル電流としてリーク電流が見られている。本実施
例のように酸素導入の方法を選択することによって深さ
方向のドナー減少の分布をある程度制御することがで
き、ショットキー耐圧を向上させることができる。
【００５９】また、実施例２でゲート蒸着工程が２度に
なっているに対して、本実施例ではゲート電極材料蒸着
工程は１回に簡略化している。
なっているに対して、本実施例ではゲート電極材料蒸着
工程は１回に簡略化している。
【００６０】実施例２のエンハンスメント型ＨＥＭＴ、
実施例３のエンハンスメント型ＨＥＭＴ及びディプレッ
ション型ＨＥＭＴのようにゲートに対して自己整合的に
ドナー濃度を減少させた領域をつくる方法は、ソース・
ゲート間抵抗の低減方法として限定されるものではな
く、単体のトランジスタにおいても利用可能である。
実施例３のエンハンスメント型ＨＥＭＴ及びディプレッ
ション型ＨＥＭＴのようにゲートに対して自己整合的に
ドナー濃度を減少させた領域をつくる方法は、ソース・
ゲート間抵抗の低減方法として限定されるものではな
く、単体のトランジスタにおいても利用可能である。
【００６１】（実施の形態４）図４に本発明に係るキャ
リア供給層のｎ型ＩｎＡｌＡｓ層の上に、製造過程にお
いて安定なＩｎＡｌＰ層を用いた半導体装置の製造工程
の断面図を記す。
リア供給層のｎ型ＩｎＡｌＡｓ層の上に、製造過程にお
いて安定なＩｎＡｌＰ層を用いた半導体装置の製造工程
の断面図を記す。
【００６２】まず、半絶縁性ＩｎＰ基板上４０１に、Ｍ
ＯＣＶＤ法にてバッファ層としてＩｎＡｌＡｓ層４０２
を３００ｎｍ厚に成長させ、さらにその上に能動層とし
てＩｎＧａＡｓ層４０３を３０ｎｍ厚に成長させ、さら
にその上にスペーサ層としてＩｎＡｌＡｓ層４０４を２
ｎｍ厚に成長させ、さらにその上にキャリア供給層とし
てＳｉを９×１０1 8 個／ｃｍ3ドーピングしたｎ型Ｉ
ｎＡｌＡｓ層４０５を３ｎｍに成長させ、さらにその上
にアンドープのＩｎＡｌＰ層４０６を１７ｎｍに成長さ
せる。
ＯＣＶＤ法にてバッファ層としてＩｎＡｌＡｓ層４０２
を３００ｎｍ厚に成長させ、さらにその上に能動層とし
てＩｎＧａＡｓ層４０３を３０ｎｍ厚に成長させ、さら
にその上にスペーサ層としてＩｎＡｌＡｓ層４０４を２
ｎｍ厚に成長させ、さらにその上にキャリア供給層とし
てＳｉを９×１０1 8 個／ｃｍ3ドーピングしたｎ型Ｉ
ｎＡｌＡｓ層４０５を３ｎｍに成長させ、さらにその上
にアンドープのＩｎＡｌＰ層４０６を１７ｎｍに成長さ
せる。
【００６３】次に、素子分離のために素子に不要な部分
は表面の成長層をエッチングし、ＩｎＰ基板４０１を露
出させる。
は表面の成長層をエッチングし、ＩｎＰ基板４０１を露
出させる。
【００６４】次に、フォトレジストでソース及びドレイ
ン電極形成領域に開口部をもったパターンを形成し、Ａ
ｕＧｅ（１００ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（１０
０ｎｍ）を順次蒸着し、次にレジストを溶解してレジス
ト上の金属を取り除き、ソース及びドレイン電極４０７
を形成する。以上の工程終了後の断面図を図４（ａ）に
示す。
ン電極形成領域に開口部をもったパターンを形成し、Ａ
ｕＧｅ（１００ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（１０
０ｎｍ）を順次蒸着し、次にレジストを溶解してレジス
ト上の金属を取り除き、ソース及びドレイン電極４０７
を形成する。以上の工程終了後の断面図を図４（ａ）に
示す。
【００６５】次に、フォトレジストでエンハンスメント
型ＨＥＭＴのゲート電極形成領域に開口部４０８をもっ
たパターンを形成し、半導体プロセスで一般的に用いら
れているバレル型酸素プラズマアッシング装置を用い、
酸素０．５Ｔｏｒｒ、１００℃、１００Ｗの条件で、酸
素プラズマを開口部４０８を介してＩｎＡｌＰ層に１５
分間接触させることで、アンドープのＩｎＡｌＰ層４０
６のＩｎＡｌＰ層を通してキャリア供給層のｎ型ＩｎＡ
ｌＡｓ層４０５中に酸素を導入する。
型ＨＥＭＴのゲート電極形成領域に開口部４０８をもっ
たパターンを形成し、半導体プロセスで一般的に用いら
れているバレル型酸素プラズマアッシング装置を用い、
酸素０．５Ｔｏｒｒ、１００℃、１００Ｗの条件で、酸
素プラズマを開口部４０８を介してＩｎＡｌＰ層に１５
分間接触させることで、アンドープのＩｎＡｌＰ層４０
６のＩｎＡｌＰ層を通してキャリア供給層のｎ型ＩｎＡ
ｌＡｓ層４０５中に酸素を導入する。
【００６６】次に、レジストを溶解して除去した後、３
６０℃の熱処理を行うことでソース及びドレイン電極の
オーミック接続を形成すると同時に、キャリア供給層の
ｎ型ＩｎＡｌＡｓ層４０５中のドナー濃度を減少させ
る。
６０℃の熱処理を行うことでソース及びドレイン電極の
オーミック接続を形成すると同時に、キャリア供給層の
ｎ型ＩｎＡｌＡｓ層４０５中のドナー濃度を減少させ
る。
【００６７】次にディプレッション型ＨＥＭＴとエンハ
ンスメント型ＨＥＭＴのゲート電極４０９をＡｌ（３０
０ｎｍ）を蒸着し、形成する。
ンスメント型ＨＥＭＴのゲート電極４０９をＡｌ（３０
０ｎｍ）を蒸着し、形成する。
【００６８】以上の工程を経て、しきい値電圧−０．６
１Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
１１Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
１Ｖのデップレッション型ＨＥＭＴとしきい値電圧０．
１１Ｖのエンハンスメント型ＨＥＭＴを同一半導体基板
上に有する半導体装置が得られた。
【００６９】本実施例のように表面がＩｎＡｌＡｓ以外
の材料である場合にも、キャリア供給層がｎ型ＩｎＡｌ
Ａｓ層である場合は、本発明が適用可能であることを示
しており、ＩｎＡｌＡｓ以外の材料を表面に使用するこ
とは、ＩｎＡｌＡｓの材料が比較的不安定な物質である
ために、製造工程中に特性が変動してしまうことを防止
できる点で有利である。また、ＩｎＡｌＰ層の厚みは、
１ｎｍ〜５０ｎｍであれば酸素を導入できるが、ＨＥＭ
Ｔとして利用することを鑑みると、１〜２０ｎｍである
ことが望ましい。また、酸素導入方法においても、本実
施例４のようにキャリア供給層のｎ型ＩｎＡｌＡｓ層の
上にＩｎＡｌＰ等の層を形成した場合には、バレル型酸
素プラズマアッシング装置のように酸素をより深い部分
にまで導入できる方法を選択することが望ましい。
の材料である場合にも、キャリア供給層がｎ型ＩｎＡｌ
Ａｓ層である場合は、本発明が適用可能であることを示
しており、ＩｎＡｌＡｓ以外の材料を表面に使用するこ
とは、ＩｎＡｌＡｓの材料が比較的不安定な物質である
ために、製造工程中に特性が変動してしまうことを防止
できる点で有利である。また、ＩｎＡｌＰ層の厚みは、
１ｎｍ〜５０ｎｍであれば酸素を導入できるが、ＨＥＭ
Ｔとして利用することを鑑みると、１〜２０ｎｍである
ことが望ましい。また、酸素導入方法においても、本実
施例４のようにキャリア供給層のｎ型ＩｎＡｌＡｓ層の
上にＩｎＡｌＰ等の層を形成した場合には、バレル型酸
素プラズマアッシング装置のように酸素をより深い部分
にまで導入できる方法を選択することが望ましい。
【００７０】また、本実施例の他に、実施例１、２、３
においてｎ型ＩｎＡｌＡｓ層の表面に２〜４ｎｍのＩｎ
ＧａＡｓ層を成長させることでもｎ型ＩｎＡｌＡｓ層の
特性が工程中に変動することを防止することができる。
ＩｎＧａＡｓ層を成長させた場合でも、酸素の導入は可
能であり、ゲート部分の基板表面のＩｎＧａＡｓ層を除
去したい場合にはゲート蒸着前にフッ酸で処理すれば除
去可能である。
においてｎ型ＩｎＡｌＡｓ層の表面に２〜４ｎｍのＩｎ
ＧａＡｓ層を成長させることでもｎ型ＩｎＡｌＡｓ層の
特性が工程中に変動することを防止することができる。
ＩｎＧａＡｓ層を成長させた場合でも、酸素の導入は可
能であり、ゲート部分の基板表面のＩｎＧａＡｓ層を除
去したい場合にはゲート蒸着前にフッ酸で処理すれば除
去可能である。
【００７１】
【発明の効果】本発明によれば、酸素をキャリア供給層
に導入し、熱処理を行うので、簡易なプロセスで、半導
体装置のしきい値電圧の制御が容易にできる。
に導入し、熱処理を行うので、簡易なプロセスで、半導
体装置のしきい値電圧の制御が容易にできる。
【００７２】また、本発明によれば、酸素をゲート電極
形成領域に導入するために用いたマスクを、そのままゲ
ート電極形成のマスクに用いてゲート電極形成を行い、
その後熱処理をするので、ゲート電極に対しドナー濃度
を減少させたＩｎＡｌＡｓのキャリア供給層の領域を小
さくできるので、良好な特性を持つ半導体装置が得ら
れ、且つ製造工程を簡略化できる。
形成領域に導入するために用いたマスクを、そのままゲ
ート電極形成のマスクに用いてゲート電極形成を行い、
その後熱処理をするので、ゲート電極に対しドナー濃度
を減少させたＩｎＡｌＡｓのキャリア供給層の領域を小
さくできるので、良好な特性を持つ半導体装置が得ら
れ、且つ製造工程を簡略化できる。
【００７３】また、本発明によれば、しきい値電圧の異
なる半導体装置の両方のゲート電極形成領域のキャリア
供給層のドナー濃度を低く変えるので、当初のキャリア
供給層のドナー濃度を高くすることができるので、ソー
ス・ゲート間抵抗を低くすることができる。
なる半導体装置の両方のゲート電極形成領域のキャリア
供給層のドナー濃度を低く変えるので、当初のキャリア
供給層のドナー濃度を高くすることができるので、ソー
ス・ゲート間抵抗を低くすることができる。
【００７４】また、酸素を導入する方法が、酸素プラズ
マやオゾンにさらすだけであり、必要な熱処理も２２０
℃から４８０℃と低温であるので、製造工程中に半導体
装置の特性を劣化させることがない。
マやオゾンにさらすだけであり、必要な熱処理も２２０
℃から４８０℃と低温であるので、製造工程中に半導体
装置の特性を劣化させることがない。
【図１】実施例１の半導体装置の製造工程の断面図であ
る。
る。
【図２】実施例２の半導体装置の製造工程の断面図であ
る。
る。
【図３】実施例３の半導体装置の製造工程の断面図であ
る。
る。
【図４】実施例４の半導体装置の製造工程の断面図であ
る。
る。
【図５】従来の半導体装置の断面図である
１０１，２０１，３０１，４０１，５０１ ＩｎＰ基板 １０２，２０２，３０２，４０２，５０２ バッファ層
としてＩｎＡｌＡｓ層 １０３，２０３，３０３，４０３，５０３ 能動層とし
てＩｎＧａＡｓ層 １０４，３０４，４０４ スペーサ層としてＩｎＡｌＡ
ｓ層 １０５，２０４，３０５，４０５，５０４ キャリア供
給層としてｎ型ＩｎＡｌＡｓ層 １０６ アンドープのＩｎＡｌＡｓ層 １０７，２０７，３０６，４０８ エンハンスメント型
ＨＥＭＴのゲート電極形成領域に対応する開口部 １０８，２０８ レジストマスク １０９，２０５，３０９，４０７，５０５ ソース及び
ドレイン電極 １１０，３０８，４０９ ゲート電極 ２０６，５０６ ディプレッション型ＨＥＭＴのゲート
電極 ２０９ エンハンスメント型ＨＥＭＴのゲート電極 ３０７ ディプレッション型ＨＥＭＴのゲート電極形成
領域に対応する開口部 ４０６ アンドープのＩｎＡｌＰ層 ５０７ａ Ｐｔ層 ５０７ｂ Ｔｉ層 ５０７ｃ Ｐｔ層 ５０７ｄ Ａｕ層 ５０７ａ’ＰｔＡｓ2層
としてＩｎＡｌＡｓ層 １０３，２０３，３０３，４０３，５０３ 能動層とし
てＩｎＧａＡｓ層 １０４，３０４，４０４ スペーサ層としてＩｎＡｌＡ
ｓ層 １０５，２０４，３０５，４０５，５０４ キャリア供
給層としてｎ型ＩｎＡｌＡｓ層 １０６ アンドープのＩｎＡｌＡｓ層 １０７，２０７，３０６，４０８ エンハンスメント型
ＨＥＭＴのゲート電極形成領域に対応する開口部 １０８，２０８ レジストマスク １０９，２０５，３０９，４０７，５０５ ソース及び
ドレイン電極 １１０，３０８，４０９ ゲート電極 ２０６，５０６ ディプレッション型ＨＥＭＴのゲート
電極 ２０９ エンハンスメント型ＨＥＭＴのゲート電極 ３０７ ディプレッション型ＨＥＭＴのゲート電極形成
領域に対応する開口部 ４０６ アンドープのＩｎＡｌＰ層 ５０７ａ Ｐｔ層 ５０７ｂ Ｔｉ層 ５０７ｃ Ｐｔ層 ５０７ｄ Ａｕ層 ５０７ａ’ＰｔＡｓ2層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872 27/095
Claims (6)
- 【請求項１】 しきい値電圧の異なる第１の高電子移動
度トランジスタと第２の高電子移動度トランジスタを半
導体基板上に形成する半導体装置の製造方法において、 前記第１、２の高電子移動度トランジスタに共通の能動
層を前記半導体基板上に形成する工程と、 前記第１、２の高電子移動度トランジスタに共通のｎ型
ＩｎＡｌＡｓからなり、所定のドナー濃度を有するキャ
リア供給層を前記能動層上に形成する工程と、 少なくとも一方の高電子移動度トランジスタのゲート電
極形成領域に対応する前記キャリア供給層に酸素を導入
する工程と、 熱処理を行い、前記ドナー濃度を制御する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 しきい値電圧の異なる第１の高電子移動
度トランジスタと第２の高電子移動度トランジスタを半
導体基板上に形成する半導体装置の製造方法において、 前記第１、２の高電子移動度トランジスタに共通の能動
層を前記半導体基板上に形成する工程と、 前記第１、２の高電子移動度トランジスタに共通のｎ型
ＩｎＡｌＡｓからなり、所定のドナー濃度を有するキャ
リア供給層を前記能動層上に形成する工程と、 少なくとも一方の高電子移動度トランジスタのゲート電
極形成領域に対応する開口部を有するマスク材を形成す
る工程と、 前記開口部を介して前記キャリア供給層に酸素を導入す
る工程と、 前記マスク材を残存させ、前記開口部にゲート電極を形
成する工程と、 熱処理を行い、前記ドナー濃度を制御する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 しきい値電圧の異なる第１の高電子移動
度トランジスタと第２の高電子移動度トランジスタを半
導体基板上に形成する半導体装置の製造方法において、 前記第１、２の高電子移動度トランジスタに共通の能動
層を前記半導体基板上に形成する工程と、 前記第１、２の高電子移動度トランジスタに共通のｎ型
ＩｎＡｌＡｓからなり、所定のドナー濃度を有するキャ
リア供給層を前記能動層上に形成する工程と、 第１の高電子移動度トランジスタのゲート電極形成領域
に対応する第１の開口部を有するマスク材を形成する工
程と、 前記第１の開口部を介して前記キャリア供給層に酸素を
導入する工程と、 前記マスク材に第２の高電子移動度トランジスタのゲー
ト電極形成領域に対応する第２の開口部を設ける工程
と、 両方の開口部を介して前記キャリア供給層に酸素を導入
する工程と、 熱処理を行い、前記ドナー濃度を制御する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 前記酸素を導入する工程が、オゾンにさ
らす工程であることを特徴とする請求項１〜３に記載の
半導体装置の製造方法。 - 【請求項５】 前記酸素を導入する工程が、酸素プラズ
マにさらす工程であることを特徴とする請求項１〜３に
記載の半導体装置の製造方法。 - 【請求項６】 前記熱処理の温度が、２２０℃から４８
０℃であることを特徴とする請求項１〜５に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328860A JPH09172163A (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328860A JPH09172163A (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172163A true JPH09172163A (ja) | 1997-06-30 |
Family
ID=18214909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328860A Pending JPH09172163A (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172163A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074544A (ja) * | 2010-09-29 | 2012-04-12 | Ngk Insulators Ltd | 半導体素子および半導体素子の作製方法 |
| US8878246B2 (en) | 2010-06-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
| US9041063B2 (en) | 2010-05-04 | 2015-05-26 | Samsung Electroncs Co., Ltd. | High electron mobility transistors and methods of manufacturing the same |
| JP2015135841A (ja) * | 2014-01-16 | 2015-07-27 | 日本電信電話株式会社 | 酸化アルミニウム薄膜の形成方法 |
-
1995
- 1995-12-18 JP JP7328860A patent/JPH09172163A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9041063B2 (en) | 2010-05-04 | 2015-05-26 | Samsung Electroncs Co., Ltd. | High electron mobility transistors and methods of manufacturing the same |
| US8878246B2 (en) | 2010-06-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
| US9859410B2 (en) | 2010-06-14 | 2018-01-02 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
| JP2012074544A (ja) * | 2010-09-29 | 2012-04-12 | Ngk Insulators Ltd | 半導体素子および半導体素子の作製方法 |
| JP2015135841A (ja) * | 2014-01-16 | 2015-07-27 | 日本電信電話株式会社 | 酸化アルミニウム薄膜の形成方法 |
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