JP3171902B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3171902B2 JP3171902B2 JP02097792A JP2097792A JP3171902B2 JP 3171902 B2 JP3171902 B2 JP 3171902B2 JP 02097792 A JP02097792 A JP 02097792A JP 2097792 A JP2097792 A JP 2097792A JP 3171902 B2 JP3171902 B2 JP 3171902B2
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
半導体装置の製造方法に係り、特にソース，ドレインの
オーミック電極の形成方法に関する。
半導体装置の製造方法に係り、特にソース，ドレインの
オーミック電極の形成方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた半導体装置、例え
ばＧａＡｓ半導体装置では、キャリア濃度が１０18／cm
3 台で限界に達するため、Ｓｉ半導体装置に比べてオー
ミック電極の形成が難しい。通常ＧａＡｓ半導体装置で
は、ＡｕＧｅ合金の蒸着と熱処理を行って、ＡｕとＧａ
Ａｓの界面に高濃度Ｇｅ層を形成することでオーミック
電極を実現している。Ａｕ系金属は加工が困難であるた
め、電極パターニングはリフトオフ法により行われる。
ばＧａＡｓ半導体装置では、キャリア濃度が１０18／cm
3 台で限界に達するため、Ｓｉ半導体装置に比べてオー
ミック電極の形成が難しい。通常ＧａＡｓ半導体装置で
は、ＡｕＧｅ合金の蒸着と熱処理を行って、ＡｕとＧａ
Ａｓの界面に高濃度Ｇｅ層を形成することでオーミック
電極を実現している。Ａｕ系金属は加工が困難であるた
め、電極パターニングはリフトオフ法により行われる。
【０００３】図４は、ＧａＡｓＭＥＳＦＥＴのソース，
ドレイン電極をリフトオフ加工により形成する工程を示
している。ＧａＡｓ基板３１にはチャネル層が形成さ
れ、その上にまず、高融点金属によってショットキーゲ
ート電極３２が形成される。その後全面に絶縁膜３３が
堆積され、この上にフォトレジスト３４がソース，ドレ
イン電極形成領域に開口を持つ状態でパターン形成され
る。そしてＡｕＧｅ合金の蒸着によりソース，ドレイン
電極３５が形成される。この後フォトレジスト３４を除
去することにより、不要なＡｕＧｅ合金がリフトオフさ
れ、最後にアロイ処理が行われる。
ドレイン電極をリフトオフ加工により形成する工程を示
している。ＧａＡｓ基板３１にはチャネル層が形成さ
れ、その上にまず、高融点金属によってショットキーゲ
ート電極３２が形成される。その後全面に絶縁膜３３が
堆積され、この上にフォトレジスト３４がソース，ドレ
イン電極形成領域に開口を持つ状態でパターン形成され
る。そしてＡｕＧｅ合金の蒸着によりソース，ドレイン
電極３５が形成される。この後フォトレジスト３４を除
去することにより、不要なＡｕＧｅ合金がリフトオフさ
れ、最後にアロイ処理が行われる。
【０００４】しかし、上述のようなリフトオフ法による
オーミック電極の形成は、特に高密度集積回路の実現に
とって多くの問題がある。第１に、リフトオフ加工によ
る金属残渣が問題になる。この残渣はその後の回路配線
の短絡事故等の欠陥を生じ易く、歩留まりや信頼性低下
の原因となる。第２に、エッチングによりパターン形成
されるゲート電極と異なり、ソース，ドレイン電極の微
細化が難しい。第３に、図４に示したような単純なリフ
トオフ加工ではソース，ドレイン電極をゲート電極に自
己整合させることができない。リフトオフ加工でも自己
整合技術の適用が不可能ではないが、そのためには複雑
な工程を必要とする。
オーミック電極の形成は、特に高密度集積回路の実現に
とって多くの問題がある。第１に、リフトオフ加工によ
る金属残渣が問題になる。この残渣はその後の回路配線
の短絡事故等の欠陥を生じ易く、歩留まりや信頼性低下
の原因となる。第２に、エッチングによりパターン形成
されるゲート電極と異なり、ソース，ドレイン電極の微
細化が難しい。第３に、図４に示したような単純なリフ
トオフ加工ではソース，ドレイン電極をゲート電極に自
己整合させることができない。リフトオフ加工でも自己
整合技術の適用が不可能ではないが、そのためには複雑
な工程を必要とする。
【０００５】
【発明が解決しようとする課題】以上のように、リフト
オフ加工によりオーミック電極を形成する従来の化合物
半導体装置の製造方法では、残渣による欠陥が生じ易
く、また素子の微細化，高集積化が難しいという問題が
あった。
オフ加工によりオーミック電極を形成する従来の化合物
半導体装置の製造方法では、残渣による欠陥が生じ易
く、また素子の微細化，高集積化が難しいという問題が
あった。
【０００６】本発明は、この様な事情を考慮してなされ
たもので、歩留まり向上および素子の微細化，高集積化
が可能なオーミック電極形成工程を有する化合物半導体
装置の製造方法を提供することを目的とする。
たもので、歩留まり向上および素子の微細化，高集積化
が可能なオーミック電極形成工程を有する化合物半導体
装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る化合物半導
体装置の製造方法は、ソース，ドレインのオーミック電
極形成に選択メッキ法、特に無電解方式の選択メッキ法
を用いたことを特徴とする。特に、ゲート電極の側壁に
絶縁膜を形成して、ソース，ドレイン領域に選択メッキ
を行ってゲート電極に自己整合されたソース，ドレイン
電極を形成すること、またオーミック特性の向上のため
に、電極形成後にイオン注入により電極下に不純物ドー
プ層を形成することが好ましい。
体装置の製造方法は、ソース，ドレインのオーミック電
極形成に選択メッキ法、特に無電解方式の選択メッキ法
を用いたことを特徴とする。特に、ゲート電極の側壁に
絶縁膜を形成して、ソース，ドレイン領域に選択メッキ
を行ってゲート電極に自己整合されたソース，ドレイン
電極を形成すること、またオーミック特性の向上のため
に、電極形成後にイオン注入により電極下に不純物ドー
プ層を形成することが好ましい。
【０００８】
【作用】本発明によると、無電解メッキの下地依存性
（選択性）を利用してオーミック電極を形成することに
より、リフトオフ加工におけるような無用な金属残渣を
発生させることがなくなり、化合物半導体装置の歩留ま
り，信頼性の向上が図られる。また、選択メッキ法と自
己整合技術の組み合わせにより、素子の微細化，高集積
化を容易に実現することができる。
（選択性）を利用してオーミック電極を形成することに
より、リフトオフ加工におけるような無用な金属残渣を
発生させることがなくなり、化合物半導体装置の歩留ま
り，信頼性の向上が図られる。また、選択メッキ法と自
己整合技術の組み合わせにより、素子の微細化，高集積
化を容易に実現することができる。
【０００９】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１０】図１および図２は、本発明の一実施例によ
るＧａＡｓ集積回路の製造工程を示す断面図である。こ
の実施例では、素子としてＧａＡｓＭＥＳＦＥＴを用い
ている。図１(a) に示すように、半絶縁性ＧａＡｓ基板
１１の素子分離領域に絶縁膜１０を形成した状態でま
ず、Ｓｉ+ のイオン注入によりｎ型チャネル層１２を形
成する。イオン注入条件は例えば、加速電圧１５ｋｅ
Ｖ，ドーズ量１×１０13／cm2 とし、イオン注入後、Ａ
ｓＨ3 雰囲気中で、８２０℃，２０分の熱処理を行う。
るＧａＡｓ集積回路の製造工程を示す断面図である。こ
の実施例では、素子としてＧａＡｓＭＥＳＦＥＴを用い
ている。図１(a) に示すように、半絶縁性ＧａＡｓ基板
１１の素子分離領域に絶縁膜１０を形成した状態でま
ず、Ｓｉ+ のイオン注入によりｎ型チャネル層１２を形
成する。イオン注入条件は例えば、加速電圧１５ｋｅ
Ｖ，ドーズ量１×１０13／cm2 とし、イオン注入後、Ａ
ｓＨ3 雰囲気中で、８２０℃，２０分の熱処理を行う。
【００１１】次に、ゲート電極金属として例えばＷＮx
膜を全面に反応性スパッタ法により堆積し、これを反応
性イオンエッチングによりパターン形成して、図１(b)
に示すようにゲート電極１３を形成する。その後ゲート
電極１３をマスクとして、ソース，ドレイン領域にＳｉ
+ を比較的高濃度にイオン注入して、図１(c) に示すよ
うにｎ+ 型不純物層１４1 を形成する。このイオン注入
条件は例えば、加速電圧４５ｋｅＶ，ドーズ量２×１０
13／cm2 とする。
膜を全面に反応性スパッタ法により堆積し、これを反応
性イオンエッチングによりパターン形成して、図１(b)
に示すようにゲート電極１３を形成する。その後ゲート
電極１３をマスクとして、ソース，ドレイン領域にＳｉ
+ を比較的高濃度にイオン注入して、図１(c) に示すよ
うにｎ+ 型不純物層１４1 を形成する。このイオン注入
条件は例えば、加速電圧４５ｋｅＶ，ドーズ量２×１０
13／cm2 とする。
【００１２】続いて、プラズマＣＶＤ法により全面にＳ
ｉＯＮ膜を約４００nm堆積し、これを反応性イオンエッ
チングによりエッチバックして、図１(d) に示すように
ゲート電極側壁に側壁絶縁膜１５を形成する。そしてこ
の側壁絶縁膜付きゲート電極をマスクとして、再度Ｓｉ
+ を高濃度に深くイオン注入して、図２(a) に示すよう
にｎ+ 型不純物層１４2 を形成する。このときのイオン
注入条件は例えば、加速電圧１０５ｋｅＶ，ドーズ量４
×１０13／cm2 とする。このイオン注入後、ＡｓＨ3 雰
囲気中で、８２０℃，２０分の熱処理を行って、不純物
層１４1 ，１４2 の不純物を活性化する。
ｉＯＮ膜を約４００nm堆積し、これを反応性イオンエッ
チングによりエッチバックして、図１(d) に示すように
ゲート電極側壁に側壁絶縁膜１５を形成する。そしてこ
の側壁絶縁膜付きゲート電極をマスクとして、再度Ｓｉ
+ を高濃度に深くイオン注入して、図２(a) に示すよう
にｎ+ 型不純物層１４2 を形成する。このときのイオン
注入条件は例えば、加速電圧１０５ｋｅＶ，ドーズ量４
×１０13／cm2 とする。このイオン注入後、ＡｓＨ3 雰
囲気中で、８２０℃，２０分の熱処理を行って、不純物
層１４1 ，１４2 の不純物を活性化する。
【００１３】次に、図２(b) に示すように、無電解メッ
キ法によって、ソース，ドレインの+ 型不純物層１４上
にソース，ドレイン電極となるＡｕ電極１６を形成す
る。このときゲート電極１３と側壁絶縁膜１５、および
素子分離領域の絶縁膜１０が選択成長のマスクとなっ
て、ソース，ドレイン領域のみに選択的にＡｕ電極１６
が形成される。Ａｕ電極１６の膜厚は例えば３００nm程
度とする。
キ法によって、ソース，ドレインの+ 型不純物層１４上
にソース，ドレイン電極となるＡｕ電極１６を形成す
る。このときゲート電極１３と側壁絶縁膜１５、および
素子分離領域の絶縁膜１０が選択成長のマスクとなっ
て、ソース，ドレイン領域のみに選択的にＡｕ電極１６
が形成される。Ａｕ電極１６の膜厚は例えば３００nm程
度とする。
【００１４】次いで、図２(c) に示すように、Ｇｅ+ を
イオン注入して、Ａｕ電極１６下のｎ+ 型不純物層１４
界面に高濃度Ｇｅドープ層１７を形成する。この時イオ
ン注入条件は例えば、加速電圧１５０ｋｅＶ，ドーズ量
５×１０14／cm2 とする。イオン注入後、４２０℃，８
分の熱処理を行うことにより、Ａｕ電極１６のオーミッ
ク特性を良好なものとする。
イオン注入して、Ａｕ電極１６下のｎ+ 型不純物層１４
界面に高濃度Ｇｅドープ層１７を形成する。この時イオ
ン注入条件は例えば、加速電圧１５０ｋｅＶ，ドーズ量
５×１０14／cm2 とする。イオン注入後、４２０℃，８
分の熱処理を行うことにより、Ａｕ電極１６のオーミッ
ク特性を良好なものとする。
【００１５】この実施例によれば、ゲート電極に自己整
合されたソース，ドレイン電極が選択的に形成される。
従来のリフトオフ加工と異なり、全面にＡｕ膜が形成さ
れることがないから、残渣による欠陥等は生じない。ま
た簡単な自己整合技術によって、微細寸法のソース，ド
レイン電極を得ることができ、素子の微細化と共に高集
積化を実現することができる。
合されたソース，ドレイン電極が選択的に形成される。
従来のリフトオフ加工と異なり、全面にＡｕ膜が形成さ
れることがないから、残渣による欠陥等は生じない。ま
た簡単な自己整合技術によって、微細寸法のソース，ド
レイン電極を得ることができ、素子の微細化と共に高集
積化を実現することができる。
【００１６】実施例では、ＭＥＳＦＥＴを説明したが、
本発明はこれに限られるわけではない。例えば、ＤＭＴ
（Ｄoped-channel MIS-like Ｔransistor ）やＨＥＭ
Ｔ（Ｈigh Ｅlectron Ｍobility Ｔransistor ）等を用
いた場合にも本発明を適用することができる。
本発明はこれに限られるわけではない。例えば、ＤＭＴ
（Ｄoped-channel MIS-like Ｔransistor ）やＨＥＭ
Ｔ（Ｈigh Ｅlectron Ｍobility Ｔransistor ）等を用
いた場合にも本発明を適用することができる。
【００１７】図３は、本発明をＤＭＴに適用した実施例
を示す。その製造工程を簡単に説明すれば、まず半絶縁
性ＧａＡｓ基板２１にｉ型ＧａＡｓバッファ層２２、ｎ
型ＧａＡｓチャネル層２３、ｉ型ＡｌＧａＡｓ層２４を
エピタキシャル成長させる。次いでｉ型ＡｌＧａＡｓ層
２４上にＷＮx 等によりゲート電極２５を形成する。ｉ
型ＡｌＧａＡｓ層２４はゲート電極２５の下にのみ残し
て、その後ゲート電極２５およびｉ型ＡｌＧａＡｓ層２
４の側壁に絶縁膜２６を形成する。そして先の実施例と
同様に、無電解メッキ法によりソース，ドレイン領域の
ｎ型ＧａＡｓ層上にＡｕ電極２７を選択的に形成し、Ｇ
ｅ+ のイオン注入と熱処理によりＡｕ電極２７下にＧｅ
ドープ層２８を形成する。この実施例によっても、先の
実施例と同様の効果が得られることは明らかである。
を示す。その製造工程を簡単に説明すれば、まず半絶縁
性ＧａＡｓ基板２１にｉ型ＧａＡｓバッファ層２２、ｎ
型ＧａＡｓチャネル層２３、ｉ型ＡｌＧａＡｓ層２４を
エピタキシャル成長させる。次いでｉ型ＡｌＧａＡｓ層
２４上にＷＮx 等によりゲート電極２５を形成する。ｉ
型ＡｌＧａＡｓ層２４はゲート電極２５の下にのみ残し
て、その後ゲート電極２５およびｉ型ＡｌＧａＡｓ層２
４の側壁に絶縁膜２６を形成する。そして先の実施例と
同様に、無電解メッキ法によりソース，ドレイン領域の
ｎ型ＧａＡｓ層上にＡｕ電極２７を選択的に形成し、Ｇ
ｅ+ のイオン注入と熱処理によりＡｕ電極２７下にＧｅ
ドープ層２８を形成する。この実施例によっても、先の
実施例と同様の効果が得られることは明らかである。
【００１８】また実施例では、ソース，ドレイン電極の
良好なオーミック性能を出すために、Ａｕ電極の選択メ
ッキを行った後にＧｅ+ のイオン注入を行ったが、Ｓｅ
+ ，Ｔｅ+ 等のイオン注入やＡｕ電極形成前にＧｅ膜を
蒸着する方法を用いてもよい。また、チャネル層がｐ型
ＧａＡｓ層である場合には、Ｇｅに代ってＺｎ等のｐ型
不純物のイオン注入または蒸着を行えばよい。
良好なオーミック性能を出すために、Ａｕ電極の選択メ
ッキを行った後にＧｅ+ のイオン注入を行ったが、Ｓｅ
+ ，Ｔｅ+ 等のイオン注入やＡｕ電極形成前にＧｅ膜を
蒸着する方法を用いてもよい。また、チャネル層がｐ型
ＧａＡｓ層である場合には、Ｇｅに代ってＺｎ等のｐ型
不純物のイオン注入または蒸着を行えばよい。
【００１９】さらに実施例では、電解効果型トランジス
タを説明したが、本発明はバイポーラトランジスタのオ
ーミック電極を形成する場合にも同様に適用することが
可能である。半導体材料もＧａＡｓに限らず、例えばＩ
ｎＰ系を用いた場合にも本発明は有効である。
タを説明したが、本発明はバイポーラトランジスタのオ
ーミック電極を形成する場合にも同様に適用することが
可能である。半導体材料もＧａＡｓに限らず、例えばＩ
ｎＰ系を用いた場合にも本発明は有効である。
【００２０】
【発明の効果】以上述べたように本発明によれば、オー
ミック電極の形成に無電解選択メッキ法を利用すること
により、化合物半導体素子の歩留まり向上を図り、素子
の微細か，高集積化を図ることができる。
ミック電極の形成に無電解選択メッキ法を利用すること
により、化合物半導体素子の歩留まり向上を図り、素子
の微細か，高集積化を図ることができる。
【図１】本発明の一実施例のＭＥＳＦＥＴ製造工程（前
半）を示す断面図。
半）を示す断面図。
【図２】同実施例の製造工程（後半）を示す断面図。
【図３】他の実施例によるＤＭＴを示す断面図。
【図４】従来のリフトオフ加工を説明するための図。
１０…絶縁膜、 １１…半絶縁性ＧａＡｓ基板、 １２…ｎ型チャネル層、 １３…ゲート電極、 １４（１４1 ，１４2 ）…ｎ+ 型不純物層、 １５…側壁絶縁膜、 １６…Ａｕ電極、 １７…Ｇｅドープ層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】化合物半導体基板にチャネル層を含む半導
体層を形成する工程と、 前記半導体層にゲート電極を形成する工程と、 前記ゲート電極の側壁に選択的に絶縁膜を形成する工程
と、 前記半導体層の前記ゲート電極を挟むソース，ドレイン
領域に前記ゲート電極と側壁絶縁膜をマスクとして無電
解メッキ法により選択的にソース，ドレイン電極を形成
する工程と、 前記ソース，ドレイン電極を形成する工程の後に前記ゲ
ート電極と側壁絶縁膜をマスクとして不純物をイオン注
入し熱処理を行って、ソース，ドレイン電極下の半導体
層界面に選択的にオーミック特性を改善する不純物ドー
プ層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02097792A JP3171902B2 (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02097792A JP3171902B2 (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217937A JPH05217937A (ja) | 1993-08-27 |
| JP3171902B2 true JP3171902B2 (ja) | 2001-06-04 |
Family
ID=12042227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02097792A Expired - Fee Related JP3171902B2 (ja) | 1992-02-06 | 1992-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171902B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263243A (ja) * | 1999-03-12 | 2010-11-18 | Sumitomo Chemical Co Ltd | ３−５族化合物半導体 |
| JP5054622B2 (ja) * | 2008-06-18 | 2012-10-24 | 株式会社リコー | 面発光レーザアレイ、光走査装置及び画像形成装置 |
-
1992
- 1992-02-06 JP JP02097792A patent/JP3171902B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05217937A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |