JPH0547797A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0547797A JPH0547797A JP3201716A JP20171691A JPH0547797A JP H0547797 A JPH0547797 A JP H0547797A JP 3201716 A JP3201716 A JP 3201716A JP 20171691 A JP20171691 A JP 20171691A JP H0547797 A JPH0547797 A JP H0547797A
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- JP
- Japan
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- fet
- channel layer
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- compound semiconductor
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＨＩＧＦＥＴ(Hetero structure Insulated
Gate FET) の製造に際して、エンハンスメント形ＦＥＴ
（ＱＥ）のゲート電極（７ａ）とデプレッション形ＦＥ
Ｔ（ＱＤ）のゲート電極との間に段差が生じないように
する。 【構成】 ＧａＡｓ基板１のエンハンスメント形ＦＥＴ
形成領域にあらかじめドープしておいたｐ形不純物をｎ
形チャネル層５の一部に拡散させてｐ形拡散層３ａを形
成し、その上部のｎ形チャネル層５を空乏化させること
によってｎ形チャネル層５の深さを変えるようにした。
Gate FET) の製造に際して、エンハンスメント形ＦＥＴ
（ＱＥ）のゲート電極（７ａ）とデプレッション形ＦＥ
Ｔ（ＱＤ）のゲート電極との間に段差が生じないように
する。 【構成】 ＧａＡｓ基板１のエンハンスメント形ＦＥＴ
形成領域にあらかじめドープしておいたｐ形不純物をｎ
形チャネル層５の一部に拡散させてｐ形拡散層３ａを形
成し、その上部のｎ形チャネル層５を空乏化させること
によってｎ形チャネル層５の深さを変えるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
(Field Effect Transistor；ＦＥＴ）の製造技術に関
し、特に、ヘテロ接合構造を有する化合物半導体ＦＥＴ
の一種であるＨＩＧＦＥＴ(Hetero structure Insulate
d Gate FET) に適用して有効な技術に関する。
(Field Effect Transistor；ＦＥＴ）の製造技術に関
し、特に、ヘテロ接合構造を有する化合物半導体ＦＥＴ
の一種であるＨＩＧＦＥＴ(Hetero structure Insulate
d Gate FET) に適用して有効な技術に関する。
【０００２】
【従来の技術】ＨＩＧＦＥＴは、化合物半導体基板とゲ
ート電極との間に、前記基板と異なる組成の化合物半導
体層を介在させたヘテロ接合構造を有している。
ート電極との間に、前記基板と異なる組成の化合物半導
体層を介在させたヘテロ接合構造を有している。
【０００３】従来、上記ＨＩＧＦＥＴの製造工程では、
同一基板上にエンハンスメント形ＦＥＴ（以下、Ｅ−Ｆ
ＥＴという）とデプレッション形ＦＥＴ（以下、Ｄ−Ｆ
ＥＴという）とを形成する方法として、化合物半導体層
の膜厚をＥ−ＦＥＴとＤ−ＦＥＴとで変える方法や、Ｅ
−ＦＥＴ用のチャネル層とＤ−ＦＥＴ用のチャネル層と
を別層に設ける方法などが用いられている。
同一基板上にエンハンスメント形ＦＥＴ（以下、Ｅ−Ｆ
ＥＴという）とデプレッション形ＦＥＴ（以下、Ｄ−Ｆ
ＥＴという）とを形成する方法として、化合物半導体層
の膜厚をＥ−ＦＥＴとＤ−ＦＥＴとで変える方法や、Ｅ
−ＦＥＴ用のチャネル層とＤ−ＦＥＴ用のチャネル層と
を別層に設ける方法などが用いられている。
【０００４】
【発明が解決しようとする課題】ところが、上述したＨ
ＩＧＦＥＴの製造方法は、いずれの場合もＥ−ＦＥＴの
ゲート電極とＤ−ＦＥＴのゲート電極との間に段差が生
じてしまう。
ＩＧＦＥＴの製造方法は、いずれの場合もＥ−ＦＥＴの
ゲート電極とＤ−ＦＥＴのゲート電極との間に段差が生
じてしまう。
【０００５】そのため、後の工程で下地に段差を残した
まま配線を形成しようとすると、配線の接続信頼性が低
下するという問題がある。また、配線工程に先立って段
差を平坦化しようとすると、工程が増加してしまうとい
う問題がある。
まま配線を形成しようとすると、配線の接続信頼性が低
下するという問題がある。また、配線工程に先立って段
差を平坦化しようとすると、工程が増加してしまうとい
う問題がある。
【０００６】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、Ｅ−ＦＥＴのゲート電極
とＤ−ＦＥＴのゲート電極との間に段差の生じることが
ないＨＩＧＦＥＴの製造技術を提供することにある。
れたものであり、その目的は、Ｅ−ＦＥＴのゲート電極
とＤ−ＦＥＴのゲート電極との間に段差の生じることが
ないＨＩＧＦＥＴの製造技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明によるＨＩＧＦＥＴの製造方法は、
化合物半導体基板のエンハンスメント形ＦＥＴ形成領域
に所定の導電形の不純物をドープした後、前記化合物半
導体基板上に前記不純物と反対導電形のチャネル層をエ
ピタキシャル成長させ、前記エピタキシャル成長中また
はその後の熱処理によって前記不純物を前記チャネル層
中に拡散させる工程を有する。
化合物半導体基板のエンハンスメント形ＦＥＴ形成領域
に所定の導電形の不純物をドープした後、前記化合物半
導体基板上に前記不純物と反対導電形のチャネル層をエ
ピタキシャル成長させ、前記エピタキシャル成長中また
はその後の熱処理によって前記不純物を前記チャネル層
中に拡散させる工程を有する。
【００１０】
【作用】上記した手段によれば、化合物半導体基板にド
ープした不純物をチャネル層中に拡散させることによ
り、Ｅ−ＦＥＴ形成領域のチャネル層が空乏化されるの
で、その上部のチャネル層の深さが実質的に変わる。
ープした不純物をチャネル層中に拡散させることによ
り、Ｅ−ＦＥＴ形成領域のチャネル層が空乏化されるの
で、その上部のチャネル層の深さが実質的に変わる。
【００１１】これにより、同じチャネル層にＥ−ＦＥＴ
用のチャネル層とＤ−ＦＥＴ用のチャネル層とが形成さ
れるので、Ｅ−ＦＥＴとＤ−ＦＥＴとを同一平面上に形
成することが可能となる。
用のチャネル層とＤ−ＦＥＴ用のチャネル層とが形成さ
れるので、Ｅ−ＦＥＴとＤ−ＦＥＴとを同一平面上に形
成することが可能となる。
【００１２】
【実施例】以下、図１乃至図７を用いて本発明の一実施
例であるＨＩＧＦＥＴの製造方法を工程順に説明する。
例であるＨＩＧＦＥＴの製造方法を工程順に説明する。
【００１３】まず、図１に示すように、半絶縁性を有す
るＧａＡｓ基板１の主面上に、Ｅ−ＦＥＴ形成領域を開
孔したフォトレジスト膜２を形成し、これをイオン注入
のマスクにしてｐ形不純物をドープすることにより、Ｇ
ａＡｓ基板１にｐ形不純物層３を形成する。上記ｐ形不
純物は、例えばＭｇやＢｅなどである。
るＧａＡｓ基板１の主面上に、Ｅ−ＦＥＴ形成領域を開
孔したフォトレジスト膜２を形成し、これをイオン注入
のマスクにしてｐ形不純物をドープすることにより、Ｇ
ａＡｓ基板１にｐ形不純物層３を形成する。上記ｐ形不
純物は、例えばＭｇやＢｅなどである。
【００１４】次に、上記フォトレジスト膜２を除去した
後、図２に示すように、ノンドープのＧａＡｓからなる
バッファ層４、Ｓｉなどのｎ形不純物をドープしたｎ形
チャネル層５およびノンドープのＡｌＧａＡｓ層６をエ
ピタキシャル成長によって連続的に形成する。このエピ
タキシャル成長は、例えば分子線エピタキシ（ＭＢＥ）
法を用いて行う。
後、図２に示すように、ノンドープのＧａＡｓからなる
バッファ層４、Ｓｉなどのｎ形不純物をドープしたｎ形
チャネル層５およびノンドープのＡｌＧａＡｓ層６をエ
ピタキシャル成長によって連続的に形成する。このエピ
タキシャル成長は、例えば分子線エピタキシ（ＭＢＥ）
法を用いて行う。
【００１５】次に、図３に示すように、ＧａＡｓ基板１
を熱処理して前記ｐ形不純物層３を活性化し、ｐ形不純
物層３中の不純物をバッファ層４、さらにはｎ形チャネ
ル層５の一部にまで拡散させてｐ形拡散層３ａを形成す
る。ｐ形不純物の拡散は、熱処理の温度および時間によ
って制御する。
を熱処理して前記ｐ形不純物層３を活性化し、ｐ形不純
物層３中の不純物をバッファ層４、さらにはｎ形チャネ
ル層５の一部にまで拡散させてｐ形拡散層３ａを形成す
る。ｐ形不純物の拡散は、熱処理の温度および時間によ
って制御する。
【００１６】このｐ形拡散層３ａの形成により、その上
部のｎ形チャネル層５が空乏化され、Ｅ−ＦＥＴ形成領
域のｎ形チャネル層５の深さが変化する。従って、熱処
理の温度および時間は、高精度に制御する必要がある。
部のｎ形チャネル層５が空乏化され、Ｅ−ＦＥＴ形成領
域のｎ形チャネル層５の深さが変化する。従って、熱処
理の温度および時間は、高精度に制御する必要がある。
【００１７】次に、図４に示すように、スパッタ法ある
いはＣＶＤ法を用いて基板全面にゲート電極用の金属膜
７を堆積する。この金属膜７は、例えばタングステン
（Ｗ）などの高融点金属や、タングステンシリサイド
（ＷＳｉx )などの高融点金属シリサイドで構成する。
いはＣＶＤ法を用いて基板全面にゲート電極用の金属膜
７を堆積する。この金属膜７は、例えばタングステン
（Ｗ）などの高融点金属や、タングステンシリサイド
（ＷＳｉx )などの高融点金属シリサイドで構成する。
【００１８】次に、図５に示すように、上記金属膜７の
上部に形成したフォトレジスト膜８をエッチングのマス
クにして金属膜７をパターニングし、Ｅ−ＦＥＴおよび
Ｄ−ＦＥＴのゲート電極７ａをそれぞれ形成する。金属
膜７のエッチングは、例えばフッ素系のエッチングガス
を用いた反応性イオンエッチングで行う。
上部に形成したフォトレジスト膜８をエッチングのマス
クにして金属膜７をパターニングし、Ｅ−ＦＥＴおよび
Ｄ−ＦＥＴのゲート電極７ａをそれぞれ形成する。金属
膜７のエッチングは、例えばフッ素系のエッチングガス
を用いた反応性イオンエッチングで行う。
【００１９】次に、上記フォトレジスト膜８を除去した
後、図６に示すように、ＣＶＤ法を用いて基板全面に酸
化珪素からなる絶縁膜（図示せず）を堆積し、この絶縁
膜を反応性イオンエッチングでパターニングしてゲート
電極７ａの側壁にサイドウォールスペーサ９を形成す
る。
後、図６に示すように、ＣＶＤ法を用いて基板全面に酸
化珪素からなる絶縁膜（図示せず）を堆積し、この絶縁
膜を反応性イオンエッチングでパターニングしてゲート
電極７ａの側壁にサイドウォールスペーサ９を形成す
る。
【００２０】続いて、Ｅ−ＦＥＴのソース、ドレイン形
成領域のＡｌＧａＡｓ層６およびＤ−ＦＥＴのソース、
ドレイン形成領域のＡｌＧａＡｓ層６をそれぞれエッチ
ングで除去し、ｎ形チャネル層５を露出させる。
成領域のＡｌＧａＡｓ層６およびＤ−ＦＥＴのソース、
ドレイン形成領域のＡｌＧａＡｓ層６をそれぞれエッチ
ングで除去し、ｎ形チャネル層５を露出させる。
【００２１】その後、図７に示すように、上記ＡｌＧａ
Ａｓ層６のエッチングによって露出したｎ形チャネル層
５の上部にソース、ドレインとなるｎ+ 形半導体層１０
を選択エピタキシャル成長させることにより、Ｅ−ＦＥ
Ｔ（ＱE ) およびＤ−ＦＥＴ（ＱD ）が完成する。この
ｎ+ 形半導体層１０の選択成長は、例えばＧａ（ＣＨ3)
3 、ＡｓＨ3 およびＳｉ2 Ｈ6 を用いたＭＯＣＶＤ法で
行う。
Ａｓ層６のエッチングによって露出したｎ形チャネル層
５の上部にソース、ドレインとなるｎ+ 形半導体層１０
を選択エピタキシャル成長させることにより、Ｅ−ＦＥ
Ｔ（ＱE ) およびＤ−ＦＥＴ（ＱD ）が完成する。この
ｎ+ 形半導体層１０の選択成長は、例えばＧａ（ＣＨ3)
3 、ＡｓＨ3 およびＳｉ2 Ｈ6 を用いたＭＯＣＶＤ法で
行う。
【００２２】このように、本実施例によれば、Ｅ−ＦＥ
Ｔ（ＱE )とＤ−ＦＥＴ（ＱD ）とを同一平面上に形成
することができる。
Ｔ（ＱE )とＤ−ＦＥＴ（ＱD ）とを同一平面上に形成
することができる。
【００２３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００２４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２５】(1) Ｅ−ＦＥＴとＤ−ＦＥＴとを同一の膜
厚のチャネル層の上に形成することができるので、Ｅ−
ＦＥＴのゲート電極とＤ−ＦＥＴのゲート電極との間に
段差が生じない。
厚のチャネル層の上に形成することができるので、Ｅ−
ＦＥＴのゲート電極とＤ−ＦＥＴのゲート電極との間に
段差が生じない。
【００２６】これにより、配線の接続信頼性の低下を防
止することができる。あるいは、配線工程に先立って段
差を平坦化する工程が不要となる。
止することができる。あるいは、配線工程に先立って段
差を平坦化する工程が不要となる。
【００２７】(2) チャネル層や化合物半導体層が一層で
よいので、エピタキシャル成長工程を簡略化することが
できる。
よいので、エピタキシャル成長工程を簡略化することが
できる。
【図１】本発明の一実施例であるＨＩＧＦＥＴの製造方
法を示すＧａＡｓ基板の要部断面図である。
法を示すＧａＡｓ基板の要部断面図である。
【図２】このＨＩＧＦＥＴの製造方法を示すＧａＡｓ基
板の要部断面図である。
板の要部断面図である。
【図３】このＨＩＧＦＥＴの製造方法を示すＧａＡｓ基
板の要部断面図である。
板の要部断面図である。
【図４】このＨＩＧＦＥＴの製造方法を示すＧａＡｓ基
板の要部断面図である。
板の要部断面図である。
【図５】このＨＩＧＦＥＴの製造方法を示すＧａＡｓ基
板の要部断面図である。
板の要部断面図である。
【図６】このＨＩＧＦＥＴの製造方法を示すＧａＡｓ基
板の要部断面図である。
板の要部断面図である。
【図７】このＨＩＧＦＥＴの製造方法を示すＧａＡｓ基
板の要部断面図である。
板の要部断面図である。
１ ＧａＡｓ基板 ２ フォトレジスト膜 ３ ｐ形不純物層 ３ａ ｐ形拡散層 ４ バッファ層 ５ ｎ形チャネル層 ６ ＡｌＧａＡｓ層 ７ 金属膜 ７ａ ゲート電極 ８ フォトレジスト膜 ９ サイドウォールスペーサ １０ ｎ+ 形半導体層 ＱD デプレッション形ＦＥＴ ＱE エンハンスメント形ＦＥＴ
Claims (2)
- 【請求項１】 化合物半導体基板とゲート電極との間に
前記化合物半導体基板と異なる組成の化合物半導体層を
介在させた電界効果トランジスタの製造方法であって、
前記化合物半導体基板のエンハンスメント形ＦＥＴ形成
領域に所定の導電形の不純物をドープした後、前記化合
物半導体基板上に前記不純物と反対導電形のチャネル層
をエピタキシャル成長させ、前記エピタキシャル成長中
またはその後の熱処理によって前記不純物を前記チャネ
ル層中に拡散させる工程を有することを特徴とする電界
効果トランジスタの製造方法。 - 【請求項２】 前記チャネル層および前記化合物半導体
層を分子線エピタキシ法を用いたエピタキシャル成長に
よって連続的に形成することを特徴とする請求項１記載
の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201716A JPH0547797A (ja) | 1991-08-12 | 1991-08-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201716A JPH0547797A (ja) | 1991-08-12 | 1991-08-12 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547797A true JPH0547797A (ja) | 1993-02-26 |
Family
ID=16445749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3201716A Pending JPH0547797A (ja) | 1991-08-12 | 1991-08-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547797A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697137B1 (ko) * | 1998-12-28 | 2007-03-21 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2010518622A (ja) * | 2007-02-07 | 2010-05-27 | マイクロリンク デバイセズ， インク． | Ｈｂｔと電界効果トランジスタとの統合 |
-
1991
- 1991-08-12 JP JP3201716A patent/JPH0547797A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697137B1 (ko) * | 1998-12-28 | 2007-03-21 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2010518622A (ja) * | 2007-02-07 | 2010-05-27 | マイクロリンク デバイセズ， インク． | Ｈｂｔと電界効果トランジスタとの統合 |
| US8450162B2 (en) | 2007-02-07 | 2013-05-28 | Microlink Devices, Inc. | HBT and field effect transistor integration |
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