JPS63276267A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63276267A
JPS63276267A JP62110712A JP11071287A JPS63276267A JP S63276267 A JPS63276267 A JP S63276267A JP 62110712 A JP62110712 A JP 62110712A JP 11071287 A JP11071287 A JP 11071287A JP S63276267 A JPS63276267 A JP S63276267A
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Kazuaki Ishii
和明 石井
Toshiro Futaki
俊郎 二木
Toshio Oshima
利雄 大島
Toshio Fujii
俊夫 藤井
Naoki Yokoyama
直樹 横山
Akihiro Shibatomi
昭洋 柴富
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要〕 ｍ−ｖ族化合物半導体層に対してＩｎｘＧａ＋−ｘＡｓ
（０＜Ｘ＜１）層を介して耐火金属またはそのシリサイ
ド電極を形成することによっそ、耐熱性オーミック電極
が提供され、従ってこの電極とセルファラインにイオン
打込みを行ない活性アニールをすることが可能になる。
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、とりわけ耐熱性
オーミック電極を利用したセルファラインによるイオン
打込領域の形成方法に関する。
〔従来の技術〕
従来、ｍ−ｖ型化合物半導体であるＧａＡｓ上にゲルマ
ニウム層を介して金属モリブデンを形成したオーミック
電極が知られている。しかしながら、この電極はオーミ
ックコンタクトを取るためにはアニーリングしてゲルマ
ニウムとＧａＡｓとを反応させることが必要であるが、
この反応によって形成されるアロイ層を厳密にコントロ
ールすることは不可能であり、そのため素子特性にバラ
ツキが生じるという問題がある。
このような問題を解消したオーミック電極として、Ｇａ
Ａｓ層上に単結晶ゲルマニウム層を介してタングステン
シリサイドＷＳｉを形成した電極が知られている。この
電極はアニールしなくてもＧａＡｓに対してオーミック
であり、前記の電極のような問題点はない（特開昭６０
−１０７７６号公報）。
〔発明が解決しようとする問題点〕
特開昭６０−１０７７６号公報に記載されている電極は
ノンアニールでＧａＡｓにオーミックコンタクトが取れ
る利点があるが、耐熱性が弱く、電極形成後にイオン打
込み領域の活性化アニールを行なうとオーミック性が劣
下するので、この電極をマスクとＴるセルファラインの
不純物ドープ領域の形成においては、オーミック抵抗が
高くなるという問題がある。
この電極が耐熱性を有しない理由は、ゲルマニウム層に
はヒ素Ａｓが高濃度にドンプされてオーミックコンタク
トが補償されているが、アニールすると揮発性の高いヒ
素が飛散してオーミック性が劣下することによ゛る。
〔問題点を解決するための手段〕
本発明は、上記問題点を解決するために、ｍ−Ｖ族化合
物半導体上にＩｎｘＧａｔ−ｘＡｓ　（０＜　ｘ　＜　
１　）層を介して耐火金属またはそのシリサイドを形成
した耐熱性オーミック電極を提供するものであり、これ
によって本発明は、ｍ−ｖ族化合物半導体層上にＩｎｘ
Ｇａ、−ｘＡｓ　（０＜　ｘ　＜　１　）層を形成し、
ＩｎｘＧａｔ−ｘＡｓ層上に耐火金属またはそのシリサ
イドによる電極を形成し、電極とセルファラインにＩｎ
ｘＧａＩ−、Ａｓ層をパターニングし、電極をマスクと
して■−ｖ族化合物半導体層に選択的にイオン打込みを
行ない、そしてイオン打込み領域の活性化のための高温
アニールを行なう工程を含むことを特徴とする半導体装
置の製造方法を提供する。
ｍ−ｖ族化合物半導体は、ＧａＡｓ、　ＩｎＰのほが、
ＩｎｘＧａｔ−ＸＡｓ層と格子整合する半導体層であれ
ばよく、間にグレード層を介して格子整合させてもよい
。
耐火金属としてはタングステン、モリブデン、タンタル
などがあり、これらのシリサイドも適用できる。
ＩｎｘＧａｔ−ｘＡｓの組成はＱ＜ｘ＜１であるが、０
．５＜ｘ＜ｌであることが好ましい、　ＩｎｘＧａＩ−
）ＩＡｓは典型的にはｎ形導電型であるが、下層の化合
物半導体層と同一の導電型であれば、ｎ形でな（ｐ形で
もよい。シリコンをドープしたｎ形１ｎＪａ＋−ｘＡｓ
が好ましい。
〔作　用〕
本発明の電極はノンアニールで化合物半導体に対してオ
ーミックコンタクトを形成すると共に、アニールしても
オーミック性が失なわれないので、この電極をマスクと
してイオン打込みをし、活性化アニールしてもオーミッ
ク性が維持され、電極とセルファラインの不純物ドープ
領域を持つ半導体装置の製造が可能になる。
〔実施例〕
第１図を参照して本発明の詳細な説明する。
第１図（Ａ）を参照すると、半絶縁性ＧａＡｓ基板２１
上に、順に、ｎ０形ＧａＡｓザブコレクタ層（ドーズ量
５Ｘ１０”３−３、厚さ５００ｎａ＋）　２２、ｎ形Ｇ
ａＡｓコレクタ層（ドーズ量５Ｘ１０′？０１１−’、
厚さ５００ｎｍ）２３、ｐ゛形ＧａＡｓベース層（ドー
ズ量１×１１０ｌ９ｅ１−　’、厚さ１００ｎｓ）　２
４、ｎ形Ａ　Ｉ　ＧａＡｓエミツタ層（ドーズ１１ＸＩ
Ｑ”ｃｍ−’、厚さ２００ｎｅ＋）　２５、ｎ形ＧａＡ
ｓ１ｉ　（ドーズ量Ｉ　ＸＩＯ”ａｍ−’、厚さ１０１
００ｎ　２６、ｎ１形ＧａＡｓキ一？７プ層（ドーズ量
５×１０１１１Ｃ１１弓、厚さ１０１００ｎ　２７、ｎ
＋形ＩｎｘＧａＩ−ｘＡｓ　（０＜ｘ＜　１　）層（ド
ーズ量５ＸＩＱ”ａａ−”、厚さ１００〜２００　ｎｍ
）２８を連続エピタキシャル成長する。ＩｎＸＧａｐ−
ｘＡｓ層は例えば、Ｉｎｓ、　５ｓＧａｏ、　４？Ａ３
の組成で形成される。
ｎ゛形ＩｎｘＧａＩ−ｘＡｓ層２８を除けば、通常のＨ
ＢＴ（ヘテロ接合型バイポーラトランジスタ）用のエピ
タキシャル成長層である。この例では、エミツタ層がベ
ース層の上に形成されているが、エミツタ層はベース層
の下に形成されてもよい。また、ＩｎＸＧａ１−ｘＡｓ
層はＧａＡｓのほか、Ａ　Ｉ　ＧａＡｓ　、　ＩｎＧａ
Ａｓ。
ＩｎＰ　、　　ＩｎＡｊｌ　Ｐなどとも格子整合するの
で、これらを用いたＨＢＴにも適用できる。
第１図（Ｂ）を参照すると、ｎ゛形１ｎ、Ｇａ＋−、Ａ
ｓ（０＜Ｘ＜１）層２８上に耐火金属またはそのシリサ
イドの例としてＷＳｉを厚さ約４００ｎｍ堆積し、通常
のりソブラフィ技術でパターニングしてエミッタ電極２
９とする。ＷＳｉの組成は望ましくはＷ５Ｓｉ３が良い
。
ＷＳｉは例えばＣＦ、１０．ガスでトライエツチングで
きる。次いで、このパターニングしたエミッタ電極２９
をマスクとしてｎ＋形１ｎＫＧａｌ−ｘＡｓ層２８１、
ｎ４形ＧａＡｓ層２７およびｎ形ＧａＡｓ層２６をエツ
チングする。このとき、層２６〜２８をマスク（エミッ
タ電極）２９より僅かに（例えば例０．２μｍ）サイド
エツチングしておくことが望ましい。
第１図（Ｃ）を参照すると、パターニングしたエミッタ
電極２９および層２６〜２８の側壁に絶縁膜３０を形成
する。この絶縁膜３０は、例えば、二酸化シリコンを堆
積後、異方性ドライエツチングを行うことによって形成
することができる。次いで、Ｂｅ、Ｍｇなどのｐ形ドー
パントとなるものをイオン打込みし活性化アニールして
外部ベース領域３１を形成する。このとき、二酸化シリ
コン層３２とともにエミッタ電極２９がマスクとなり、
従って外部ベース領域３１はエミッタ電極２９にセルフ
ァラインに形成される。
第１図（Ｄ）を参照すると、例えば、二酸化シリコン１
３２、レジスト層３３でエミッタ電極およびベース電極
を形成すべき領域をパターニングした後、ベース電極材
料、例えばＣｒ　／Ａｕ　。
Ｔｉ／Ｐｔ／Ａｕ、＾ｕＺｎ　／　Ａ　１１などを厚さ
約４００ｒｖ堆積する。この後、リフトオフ法でベース
電極３４を残す、このときエミッタ電極２９等の側壁に
ベース電極材料が付着し、エミッタ電極とベース電極の
短絡のおそれがあるようであれば、斜め　　　　”ミリ
ングで側壁上の金属を除去する。
この後、通常の処理を行なってＨＢＴを完成する。第１
図（Ｅ）にこのＨＢＴの構造を示す。同図中、３５はベ
ース電極形成材料をそのまま残したちのであり、エミッ
タ電極の抵抗低減の効果がある。３６はコレクタ電極で
ある。エミッタ電極２９は外部ベース領域３１形成のた
めのアニーリングにもかかわらず、そのオーミック性は
良好である。
なお、上記実施例にて、絶縁膜３０は特に形成しないで
外部ベース領域３１へのイオン注入を行なっても良い、
またベース電極はエミッタ電極によるセルフアラインメ
ント工程を利用しない通常のりソゲラフイエ程にて形成
しても良い。
第２図は本発明を電界効果型トランジスタ（ＦＥＴ）に
適用した例を示す。
第２図（Ａ）を参照すると、ＧａＡｓ基板４１上に、順
に、ノンドープＧａＡｓバッファ層（厚さ５００ｎｍ）
４２、ｎ形ＧａＡｓチャネル層（ドーズ量１×１０１７
０１１−　”、厚さ２００ｒｖ＋）　４３、ｎ形１ｎ、
Ｇａ、−ＩＩＡｓ　（０＜　ｘ＜１）層（ベリリウムド
ープ、ドーズ１５　Ｘ　１０１９ｅ１ｍ　−’、厚さ１
００〜２００ｒｖ）　４４を連続エピタキシャル成長す
る。ＴｎｘＧａｔ−、Ａｓ層は例えばＩｎｏ、　５ａＧ
ａｏ、　ａｑ＾Ｓの組成である。次いで、ｎ形ＧａＡｓ
層４３のチャンネル形成領域にＢｅまたＭｇを５ＸＩＱ
”ｃｍ−”程度打ち込み、アニールしてｐ形チャンネル
領域４５（ｌ　ＸＩＯ”ｃｍ−’、厚さ５０’Ｉｎｓ＋
程度）を形成する。
それから、このｐ形打込みを行なった領域４５のＩｎ、
１ｃａｌ−ｘＡｓ層４４の上に−Ｓｔを厚さ４００ｎｍ
程度堆積し、パターニングしてゲート電極４６を形成す
る。　ＷＳｉ　は望ましくは−、Ｓｉ、の組成が好まし
い。
第２図（Ｂ）を参照すると、ゲート電極４６をマスクと
してｎ形Ｔｎ、Ｇａ１−ｘＡｓ層を選択的にエツチング
する。
第２図（Ｃ）を参照すると、ｎ形ＧａＡｓ層４３上にソ
ース・ドレイン領域形成用のマスクパターン（図示され
ていないが例えば二酸化シリコンで形成する）を形成す
る０例えばＳｉイオンを打込み、ｎ３形ソース領域４７
、ｎ４形ドレイン領域４８を形成する。このとき、ゲー
ト電極４６はソース・ドレイン領域形成用のマスクどし
て働き、ソース・ドレイン領域４７．−４８はゲート電
極４６に関してセルファラインに形成される。ｎ＋形ソ
ース領域４７、ｎ＋形ドレイン領域４８のドーズ量は１
×１０”Ｃ１１−”程度である。この後、９００℃５秒
程度ア活性化する。このときのｎ“層は５ＸＩＱ”ａｍ
−’程度になる。そして、＾ｕＧｅ／Ａｕなどを用いて
ソース電極４９、ドレイン電極５０を形成する。
こうしてＦＥＴが完成する。このＦＥＴではソー、；Ｉ
Ｊ域４１、ドレイン領域４８がゲート電極４６に関して
セルファラインに形成できる利点がある。
第３図は前述の実施例に示した如き、ｎ　−ＧａＡｓ層
上にＩｎｏ、　５ａＧａｏ、　４？ＡＳ層及びＷｓＳｉ
ｓ層を形成した後、熱処理を施こして、それぞれのコン
タクト抵抗を測定した結果を示す。図かられかる様に９
００℃の熱処理を施こしてもコンタクト抵抗は一定であ
る。
〔発明の効果〕
本発明によれば、ｍ−ｖ形化合物半導体に対してオーミ
ック性でかつ耐熱性を有する電極が堤供され、その結果
この電極をマスクとしてセルファラインでイオン打込み
を行なった不純物領域の活性化アニールをしても電極の
オーミック性が維持されるので、このようなセルファラ
イン構造を持つ半導体装置の製造が可能になる。
【図面の簡単な説明】
第１図は実施例のＨＢＴの主要製造工程における要部断
面図、第２図は同様な実施例のＦＥＴの主要製造工程に
おける要部断面図、第３図は本発明の構造において熱処
理温度とコンタクト抵抗との関係を示す図である。 ２３・・・コレクタ層、　　２４・・・ベース層、２５
　・・・エミツタ層、　　２５　”・ＩｎＸＧａ　１−
　ｇＡｓ層、２９・・・エミッタ電極、 ３１・・・外部ベース領域、 ３４・・・ベース電極、　　３６・・・コレクタ電極、
４３　・・・ＧａＡｓ層、　　　　４４　＝・ＩｎＸＧ
ａ１−ｘＡｓ層、４５・・・チャンネル領域、 ４６・・・ゲート電極、 ４７・・・ソース領域、　　４８・・・ドレイン領域、
４９・・・ソース電極、　　５０・・・ドレイン電極。 （Ａ）　　　　　　　２３．、．２２層２９・・・　エ
ミッタ１１極　（ＷＳＬ）（Ｂ） 実施例の１札 第１図 （Ｃ） ３１６．外部ベース領域 ３４・・ベース電極 ＣＤ＞ 実施例の工程（続き） 第１図 （Ｅ） 実施例の工程（続き） 第１図 ３６・・・コレクタ正極 （Ａ） （Ｂ） 実施例（２） ｓ２図

Claims (1)

    【特許請求の範囲】
  1. １、III−Ｖ族化合物半導体層上にＩｎ＿ｘＧａ＿１＿
    −＿ｘＡｓ（０＜ｘ＜１）層を形成し、該Ｉｎ＿ｘＧａ
    ＿１＿−＿ｘＡｓ層上に耐火金属またはそのシリサイド
    による電極を形成し、該電極とセルフアラインに該Ｉｎ
    ＿ｘＧａ＿１＿−＿ｘＡｓ層をパターニングし、該電極
    をマスクとして該III−Ｖ族化合物半導体層に選択的に
    イオン打込みを行ない、そして該イオン打込み領域の活
    性化のための高温アニールを行なう工程を含むことを特
    徴とする半導体装置の製造方法。
JP62110712A 1987-05-08 1987-05-08 半導体装置の製造方法 Pending JPS63276267A (ja)

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JP62110712A JPS63276267A (ja) 1987-05-08 1987-05-08 半導体装置の製造方法
US07/126,339 US4889831A (en) 1987-05-08 1987-11-30 Method of forming a high temperature stable ohmic contact to a III-V substrate

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