JP2797200B2 - 多結晶シリコン電極およびその製造方法 - Google Patents
多結晶シリコン電極およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種半導体装置に用いられる不純物添加多
結晶シリコン電極およびその製造方法に関するものであ
る。
結晶シリコン電極およびその製造方法に関するものであ
る。
従来、この種の不純物添加多結晶シリコンは、結晶粒
の＜110＞軸が基板面に対して垂直方向に優先配向して
いるかもしくは配向が強くないかのいずれかであつた。
また、その製造方法としては、約600℃以上の温度で化
学的気相成長法（以下CVD法と称する）により直接に多
結晶シリコンを堆積し、気相拡散やイオン注入法によ
り、ボロン，リン，ヒ素などの所望の不純物を導入して
いた。
の＜110＞軸が基板面に対して垂直方向に優先配向して
いるかもしくは配向が強くないかのいずれかであつた。
また、その製造方法としては、約600℃以上の温度で化
学的気相成長法（以下CVD法と称する）により直接に多
結晶シリコンを堆積し、気相拡散やイオン注入法によ
り、ボロン，リン，ヒ素などの所望の不純物を導入して
いた。
従来では、多結晶シリコン電極を構成する結晶粒は、
＜110＞軸が基板面に対して垂直な方向に優先配向して
いるかもしくは強く配向していないかのいずれかであつ
た。このため、結晶粒界における格子不整合が大きく、
粒界間の結合が疎であり、不純物が添加されても不純物
が結晶粒界で偏析しやすく、結晶粒内の不純物濃度が上
がらないために電気抵抗が高かつた。加えて結晶粒界拡
散が激しいため、添加された不純物が熱処理時に拡散し
て濃度低下を生じることもあつた。また、従来では、60
0℃以上の温度で多結晶シリコンを直接に堆積してい
た。このような温度の下では、堆積初期にはシリコン結
晶粒が島状に成長し、次第にこれらの島が合体して連続
な膜となる。この成長機構のため、堆積された多結晶膜
中の結晶粒は、＜110＞軸が基板面に対して垂直方向に
優先配向するかもしくは強く配向していないかのいずれ
かであつた。島状の結晶粒が合体して成長したことを反
映してシリコン膜の表面の凹凸も激しかつた。これらの
現象は、多結晶シリコン電極を使用した半導体装置の性
能を低下させ、製造工程を困難なものにしてきた。
＜110＞軸が基板面に対して垂直な方向に優先配向して
いるかもしくは強く配向していないかのいずれかであつ
た。このため、結晶粒界における格子不整合が大きく、
粒界間の結合が疎であり、不純物が添加されても不純物
が結晶粒界で偏析しやすく、結晶粒内の不純物濃度が上
がらないために電気抵抗が高かつた。加えて結晶粒界拡
散が激しいため、添加された不純物が熱処理時に拡散し
て濃度低下を生じることもあつた。また、従来では、60
0℃以上の温度で多結晶シリコンを直接に堆積してい
た。このような温度の下では、堆積初期にはシリコン結
晶粒が島状に成長し、次第にこれらの島が合体して連続
な膜となる。この成長機構のため、堆積された多結晶膜
中の結晶粒は、＜110＞軸が基板面に対して垂直方向に
優先配向するかもしくは強く配向していないかのいずれ
かであつた。島状の結晶粒が合体して成長したことを反
映してシリコン膜の表面の凹凸も激しかつた。これらの
現象は、多結晶シリコン電極を使用した半導体装置の性
能を低下させ、製造工程を困難なものにしてきた。
このような課題を解決するために本発明による不純物
添加多結晶シリコン電極は、多結晶シリコン電極を構成
する結晶粒の＜111＞軸を基板面に対して優先配向させ
るものである。
添加多結晶シリコン電極は、多結晶シリコン電極を構成
する結晶粒の＜111＞軸を基板面に対して優先配向させ
るものである。
また、本発明による不純物添加多結晶シリコン電極の
製造方法は、600℃未満の温度で非晶質シリコンを堆積
した後に600℃以上の温度で熱処理を行なつて多結晶化
することにより、結晶粒の＜111＞軸を優先配向させる
ものである。
製造方法は、600℃未満の温度で非晶質シリコンを堆積
した後に600℃以上の温度で熱処理を行なつて多結晶化
することにより、結晶粒の＜111＞軸を優先配向させる
ものである。
本発明における不純物添加多結晶シリコン電極におい
ては、多結晶シリコン電極を構成する結晶粒の＜111＞
軸を基板面に対して優先配向させることにより、結晶粒
界への不純物の偏析や結晶粒界拡散を防止し、電気抵抗
の低い電極が形成される。
ては、多結晶シリコン電極を構成する結晶粒の＜111＞
軸を基板面に対して優先配向させることにより、結晶粒
界への不純物の偏析や結晶粒界拡散を防止し、電気抵抗
の低い電極が形成される。
本発明における不純物添加多結晶シリコン電極の製造
方法においては、非晶質シリコンを堆積した後に熱処理
により多結晶化することにより、結晶粒の＜111＞軸が
基板面垂直方向に優先的に配向し、表面が平滑で電気抵
抗の低い多結晶シリコン電極が実現する。
方法においては、非晶質シリコンを堆積した後に熱処理
により多結晶化することにより、結晶粒の＜111＞軸が
基板面垂直方向に優先的に配向し、表面が平滑で電気抵
抗の低い多結晶シリコン電極が実現する。
次に本発明について図面を用いて説明する。
〔実施例１〕 第１図は（ａ）〜（ｃ）は本発明をMOS FETのゲート
電極用多結晶シリコンに適用した場合の工程の断面図で
ある。なお、以下の説明ではｎチヤネル型MOS FETを例
にとるが、不純物の型を変えることによりｐチヤネル型
MOS FETにも適用できることはいうまでもない。
電極用多結晶シリコンに適用した場合の工程の断面図で
ある。なお、以下の説明ではｎチヤネル型MOS FETを例
にとるが、不純物の型を変えることによりｐチヤネル型
MOS FETにも適用できることはいうまでもない。
まず、最初に既知の方法にしたがつて第１図（ａ）の
構造を形成する。すなわちｐ型シリコン基板１に対して
素子領域を耐酸化マスクで覆つた後に厚い酸化を行い、
素子間分離用の二酸化シリコン膜（以下、酸化膜と称す
る）２を形成して第１図（ａ）の構造とする。次にｐ型
シリコン基板１上にゲート酸化膜３を形成し、チヤネル
部分の不純物添加を行つた後にゲート電極用非晶質シリ
コン膜４を堆積して第１図（ｂ）の構造にする。非晶質
シリコンは、CVD法，真空蒸着法，スパツタリング法等
により、600℃より低い温度で堆積する。例えば、CVD法
による非晶質シリコンの堆積条件は、ジシラン流量150c
m3/分，ヘリウム流量750cm3/分，温度525℃，圧力0.5To
rrである。低い温度で非晶質状態でシリコン膜を堆積す
るため、結晶粒に起因する凹凸は無く、膜表面は極めて
平滑である。このことはゲート電極の形状を精密に制御
することを容易にし、後の工程での困難を少なくする。
次に600℃以上の温度での熱処理、例えば窒素雰囲気中
で950℃,30分間の熱処理を行つて非晶質シリコンを多結
晶化する。この後にイオン注入法や気相拡散法でｎ型の
不純物、例えばリンを添加し、引き続いて熱処理による
不純物の活性化を行う。この過程で非晶質シリコンは、
＜111＞軸が基板面に対して垂直な方向に優先配向した
多結晶シリコンに変わり、添加した不純物は効率よく結
晶粒内に取り込まれて低抵抗な多結晶シリコンが形成さ
れる。また、非晶質の多結晶化によつてもシリコン膜表
面の凹凸には大きな変化はなく、表面が平滑である利点
は保たれる。最後に既知の方法に従い、不純物添加多結
晶シリコンを加工してゲート電極５を形成し、n+型ソー
ス拡散層６およびn+型ドレイン拡散層７を形成して第１
図（ｃ）に示すようなMOS FETを完成する。
構造を形成する。すなわちｐ型シリコン基板１に対して
素子領域を耐酸化マスクで覆つた後に厚い酸化を行い、
素子間分離用の二酸化シリコン膜（以下、酸化膜と称す
る）２を形成して第１図（ａ）の構造とする。次にｐ型
シリコン基板１上にゲート酸化膜３を形成し、チヤネル
部分の不純物添加を行つた後にゲート電極用非晶質シリ
コン膜４を堆積して第１図（ｂ）の構造にする。非晶質
シリコンは、CVD法，真空蒸着法，スパツタリング法等
により、600℃より低い温度で堆積する。例えば、CVD法
による非晶質シリコンの堆積条件は、ジシラン流量150c
m3/分，ヘリウム流量750cm3/分，温度525℃，圧力0.5To
rrである。低い温度で非晶質状態でシリコン膜を堆積す
るため、結晶粒に起因する凹凸は無く、膜表面は極めて
平滑である。このことはゲート電極の形状を精密に制御
することを容易にし、後の工程での困難を少なくする。
次に600℃以上の温度での熱処理、例えば窒素雰囲気中
で950℃,30分間の熱処理を行つて非晶質シリコンを多結
晶化する。この後にイオン注入法や気相拡散法でｎ型の
不純物、例えばリンを添加し、引き続いて熱処理による
不純物の活性化を行う。この過程で非晶質シリコンは、
＜111＞軸が基板面に対して垂直な方向に優先配向した
多結晶シリコンに変わり、添加した不純物は効率よく結
晶粒内に取り込まれて低抵抗な多結晶シリコンが形成さ
れる。また、非晶質の多結晶化によつてもシリコン膜表
面の凹凸には大きな変化はなく、表面が平滑である利点
は保たれる。最後に既知の方法に従い、不純物添加多結
晶シリコンを加工してゲート電極５を形成し、n+型ソー
ス拡散層６およびn+型ドレイン拡散層７を形成して第１
図（ｃ）に示すようなMOS FETを完成する。
以上の説明から判るように本発明を用いたMOS FETの
製造工程は、従来用いたMOS FETの製造工程を僅かに変
更するだけで実現できる。すなわち従来多結晶シリコン
を堆積していた工程を非晶質シリコンを堆積する工程に
置き換え、熱処理による多結晶化の工程をその直後に追
加するだけでよい。不純物を添加する時点で電極となる
シリコンが非晶質状態を保つている必要はない。このこ
とは本発明を各種半導体装置の製造工程へ導入すること
を極めて容易にしている。この利点は引き続いて説明す
る実施例２および３についても同様に成り立つ。
製造工程は、従来用いたMOS FETの製造工程を僅かに変
更するだけで実現できる。すなわち従来多結晶シリコン
を堆積していた工程を非晶質シリコンを堆積する工程に
置き換え、熱処理による多結晶化の工程をその直後に追
加するだけでよい。不純物を添加する時点で電極となる
シリコンが非晶質状態を保つている必要はない。このこ
とは本発明を各種半導体装置の製造工程へ導入すること
を極めて容易にしている。この利点は引き続いて説明す
る実施例２および３についても同様に成り立つ。
第２図に本発明の多結晶シリコン（第２図（ａ））お
よび従来の多結晶シリコン（第２図（ｂ）についてデイ
フラクトメーター法で測定したＸ線回折パタンを示す。
同図より、本発明の多結晶シリコンを構成する結晶粒の
大部分、すなわち結晶粒の全体積の半分以上がその＜11
1＞軸を基板面に対して垂直方向に向けている（優先配
向している）ことが判る。また、従来の多結晶シリコン
では＜110＞軸が弱く配向していることが判る。結晶配
向の判定はＸ線回折以外の方法、例えば電子線回折等で
も可能であることは言うまでもない。
よび従来の多結晶シリコン（第２図（ｂ）についてデイ
フラクトメーター法で測定したＸ線回折パタンを示す。
同図より、本発明の多結晶シリコンを構成する結晶粒の
大部分、すなわち結晶粒の全体積の半分以上がその＜11
1＞軸を基板面に対して垂直方向に向けている（優先配
向している）ことが判る。また、従来の多結晶シリコン
では＜110＞軸が弱く配向していることが判る。結晶配
向の判定はＸ線回折以外の方法、例えば電子線回折等で
も可能であることは言うまでもない。
第３図に本発明の多結晶シリコンと従来技術の多結晶
シリコンについて抵抗率と不純物添加後の熱処理温度と
の関係を示す。いずれの熱処理温度においても、ボロン
（第３図（ａ）），リン（第３図（ｂ））のいずれの不
純物においても本発明による不純物添加多結晶シリコン
の抵抗率は、従来によるものを大幅に下回つている。こ
のことは本発明によつてゲート電極用多結晶シリコンを
形成したMOS FETはゲートの寄生抵抗が小さく高性能で
あることを示している。
シリコンについて抵抗率と不純物添加後の熱処理温度と
の関係を示す。いずれの熱処理温度においても、ボロン
（第３図（ａ）），リン（第３図（ｂ））のいずれの不
純物においても本発明による不純物添加多結晶シリコン
の抵抗率は、従来によるものを大幅に下回つている。こ
のことは本発明によつてゲート電極用多結晶シリコンを
形成したMOS FETはゲートの寄生抵抗が小さく高性能で
あることを示している。
なお、本発明で使用する非晶質シリコンは平均粒径10
nm未満の結晶粒を含んでいても差し支えない。この程度
に結晶粒が小さい場合には引き続く熱処理で再結晶化す
る際に＜111＞結晶軸が優先配向するのを妨げないから
である。このことは、引き続いて説明する実施例２およ
び３についても同様にあてはまる。
nm未満の結晶粒を含んでいても差し支えない。この程度
に結晶粒が小さい場合には引き続く熱処理で再結晶化す
る際に＜111＞結晶軸が優先配向するのを妨げないから
である。このことは、引き続いて説明する実施例２およ
び３についても同様にあてはまる。
〔実施例２〕 第４図（ａ）〜（ｄ）は不純物添加多結晶シリコンを
ソース，ドレインの引出し電極に用いたMOS FET（特願
昭62−153383号参照）に本発明を適用した場合の工程の
断面図である。ｎチヤネル型を例に説明するが、実施例
１と同様にｎチヤネル型には限定されない。
ソース，ドレインの引出し電極に用いたMOS FET（特願
昭62−153383号参照）に本発明を適用した場合の工程の
断面図である。ｎチヤネル型を例に説明するが、実施例
１と同様にｎチヤネル型には限定されない。
まず、最初に酸化膜８と非晶質シリコン膜９を引き続
いて形成し、選択的に除去して第４図（ａ）の構造にす
る。次に既に述べた方法で非晶質シリコン膜10を堆積し
て第４図（ｂ）の構造にする。次に方向性のあるエツチ
ング方法、例えば反応性イオンエツチング（以下RIEと
称する）を用いて平坦部分の非晶質シリコン膜10を除去
し、非晶質シリコンの側壁10′を残して第４図（ｃ）の
構造にする。以上の工程の中に非晶質シリコンが多結晶
化するような処理が入つても差し支えない。次に既知の
方法に従い、素子間分離用の酸化膜２の形成，ゲート酸
化膜３の形成，チヤネル不純物の導入およびゲート電極
５の形成を行う。これらの工程には600℃以上の温度の
熱処理が含まれており、非晶質シリコンは自動的に＜11
1＞軸が優先配向した多結晶シリコンに変換される。既
に実施例１で示したとおりゲート電極５には本発明によ
つて形成した不純物添加多結晶シリコンを用いてもよ
い。次に既知の方法に従い、ゲート電極５をマスクにし
てヒ素，リン等のｎ型不純物をイオン注入し、不純物の
活性化を行つてn+型ソース拡散層６およびn+型ドレイン
拡散層７を形成する。このとき、＜111＞軸が優先配向
した多結晶シリコンのソース電極11およびドレイン電極
12にも不純物が導入され、活性化されて低抵抗の電極と
なる。この状態を第４図（ｄ）に示す。電極11,12への
不純物導入は、非晶質シリコンが多結晶化した後ならば
上記の工程以外で行つても構わない。
いて形成し、選択的に除去して第４図（ａ）の構造にす
る。次に既に述べた方法で非晶質シリコン膜10を堆積し
て第４図（ｂ）の構造にする。次に方向性のあるエツチ
ング方法、例えば反応性イオンエツチング（以下RIEと
称する）を用いて平坦部分の非晶質シリコン膜10を除去
し、非晶質シリコンの側壁10′を残して第４図（ｃ）の
構造にする。以上の工程の中に非晶質シリコンが多結晶
化するような処理が入つても差し支えない。次に既知の
方法に従い、素子間分離用の酸化膜２の形成，ゲート酸
化膜３の形成，チヤネル不純物の導入およびゲート電極
５の形成を行う。これらの工程には600℃以上の温度の
熱処理が含まれており、非晶質シリコンは自動的に＜11
1＞軸が優先配向した多結晶シリコンに変換される。既
に実施例１で示したとおりゲート電極５には本発明によ
つて形成した不純物添加多結晶シリコンを用いてもよ
い。次に既知の方法に従い、ゲート電極５をマスクにし
てヒ素，リン等のｎ型不純物をイオン注入し、不純物の
活性化を行つてn+型ソース拡散層６およびn+型ドレイン
拡散層７を形成する。このとき、＜111＞軸が優先配向
した多結晶シリコンのソース電極11およびドレイン電極
12にも不純物が導入され、活性化されて低抵抗の電極と
なる。この状態を第４図（ｄ）に示す。電極11,12への
不純物導入は、非晶質シリコンが多結晶化した後ならば
上記の工程以外で行つても構わない。
このようにして形成されたMOS FETは、本発明による
低抵抗の多結晶シリコンをソース電極11およびドレイン
電極12に用いるため、直列寄生抵抗が小さく高性能であ
る。また、非晶質の状態で膜堆積を行うため、電極11,1
2の表面は滑らかで微細な構造が容易に形成できる。
低抵抗の多結晶シリコンをソース電極11およびドレイン
電極12に用いるため、直列寄生抵抗が小さく高性能であ
る。また、非晶質の状態で膜堆積を行うため、電極11,1
2の表面は滑らかで微細な構造が容易に形成できる。
なお、シリコン基板１に接する非晶質シリコン10′で
は、シリコン基板１の結晶方位の影響を受けて＜111＞
軸以外の結晶軸が配向する可能性も有る。このような場
合でも非晶質シリコンを多結晶シリコンに変換するため
の熱処理温度を高くすることにより、＜111＞軸以外の
結晶軸が配向した部分が多結晶シリコン電極12全体の中
で占める割合を小さくしうるので、本発明を実施する際
の妨げにはならない。実施例３でも非晶質シリコンがシ
リコン基板１に接する箇所が生じるが、状況は同じであ
る。
は、シリコン基板１の結晶方位の影響を受けて＜111＞
軸以外の結晶軸が配向する可能性も有る。このような場
合でも非晶質シリコンを多結晶シリコンに変換するため
の熱処理温度を高くすることにより、＜111＞軸以外の
結晶軸が配向した部分が多結晶シリコン電極12全体の中
で占める割合を小さくしうるので、本発明を実施する際
の妨げにはならない。実施例３でも非晶質シリコンがシ
リコン基板１に接する箇所が生じるが、状況は同じであ
る。
〔実施例３〕 第５図（ａ）〜（ｄ）は不純物添加多結晶シリコンを
ベースおよびエミツタの引出し電極に用いたバイポーラ
トランジスタ（参考文献：「IEEEトランザクシヨンズ
オン エレクトロン デバイセズ」（S.Konaka et al.,
IEEE Transactions on Electron Devices,Vol.ED−33,p
p.526−531,1986））に本発明を適用した場合の工程の
断面図である。npn型を例に説明するが、不純物の型を
変えることによりpnp型にも適用できることは言うまで
もない。
ベースおよびエミツタの引出し電極に用いたバイポーラ
トランジスタ（参考文献：「IEEEトランザクシヨンズ
オン エレクトロン デバイセズ」（S.Konaka et al.,
IEEE Transactions on Electron Devices,Vol.ED−33,p
p.526−531,1986））に本発明を適用した場合の工程の
断面図である。npn型を例に説明するが、不純物の型を
変えることによりpnp型にも適用できることは言うまで
もない。
まず、最初にn+型埋込サブコレクタ13,n-型エピタキ
シヤルシリコン層14および素子間分離用の酸化膜２を形
成し、引き続いて酸化膜16および窒化シリコン膜（以下
窒化膜と称する）17を形成する。さらに既に述べた方法
で非晶質シリコン膜18を形成する。トランジスタ領域外
の不用な非晶質シリコンは選択酸化により酸化膜19に変
換する。このとき、非晶質シリコン18は＜111＞軸が優
先配向した多結晶シリコンに変換される。ここでこの多
結晶シリコンにボロンを導入し、活性化して低抵抗のベ
ース電極とする。この後、エミツターおよびベース領域
に対応する部分の多結晶シリコンを除去して第５図
（ａ）の構造を得る。次にボロンを導入した多結晶シリ
コン18を酸化して酸化膜20を形成する。多結晶シリコン
18の下の窒化膜17および酸化膜16を部分的に除去して間
隙21を形成し、第５図（ｂ）の構造を得る。次に非晶質
シリコンを再び堆積する。ベースコンタクトとして用い
る間隙21の部分以外の非晶質シリコンを除去して第５図
（ｃ）の構造を得る。引き続く熱処理で間隙21の部分の
非晶質シリコンを多結晶化し、上に接する多結晶シリコ
ン18からボロンを拡散により導入して低抵抗化し、ベー
ス電極とシリコン基板１とを接続する。次に熱酸化によ
りシリコン表面および多結晶シリコン18の側壁を酸化し
た後、イオン注入によりボロンを導入してｐ型真性ベー
ス領域23を形成する。酸化膜および非晶質シリコンを連
続して堆積し、方向性のあるエツチング法、例えばRIE
によりエツチングしてエミツタ窓を開口する。さらにエ
ミツタ電極用の非晶質シリコンを既に述べた方法で堆積
し、熱処理を行つて＜111＞軸が優先配向した多結晶に
変換し、ヒ素をイオン注入により導入した後、熱処理を
行つて低抵抗のエミツター電極25を形成する。熱処理に
より多結晶シリコンのエミツター電極25からヒ素が拡散
してn+型エミツター領域22ができる。これまでの工程で
受けた熱処理により、ベース電極の多結晶シリコン18か
らもボロンが拡散してp+型外部ベース領域24が形成され
る。以上の工程後の構造を第５図（ｄ）に示す。
シヤルシリコン層14および素子間分離用の酸化膜２を形
成し、引き続いて酸化膜16および窒化シリコン膜（以下
窒化膜と称する）17を形成する。さらに既に述べた方法
で非晶質シリコン膜18を形成する。トランジスタ領域外
の不用な非晶質シリコンは選択酸化により酸化膜19に変
換する。このとき、非晶質シリコン18は＜111＞軸が優
先配向した多結晶シリコンに変換される。ここでこの多
結晶シリコンにボロンを導入し、活性化して低抵抗のベ
ース電極とする。この後、エミツターおよびベース領域
に対応する部分の多結晶シリコンを除去して第５図
（ａ）の構造を得る。次にボロンを導入した多結晶シリ
コン18を酸化して酸化膜20を形成する。多結晶シリコン
18の下の窒化膜17および酸化膜16を部分的に除去して間
隙21を形成し、第５図（ｂ）の構造を得る。次に非晶質
シリコンを再び堆積する。ベースコンタクトとして用い
る間隙21の部分以外の非晶質シリコンを除去して第５図
（ｃ）の構造を得る。引き続く熱処理で間隙21の部分の
非晶質シリコンを多結晶化し、上に接する多結晶シリコ
ン18からボロンを拡散により導入して低抵抗化し、ベー
ス電極とシリコン基板１とを接続する。次に熱酸化によ
りシリコン表面および多結晶シリコン18の側壁を酸化し
た後、イオン注入によりボロンを導入してｐ型真性ベー
ス領域23を形成する。酸化膜および非晶質シリコンを連
続して堆積し、方向性のあるエツチング法、例えばRIE
によりエツチングしてエミツタ窓を開口する。さらにエ
ミツタ電極用の非晶質シリコンを既に述べた方法で堆積
し、熱処理を行つて＜111＞軸が優先配向した多結晶に
変換し、ヒ素をイオン注入により導入した後、熱処理を
行つて低抵抗のエミツター電極25を形成する。熱処理に
より多結晶シリコンのエミツター電極25からヒ素が拡散
してn+型エミツター領域22ができる。これまでの工程で
受けた熱処理により、ベース電極の多結晶シリコン18か
らもボロンが拡散してp+型外部ベース領域24が形成され
る。以上の工程後の構造を第５図（ｄ）に示す。
このように本発明を適用して不純物添加多結晶シリコ
ンを形成すると、多結晶シリコンのベース電極およびエ
ミツタ電極が大幅に低抵抗化でき、直列寄生抵抗が減少
してトランジスタの性能が向上する。また、非晶質状態
でシリコン膜を形成するため、各電極の表面が非常に平
滑となり、素子の微細化が容易になる。
ンを形成すると、多結晶シリコンのベース電極およびエ
ミツタ電極が大幅に低抵抗化でき、直列寄生抵抗が減少
してトランジスタの性能が向上する。また、非晶質状態
でシリコン膜を形成するため、各電極の表面が非常に平
滑となり、素子の微細化が容易になる。
なお、上記のバイポーラトランジスタの製造工程にお
いて複数回行なわれる不純物添加多結晶シリコン電極の
形成のうち、一部のみを本発明に従つて行い、他は従来
で行なうことも考えられる。
いて複数回行なわれる不純物添加多結晶シリコン電極の
形成のうち、一部のみを本発明に従つて行い、他は従来
で行なうことも考えられる。
また、エミツターの引出し電極にのみ多結晶シリコン
を用いたバイパーラトランジスタに対しても同様の手法
で本発明を適応することが可能である。
を用いたバイパーラトランジスタに対しても同様の手法
で本発明を適応することが可能である。
以上説明したように本発明による不純物添加多結晶シ
リコンは、非晶質状態で膜堆積を行つた後に熱処理を行
つて多結晶化するため、＜111＞軸が優先配向する。こ
の結果、引き続いて導入される不純物が効率よく結晶粒
内に取り込まれ、低い電気抵抗が得られる。このため、
本発明による不純物添加多結晶シリコン電極を用いた半
導体装置は寄生抵抗が減少し高性能となる。また本発明
では、非晶質状態でシリコン膜を堆積するため、表面状
態が平滑な膜が形成でき、微細な半導体装置の製造が可
能となる。さらに本発明は、従来による半導体装置製造
工程にほとんど変更なしに導入できるため、より微細で
高性能な半導体装置が容易に実現できるようになる。
リコンは、非晶質状態で膜堆積を行つた後に熱処理を行
つて多結晶化するため、＜111＞軸が優先配向する。こ
の結果、引き続いて導入される不純物が効率よく結晶粒
内に取り込まれ、低い電気抵抗が得られる。このため、
本発明による不純物添加多結晶シリコン電極を用いた半
導体装置は寄生抵抗が減少し高性能となる。また本発明
では、非晶質状態でシリコン膜を堆積するため、表面状
態が平滑な膜が形成でき、微細な半導体装置の製造が可
能となる。さらに本発明は、従来による半導体装置製造
工程にほとんど変更なしに導入できるため、より微細で
高性能な半導体装置が容易に実現できるようになる。
第１図（ａ）〜（ｃ）は本発明をMOS FETのゲート電極
用多結晶シリコンに適用した場合の工程の断面図、第２
図（ａ），（ｂ）はそれぞれ本発明の多結晶シリコン，
従来の多結晶シリコンのＸ線回折パタンを示す図、第３
図（ａ），（ｂ）は本発明による不純物添加多結晶およ
び従来の不純物添加多結晶シリコンのそれぞれボロン添
加の場合，リン添加の場合の抵抗率と不純物添加後の熱
処理温度との関係を示す図、第４図（ａ）〜（ｄ）は不
純物添加多結晶シリコンをソース，ドレインの引出し電
極に用いたMOS FETに本発明を適用した場合の工程の断
面図、第５図（ａ）〜（ｄ）は不純物添加多結晶シリコ
ンをベースおよびエミツタの引出し電極に用いたバイポ
ーラトランジスタに本発明を適用した場合の工程の断面
図である。 １……ｐ型シリコン基板、２……素子間分離用酸化膜、
３……ゲート酸化膜、４……ゲート電極用非晶質シリコ
ン膜、５……多結晶シリコンのゲート電極、６……n+型
ソース拡散層、７……n+ドレイン拡散層、８……酸化
膜、9,10……非晶質シリコン膜、10′……非晶質シリコ
ンの側壁、11……多結晶シリコンのソース電極、12……
多結晶シリコンのドレイン電極、13……n+型埋込サブコ
レクタ、14……n-型エピタキシヤルシリコン層、15……
p-型領域、16……酸化膜、17……窒化膜、18……非晶質
シリコン膜、19,20,21……酸化膜、21……間隙、22……
n+型エミツター領域、23……ｐ型真性ベース領域、24…
…p+型外部ベース領域、25……多結晶シリコンのエミツ
ター電極。
用多結晶シリコンに適用した場合の工程の断面図、第２
図（ａ），（ｂ）はそれぞれ本発明の多結晶シリコン，
従来の多結晶シリコンのＸ線回折パタンを示す図、第３
図（ａ），（ｂ）は本発明による不純物添加多結晶およ
び従来の不純物添加多結晶シリコンのそれぞれボロン添
加の場合，リン添加の場合の抵抗率と不純物添加後の熱
処理温度との関係を示す図、第４図（ａ）〜（ｄ）は不
純物添加多結晶シリコンをソース，ドレインの引出し電
極に用いたMOS FETに本発明を適用した場合の工程の断
面図、第５図（ａ）〜（ｄ）は不純物添加多結晶シリコ
ンをベースおよびエミツタの引出し電極に用いたバイポ
ーラトランジスタに本発明を適用した場合の工程の断面
図である。 １……ｐ型シリコン基板、２……素子間分離用酸化膜、
３……ゲート酸化膜、４……ゲート電極用非晶質シリコ
ン膜、５……多結晶シリコンのゲート電極、６……n+型
ソース拡散層、７……n+ドレイン拡散層、８……酸化
膜、9,10……非晶質シリコン膜、10′……非晶質シリコ
ンの側壁、11……多結晶シリコンのソース電極、12……
多結晶シリコンのドレイン電極、13……n+型埋込サブコ
レクタ、14……n-型エピタキシヤルシリコン層、15……
p-型領域、16……酸化膜、17……窒化膜、18……非晶質
シリコン膜、19,20,21……酸化膜、21……間隙、22……
n+型エミツター領域、23……ｐ型真性ベース領域、24…
…p+型外部ベース領域、25……多結晶シリコンのエミツ
ター電極。
Claims (2)
- 【請求項１】濃度が１×1019cm-8以上のドナまたはアク
セプタ不純物を含有する多結晶シリコンからなり、該多
結晶シリコンを構成する結晶粒の＜111＞軸が基板面に
対して垂直方向に優先して配向させたことを特徴とする
多結晶シリコン電極。 - 【請求項２】半導体基板上に形成した絶縁体の表面に非
結晶シリコンを600℃未満の温度で堆積し、600℃以上の
温度で熱処理を行なつて該非結晶シリコンを＜111＞軸
が基板面に対して垂直方向に優先して配向させた多結晶
シリコンに変換した後、該多結晶シリコンへの不純物の
添加および該不純物の活性化を行なう工程を含むことを
特徴とした多結晶シリコン電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561689A JP2797200B2 (ja) | 1989-08-10 | 1989-08-10 | 多結晶シリコン電極およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561689A JP2797200B2 (ja) | 1989-08-10 | 1989-08-10 | 多結晶シリコン電極およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0370126A JPH0370126A (ja) | 1991-03-26 |
| JP2797200B2 true JP2797200B2 (ja) | 1998-09-17 |
Family
ID=16509830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20561689A Expired - Lifetime JP2797200B2 (ja) | 1989-08-10 | 1989-08-10 | 多結晶シリコン電極およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797200B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3599290B2 (ja) | 1994-09-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100795660B1 (ko) * | 2006-08-24 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 반도체 장치의 폴리실리콘 저항체 형성 방법 |
-
1989
- 1989-08-10 JP JP20561689A patent/JP2797200B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370126A (ja) | 1991-03-26 |
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