JPH06318676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06318676A JPH06318676A JP5131316A JP13131693A JPH06318676A JP H06318676 A JPH06318676 A JP H06318676A JP 5131316 A JP5131316 A JP 5131316A JP 13131693 A JP13131693 A JP 13131693A JP H06318676 A JPH06318676 A JP H06318676A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 112
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 80
- 229920005591 polysilicon Polymers 0.000 claims abstract description 78
- 238000000137 annealing Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000007790 solid phase Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 28
- 230000001681 protective effect Effects 0.000 abstract description 13
- 238000005468 ion implantation Methods 0.000 abstract description 9
- 238000002955 isolation Methods 0.000 abstract description 9
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 141
- 238000012937 correction Methods 0.000 description 31
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 19
- 229910052698 phosphorus Inorganic materials 0.000 description 19
- 239000011574 phosphorus Substances 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000001259 photo etching Methods 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 239000007789 gas Substances 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000000460 chlorine Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910018885 Pt—Au Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/00—Metal treatment
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】
【目的】 ポリシリコン抵抗素子が後の熱処理工程で抵
抗値変動を起こすことのないようにする。高速化された
トランジスタを製造しうるようにする。 【構成】 ｐ型半導体基板１上にｎ+ 型埋込み層２、ｎ
型エピタキシャル層３を形成し、分離酸化膜４によって
活性層を分離し、活性層上を保護酸化膜５で覆う。ポリ
シリコン膜を成膜し、不純物をドープする。十分の温度
で十分の時間をかけてアニールして抵抗値を安定化させ
た後、パターニングしてポリシリコン抵抗素子７を形成
する。抵抗素子上をカバー酸化膜８で被覆する。イオン
注入によりベースとなるｐ型拡散層９を形成した後、減
圧ＣＶＤ法により窒化膜１０を形成し、コンタクト孔１
１を開孔しｎ+ 型ポリシリコン膜１２を形成しエミッタ
押し込みによりｐ+ 型拡散層１３を形成し、その後電極
（図示なし）を形成する。
抗値変動を起こすことのないようにする。高速化された
トランジスタを製造しうるようにする。 【構成】 ｐ型半導体基板１上にｎ+ 型埋込み層２、ｎ
型エピタキシャル層３を形成し、分離酸化膜４によって
活性層を分離し、活性層上を保護酸化膜５で覆う。ポリ
シリコン膜を成膜し、不純物をドープする。十分の温度
で十分の時間をかけてアニールして抵抗値を安定化させ
た後、パターニングしてポリシリコン抵抗素子７を形成
する。抵抗素子上をカバー酸化膜８で被覆する。イオン
注入によりベースとなるｐ型拡散層９を形成した後、減
圧ＣＶＤ法により窒化膜１０を形成し、コンタクト孔１
１を開孔しｎ+ 型ポリシリコン膜１２を形成しエミッタ
押し込みによりｐ+ 型拡散層１３を形成し、その後電極
（図示なし）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ポリシリコン抵抗素子およびバイポーラ
トランジスタを有する半導体装置の製造方法に関する。
に関し、特に、ポリシリコン抵抗素子およびバイポーラ
トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高性能化（高速化・高
周波化）に際しては、能動素子であるバイポーラトラン
ジスタ自体の高性能化ばかりでなく、受動素子の高性能
化、すなわち寄生容量、寄生インダクタンスの低減化も
重要である。ポリシリコン（多結晶シリコン）に不純物
をドープして形成されるポリシリコン抵抗は、一般に半
導体基板上の厚い絶縁膜上に形成されるものであるた
め、従来から多用されてきた拡散抵抗に比し寄生容量が
小さく、高周波動作により適したものであるといえる。
周波化）に際しては、能動素子であるバイポーラトラン
ジスタ自体の高性能化ばかりでなく、受動素子の高性能
化、すなわち寄生容量、寄生インダクタンスの低減化も
重要である。ポリシリコン（多結晶シリコン）に不純物
をドープして形成されるポリシリコン抵抗は、一般に半
導体基板上の厚い絶縁膜上に形成されるものであるた
め、従来から多用されてきた拡散抵抗に比し寄生容量が
小さく、高周波動作により適したものであるといえる。
【０００３】図５は、バイポーラ半導体集積回路におけ
るポリシリコン抵抗の製造方法に関する先行技術を示す
工程断面図である。先行技術の方法では、まず、ｐ型半
導体基板１上にｎ+ 型埋込み層２を形成し、その上にｎ
型エピタキシャル層３を成長させる。続いて、ＬＯＣＯ
Ｓ法により、エピタキシャル層３を各活性領域に分離す
る分離酸化膜４を形成し、さらに基板上に保護酸化膜５
を形成する。そして、熱拡散法あるいはイオン注入法に
よりコレクタ引き上げ領域６およびベース領域となるｐ
型拡散層９を形成する［図５の（ａ）］。
るポリシリコン抵抗の製造方法に関する先行技術を示す
工程断面図である。先行技術の方法では、まず、ｐ型半
導体基板１上にｎ+ 型埋込み層２を形成し、その上にｎ
型エピタキシャル層３を成長させる。続いて、ＬＯＣＯ
Ｓ法により、エピタキシャル層３を各活性領域に分離す
る分離酸化膜４を形成し、さらに基板上に保護酸化膜５
を形成する。そして、熱拡散法あるいはイオン注入法に
よりコレクタ引き上げ領域６およびベース領域となるｐ
型拡散層９を形成する［図５の（ａ）］。
【０００４】次に、減圧ＣＶＤ法により窒化シリコン膜
１０を形成し、その上にポリシリコン膜を成長させ、リ
ン（Ｐ）をイオン注入する。１０００℃、１０秒のラン
プアニールを行って注入不純物を活性化した後、ポリシ
リコン膜をパターニングしてポリシリコン抵抗素子７を
形成する。続いて、酸化シリコン膜をＣＶＤ法により堆
積し、これを抵抗素子７上のみに残すようにパターニン
グしてカバー酸化膜８を形成する［図５の（ｂ）］。
１０を形成し、その上にポリシリコン膜を成長させ、リ
ン（Ｐ）をイオン注入する。１０００℃、１０秒のラン
プアニールを行って注入不純物を活性化した後、ポリシ
リコン膜をパターニングしてポリシリコン抵抗素子７を
形成する。続いて、酸化シリコン膜をＣＶＤ法により堆
積し、これを抵抗素子７上のみに残すようにパターニン
グしてカバー酸化膜８を形成する［図５の（ｂ）］。
【０００５】次に、コレクタ引き上げ領域６上、ベース
領域（９）上およびエミッタ形成予定領域上にコンタク
ト孔１１を開孔し、リンを高濃度に含有するポリシリコ
ン膜を形成し、これをコレクタ引き上げ領域６上および
エミッタ形成予定領域上のコンタクト孔１１部分のみに
残すようにパターニングして、ｎ+ 型ポリシリコン膜１
２を形成する。しかる後、熱処理を行ってエミッタ領域
となるｎ+ 型拡散層１３を形成し、続いて、ポリシリコ
ン抵抗素子７に端子を形成するためにコンタクト孔１４
を開孔する［図５の（ｃ）］。アルミニウムを被着しこ
れをパターニングして金属電極１５を形成し［図５の
（ｄ）］、最後にパッシベーション膜として窒化シリコ
ン膜（図示なし）を形成する。
領域（９）上およびエミッタ形成予定領域上にコンタク
ト孔１１を開孔し、リンを高濃度に含有するポリシリコ
ン膜を形成し、これをコレクタ引き上げ領域６上および
エミッタ形成予定領域上のコンタクト孔１１部分のみに
残すようにパターニングして、ｎ+ 型ポリシリコン膜１
２を形成する。しかる後、熱処理を行ってエミッタ領域
となるｎ+ 型拡散層１３を形成し、続いて、ポリシリコ
ン抵抗素子７に端子を形成するためにコンタクト孔１４
を開孔する［図５の（ｃ）］。アルミニウムを被着しこ
れをパターニングして金属電極１５を形成し［図５の
（ｄ）］、最後にパッシベーション膜として窒化シリコ
ン膜（図示なし）を形成する。
【０００６】また、ポリシリコン抵抗素子に関する従来
技術としては以下の（１）〜（３）の手法が知られてい
る。 （１）特開昭６３−６５６６４号公報において、ポリシ
リコン膜の加工時にポリシリコン膜がオーバハング状に
なることに起因して電極配線に断線事故が発生するのを
防止するために、ポリシリコンにイオン注入した後、低
温アニールを実施することが提案されている。この公報
に記載された方法では、ポリシリコン膜をパターニング
して抵抗素子を形成した後に抵抗素子を酸化膜で被覆し
て高温アニール処理を施している。
技術としては以下の（１）〜（３）の手法が知られてい
る。 （１）特開昭６３−６５６６４号公報において、ポリシ
リコン膜の加工時にポリシリコン膜がオーバハング状に
なることに起因して電極配線に断線事故が発生するのを
防止するために、ポリシリコンにイオン注入した後、低
温アニールを実施することが提案されている。この公報
に記載された方法では、ポリシリコン膜をパターニング
して抵抗素子を形成した後に抵抗素子を酸化膜で被覆し
て高温アニール処理を施している。
【０００７】（２）特開昭６４−４２８５１号公報に記
載されたものは、ポリシリコン抵抗素子が、これを被覆
するプラズマＣＶＤ法による窒化シリコン膜からの水素
によりダングリングボンドがパッシベートされて抵抗値
の変動を受けるのを防止するために、予め、ダングリン
グボンドを水素により飽和させて抵抗値の安定化を図ろ
うとするものである。
載されたものは、ポリシリコン抵抗素子が、これを被覆
するプラズマＣＶＤ法による窒化シリコン膜からの水素
によりダングリングボンドがパッシベートされて抵抗値
の変動を受けるのを防止するために、予め、ダングリン
グボンドを水素により飽和させて抵抗値の安定化を図ろ
うとするものである。
【０００８】（３）特開昭５７−１２８０５４号公報に
て提案された技術は、高抵抗ポリシリコン抵抗素子上
に、ライト酸化と呼ばれる工程によって形成される薄い
熱酸化膜を介してＣＶＤ法による窒化シリコン膜を設け
ることにより、抵抗変化を抑制しようとするものであ
る。
て提案された技術は、高抵抗ポリシリコン抵抗素子上
に、ライト酸化と呼ばれる工程によって形成される薄い
熱酸化膜を介してＣＶＤ法による窒化シリコン膜を設け
ることにより、抵抗変化を抑制しようとするものであ
る。
【０００９】
【発明が解決しようとする課題】上述した先行技術で
は、ベース領域形成後にイオン注入されたポリシリコン
膜のアニール処理を行っていたため、ベース領域の不純
物分布に影響を与えないようにしなければならず、十分
に安定した抵抗値の抵抗素子を形成することができなか
った。すなわち、後の処理（エミッタ形成工程、プラズ
マ窒化膜によるパッシベーション膜形成工程等）におい
て抵抗値が大きく変動し、また抵抗値のばらつきも大き
くなった。
は、ベース領域形成後にイオン注入されたポリシリコン
膜のアニール処理を行っていたため、ベース領域の不純
物分布に影響を与えないようにしなければならず、十分
に安定した抵抗値の抵抗素子を形成することができなか
った。すなわち、後の処理（エミッタ形成工程、プラズ
マ窒化膜によるパッシベーション膜形成工程等）におい
て抵抗値が大きく変動し、また抵抗値のばらつきも大き
くなった。
【００１０】しかし、抵抗素子側から見た不十分なアニ
ール処理も既に形成されているベース領域に対しては大
きな影響を及ぼす。すなわち、高性能化された半導体集
積回路ではベースの接合は極めて浅く形成されているた
め、たとえ短時間の、あるいは低温のアニール処理によ
ってもこの接合は簡単に変動してしまう。バイポーラト
ランジスタの高速化には、ベース領域の薄層化は不可欠
であり、これを極めて精密に形成することが求められて
いるにもかかわらず、先行技術はベース領域の形状、不
純物分布に変動を与えるものであるため、半導体装置の
高性能化、高速化に対する阻害要因を与えていたのであ
る。
ール処理も既に形成されているベース領域に対しては大
きな影響を及ぼす。すなわち、高性能化された半導体集
積回路ではベースの接合は極めて浅く形成されているた
め、たとえ短時間の、あるいは低温のアニール処理によ
ってもこの接合は簡単に変動してしまう。バイポーラト
ランジスタの高速化には、ベース領域の薄層化は不可欠
であり、これを極めて精密に形成することが求められて
いるにもかかわらず、先行技術はベース領域の形状、不
純物分布に変動を与えるものであるため、半導体装置の
高性能化、高速化に対する阻害要因を与えていたのであ
る。
【００１１】また、上述した第１乃至第３の従来技術は
いずれも半導体基板上に能動素子を形成した後にポリシ
リコン抵抗素子を形成するものであるため、拡散層の形
状、不純物濃度分布が素子特性に重大な影響を及ぼす場
合には、上記先行技術と同様に、十分なアニール処理が
できず、また不十分なアニール処理であっても形成済み
の素子や拡散層に悪影響を及ぼす可能性の高いものであ
った。
いずれも半導体基板上に能動素子を形成した後にポリシ
リコン抵抗素子を形成するものであるため、拡散層の形
状、不純物濃度分布が素子特性に重大な影響を及ぼす場
合には、上記先行技術と同様に、十分なアニール処理が
できず、また不十分なアニール処理であっても形成済み
の素子や拡散層に悪影響を及ぼす可能性の高いものであ
った。
【００１２】したがって、本発明の目的とするところ
は、第１に、十分なアニール処理を行いうるポリシリコ
ン抵抗素子の製造方法を提供することであり、第２に、
ベース領域形成後にその接合を変動させることのない製
造方法を提供して、ベース領域の薄層化を可能ならしめ
ようとするものであり、もって、抵抗値が変動すること
がなくまたばらつきの少ないポリシリコン抵抗素子を有
する高性能の半導体装置を製造しうるようにするもので
ある。
は、第１に、十分なアニール処理を行いうるポリシリコ
ン抵抗素子の製造方法を提供することであり、第２に、
ベース領域形成後にその接合を変動させることのない製
造方法を提供して、ベース領域の薄層化を可能ならしめ
ようとするものであり、もって、抵抗値が変動すること
がなくまたばらつきの少ないポリシリコン抵抗素子を有
する高性能の半導体装置を製造しうるようにするもので
ある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、コレクタ領域の形成された半導体
基板上に第１の絶縁膜を介して不純物を含有する非単結
晶シリコン膜を形成する工程と、前記非単結晶シリコン
膜にアニール処理を施してポリシリコン抵抗素子を形成
する工程と、前記ポリシリコン抵抗素子を第２の絶縁膜
で被覆する工程と、前記コレクタ領域の表面領域内にあ
るいは前記コレクタ領域上にベース領域を形成する工程
と、前記ベース領域の表面領域内にあるいは前記ベース
領域上にエミッタ領域を形成する工程と、を含む半導体
装置の製造方法が提供される。そして、好ましくは、ベ
ース領域形成後に、ポリシリコン抵抗素子上を含む基板
上全面を減圧ＣＶＤ法等による窒化シリコン膜にて被覆
するものである。
め、本発明によれば、コレクタ領域の形成された半導体
基板上に第１の絶縁膜を介して不純物を含有する非単結
晶シリコン膜を形成する工程と、前記非単結晶シリコン
膜にアニール処理を施してポリシリコン抵抗素子を形成
する工程と、前記ポリシリコン抵抗素子を第２の絶縁膜
で被覆する工程と、前記コレクタ領域の表面領域内にあ
るいは前記コレクタ領域上にベース領域を形成する工程
と、前記ベース領域の表面領域内にあるいは前記ベース
領域上にエミッタ領域を形成する工程と、を含む半導体
装置の製造方法が提供される。そして、好ましくは、ベ
ース領域形成後に、ポリシリコン抵抗素子上を含む基板
上全面を減圧ＣＶＤ法等による窒化シリコン膜にて被覆
するものである。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｃ）および図２の（ａ）
は、本発明の第１の実施例を示す工程断面図である。ま
ず、単結晶シリコンからなる、比抵抗が、ρS ＝１０〜
２０Ω・ｃｍのｐ型半導体基板１上に選択的に砒素（Ａ
ｓ）をイオン注入して、厚さ１．５μｍ、不純物濃度１
×１０20ｃｍ-3のｎ+ 型埋込み層２形成し、その上にリ
ン（Ｐ）を１×１０16ｃｍ-3の濃度に含むｎ型エピタキ
シャル層３を０．８μｍの厚さに成長させる。このエピ
タキシャル成長は、原料ガスとしてＳｉＨ4 またはＳｉ
Ｈ2 Ｃｌ2 を、ドーピングガスとしてＰＨ3 を用い、基
板温度を１０００〜１１００℃に設定して行う。
て説明する。図１の（ａ）〜（ｃ）および図２の（ａ）
は、本発明の第１の実施例を示す工程断面図である。ま
ず、単結晶シリコンからなる、比抵抗が、ρS ＝１０〜
２０Ω・ｃｍのｐ型半導体基板１上に選択的に砒素（Ａ
ｓ）をイオン注入して、厚さ１．５μｍ、不純物濃度１
×１０20ｃｍ-3のｎ+ 型埋込み層２形成し、その上にリ
ン（Ｐ）を１×１０16ｃｍ-3の濃度に含むｎ型エピタキ
シャル層３を０．８μｍの厚さに成長させる。このエピ
タキシャル成長は、原料ガスとしてＳｉＨ4 またはＳｉ
Ｈ2 Ｃｌ2 を、ドーピングガスとしてＰＨ3 を用い、基
板温度を１０００〜１１００℃に設定して行う。
【００１５】その後、周知の２段階選択酸化法により膜
厚約０．８μｍの分離酸化膜４を形成してエピタキシャ
ル層３を活性領域毎に分離する。そして基板表面に熱酸
化法により膜厚５０ｎｍの保護酸化膜５を形成し、次い
で、フォトリソグラフィ法およびリン拡散により不純物
濃度１×１０20ｃｍ-3のコレクタ引き上げ領域６を形成
する。
厚約０．８μｍの分離酸化膜４を形成してエピタキシャ
ル層３を活性領域毎に分離する。そして基板表面に熱酸
化法により膜厚５０ｎｍの保護酸化膜５を形成し、次い
で、フォトリソグラフィ法およびリン拡散により不純物
濃度１×１０20ｃｍ-3のコレクタ引き上げ領域６を形成
する。
【００１６】次に、基板温度を６３０℃、原料ガスとし
てＳｉＨ2 Ｃｌ2 を用いたＣＶＤ法により、膜厚０．７
μｍのポリシリコンを形成し、リンを、加速エネルギ
ー：１２０ｋｅＶ、ドーズ量：５×１０13ｃｍ-2の条件
でイオン注入する。次いで、窒素雰囲気中で１時間、９
５０℃のアニール処理を行なって、イオンの活性化およ
び抵抗値の安定化を図る。これにより、後工程での熱処
理（特に、ベース領域形成工程、エミッタ領域形成工程
等）による影響を受けないようにすることができる。ア
ニール処理は、８００〜１１００℃で行うことが望まし
くより好ましくは９５０〜１０００℃の範囲内である。
てＳｉＨ2 Ｃｌ2 を用いたＣＶＤ法により、膜厚０．７
μｍのポリシリコンを形成し、リンを、加速エネルギ
ー：１２０ｋｅＶ、ドーズ量：５×１０13ｃｍ-2の条件
でイオン注入する。次いで、窒素雰囲気中で１時間、９
５０℃のアニール処理を行なって、イオンの活性化およ
び抵抗値の安定化を図る。これにより、後工程での熱処
理（特に、ベース領域形成工程、エミッタ領域形成工程
等）による影響を受けないようにすることができる。ア
ニール処理は、８００〜１１００℃で行うことが望まし
くより好ましくは９５０〜１０００℃の範囲内である。
【００１７】上記ポリシリコンの成長工程において、基
板温度を５００℃程度にしてＣＶＤを行うと、アモルフ
ァスシリコンが成膜される。この場合には、イオン注入
後に５００〜６００℃で約１０時間のアニールを行う。
これにより、所謂固相成長によって粒径の大きなポリシ
リコンを得ることができるとともに抵抗値を安定化させ
ることができる。また、この固相成長は、アモルファス
シリコンの成膜直後に行ってもよい。この場合には、イ
オン注入後、８００〜１１００℃で３０分〜１時間程度
のアニールを行えばよい。アニール処理の後、フォトリ
ソグラフィ法および塩素ガス（Ｃｌ2 ）を用いたＲＩＥ
法により、ポリシリコン膜をパターニングしてポリシリ
コン抵抗素子７を形成する［図１の（ａ）］。塩素ガス
を用いたＲＩＥ法によりエッチングを行った場合、サイ
ドエッチのほとんどない形状が得られ、エッチングによ
る抵抗値の変動を最小限に抑えることができる。
板温度を５００℃程度にしてＣＶＤを行うと、アモルフ
ァスシリコンが成膜される。この場合には、イオン注入
後に５００〜６００℃で約１０時間のアニールを行う。
これにより、所謂固相成長によって粒径の大きなポリシ
リコンを得ることができるとともに抵抗値を安定化させ
ることができる。また、この固相成長は、アモルファス
シリコンの成膜直後に行ってもよい。この場合には、イ
オン注入後、８００〜１１００℃で３０分〜１時間程度
のアニールを行えばよい。アニール処理の後、フォトリ
ソグラフィ法および塩素ガス（Ｃｌ2 ）を用いたＲＩＥ
法により、ポリシリコン膜をパターニングしてポリシリ
コン抵抗素子７を形成する［図１の（ａ）］。塩素ガス
を用いたＲＩＥ法によりエッチングを行った場合、サイ
ドエッチのほとんどない形状が得られ、エッチングによ
る抵抗値の変動を最小限に抑えることができる。
【００１８】次に、ＣＶＤ法により酸化シリコン膜を膜
厚３００ｎｍに堆積し、フォトエッチング法によりポリ
シリコン抵抗素子７上のみに残すようにパターニングし
てカバー酸化膜８を形成する。この膜は、ポリシリコン
抵抗素子７によって形成される垂直な段差をなだらかに
するとともに上層に形成される窒化膜による応力を緩和
するために形成されるものであって、その膜厚は５０〜
５００ｎｍ程度が適切である。これ以下であるとピンホ
ール欠陥やカバレッジ不良を招く可能性が高くなり、逆
に厚すぎると表面の平坦性が損なわれるからである。次
に、ｐ型不純物であるボロン（Ｂ）を選択的にイオン注
入し、続いて熱処理を行なって、ベース領域となるｐ型
拡散層９を、拡散深さ５０ｎｍ、不純物濃度１×１０19
ｃｍ-3程度に形成する。
厚３００ｎｍに堆積し、フォトエッチング法によりポリ
シリコン抵抗素子７上のみに残すようにパターニングし
てカバー酸化膜８を形成する。この膜は、ポリシリコン
抵抗素子７によって形成される垂直な段差をなだらかに
するとともに上層に形成される窒化膜による応力を緩和
するために形成されるものであって、その膜厚は５０〜
５００ｎｍ程度が適切である。これ以下であるとピンホ
ール欠陥やカバレッジ不良を招く可能性が高くなり、逆
に厚すぎると表面の平坦性が損なわれるからである。次
に、ｐ型不純物であるボロン（Ｂ）を選択的にイオン注
入し、続いて熱処理を行なって、ベース領域となるｐ型
拡散層９を、拡散深さ５０ｎｍ、不純物濃度１×１０19
ｃｍ-3程度に形成する。
【００１９】次いで、減圧ＣＶＤ法により、膜厚１００
ｎｍの窒化シリコン膜１０を形成する［図１の
（ｂ）］。この窒化シリコン膜は、抵抗値変動の要因と
なる汚染からポリシリコン抵抗素子７を保護するための
ものであり、また、ベース表面のパッシベーション膜と
なってｈFEの劣化を防止するためのものであるので、緻
密な膜の得られる減圧ＣＶＤで形成する方がプラズマＣ
ＶＤ法を用いるよりもより好ましい。また、その膜厚
は、５０〜２００ｎｍ程度が望ましい。これより薄いと
パッシベーション効果が減殺され、厚い場合は応力が高
くなり、素子に対する悪影響が懸念されるからである。
ｎｍの窒化シリコン膜１０を形成する［図１の
（ｂ）］。この窒化シリコン膜は、抵抗値変動の要因と
なる汚染からポリシリコン抵抗素子７を保護するための
ものであり、また、ベース表面のパッシベーション膜と
なってｈFEの劣化を防止するためのものであるので、緻
密な膜の得られる減圧ＣＶＤで形成する方がプラズマＣ
ＶＤ法を用いるよりもより好ましい。また、その膜厚
は、５０〜２００ｎｍ程度が望ましい。これより薄いと
パッシベーション効果が減殺され、厚い場合は応力が高
くなり、素子に対する悪影響が懸念されるからである。
【００２０】次に、ベース、エミッタ、コレクタの各領
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔１１を開孔し、全面にリンを高濃度に含有す
るポリシリコン膜を形成した後、これをパターニングし
てコレクタ引き上げ領域６上およびエミッタ形成予定領
域上にｎ+ 型ポリシリコン膜１２を形成する。続いてア
ニール処理を行い、エミッタ領域となるｎ+ 型拡散層１
３を形成する。しかる後、ポリシリコン抵抗素子７に電
極を形成するためにコンタクト孔１４を開孔する［図１
の（ｃ）］。
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔１１を開孔し、全面にリンを高濃度に含有す
るポリシリコン膜を形成した後、これをパターニングし
てコレクタ引き上げ領域６上およびエミッタ形成予定領
域上にｎ+ 型ポリシリコン膜１２を形成する。続いてア
ニール処理を行い、エミッタ領域となるｎ+ 型拡散層１
３を形成する。しかる後、ポリシリコン抵抗素子７に電
極を形成するためにコンタクト孔１４を開孔する［図１
の（ｃ）］。
【００２１】次に、アルミニウム（またはその合金）を
スパッタ法により全面に被着し、これをパターニングし
て金属電極１５を形成する［図２の（ａ）］。最後に、
パッシベーション膜となる窒化シリコン膜（図示なし）
をプラズマＣＶＤ法により被着して本実施例の半導体装
置の製造を完了する。このようにして形成された半導体
装置の平面図を図２の（ｂ）に示す。
スパッタ法により全面に被着し、これをパターニングし
て金属電極１５を形成する［図２の（ａ）］。最後に、
パッシベーション膜となる窒化シリコン膜（図示なし）
をプラズマＣＶＤ法により被着して本実施例の半導体装
置の製造を完了する。このようにして形成された半導体
装置の平面図を図２の（ｂ）に示す。
【００２２】上記のように形成された抵抗素子では、抵
抗素子形成後の各処理による抵抗値の変動を低く抑える
ことができる。例えば、電極１５を形成した後の、パッ
シベーション膜形成前後において、図５に示す先行技術
では±１０％程度の抵抗値変動があったが、本実施例で
はこれを±２％程度とすることができた。また、最終製
品での抵抗値のばらつきは、先行技術では、±３５％
（３σ値）であったが、本実施例ではこれを±１０％以
下にすることができた。
抗素子形成後の各処理による抵抗値の変動を低く抑える
ことができる。例えば、電極１５を形成した後の、パッ
シベーション膜形成前後において、図５に示す先行技術
では±１０％程度の抵抗値変動があったが、本実施例で
はこれを±２％程度とすることができた。また、最終製
品での抵抗値のばらつきは、先行技術では、±３５％
（３σ値）であったが、本実施例ではこれを±１０％以
下にすることができた。
【００２３】図３の（ａ）〜（ｃ）は、本発明の第２の
実施例を示す工程断面図である。まず、ｐ型半導体基板
１上に選択的に砒素（Ａｓ）をイオン注入して、厚さ
２．０μｍ、不純物濃度１×１０20ｃｍ-3のｎ+ 型埋込
み層２形成し、ｎ型エピタキシャル層３を０．８μｍの
厚さに成長させる。その後、周知の２段階選択酸化法に
より分離酸化膜４を形成してエピタキシャル層３を活性
領域毎に分離する。そして基板表面に熱酸化法により膜
厚４０ｎｍの保護酸化膜５を形成し、次いで、リン拡散
によりコレクタ引き上げ領域６を形成する。
実施例を示す工程断面図である。まず、ｐ型半導体基板
１上に選択的に砒素（Ａｓ）をイオン注入して、厚さ
２．０μｍ、不純物濃度１×１０20ｃｍ-3のｎ+ 型埋込
み層２形成し、ｎ型エピタキシャル層３を０．８μｍの
厚さに成長させる。その後、周知の２段階選択酸化法に
より分離酸化膜４を形成してエピタキシャル層３を活性
領域毎に分離する。そして基板表面に熱酸化法により膜
厚４０ｎｍの保護酸化膜５を形成し、次いで、リン拡散
によりコレクタ引き上げ領域６を形成する。
【００２４】次に、減圧ＣＶＤ法により、膜厚約６０ｎ
ｍの下層窒化シリコン膜１６を形成し、続いて、ポリシ
リコン膜を成長させ、リンをイオン注入した後、窒素雰
囲気中で１０００℃、３０分のアニールを行って、イオ
ンの活性化および抵抗値の安定化を図る。アニール処理
の後、フォトリソグラフィ法およびＲＩＥ法により、ポ
リシリコン膜をパターニングしてポリシリコン抵抗素子
７を形成する。次に、ＣＶＤ法により酸化シリコン膜を
膜厚２００ｎｍに堆積し、フォトエッチング法によりポ
リシリコン抵抗素子７上のみに残すようにパターニング
してカバー酸化膜８を形成する［図３の（ａ）］。
ｍの下層窒化シリコン膜１６を形成し、続いて、ポリシ
リコン膜を成長させ、リンをイオン注入した後、窒素雰
囲気中で１０００℃、３０分のアニールを行って、イオ
ンの活性化および抵抗値の安定化を図る。アニール処理
の後、フォトリソグラフィ法およびＲＩＥ法により、ポ
リシリコン膜をパターニングしてポリシリコン抵抗素子
７を形成する。次に、ＣＶＤ法により酸化シリコン膜を
膜厚２００ｎｍに堆積し、フォトエッチング法によりポ
リシリコン抵抗素子７上のみに残すようにパターニング
してカバー酸化膜８を形成する［図３の（ａ）］。
【００２５】次に、カバー膜酸化膜８をマスクに露出し
ている下層窒化シリコン膜１６をウェットエッチング法
にて除去し、次いで、ボロンを選択的にイオン注入し、
アニール処理を行なってベース領域となるｐ型拡散層９
を形成する。続いて、減圧ＣＶＤ法により、膜厚１００
ｎｍの窒化シリコン膜１０を形成する［図３の
（ｂ）］。
ている下層窒化シリコン膜１６をウェットエッチング法
にて除去し、次いで、ボロンを選択的にイオン注入し、
アニール処理を行なってベース領域となるｐ型拡散層９
を形成する。続いて、減圧ＣＶＤ法により、膜厚１００
ｎｍの窒化シリコン膜１０を形成する［図３の
（ｂ）］。
【００２６】次に、ベース、エミッタ、コレクタの各領
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔を開孔し、全面にリンを高濃度に含有するポ
リシリコン膜を形成した後、これをパターニングしてコ
レクタ引き上げ領域６上およびエミッタ形成予定領域上
にｎ+ 型ポリシリコン膜１２を形成する。続いてアニー
ル処理を行い、エミッタ領域となるｎ+ 型拡散層１３を
形成する。しかる後、ポリシリコン抵抗素子７に電極を
形成するためにコンタクト孔１４を開孔し、スパッタ法
および蒸着法を適用してＴｉ−Ｐｔ−Ａｕからなる多層
金属膜を被着し、これをパターニングして金属電極１５
を形成する［図３の（ｃ）］。最後に、パッシベーショ
ン膜となる酸化シリコン膜（図示なし）をＣＶＤ法によ
り被着して本実施例の半導体装置の製造を完了する。本
実施例によれば、カバー酸化膜のエッチング時に、下地
の酸化膜（４および５）が荒されることがないので、よ
り高歩留り、高信頼度のデバイスを実現することができ
る。
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔を開孔し、全面にリンを高濃度に含有するポ
リシリコン膜を形成した後、これをパターニングしてコ
レクタ引き上げ領域６上およびエミッタ形成予定領域上
にｎ+ 型ポリシリコン膜１２を形成する。続いてアニー
ル処理を行い、エミッタ領域となるｎ+ 型拡散層１３を
形成する。しかる後、ポリシリコン抵抗素子７に電極を
形成するためにコンタクト孔１４を開孔し、スパッタ法
および蒸着法を適用してＴｉ−Ｐｔ−Ａｕからなる多層
金属膜を被着し、これをパターニングして金属電極１５
を形成する［図３の（ｃ）］。最後に、パッシベーショ
ン膜となる酸化シリコン膜（図示なし）をＣＶＤ法によ
り被着して本実施例の半導体装置の製造を完了する。本
実施例によれば、カバー酸化膜のエッチング時に、下地
の酸化膜（４および５）が荒されることがないので、よ
り高歩留り、高信頼度のデバイスを実現することができ
る。
【００２７】図４の（ａ）〜（ｃ）は、本発明の第３の
実施例を示す工程断面図である。まず、単結晶シリコン
からなる、比抵抗が、ρS ＝１０〜２０Ω・ｃｍのｐ型
半導体基板１上に選択的に砒素（Ａｓ）をイオン注入し
て、厚さ１．５μｍ、不純物濃度１×１０20ｃｍ-3のｎ
+ 型埋込み層２形成し、その上にリン（Ｐ）を２×１０
16ｃｍ-3の濃度に含むｎ型エピタキシャル層３を０．７
μｍの厚さに成長させる。
実施例を示す工程断面図である。まず、単結晶シリコン
からなる、比抵抗が、ρS ＝１０〜２０Ω・ｃｍのｐ型
半導体基板１上に選択的に砒素（Ａｓ）をイオン注入し
て、厚さ１．５μｍ、不純物濃度１×１０20ｃｍ-3のｎ
+ 型埋込み層２形成し、その上にリン（Ｐ）を２×１０
16ｃｍ-3の濃度に含むｎ型エピタキシャル層３を０．７
μｍの厚さに成長させる。
【００２８】その後、周知の２段階選択酸化法により膜
厚約０．７μｍの分離酸化膜４を形成してエピタキシャ
ル層３を活性領域毎に分離する。そして基板表面に熱酸
化法により膜厚７０ｎｍの保護酸化膜５を形成し、次い
で、フォトリソグラフィ法およびリン拡散により不純物
濃度１×１０20ｃｍ-3のコレクタ引き上げ領域６を形成
する。次に、基板温度を６５０℃、原料ガスとしてＳｉ
Ｈ4 を用いたＣＶＤ法により、膜厚０．８μｍのポリシ
リコンを形成し、リンを、加速エネルギー：１２０ｋｅ
Ｖ、ドーズ量：２×１０13ｃｍ-2の条件でイオン注入す
る。次いで、窒素雰囲気中で１時間９５０℃のアニール
を行って、イオンの活性化および抵抗値の安定化を図
る。
厚約０．７μｍの分離酸化膜４を形成してエピタキシャ
ル層３を活性領域毎に分離する。そして基板表面に熱酸
化法により膜厚７０ｎｍの保護酸化膜５を形成し、次い
で、フォトリソグラフィ法およびリン拡散により不純物
濃度１×１０20ｃｍ-3のコレクタ引き上げ領域６を形成
する。次に、基板温度を６５０℃、原料ガスとしてＳｉ
Ｈ4 を用いたＣＶＤ法により、膜厚０．８μｍのポリシ
リコンを形成し、リンを、加速エネルギー：１２０ｋｅ
Ｖ、ドーズ量：２×１０13ｃｍ-2の条件でイオン注入す
る。次いで、窒素雰囲気中で１時間９５０℃のアニール
を行って、イオンの活性化および抵抗値の安定化を図
る。
【００２９】アニール処理の後、フォトリソグラフィ法
および塩素ガス（Ｃｌ2 ）を用いたＲＩＥ法により、ポ
リシリコン膜をパターニングしてポリシリコン抵抗素子
７を形成する。次に、ＣＶＤ法により酸化シリコン膜を
膜厚２００ｎｍに堆積し、フォトエッチング法によりポ
リシリコン抵抗素子７上のみに残すようにパターニング
してカバー酸化膜８を形成する。
および塩素ガス（Ｃｌ2 ）を用いたＲＩＥ法により、ポ
リシリコン膜をパターニングしてポリシリコン抵抗素子
７を形成する。次に、ＣＶＤ法により酸化シリコン膜を
膜厚２００ｎｍに堆積し、フォトエッチング法によりポ
リシリコン抵抗素子７上のみに残すようにパターニング
してカバー酸化膜８を形成する。
【００３０】次に、ベースを形成すべき領域上の保護酸
化膜５をフォトエッチング法により開孔し、その開口部
分に分子線エピタキシャル成長法により、ベース領域と
なる、不純物濃度１×１０19ｃｍ-3、膜厚５０ｎｍのｐ
型エピタキシャル層１７を形成する。分子線エピタキシ
ャル成長は、シリコン・ソースとして電子銃式シリコン
蒸発源を用い、ＨＢＯ2 を蒸発させてドーピング源とす
る。
化膜５をフォトエッチング法により開孔し、その開口部
分に分子線エピタキシャル成長法により、ベース領域と
なる、不純物濃度１×１０19ｃｍ-3、膜厚５０ｎｍのｐ
型エピタキシャル層１７を形成する。分子線エピタキシ
ャル成長は、シリコン・ソースとして電子銃式シリコン
蒸発源を用い、ＨＢＯ2 を蒸発させてドーピング源とす
る。
【００３１】このｐ型エピタキシャル層の形成手段とし
て、分子線エピタキシャル成長法に代え、減圧ＣＶＤ法
や、ＵＨＶ−ＣＶＤ（Ultra High Vacuum −Chemical V
aporDeposition ）法を用いることができる。ＵＨＶ−
ＣＶＤ法の成長条件の一例を挙げると、基板温度を６０
５℃、圧力を１０-4Torr台とし、原料ガスとしてＳｉ2
Ｈ6 を流量１２sccmで、これに選択性を向上させるため
のガスとしてＣｌ2 を流量０．０３sccmでそれぞれ導入
し、ドーピング源としてＢ2 Ｈ6 を用いる。ｐ型エピタ
キシャル層１７を形成した後、熱酸化法およびＣＶＤ法
により膜厚１００ｎｍの第２の保護酸化膜１８を形成す
る［図４の（ａ）］。この酸化膜は、その上に形成され
る窒化膜の応力を緩和するためのものであって、その膜
厚は、３０〜２００ｎｍ程度が望ましい。
て、分子線エピタキシャル成長法に代え、減圧ＣＶＤ法
や、ＵＨＶ−ＣＶＤ（Ultra High Vacuum −Chemical V
aporDeposition ）法を用いることができる。ＵＨＶ−
ＣＶＤ法の成長条件の一例を挙げると、基板温度を６０
５℃、圧力を１０-4Torr台とし、原料ガスとしてＳｉ2
Ｈ6 を流量１２sccmで、これに選択性を向上させるため
のガスとしてＣｌ2 を流量０．０３sccmでそれぞれ導入
し、ドーピング源としてＢ2 Ｈ6 を用いる。ｐ型エピタ
キシャル層１７を形成した後、熱酸化法およびＣＶＤ法
により膜厚１００ｎｍの第２の保護酸化膜１８を形成す
る［図４の（ａ）］。この酸化膜は、その上に形成され
る窒化膜の応力を緩和するためのものであって、その膜
厚は、３０〜２００ｎｍ程度が望ましい。
【００３２】次に、減圧ＣＶＤ法により、膜厚１００ｎ
ｍの窒化シリコン膜１０を形成し、続いて、ベース、エ
ミッタ、コレクタの各領域に電極を形成するためにフォ
トエッチング法によりコンタクト孔１１を開孔し、全面
にリンを高濃度に含有するポリシリコン膜を形成した
後、これをパターニングしてコレクタ引き上げ領域６上
およびエミッタ形成予定領域上にｎ+ 型ポリシリコン膜
１２を形成する。続いてアニール処理を行い、エミッタ
領域となるｎ+ 型拡散層１３を形成する。しかる後、ポ
リシリコン抵抗素子７に電極を形成するためにコンタク
ト孔１４を開孔する［図４の（ｂ）］。
ｍの窒化シリコン膜１０を形成し、続いて、ベース、エ
ミッタ、コレクタの各領域に電極を形成するためにフォ
トエッチング法によりコンタクト孔１１を開孔し、全面
にリンを高濃度に含有するポリシリコン膜を形成した
後、これをパターニングしてコレクタ引き上げ領域６上
およびエミッタ形成予定領域上にｎ+ 型ポリシリコン膜
１２を形成する。続いてアニール処理を行い、エミッタ
領域となるｎ+ 型拡散層１３を形成する。しかる後、ポ
リシリコン抵抗素子７に電極を形成するためにコンタク
ト孔１４を開孔する［図４の（ｂ）］。
【００３３】次に、アルミニウムをスパッタ法により全
面に被着し、これをパターニングして金属電極１５を形
成する。最後に、パッシベーション膜となる窒化シリコ
ン膜１９をプラズマＣＶＤ法により被着して本実施例の
半導体装置の製造を完了する［図４の（ｃ）］。本実施
例では、ベース領域をエピタキシャル成長により形成し
ているので、膜厚、不純物濃度をより正確にコントロー
ルすることができ、より高性能のデバイスを実現するこ
とができる。
面に被着し、これをパターニングして金属電極１５を形
成する。最後に、パッシベーション膜となる窒化シリコ
ン膜１９をプラズマＣＶＤ法により被着して本実施例の
半導体装置の製造を完了する［図４の（ｃ）］。本実施
例では、ベース領域をエピタキシャル成長により形成し
ているので、膜厚、不純物濃度をより正確にコントロー
ルすることができ、より高性能のデバイスを実現するこ
とができる。
【００３４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、図４に示す第３の実施例
において、抵抗素子８の下に第２の実施例のように下層
窒化シリコン膜を介在させるようにすることができ、ま
た、ポリシリコン抵抗素子の不純物は、ｐ型、ｎ型のい
ずれの型のものも使用が可能であり、そしてそのドーピ
ング方法も、イオン注入法に限らず、ＣＶＤ成膜時に行
うことができ、さらに熱拡散法も適用が可能である。ま
た、エミッタ領域を、エピタキシャル成長法により形成
するようにすることもできる。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、図４に示す第３の実施例
において、抵抗素子８の下に第２の実施例のように下層
窒化シリコン膜を介在させるようにすることができ、ま
た、ポリシリコン抵抗素子の不純物は、ｐ型、ｎ型のい
ずれの型のものも使用が可能であり、そしてそのドーピ
ング方法も、イオン注入法に限らず、ＣＶＤ成膜時に行
うことができ、さらに熱拡散法も適用が可能である。ま
た、エミッタ領域を、エピタキシャル成長法により形成
するようにすることもできる。
【００３５】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ポリシリコン抵抗素子を形成した
後に、ベース領域を形成するものであるので、以下の効
果を奏することができる。 （１）ポリシリコンのアニールを、十分な温度、十分な
時間で実施することができるようになり、抵抗素子の抵
抗値が後の工程で変動することがなくなり、ばらつきの
少ない抵抗値のポリシリコン抵抗素子を得ることが可能
になる。 （２）一旦形成したベース領域の形状、不純物分布が、
ポリシリコンのアニール処理によって変化を受けること
がなくなったので、浅い接合のベース領域を形成するこ
とが可能となり、高速性に優れた高性能のトランジスタ
を有する半導体装置を提供することが可能となる。
体装置の製造方法は、ポリシリコン抵抗素子を形成した
後に、ベース領域を形成するものであるので、以下の効
果を奏することができる。 （１）ポリシリコンのアニールを、十分な温度、十分な
時間で実施することができるようになり、抵抗素子の抵
抗値が後の工程で変動することがなくなり、ばらつきの
少ない抵抗値のポリシリコン抵抗素子を得ることが可能
になる。 （２）一旦形成したベース領域の形状、不純物分布が、
ポリシリコンのアニール処理によって変化を受けること
がなくなったので、浅い接合のベース領域を形成するこ
とが可能となり、高速性に優れた高性能のトランジスタ
を有する半導体装置を提供することが可能となる。
【図１】本発明の第１の実施例を示す工程断面図。
【図２】本発明の第１の実施例により形成された半導体
装置の断面図と平面図。
装置の断面図と平面図。
【図３】本発明の第２の実施例を示す工程断面図。
【図４】本発明の第３の実施例を示す工程断面図。
【図５】従来例の工程断面図。
１ ｐ型半導体基板 ２ ｎ+ 型埋込み層 ３ ｎ型エピタキシャル層 ４ 分離酸化膜 ５ 保護酸化膜 ６ コレクタ引き上げ領域 ７ ポリシリコン抵抗素子 ８ カバー酸化膜 ９ ｐ型拡散層 １０ 窒化シリコン膜 １１ コンタクト孔 １２ ｎ+ 型ポリシリコン膜 １３ ｎ+ 型拡散層 １４ コンタクト孔 １５ 金属電極 １６ 下層窒化シリコン膜 １７ ｐ型エピタキシャル層 １８ 第２の保護酸化膜 １９ 窒化シリコン膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、コレクタ引き上げ領域６上、ベース
領域（９）上およびエミッタ形成予定領域上にコンタク
ト孔１１を開孔し、ヒ素を高濃度に含有するポリシリコ
ン膜を形成し、これをコレクタ引き上げ領域６上および
エミッタ形成予定領域上のコンタクト孔１１部分のみに
残すようにパターニングして、ｎ+ 型ポリシリコン膜１
２を形成する。しかる後、熱処理を行ってエミッタ領域
となるｎ+ 型拡散層１３を形成し、続いて、ポリシリコ
ン抵抗素子７に端子を形成するためにコンタクト孔１４
を開孔する［図５の（ｃ）］。アルミニウムを被着しこ
れをパターニングして金属電極１５を形成し［図５の
（ｄ）］、最後にパッシベーション膜として窒化シリコ
ン膜（図示なし）を形成する。
領域（９）上およびエミッタ形成予定領域上にコンタク
ト孔１１を開孔し、ヒ素を高濃度に含有するポリシリコ
ン膜を形成し、これをコレクタ引き上げ領域６上および
エミッタ形成予定領域上のコンタクト孔１１部分のみに
残すようにパターニングして、ｎ+ 型ポリシリコン膜１
２を形成する。しかる後、熱処理を行ってエミッタ領域
となるｎ+ 型拡散層１３を形成し、続いて、ポリシリコ
ン抵抗素子７に端子を形成するためにコンタクト孔１４
を開孔する［図５の（ｃ）］。アルミニウムを被着しこ
れをパターニングして金属電極１５を形成し［図５の
（ｄ）］、最後にパッシベーション膜として窒化シリコ
ン膜（図示なし）を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｃ）および図２の（ａ）
は、本発明の第１の実施例を示す工程断面図である。ま
ず、単結晶シリコンからなる、比抵抗が、例えば、ρ＝
１０〜２０Ω・ｃｍのｐ型半導体基板１上に選択的に砒
素（Ａｓ）をイオン注入して、ｎ+ 型埋込み層２形成
し、その上に例えばリン（Ｐ）を１×１０16ｃｍ-3の濃
度に含むｎ型エピタキシャル層３を１〜２μｍの厚さに
成長させる。このエピタキシャル成長は、原料ガスとし
てＳｉＨ4 またはＳｉＨ2 Ｃｌ2 を、ドーピングガスと
してＰＨ3 を用い、基板温度を１０００〜１１００℃に
設定して行う。
て説明する。図１の（ａ）〜（ｃ）および図２の（ａ）
は、本発明の第１の実施例を示す工程断面図である。ま
ず、単結晶シリコンからなる、比抵抗が、例えば、ρ＝
１０〜２０Ω・ｃｍのｐ型半導体基板１上に選択的に砒
素（Ａｓ）をイオン注入して、ｎ+ 型埋込み層２形成
し、その上に例えばリン（Ｐ）を１×１０16ｃｍ-3の濃
度に含むｎ型エピタキシャル層３を１〜２μｍの厚さに
成長させる。このエピタキシャル成長は、原料ガスとし
てＳｉＨ4 またはＳｉＨ2 Ｃｌ2 を、ドーピングガスと
してＰＨ3 を用い、基板温度を１０００〜１１００℃に
設定して行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】その後、例えば周知のＬＯＣＯＳ法により
膜厚約１〜２μｍの分離酸化膜４を形成してエピタキシ
ャル層３を活性領域毎に分離する。そして基板表面に熱
酸化法により膜厚１００ｎｍの保護酸化膜５を形成し、
次いで、フォトリソグラフィ法およびリン拡散あるいは
イオン注入により不純物濃度１×１０19〜１０20ｃｍ-3
のコレクタ引き上げ領域６を形成する。
膜厚約１〜２μｍの分離酸化膜４を形成してエピタキシ
ャル層３を活性領域毎に分離する。そして基板表面に熱
酸化法により膜厚１００ｎｍの保護酸化膜５を形成し、
次いで、フォトリソグラフィ法およびリン拡散あるいは
イオン注入により不純物濃度１×１０19〜１０20ｃｍ-3
のコレクタ引き上げ領域６を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に、基板温度を６３０℃、原料ガスとし
てＳｉＨ4 を用いたＣＶＤ法により、膜厚０．３μｍの
ポリシリコンを形成し、例えばヒ素を、加速エネルギ
ー：７０ｋｅＶ、ドーズ量：１×１０ 14 ｃｍ-2の条件で
イオン注入する。次いで、窒素雰囲気中で１０００℃、
３０分のアニール処理を行なって、イオンの活性化およ
び抵抗値の安定化を図る。これにより、後工程での熱処
理（特に、ベース領域形成工程、エミッタ領域形成工程
等）による影響を受けないようにすることができる。ア
ニール処理は、８００〜１１００℃で行うことが望まし
くより好ましくは９５０〜１０００℃の範囲内である。
てＳｉＨ4 を用いたＣＶＤ法により、膜厚０．３μｍの
ポリシリコンを形成し、例えばヒ素を、加速エネルギ
ー：７０ｋｅＶ、ドーズ量：１×１０ 14 ｃｍ-2の条件で
イオン注入する。次いで、窒素雰囲気中で１０００℃、
３０分のアニール処理を行なって、イオンの活性化およ
び抵抗値の安定化を図る。これにより、後工程での熱処
理（特に、ベース領域形成工程、エミッタ領域形成工程
等）による影響を受けないようにすることができる。ア
ニール処理は、８００〜１１００℃で行うことが望まし
くより好ましくは９５０〜１０００℃の範囲内である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、ＣＶＤ法により酸化シリコン膜を膜
厚３００ｎｍに堆積し、フォトエッチング法によりポリ
シリコン抵抗素子７上のみに残すようにパターニングし
てカバー酸化膜８を形成する。この膜は、ポリシリコン
抵抗素子７によって形成される垂直な段差をなだらかに
するとともに上層に形成される窒化膜による応力を緩和
するために形成されるものであって、その膜厚は５０〜
５００ｎｍ程度が適切である。これ以下であるとピンホ
ール欠陥やカバレッジ不良を招く可能性が高くなり、逆
に厚すぎると表面の平坦性が損なわれるからである。次
に、ｐ型不純物であるボロン（Ｂ）を選択的にイオン注
入し、続いて熱処理を行なって、ベース領域となるｐ型
拡散層９を形成する。
厚３００ｎｍに堆積し、フォトエッチング法によりポリ
シリコン抵抗素子７上のみに残すようにパターニングし
てカバー酸化膜８を形成する。この膜は、ポリシリコン
抵抗素子７によって形成される垂直な段差をなだらかに
するとともに上層に形成される窒化膜による応力を緩和
するために形成されるものであって、その膜厚は５０〜
５００ｎｍ程度が適切である。これ以下であるとピンホ
ール欠陥やカバレッジ不良を招く可能性が高くなり、逆
に厚すぎると表面の平坦性が損なわれるからである。次
に、ｐ型不純物であるボロン（Ｂ）を選択的にイオン注
入し、続いて熱処理を行なって、ベース領域となるｐ型
拡散層９を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】次に、ベース、エミッタ、コレクタの各領
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔１１を開孔し、全面にヒ素を高濃度に含有す
るポリシリコン膜を形成した後、これをパターニングし
てコレクタ引き上げ領域６上およびエミッタ形成予定領
域上にｎ+ 型ポリシリコン膜１２を形成する。続いてア
ニール処理を行い、エミッタ領域となるｎ+ 型拡散層１
３を形成する。しかる後、ポリシリコン抵抗素子７に電
極を形成するためにコンタクト孔１４を開孔する［図１
の（ｃ）］。
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔１１を開孔し、全面にヒ素を高濃度に含有す
るポリシリコン膜を形成した後、これをパターニングし
てコレクタ引き上げ領域６上およびエミッタ形成予定領
域上にｎ+ 型ポリシリコン膜１２を形成する。続いてア
ニール処理を行い、エミッタ領域となるｎ+ 型拡散層１
３を形成する。しかる後、ポリシリコン抵抗素子７に電
極を形成するためにコンタクト孔１４を開孔する［図１
の（ｃ）］。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】図３の（ａ）〜（ｃ）は、本発明の第２の
実施例を示す工程断面図である。まず、ｐ型半導体基板
１上に選択的に砒素（Ａｓ）をイオン注入して、ｎ+ 型
埋込み層２形成し、ｎ型エピタキシャル層３を１〜２μ
ｍの厚さに成長させる。その後、周知のＬＯＣＯＳ法に
より分離酸化膜４を形成してエピタキシャル層３を活性
領域毎に分離する。そして基板表面に熱酸化法により膜
厚４０〜１００ｎｍの保護酸化膜５を形成し、次いで、
リン拡散によりコレクタ引き上げ領域６を形成する。
実施例を示す工程断面図である。まず、ｐ型半導体基板
１上に選択的に砒素（Ａｓ）をイオン注入して、ｎ+ 型
埋込み層２形成し、ｎ型エピタキシャル層３を１〜２μ
ｍの厚さに成長させる。その後、周知のＬＯＣＯＳ法に
より分離酸化膜４を形成してエピタキシャル層３を活性
領域毎に分離する。そして基板表面に熱酸化法により膜
厚４０〜１００ｎｍの保護酸化膜５を形成し、次いで、
リン拡散によりコレクタ引き上げ領域６を形成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に、ベース、エミッタ、コレクタの各領
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔を開孔し、全面にヒ素を高濃度に含有するポ
リシリコン膜を形成した後、これをパターニングしてコ
レクタ引き上げ領域６上およびエミッタ形成予定領域上
にｎ+ 型ポリシリコン膜１２を形成する。続いてアニー
ル処理を行い、エミッタ領域となるｎ+ 型拡散層１３を
形成する。しかる後、ポリシリコン抵抗素子７に電極を
形成するためにコンタクト孔１４を開孔し、スパッタ法
および蒸着法を適用してＴｉ−Ｐｔ−Ａｕからなる多層
金属膜を被着し、これをパターニングして金属電極１５
を形成する［図３の（ｃ）］。最後に、パッシベーショ
ン膜となる酸化シリコン膜（図示なし）をＣＶＤ法によ
り被着して本実施例の半導体装置の製造を完了する。本
実施例によれば、カバー酸化膜のエッチング時に、下地
の酸化膜（４および５）が荒されることがないので、よ
り高歩留り、高信頼度のデバイスを実現することができ
る。
域に電極を形成するためにフォトエッチング法によりコ
ンタクト孔を開孔し、全面にヒ素を高濃度に含有するポ
リシリコン膜を形成した後、これをパターニングしてコ
レクタ引き上げ領域６上およびエミッタ形成予定領域上
にｎ+ 型ポリシリコン膜１２を形成する。続いてアニー
ル処理を行い、エミッタ領域となるｎ+ 型拡散層１３を
形成する。しかる後、ポリシリコン抵抗素子７に電極を
形成するためにコンタクト孔１４を開孔し、スパッタ法
および蒸着法を適用してＴｉ−Ｐｔ−Ａｕからなる多層
金属膜を被着し、これをパターニングして金属電極１５
を形成する［図３の（ｃ）］。最後に、パッシベーショ
ン膜となる酸化シリコン膜（図示なし）をＣＶＤ法によ
り被着して本実施例の半導体装置の製造を完了する。本
実施例によれば、カバー酸化膜のエッチング時に、下地
の酸化膜（４および５）が荒されることがないので、よ
り高歩留り、高信頼度のデバイスを実現することができ
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図４の（ａ）〜（ｃ）は、本発明の第３の
実施例を示す工程断面図である。まず、単結晶シリコン
からなる、比抵抗が、ρS ＝１０〜２０Ω・ｃｍのｐ型
半導体基板１上にスピンオン法を用いて選択的に砒素
（Ａｓ）を拡散して、ｎ+型埋込み層２形成し、その上
にリン（Ｐ）を２×１０16ｃｍ-3の濃度に含むｎ型エピ
タキシャル層３を０．７μｍの厚さに成長させる。
実施例を示す工程断面図である。まず、単結晶シリコン
からなる、比抵抗が、ρS ＝１０〜２０Ω・ｃｍのｐ型
半導体基板１上にスピンオン法を用いて選択的に砒素
（Ａｓ）を拡散して、ｎ+型埋込み層２形成し、その上
にリン（Ｐ）を２×１０16ｃｍ-3の濃度に含むｎ型エピ
タキシャル層３を０．７μｍの厚さに成長させる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】その後、周知のＬＯＣＯＳ法により膜厚約
０．７μｍの分離酸化膜４を形成してエピタキシャル層
３を活性領域毎に分離する。そして基板表面に熱酸化法
により膜厚７０ｎｍの保護酸化膜５を形成し、次いで、
フォトリソグラフィ法およびリン拡散により不純物濃度
１×１０20ｃｍ-3のコレクタ引き上げ領域６を形成す
る。次に、基板温度を６５０℃、原料ガスとしてＳｉＨ
4 を用いたＣＶＤ法により、膜厚０．４μｍのポリシリ
コンを形成し、リンを、加速エネルギー：１２０ｋｅ
Ｖ、ドーズ量：１×１０ 14 ｃｍ-2の条件でイオン注入す
る。次いで、窒素雰囲気中で１時間９５０℃のアニール
を行って、イオンの活性化および抵抗値の安定化を図
る。
０．７μｍの分離酸化膜４を形成してエピタキシャル層
３を活性領域毎に分離する。そして基板表面に熱酸化法
により膜厚７０ｎｍの保護酸化膜５を形成し、次いで、
フォトリソグラフィ法およびリン拡散により不純物濃度
１×１０20ｃｍ-3のコレクタ引き上げ領域６を形成す
る。次に、基板温度を６５０℃、原料ガスとしてＳｉＨ
4 を用いたＣＶＤ法により、膜厚０．４μｍのポリシリ
コンを形成し、リンを、加速エネルギー：１２０ｋｅ
Ｖ、ドーズ量：１×１０ 14 ｃｍ-2の条件でイオン注入す
る。次いで、窒素雰囲気中で１時間９５０℃のアニール
を行って、イオンの活性化および抵抗値の安定化を図
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】次に、ベースを形成すべき領域上の保護酸
化膜５をフォトエッチング法により開孔し、その開口部
分に分子線エピタキシャル成長法により、ベース領域と
なる、例えば不純物濃度１×１０19ｃｍ-3、膜厚５０ｎ
ｍのｐ型エピタキシャル層１７を形成する。分子線エピ
タキシャル成長は、シリコン・ソースとして電子銃式シ
リコン蒸発源を用い、ＨＢＯ2 を蒸発させてドーピング
源とする。
化膜５をフォトエッチング法により開孔し、その開口部
分に分子線エピタキシャル成長法により、ベース領域と
なる、例えば不純物濃度１×１０19ｃｍ-3、膜厚５０ｎ
ｍのｐ型エピタキシャル層１７を形成する。分子線エピ
タキシャル成長は、シリコン・ソースとして電子銃式シ
リコン蒸発源を用い、ＨＢＯ2 を蒸発させてドーピング
源とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】次に、減圧ＣＶＤ法により、膜厚１００ｎ
ｍの窒化シリコン膜１０を形成し、続いて、ベース、エ
ミッタ、コレクタの各領域に電極を形成するためにフォ
トエッチング法によりコンタクト孔１１を開孔し、全面
にヒ素を高濃度に含有するポリシリコン膜を形成した
後、これをパターニングしてコレクタ引き上げ領域６上
およびエミッタ形成予定領域上にｎ+ 型ポリシリコン膜
１２を形成する。続いてアニール処理を行い、エミッタ
領域となるｎ+ 型拡散層１３を形成する。しかる後、ポ
リシリコン抵抗素子７に電極を形成するためにコンタク
ト孔１４を開孔する［図４の（ｂ）］。
ｍの窒化シリコン膜１０を形成し、続いて、ベース、エ
ミッタ、コレクタの各領域に電極を形成するためにフォ
トエッチング法によりコンタクト孔１１を開孔し、全面
にヒ素を高濃度に含有するポリシリコン膜を形成した
後、これをパターニングしてコレクタ引き上げ領域６上
およびエミッタ形成予定領域上にｎ+ 型ポリシリコン膜
１２を形成する。続いてアニール処理を行い、エミッタ
領域となるｎ+ 型拡散層１３を形成する。しかる後、ポ
リシリコン抵抗素子７に電極を形成するためにコンタク
ト孔１４を開孔する［図４の（ｂ）］。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (6)
- 【請求項１】 コレクタ領域の形成された半導体基板上
に第１の絶縁膜を介して不純物を含有する非単結晶シリ
コン膜を形成する工程と、前記非単結晶シリコン膜にア
ニール処理を施してポリシリコン抵抗素子を形成する工
程と、前記ポリシリコン抵抗素子を第２の絶縁膜で被覆
する工程と、前記コレクタ領域の表面領域内にあるいは
前記コレクタ領域上にベース領域を形成する工程と、前
記ベース領域の表面領域内にあるいは前記ベース領域上
にエミッタ領域を形成する工程と、を含む半導体装置の
製造方法。 - 【請求項２】 コレクタ領域の形成された半導体基板上
に第１の絶縁膜を介して不純物を含有する非単結晶シリ
コン膜を形成する工程と、前記非単結晶シリコン膜にア
ニール処理を施してポリシリコン抵抗素子を形成する工
程と、前記ポリシリコン抵抗素子を第２の絶縁膜で被覆
する工程と、前記コレクタ領域の表面領域内にあるいは
前記コレクタ領域上にベース領域を形成する工程と、全
面を第３の絶縁膜にて被覆する工程と、前記ベース領域
の表面領域内にあるいは前記ベース領域上にエミッタ領
域を形成する工程と、を含む半導体装置の製造方法。 - 【請求項３】 前記アニール処理が、８００〜１１００
℃で行われることを特徴とする請求項１または２記載の
半導体装置の製造方法。 - 【請求項４】 前記アニール処理が、５００〜６００℃
での固相成長と同時に行われることを特徴とする請求項
１または２記載の半導体装置の製造方法。 - 【請求項５】 前記第１の絶縁膜が、前記ポリシリコン
抵抗素子の形成領域部分が窒化シリコン膜で覆われた酸
化シリコン膜であることを特徴とする請求項１または２
記載の半導体装置の製造方法。 - 【請求項６】 前記第２の絶縁膜が、酸化シリコン膜で
構成され、かつ前記第３の絶縁膜が減圧ＣＶＤ法によっ
て形成された窒化シリコン膜であることを特徴とする請
求項２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131316A JP2601136B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体装置の製造方法 |
| US08/237,995 US5420053A (en) | 1993-05-07 | 1994-05-04 | Method for manufacturing semiconductor device having bipolar transistor and polycrystalline silicon resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131316A JP2601136B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318676A true JPH06318676A (ja) | 1994-11-15 |
| JP2601136B2 JP2601136B2 (ja) | 1997-04-16 |
Family
ID=15055104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131316A Expired - Fee Related JP2601136B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420053A (ja) |
| JP (1) | JP2601136B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153878A (ja) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| US5837592A (en) * | 1995-12-07 | 1998-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for stabilizing polysilicon resistors |
| US6750091B1 (en) | 1996-03-01 | 2004-06-15 | Micron Technology | Diode formation method |
| US5670417A (en) * | 1996-03-25 | 1997-09-23 | Motorola, Inc. | Method for fabricating self-aligned semiconductor component |
| KR100200488B1 (ko) * | 1996-10-14 | 1999-06-15 | 윤종용 | 박막저항을 갖는 반도체 장치의 제조 방법 |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
| JP3006531B2 (ja) * | 1997-03-24 | 2000-02-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6350673B1 (en) * | 1998-08-13 | 2002-02-26 | Texas Instruments Incorporated | Method for decreasing CHC degradation |
| US6156618A (en) * | 1999-03-29 | 2000-12-05 | United Microelectronics Corp. | Method for fabricating thin film resistor |
| JP4784595B2 (ja) * | 2007-12-21 | 2011-10-05 | 株式会社デンソー | バイポーラ型の半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229346A (ja) * | 1985-02-23 | 1986-10-13 | エステイ−シ− ピ−エルシ− | 集積回路上への多結晶シリコンパタ−ンの形成方法 |
| JPS62108568A (ja) * | 1985-11-06 | 1987-05-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6365664A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体集積回路の製造方法 |
| JPH02248068A (ja) * | 1989-03-20 | 1990-10-03 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041458B2 (ja) * | 1975-04-21 | 1985-09-17 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS57128054A (en) * | 1981-12-21 | 1982-08-09 | Hitachi Ltd | Semiconductor device |
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| US4467519A (en) * | 1982-04-01 | 1984-08-28 | International Business Machines Corporation | Process for fabricating polycrystalline silicon film resistors |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| US4762801A (en) * | 1987-02-20 | 1988-08-09 | National Semiconductor Corporation | Method of fabricating polycrystalline silicon resistors having desired temperature coefficients |
| JPS6442851A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | Manufacture of integrated circuit |
| JPH0282575A (ja) * | 1988-09-19 | 1990-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| US5252143A (en) * | 1990-10-15 | 1993-10-12 | Hewlett-Packard Company | Bipolar transistor structure with reduced collector-to-substrate capacitance |
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
| US5139959A (en) * | 1992-01-21 | 1992-08-18 | Motorola, Inc. | Method for forming bipolar transistor input protection |
-
1993
- 1993-05-07 JP JP5131316A patent/JP2601136B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-04 US US08/237,995 patent/US5420053A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229346A (ja) * | 1985-02-23 | 1986-10-13 | エステイ−シ− ピ−エルシ− | 集積回路上への多結晶シリコンパタ−ンの形成方法 |
| JPS62108568A (ja) * | 1985-11-06 | 1987-05-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6365664A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体集積回路の製造方法 |
| JPH02248068A (ja) * | 1989-03-20 | 1990-10-03 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153878A (ja) * | 2014-02-13 | 2015-08-24 | セイコーインスツル株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5420053A (en) | 1995-05-30 |
| JP2601136B2 (ja) | 1997-04-16 |
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