JPS6252963A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 20
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 13
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 229910052796 boron Inorganic materials 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 6
- -1 boron ions Chemical class 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000000137 annealing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- Y10S148/011—Bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
シリコン基板のエピタキシャル層上にベース引き出し電
極となる多結晶シリコン層および多結晶シリコン層を形
成し、この単結晶シリコン層内に多結晶シリコン層から
の不純物拡散で外部ベース領域およびイオン注入による
内部ベース領域およびエミッタ領域を形成する。
極となる多結晶シリコン層および多結晶シリコン層を形
成し、この単結晶シリコン層内に多結晶シリコン層から
の不純物拡散で外部ベース領域およびイオン注入による
内部ベース領域およびエミッタ領域を形成する。
本発明は、半導体装置、より詳しくはバイポーラトラン
ジスタの製造方法に関するものである。
ジスタの製造方法に関するものである。
本発明は、特に、バイポーラＩＣ（集積回路）の製造に
適用される。
適用される。
（従来の技術〕
バイポーラＩＣあるいはＬＳＩの高集積化・高速化が図
られており、そのためには構成する個々のバイポーラト
ランジスタの小形化および性能向上を実現することが必
要である。例えば、バイポーラトランジスタの小形化の
ためにＰ−Ｎ接合分離方式から絶縁物（酸化物）分離方
式が採用されるようになり、高速動作および高周波特性
向上のためにベース幅を狭くするベース領域およびエミ
ッタ領域のシャロー化（浅く形成すること）が行なわれ
る。バイポーラトランジスタの製造方法とし各種の提案
がなされており、アイソプレーナ法と呼ばれる方法は特
にを名である。さまざまなバイポーラトランジスタ製造
方法が提案されており、例えば、” Ｓｅｌｆ−Ａｌｉ
ｇｎｅｄ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓｆ
ｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｌ
ｏｗ−Ｐｏｗｅｒ−Ｄｅｌａｙ ＶＬＳＩ”（バイパフ
ォーマンスおよび低消費電力・低遅延ＶＬＳＩ）、 Ｉ
ＥＥＥ、 Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ。
られており、そのためには構成する個々のバイポーラト
ランジスタの小形化および性能向上を実現することが必
要である。例えば、バイポーラトランジスタの小形化の
ためにＰ−Ｎ接合分離方式から絶縁物（酸化物）分離方
式が採用されるようになり、高速動作および高周波特性
向上のためにベース幅を狭くするベース領域およびエミ
ッタ領域のシャロー化（浅く形成すること）が行なわれ
る。バイポーラトランジスタの製造方法とし各種の提案
がなされており、アイソプレーナ法と呼ばれる方法は特
にを名である。さまざまなバイポーラトランジスタ製造
方法が提案されており、例えば、” Ｓｅｌｆ−Ａｌｉ
ｇｎｅｄ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓｆ
ｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｌ
ｏｗ−Ｐｏｗｅｒ−Ｄｅｌａｙ ＶＬＳＩ”（バイパフ
ォーマンスおよび低消費電力・低遅延ＶＬＳＩ）、 Ｉ
ＥＥＥ、 Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ。
Ｖｏｌ、ＥＤ−２８，Ｎｏ、９． Ｓｅｐｔｅｍｂｅｒ
１９８１． ｐｐ、１０１０−１０１３では、シリコ
ン基板上に形成した所定パターンのドープした多結晶シ
リコン層からの不純物拡散で外部ベース領域を形成し、
イオン注入で浅いベース領域およびエミッタ領域を形成
し、多結晶シリコン層側面での熱酸化Ｓｉ０ｇ膜と接す
るエミッタ電極を形成している。
１９８１． ｐｐ、１０１０−１０１３では、シリコ
ン基板上に形成した所定パターンのドープした多結晶シ
リコン層からの不純物拡散で外部ベース領域を形成し、
イオン注入で浅いベース領域およびエミッタ領域を形成
し、多結晶シリコン層側面での熱酸化Ｓｉ０ｇ膜と接す
るエミッタ電極を形成している。
本発明は、従来のバイポーラトランジスタ製造方法の改
善であり、特に、提案された方法ではエミッタ電極を形
成する際に、エミッタ領域表面が凹所（穴）の底にあっ
て段差でのステップカバレッジ不良が発生することがあ
った。本発明の目的は、上述した欠点のないバイポーラ
トランジスタの製造方法を提供することであり、この製
造方法によって本出願人の先に提案した製造方法と同様
にバイポーラトランジスタのセルサ イズを小さくしかつ高速動作を可能にする。
善であり、特に、提案された方法ではエミッタ電極を形
成する際に、エミッタ領域表面が凹所（穴）の底にあっ
て段差でのステップカバレッジ不良が発生することがあ
った。本発明の目的は、上述した欠点のないバイポーラ
トランジスタの製造方法を提供することであり、この製
造方法によって本出願人の先に提案した製造方法と同様
にバイポーラトランジスタのセルサ イズを小さくしかつ高速動作を可能にする。
〔問題点を解決するための手段］
前述の目的が、本発明に係るバイポーラトランジスタの
製造方法によって達成され、この製造方法は下記工程（
ア）〜（コ）： （ア）第１導電型埋込み層および第１導電型エピタキシ
ャル層を有するシリコン基板を用意する工程； （イ）
絶縁層アイソレーション領域を形成する工程； （つ）
ベース領域に相当するエピタキシャル層部分上から絶縁
物アイソレーションｆｉｌ域上へ伸びる多結晶シリコン
層を形成する工程；（１）エミッタ領域に相当する部分
以外の多結晶シリコン層に第２導電型とする不純物を導
入する工程； （オ）不純物を導入した多結晶シリコン
層部分の上に絶縁膜を形成する工程； （力）多結晶シ
リコン層のエミッタ領域に相当する部分をアンダーカッ
トとなる程度エツチング除去する工程；（キ）エツチン
グ除去部分の空間を単結晶シリコン層で埋める工程；
（り）多結晶シリコン層中の不純物が拡散してエピタキ
シャル層および単結晶シリコン層内に外部ベース領域を
形成するように加熱処理する工程； （ケ）単結晶シリ
コン層内にベース内部領域、およびエミッタ領域を形成
する工程；および（コ）ベース電極、エミッタ電極およ
びコレクタ電極を形成する工程；からなる。
製造方法によって達成され、この製造方法は下記工程（
ア）〜（コ）： （ア）第１導電型埋込み層および第１導電型エピタキシ
ャル層を有するシリコン基板を用意する工程； （イ）
絶縁層アイソレーション領域を形成する工程； （つ）
ベース領域に相当するエピタキシャル層部分上から絶縁
物アイソレーションｆｉｌ域上へ伸びる多結晶シリコン
層を形成する工程；（１）エミッタ領域に相当する部分
以外の多結晶シリコン層に第２導電型とする不純物を導
入する工程； （オ）不純物を導入した多結晶シリコン
層部分の上に絶縁膜を形成する工程； （力）多結晶シ
リコン層のエミッタ領域に相当する部分をアンダーカッ
トとなる程度エツチング除去する工程；（キ）エツチン
グ除去部分の空間を単結晶シリコン層で埋める工程；
（り）多結晶シリコン層中の不純物が拡散してエピタキ
シャル層および単結晶シリコン層内に外部ベース領域を
形成するように加熱処理する工程； （ケ）単結晶シリ
コン層内にベース内部領域、およびエミッタ領域を形成
する工程；および（コ）ベース電極、エミッタ電極およ
びコレクタ電極を形成する工程；からなる。
以下、添付図面を参照して本発明の実施態様例によって
本発明の詳細な説明する。なお、ＮＰＮ型パイトランジ
スタの場合で説明する。
本発明の詳細な説明する。なお、ＮＰＮ型パイトランジ
スタの場合で説明する。
第１図は、本発明に係る製造方法にしたがって製造され
たＮＰＮ型バイポーラトランジスタの概略断面図であっ
て、バイポーラＩＣを構成するひとつのトランジスタの
断面図である。第２図〜第７図は本発明に係る製造方法
での工程を説明するためのバイポーラトランジスタの概
略断面図である。
たＮＰＮ型バイポーラトランジスタの概略断面図であっ
て、バイポーラＩＣを構成するひとつのトランジスタの
断面図である。第２図〜第７図は本発明に係る製造方法
での工程を説明するためのバイポーラトランジスタの概
略断面図である。
第２図に示すように、公知のやり方でもってＰ型（１１
１）シリコン基板１にＮ゛埋込層２を形成し、Ｎ型エピ
タキシャル９９３２層３Ａ、３Ｂを全面に形成する。こ
こでは、Ｎ型が第１導電型であり、第２導電型は、Ｐ型
となる。そして、選択酸化法によってアイソレーション
として働く酸化′ｊｌｙＪｌ （すなわち、絶縁層アイ
ソレーション領域）４Ａおよびコレクタコンタクト領３
Ｂとベース領域とを絶縁する酸化物層４Ｂを同時に形成
する。
１）シリコン基板１にＮ゛埋込層２を形成し、Ｎ型エピ
タキシャル９９３２層３Ａ、３Ｂを全面に形成する。こ
こでは、Ｎ型が第１導電型であり、第２導電型は、Ｐ型
となる。そして、選択酸化法によってアイソレーション
として働く酸化′ｊｌｙＪｌ （すなわち、絶縁層アイ
ソレーション領域）４Ａおよびコレクタコンタクト領３
Ｂとベース領域とを絶縁する酸化物層４Ｂを同時に形成
する。
この場合には、エピタキシャル層のこれら酸化物層４Ａ
、４Ｂに対応する部分をあらかじめエツチングしておき
、それは熱酸化での体積増大で第２図に示すようになる
ことを考慮したエツチングである。なお、図示した酸化
物層アイソレーション領域４ＡをＵ／ＲあるいはＶ溝ア
イソレーション構造に代えてもよく、また、酸化物層４
Ｂがもっと薄（でもよい。次に、多結晶シリコンを科学
的気相成長（ＣＶＤ）法で全面に堆積し、通常のリング
ラフィ技術によって選択的にエツチング除去してエピタ
キシャル層部分３Ａ全ておよびその周囲の酸化物層４Ａ
、４Ｂの一部の上に多結晶シリコン層５を第２図のよう
に形成する。この多結晶シリコン層５はベース引き出し
電極として働き酸化物層アイソレーション領域４Ａ上で
金属配線（ベース電極）と接続することになる。
、４Ｂに対応する部分をあらかじめエツチングしておき
、それは熱酸化での体積増大で第２図に示すようになる
ことを考慮したエツチングである。なお、図示した酸化
物層アイソレーション領域４ＡをＵ／ＲあるいはＶ溝ア
イソレーション構造に代えてもよく、また、酸化物層４
Ｂがもっと薄（でもよい。次に、多結晶シリコンを科学
的気相成長（ＣＶＤ）法で全面に堆積し、通常のリング
ラフィ技術によって選択的にエツチング除去してエピタ
キシャル層部分３Ａ全ておよびその周囲の酸化物層４Ａ
、４Ｂの一部の上に多結晶シリコン層５を第２図のよう
に形成する。この多結晶シリコン層５はベース引き出し
電極として働き酸化物層アイソレーション領域４Ａ上で
金属配線（ベース電極）と接続することになる。
多結晶シリコン層５に導電性を高めかつ後述する外部ベ
ース領域形成の拡散のためにドナー（例えば、ボロン）
をイオン注入する前に、多結晶シリコン層５のエミッタ
領域に相当する部分上に耐酸化膜（ＳｉＪ４膜）７を公
知のやり方で形成する（第３図）。この耐酸化（ＳｉＪ
＜）Ｈ６はＣＶＤ法で全面に形成し、フォトリングラフ
ィ技術（例えば、フォトエツチング法）にて所定パター
ンにすることで形成される。この耐酸化膜６をマスクと
してボロンのイオン注入を行なって多結晶シリコン層５
に不純物をドープする。このときにエピタキシャル層部
分３Ｂにボロンが注入されないようにレジストなどでこ
の部分を覆っておく。これはボロンによってＰ型領域が
形成するのを防止するためである。次にイオン注入後の
アニール熱処理を行う。熱酸化物処理で多結晶シリコン
層５を一部酸化してその表面に酸化膜（ＳｉＯｘ膜）７
を形成する。このときに、表出しているエピタキシャル
層部分３Ｂも酸化されて酸化膜８が形成される。
ース領域形成の拡散のためにドナー（例えば、ボロン）
をイオン注入する前に、多結晶シリコン層５のエミッタ
領域に相当する部分上に耐酸化膜（ＳｉＪ４膜）７を公
知のやり方で形成する（第３図）。この耐酸化（ＳｉＪ
＜）Ｈ６はＣＶＤ法で全面に形成し、フォトリングラフ
ィ技術（例えば、フォトエツチング法）にて所定パター
ンにすることで形成される。この耐酸化膜６をマスクと
してボロンのイオン注入を行なって多結晶シリコン層５
に不純物をドープする。このときにエピタキシャル層部
分３Ｂにボロンが注入されないようにレジストなどでこ
の部分を覆っておく。これはボロンによってＰ型領域が
形成するのを防止するためである。次にイオン注入後の
アニール熱処理を行う。熱酸化物処理で多結晶シリコン
層５を一部酸化してその表面に酸化膜（ＳｉＯｘ膜）７
を形成する。このときに、表出しているエピタキシャル
層部分３Ｂも酸化されて酸化膜８が形成される。
なお、この熱酸化処理を先のアニール熱処理を兼ねさせ
てアニール熱処理工程を省くことができ、そしてドープ
したボロンがエピタキシャル層部分３Ａに熱拡散しない
ように高圧熱酸化法で約９００〜９５０℃の温度にて行
なうのが望ましい。上述の場合には、選択的熱酸化法で
もって多結晶シリコン層５上に酸化膜（絶縁膜）を形成
しているが、フォトレジストパターンを耐酸化膜の代わ
りに形成し、イオン注入後にＣＶＤ法で５ｉ０２膜を形
成し、リフトオフ法で５ｉＯｉ膜をパターンニングする
ことによって形成することも可能である。
てアニール熱処理工程を省くことができ、そしてドープ
したボロンがエピタキシャル層部分３Ａに熱拡散しない
ように高圧熱酸化法で約９００〜９５０℃の温度にて行
なうのが望ましい。上述の場合には、選択的熱酸化法で
もって多結晶シリコン層５上に酸化膜（絶縁膜）を形成
しているが、フォトレジストパターンを耐酸化膜の代わ
りに形成し、イオン注入後にＣＶＤ法で５ｉ０２膜を形
成し、リフトオフ法で５ｉＯｉ膜をパターンニングする
ことによって形成することも可能である。
第４図に示すように、耐酸化膜６をエツチング除去し、
次に、多結晶シリコンＮ５をウェットエツチング法でエ
ツチングしてエピタキシャル層部分３Ａを表出させる。
次に、多結晶シリコンＮ５をウェットエツチング法でエ
ツチングしてエピタキシャル層部分３Ａを表出させる。
このエツチングはエピタキシャル層部分３Ａを表出させ
る。このエツチングは等方性エツチングでありアンダー
カットが生じ、第４図に示すような空間（孔）９が形成
される。
る。このエツチングは等方性エツチングでありアンダー
カットが生じ、第４図に示すような空間（孔）９が形成
される。
このエツチング時に、エピタキシャル層の単結晶シリコ
ンをエツチングしないかほとんどエツチングしないよう
にするために、シリコン基板の面方位を（１１１）
としかつエツチング液にＫ ＯＨ溶液などのシリコン単
結晶に対しての異方性エツチング液（（１１１）面での
エツチングが進行しないエツチング剤〕を用いるのが望
ましい。
ンをエツチングしないかほとんどエツチングしないよう
にするために、シリコン基板の面方位を（１１１）
としかつエツチング液にＫ ＯＨ溶液などのシリコン単
結晶に対しての異方性エツチング液（（１１１）面での
エツチングが進行しないエツチング剤〕を用いるのが望
ましい。
次に、第５図に示すように、シリコンを気相成長法で全
面に堆積し、このときに単結晶シリコンのエピタキシャ
ル層部分３Ａ上には単結晶ノリコン層１１を空間９を埋
めるようにエピタキシャル成長させ、酸化物層４Ａ、４
Ｂおよび酸化Ｍ７゜８上には多結晶シリコン層１２を成
長させる。単結晶シリコンのエピタキシャル層部分３Ａ
上にのみ、単結晶シリコン層１１を空間９を埋めるよう
にエピタキシャル成長させてもよい。
面に堆積し、このときに単結晶シリコンのエピタキシャ
ル層部分３Ａ上には単結晶ノリコン層１１を空間９を埋
めるようにエピタキシャル成長させ、酸化物層４Ａ、４
Ｂおよび酸化Ｍ７゜８上には多結晶シリコン層１２を成
長させる。単結晶シリコンのエピタキシャル層部分３Ａ
上にのみ、単結晶シリコン層１１を空間９を埋めるよう
にエピタキシャル成長させてもよい。
多結晶シリコン層１２を前述のエツチング液を用いて除
去し、空間９内には単結晶シリコン層１１を工、チング
することなく残す（第６図）。１０００〜１１５０℃の
高温度熱処理を施して多結晶シリコン層５内にイオン注
入された不純物（ポロン）を熱拡散させて単結晶シリコ
ン層１１およびエピタキシャル層部分３Ａ内にＰ型外部
ベース領域１３を形成する。そして、イオン注入法によ
ってドナー（ボロン）を単結晶シリコン層ｌｌ内へ注入
して内部ベース領域１４を形成する。このときのイオン
注入は、例えば、ドーズ量が５ Ｘ １０ ”／ｃｎｉ
で、注入エネルギーが４０ｋｅＶである。内部ベース領
域１４と外部ベース領域１３とは連続したＰ型領域とる
。
去し、空間９内には単結晶シリコン層１１を工、チング
することなく残す（第６図）。１０００〜１１５０℃の
高温度熱処理を施して多結晶シリコン層５内にイオン注
入された不純物（ポロン）を熱拡散させて単結晶シリコ
ン層１１およびエピタキシャル層部分３Ａ内にＰ型外部
ベース領域１３を形成する。そして、イオン注入法によ
ってドナー（ボロン）を単結晶シリコン層ｌｌ内へ注入
して内部ベース領域１４を形成する。このときのイオン
注入は、例えば、ドーズ量が５ Ｘ １０ ”／ｃｎｉ
で、注入エネルギーが４０ｋｅＶである。内部ベース領
域１４と外部ベース領域１３とは連続したＰ型領域とる
。
次に、エピタキシャル層部分３Ｂ上の酸化膜８を選択エ
ツチング除去する（第７図）。そして、イオン注入法に
よってアクセプタ（ヒ素・Ａｓ）を内部ベース領域１４
内へ注入してエミッタ領域１５を形成し、同時に、エピ
タキシャル層部分３Ｂ内に注入してコレクタコンタクト
（Ｎ型）領域１６を形成する。このイオン注入は、例え
ば、ヒ素ドーズ量が５ Ｘ Ｉ Ｏ”／ｃｔＡで、注入
エネルギーが６０ｋｅＶである。そして、イオン注入後
の了ニール熱処理を行なう。このようにして、内部ベー
ス領域およびエミッタ領域形成が酸化膜７をマスクとし
たイオン注入でのセルフアラ°イン方式で行なえて、浅
いベース領域およびエミッタ領域が形成できる。
ツチング除去する（第７図）。そして、イオン注入法に
よってアクセプタ（ヒ素・Ａｓ）を内部ベース領域１４
内へ注入してエミッタ領域１５を形成し、同時に、エピ
タキシャル層部分３Ｂ内に注入してコレクタコンタクト
（Ｎ型）領域１６を形成する。このイオン注入は、例え
ば、ヒ素ドーズ量が５ Ｘ Ｉ Ｏ”／ｃｔＡで、注入
エネルギーが６０ｋｅＶである。そして、イオン注入後
の了ニール熱処理を行なう。このようにして、内部ベー
ス領域およびエミッタ領域形成が酸化膜７をマスクとし
たイオン注入でのセルフアラ°イン方式で行なえて、浅
いベース領域およびエミッタ領域が形成できる。
そして、第１図に示すように、酸化物層アイソレーショ
ン領域４Ａの上方にて酸化膜７を選択エツチングしてコ
ンタクト窓を形成する。アルミニウムなどの金属と真空
蒸着法などで全面に堆積させ、通常のリングラフィ技術
で所定配線パターンに成形して、ベース電橋１７、エミ
ッタ電極１８およびコレクタ電極１９を形成する。この
ようにして、バイポーラトランジスタが製造される。
ン領域４Ａの上方にて酸化膜７を選択エツチングしてコ
ンタクト窓を形成する。アルミニウムなどの金属と真空
蒸着法などで全面に堆積させ、通常のリングラフィ技術
で所定配線パターンに成形して、ベース電橋１７、エミ
ッタ電極１８およびコレクタ電極１９を形成する。この
ようにして、バイポーラトランジスタが製造される。
本発明に係る製造方法にしたがって得られたバイポーラ
トランジスタにおいては、エミッタ領域は凹所内でなく
ほぼ平坦な所に形成されているので、従来のエミッタ電
極のステップカバレッジ不良は発生しなくなる。また、
ベース領域およびエミッタ領域が多結晶シリコン層上に
形成した酸化膜のパターニングマスクに対してセルファ
ライン方式で形成できて素子サイズの小形化が図られ、
かつイオン注入で精度良いシャワー接合が得られる。し
たがって、これらのことがバイポーラＩＣの製造での高
集度化・高性能化に寄与する。
トランジスタにおいては、エミッタ領域は凹所内でなく
ほぼ平坦な所に形成されているので、従来のエミッタ電
極のステップカバレッジ不良は発生しなくなる。また、
ベース領域およびエミッタ領域が多結晶シリコン層上に
形成した酸化膜のパターニングマスクに対してセルファ
ライン方式で形成できて素子サイズの小形化が図られ、
かつイオン注入で精度良いシャワー接合が得られる。し
たがって、これらのことがバイポーラＩＣの製造での高
集度化・高性能化に寄与する。
第１図は、本発明に係る製造方法にて製造されたバイポ
ーラトランジスタの概略断面図であり、第２図〜第７図
は、本発明に係るバイポーラトランジスタの概略断面図
である。 ■・・・シリコン基板、 ３Ａ、３Ｂ・・・エピタキシャル層、 ４Ａ・・・酸化物層アイソレーション領域、５・・・多
結晶シリコン層、 ７・・・酸化膜、 １１・・・単結晶シリコン層、 １３・・・外部ベース領域、 １４・・・内部ベース領域、 １５・・・エミッタ令頁域。
ーラトランジスタの概略断面図であり、第２図〜第７図
は、本発明に係るバイポーラトランジスタの概略断面図
である。 ■・・・シリコン基板、 ３Ａ、３Ｂ・・・エピタキシャル層、 ４Ａ・・・酸化物層アイソレーション領域、５・・・多
結晶シリコン層、 ７・・・酸化膜、 １１・・・単結晶シリコン層、 １３・・・外部ベース領域、 １４・・・内部ベース領域、 １５・・・エミッタ令頁域。
Claims (1)
- 【特許請求の範囲】 １、下記工程（ア）〜（コ）： （ア）第１導電型埋込み層および第１導電型エピタキシ
ャル層を有するシリコン基板を用意する工程； （イ）絶縁層アイソレーション領域を形成する工程； （ウ）ベース領域に相当する前記エピタキシャル層部分
上から前記絶縁物アイソレーション領域上へ伸びる多結
晶シリコン層を形成する工程；（エ）エミッタ領域に相
当する部分以外の前記多結晶シリコン層に第２導電型と
する不純物を導入する工程； （オ）前記不純物を導入した前記多結晶シリコン層部分
の上に絶縁膜を形成する工程； （カ）前記多結晶シリコン層のエミッタ領域に相当する
部分をアンダーカットとなる程度エッチング除去する工
程； （キ）エッチング除去部分の空間を単結晶シリコン層で
埋める工程； （ク）前記多結晶シリコン層中の不純物が拡散して前記
エピタキシャル層および前記単結晶シリコン層内に外部
ベース領域を形成するように加熱処理する工程； （ケ）前記単結晶シリコン層内にベース内領域、および
エミッタ領域を形成する工程；および（コ）ベース電極
、エミッタ電極およびコレクタ電極を形成する工程； からなるバイポーラトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191959A JPS6252963A (ja) | 1985-09-02 | 1985-09-02 | バイポ−ラトランジスタの製造方法 |
| US07/170,618 US4824794A (en) | 1985-09-02 | 1988-03-14 | Method for fabricating a bipolar transistor having self aligned base and emitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191959A JPS6252963A (ja) | 1985-09-02 | 1985-09-02 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252963A true JPS6252963A (ja) | 1987-03-07 |
Family
ID=16283291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191959A Pending JPS6252963A (ja) | 1985-09-02 | 1985-09-02 | バイポ−ラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4824794A (ja) |
| JP (1) | JPS6252963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| CN115692197A (zh) * | 2022-12-30 | 2023-02-03 | 深圳市创芯微微电子有限公司 | 一种三极管及其制造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| FR2629637B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2645345A1 (fr) * | 1989-03-31 | 1990-10-05 | Thomson Csf | Procede de modulation dirigee de la composition ou du dopage de semi-conducteurs, notamment pour la realisation de composants electroniques monolithiques de type planar, utilisation et produits correspondants |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| US5132765A (en) * | 1989-09-11 | 1992-07-21 | Blouse Jeffrey L | Narrow base transistor and method of fabricating same |
| US5139961A (en) * | 1990-04-02 | 1992-08-18 | National Semiconductor Corporation | Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base |
| US5126285A (en) * | 1990-07-02 | 1992-06-30 | Motorola, Inc. | Method for forming a buried contact |
| US5175123A (en) * | 1990-11-13 | 1992-12-29 | Motorola, Inc. | High-pressure polysilicon encapsulated localized oxidation of silicon |
| DE59209978D1 (de) * | 1991-09-23 | 2003-03-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Transistors |
| US5266523A (en) * | 1991-11-14 | 1993-11-30 | Micron Technology, Inc. | Method of forming self-aligned contacts using the local oxidation of silicon |
| US5213989A (en) * | 1992-06-24 | 1993-05-25 | Motorola, Inc. | Method for forming a grown bipolar electrode contact using a sidewall seed |
| KR100286349B1 (ko) * | 1999-04-19 | 2001-03-15 | 김영환 | 반도체 소자의 제조방법 |
| US6228733B1 (en) * | 1999-09-23 | 2001-05-08 | Industrial Technology Research Institute | Non-selective epitaxial depostion technology |
Family Cites Families (9)
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|---|---|---|---|---|
| US3189973A (en) * | 1961-11-27 | 1965-06-22 | Bell Telephone Labor Inc | Method of fabricating a semiconductor device |
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
| US4483726A (en) * | 1981-06-30 | 1984-11-20 | International Business Machines Corporation | Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area |
| JPS59126671A (ja) * | 1983-01-10 | 1984-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| ATE78363T1 (de) * | 1984-02-03 | 1992-08-15 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
| US4610730A (en) * | 1984-12-20 | 1986-09-09 | Trw Inc. | Fabrication process for bipolar devices |
| US4641416A (en) * | 1985-03-04 | 1987-02-10 | Advanced Micro Devices, Inc. | Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter |
| US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
-
1985
- 1985-09-02 JP JP60191959A patent/JPS6252963A/ja active Pending
-
1988
- 1988-03-14 US US07/170,618 patent/US4824794A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115692197A (zh) * | 2022-12-30 | 2023-02-03 | 深圳市创芯微微电子有限公司 | 一种三极管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4824794A (en) | 1989-04-25 |
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