JPS629226B2 - - Google Patents
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- JPS629226B2 JPS629226B2 JP56008537A JP853781A JPS629226B2 JP S629226 B2 JPS629226 B2 JP S629226B2 JP 56008537 A JP56008537 A JP 56008537A JP 853781 A JP853781 A JP 853781A JP S629226 B2 JPS629226 B2 JP S629226B2
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- polycrystalline silicon
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- oxide film
- silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
一般に高周波用または高速スイツチング素子に
適したバイポーラ・トランジスタにおいては、利
得帯域幅積ｆTを大きくすることが要求されてい
る。そこでｆTを大にするには素子寸法をできる
だけ小さくすると同時に、少数キヤリヤのベース
走行時間を特に短縮する必要がある。現在シリコ
ントランジスタのほとんどがプレーナ形であり、
エミツタおよびベースは不純物拡散によつて形成
されている。この場合エミツタの寸法が小さくな
ると、接合が曲面となり、実効的なベース走行時
間は単なるベース幅ではなく、コレクタ・ベース
接合深さがどの程度か、にも依存してくる。した
がつて、ｆTを改善するにはベース幅の縮小と同
時にコレクタ・ベース接合深さも同時に減少する
ことも要求され、結局浅い拡散接合をいかにして
実現するかが問題となる。
適したバイポーラ・トランジスタにおいては、利
得帯域幅積ｆTを大きくすることが要求されてい
る。そこでｆTを大にするには素子寸法をできる
だけ小さくすると同時に、少数キヤリヤのベース
走行時間を特に短縮する必要がある。現在シリコ
ントランジスタのほとんどがプレーナ形であり、
エミツタおよびベースは不純物拡散によつて形成
されている。この場合エミツタの寸法が小さくな
ると、接合が曲面となり、実効的なベース走行時
間は単なるベース幅ではなく、コレクタ・ベース
接合深さがどの程度か、にも依存してくる。した
がつて、ｆTを改善するにはベース幅の縮小と同
時にコレクタ・ベース接合深さも同時に減少する
ことも要求され、結局浅い拡散接合をいかにして
実現するかが問題となる。
ところで、従来のバイポーラ型npnトランジス
タは第１図に示す構造になつている。即ち、第１
図中の１はp-型シリコン基板であり、この基板
１にはn+型埋込層２が、更に同基板１上にはｎ
型エピタキシヤル層３が設けられている。このエ
ピタキシヤル層３には素子分離のためのp+アイ
ソレーシヨン領域４が設けられている。このアイ
ソレーシヨン領域４で分離された島状のエピタキ
シヤル層３にはｐ型のベース領域５が、該領域５
内にn+型のエミツタ領域６が、更にエピタキシ
ヤル層３の別の箇所には前記n+埋込層２まで達
するコレクタ接続用拡散層７が、夫々形成されて
いる。また、前記ｎ型エピタキシヤル層３上には
熱酸化膜８が設けられており、かつ該熱酸化膜８
上にはコンタクトホール９１，９２，９３を介し
てエミツタ領域６、ベース領域５及びコレクタ接
続用拡散層７と接続したアルミニウム電極１０，
１１，１２が設けられている。しかしながら、か
かる構造のトランジスタにおいて、ベース領域５
の深さを浅くすると、それに伴なつてベース抵抗
が大きくなつてしまう。とりわけ、ベース領域５
が極端に浅くなると、ベース抵抗はベースコンタ
クトホール９２の端とエミツタ領域６との間の距
離に依存することになる。このエミツタ領域６の
拡散窓とベースコンタクトホール９２の位置関係
は、フオトエツチング技術で決まり、現在の光に
よる位置合せ技術ではこの距離ｌを1.5μｍ以下
にすることは不可能であり、ベース抵抗の低減化
には自ずと限界がある。
タは第１図に示す構造になつている。即ち、第１
図中の１はp-型シリコン基板であり、この基板
１にはn+型埋込層２が、更に同基板１上にはｎ
型エピタキシヤル層３が設けられている。このエ
ピタキシヤル層３には素子分離のためのp+アイ
ソレーシヨン領域４が設けられている。このアイ
ソレーシヨン領域４で分離された島状のエピタキ
シヤル層３にはｐ型のベース領域５が、該領域５
内にn+型のエミツタ領域６が、更にエピタキシ
ヤル層３の別の箇所には前記n+埋込層２まで達
するコレクタ接続用拡散層７が、夫々形成されて
いる。また、前記ｎ型エピタキシヤル層３上には
熱酸化膜８が設けられており、かつ該熱酸化膜８
上にはコンタクトホール９１，９２，９３を介し
てエミツタ領域６、ベース領域５及びコレクタ接
続用拡散層７と接続したアルミニウム電極１０，
１１，１２が設けられている。しかしながら、か
かる構造のトランジスタにおいて、ベース領域５
の深さを浅くすると、それに伴なつてベース抵抗
が大きくなつてしまう。とりわけ、ベース領域５
が極端に浅くなると、ベース抵抗はベースコンタ
クトホール９２の端とエミツタ領域６との間の距
離に依存することになる。このエミツタ領域６の
拡散窓とベースコンタクトホール９２の位置関係
は、フオトエツチング技術で決まり、現在の光に
よる位置合せ技術ではこの距離ｌを1.5μｍ以下
にすることは不可能であり、ベース抵抗の低減化
には自ずと限界がある。
一方、バイポーラ論理素子であるI2L
（Integrated Injection Logic）を例にとると、従
来のI2Lは第２図に示す構造になつている。即
ち、第２図中の１はp-型シリコン基板であり、
この基板１にはn+埋込層２が、更に同基板１上
にはp+アイソレーシヨン領域４で分離されたｎ
型エピタキシヤル層３が、設けられている。この
エピタキシヤル層３にはｐ型のインジエクタ１
３、ｐ型のベース領域１４が、更に該ベース領域
１４内には複数のn+型のコレクタ領域１５…が
設けられている。そしてｎ型エピタキシヤル層３
上には熱酸化膜８が設けられており、この熱酸化
膜８上にはコンタクトホール９…を介して前記各
コレクタ領域１５…、ベース領域１４、インジエ
クタ１３及び前記n+埋込層２の延在部２′と接続
したアルミニウム電極１６１，１６２，１７，１
８，１９が設けられている。こうしたI2Lは、通
常のトランジスタのエミツタとコレクタを逆に使
う、いわゆる逆動作形の縦方向npnトランジスタ
と、このトランジスタのベースをコレクタとする
横方向pnpトランジスタの複合構造をもつたバイ
ポーラ論理素子である。しかしながら、上述した
I2Lにあつては、インバータとしての縦方向npn
トランジスタが逆形であるため、エミツタ・ベー
ス接合面積がコレクタ・ベース接合面積に比べて
はるかに大きくなつているため、バイポーラ素子
本来の高速動作が十分実施されていない。
（Integrated Injection Logic）を例にとると、従
来のI2Lは第２図に示す構造になつている。即
ち、第２図中の１はp-型シリコン基板であり、
この基板１にはn+埋込層２が、更に同基板１上
にはp+アイソレーシヨン領域４で分離されたｎ
型エピタキシヤル層３が、設けられている。この
エピタキシヤル層３にはｐ型のインジエクタ１
３、ｐ型のベース領域１４が、更に該ベース領域
１４内には複数のn+型のコレクタ領域１５…が
設けられている。そしてｎ型エピタキシヤル層３
上には熱酸化膜８が設けられており、この熱酸化
膜８上にはコンタクトホール９…を介して前記各
コレクタ領域１５…、ベース領域１４、インジエ
クタ１３及び前記n+埋込層２の延在部２′と接続
したアルミニウム電極１６１，１６２，１７，１
８，１９が設けられている。こうしたI2Lは、通
常のトランジスタのエミツタとコレクタを逆に使
う、いわゆる逆動作形の縦方向npnトランジスタ
と、このトランジスタのベースをコレクタとする
横方向pnpトランジスタの複合構造をもつたバイ
ポーラ論理素子である。しかしながら、上述した
I2Lにあつては、インバータとしての縦方向npn
トランジスタが逆形であるため、エミツタ・ベー
ス接合面積がコレクタ・ベース接合面積に比べて
はるかに大きくなつているため、バイポーラ素子
本来の高速動作が十分実施されていない。
即ち、ベースへのキヤリヤ注入は、コレクタ領
域直下を取り囲む広い面積のエミツタ領域全体か
ら行われているため、実効的なベース幅が大きく
なり、従つて電流増幅率が小さく、ｆTが低くな
り、これがI2Lの性能、とりわけスイツチングス
ピードを妨げるという欠点があつた。
域直下を取り囲む広い面積のエミツタ領域全体か
ら行われているため、実効的なベース幅が大きく
なり、従つて電流増幅率が小さく、ｆTが低くな
り、これがI2Lの性能、とりわけスイツチングス
ピードを妨げるという欠点があつた。
そこで、これらの欠点を補うため、IEDM
techical digest pp201〜204，（1979）“Sub―
Nanosecond Self―Aligned I2L／MTL
Circuits”にI2Lのコレクタ領域に高濃度n+型ド
ープト多結晶シリコン層を使い、ベースコンタク
トホールとコレクタ領域をシリコン酸化膜の厚み
の相違によるセルフアライン手法で形成すること
を可能とし、さらに表面に露出するベース領域は
金属で被うことでベース抵抗を下げ、かつ素子の
微細化を可能にし、エミツタ・ベースとコレク
タ・ベース接合面積比を１に近づける構造を可能
にしたI2Lが示されており、その性能は、最小伝
播遅延時間tpd minで約0.8nsecという従来のI2L
では最高の性能を示している。しかしその反面、
この“Sub―Nanosecond Self―Aligned I2L／
MTL Circuits”には、数多くの問題点が存在す
る。以下この素子の製造方法を第３図ａ〜ｆ、第
４図及び第５図を参照して説明する。
techical digest pp201〜204，（1979）“Sub―
Nanosecond Self―Aligned I2L／MTL
Circuits”にI2Lのコレクタ領域に高濃度n+型ド
ープト多結晶シリコン層を使い、ベースコンタク
トホールとコレクタ領域をシリコン酸化膜の厚み
の相違によるセルフアライン手法で形成すること
を可能とし、さらに表面に露出するベース領域は
金属で被うことでベース抵抗を下げ、かつ素子の
微細化を可能にし、エミツタ・ベースとコレク
タ・ベース接合面積比を１に近づける構造を可能
にしたI2Lが示されており、その性能は、最小伝
播遅延時間tpd minで約0.8nsecという従来のI2L
では最高の性能を示している。しかしその反面、
この“Sub―Nanosecond Self―Aligned I2L／
MTL Circuits”には、数多くの問題点が存在す
る。以下この素子の製造方法を第３図ａ〜ｆ、第
４図及び第５図を参照して説明する。
まず、n+型半導体基板２２１にｎ型エピタキ
シヤル成長層２３を形成し、その表面から、高濃
度n+型半導体層２２２を形成し、エミツタ領域
とする（第３図ａ図示）。
シヤル成長層２３を形成し、その表面から、高濃
度n+型半導体層２２２を形成し、エミツタ領域
とする（第３図ａ図示）。
次に、第３図ｂのように、シリコン窒化膜２４
を約1000Å堆積させ、所望のシリコン窒化膜を一
部開口し、その下のｎ型エピタキシヤル層２３を
選択的にエツチングする。そして熱酸化処理を施
して第３図ｃのようにエツチング部に約1.0〜1.5
μｍのシリコン酸化膜２５を形成する。このシリ
コン酸化膜２５はI2Lゲートの周辺を囲むように
設けているため、酸化膜カラー又は酸化膜分離層
とも言い、I2Lのゲートとゲート間を分離し、エ
ミツタからベースへ注入される少数キヤリアの効
果を高める役割をはたしている。そして、シリコ
ン窒化膜２４を全て除去後、再度5000Åのシリコ
ン酸化膜２６を形成し、所望のシリコン酸化膜部
分を開口した（同第３図ｃ図示）。
を約1000Å堆積させ、所望のシリコン窒化膜を一
部開口し、その下のｎ型エピタキシヤル層２３を
選択的にエツチングする。そして熱酸化処理を施
して第３図ｃのようにエツチング部に約1.0〜1.5
μｍのシリコン酸化膜２５を形成する。このシリ
コン酸化膜２５はI2Lゲートの周辺を囲むように
設けているため、酸化膜カラー又は酸化膜分離層
とも言い、I2Lのゲートとゲート間を分離し、エ
ミツタからベースへ注入される少数キヤリアの効
果を高める役割をはたしている。そして、シリコ
ン窒化膜２４を全て除去後、再度5000Åのシリコ
ン酸化膜２６を形成し、所望のシリコン酸化膜部
分を開口した（同第３図ｃ図示）。
次にベース領域２７とインジエクタ領域２８を
形成後、全面に砒素ドープ多結晶シリコン層を
3000Å堆積させ、さらにその上にCVDシリコン
酸化膜（CVD―SiO2）を3000Å堆積させる。そし
てこのCVD―SiO2をフオトエツチング技術でパ
ターニングし、さらにCVD―SiO2パターン３０
をマスクとしてHF：HNO3：CH3COOH＝１：
３：８の混合液で砒素ドープ多結晶シリコン層を
エツチングした（第３図ｄ図示）。この時、選択
的に残した砒素ドープ多結晶シリコン層２９の一
部は、I2Lのコレクタ領域を形成するベース領域
２７上に存在し、コレクタ電極引き出し配線とし
て用いる。
形成後、全面に砒素ドープ多結晶シリコン層を
3000Å堆積させ、さらにその上にCVDシリコン
酸化膜（CVD―SiO2）を3000Å堆積させる。そし
てこのCVD―SiO2をフオトエツチング技術でパ
ターニングし、さらにCVD―SiO2パターン３０
をマスクとしてHF：HNO3：CH3COOH＝１：
３：８の混合液で砒素ドープ多結晶シリコン層を
エツチングした（第３図ｄ図示）。この時、選択
的に残した砒素ドープ多結晶シリコン層２９の一
部は、I2Lのコレクタ領域を形成するベース領域
２７上に存在し、コレクタ電極引き出し配線とし
て用いる。
次に、砒素ドープ多結晶シリコン層２９からコ
レクタ領域３１を拡散形成しながら、低温（700
℃〜900℃）で熱酸化処理を施してシリコン酸化
膜３２１と３２２を形成した。この時、ベースと
インジエクタ領域上には数100Åのシリコン酸化
膜３２２が成長され、砒素ドープ多結晶シリコン
層２９の面には約1000〜2000Åのシリコン酸化膜
３２１が形成される。これは、高濃度n+型半導
体層の酸化膜成長速度は、低温（700℃〜900℃）
で酸化することにより、低濃度p-型半導体層と
比べて数倍から十数倍の酸化膜成長速度を持つて
いるためである。ひきつづき、金属電極膜とコン
タクト抵抗を減らすため、高濃度p+型のイオン
注入を行い、インジエクタ領域２８と外部ベース
２７′を再度拡散形成する（第３図ｅ図示）。
レクタ領域３１を拡散形成しながら、低温（700
℃〜900℃）で熱酸化処理を施してシリコン酸化
膜３２１と３２２を形成した。この時、ベースと
インジエクタ領域上には数100Åのシリコン酸化
膜３２２が成長され、砒素ドープ多結晶シリコン
層２９の面には約1000〜2000Åのシリコン酸化膜
３２１が形成される。これは、高濃度n+型半導
体層の酸化膜成長速度は、低温（700℃〜900℃）
で酸化することにより、低濃度p-型半導体層と
比べて数倍から十数倍の酸化膜成長速度を持つて
いるためである。ひきつづき、金属電極膜とコン
タクト抵抗を減らすため、高濃度p+型のイオン
注入を行い、インジエクタ領域２８と外部ベース
２７′を再度拡散形成する（第３図ｅ図示）。
次に、前記インジエクタ領域２８と外部ベース
領域２７′上の数100Åのシリコン酸化膜３２２を
セルフアライン手法でエツチングし、すべてのコ
ンタクトホールをフオトエツチング技術によつて
開口し、金属電極膜を被着後、電極分離を行なつ
て、ベース取出し電極３３、インジエクタ取出し
電極３４及びエミツタ接地用電極３５を形成して
I2Lを製造した（第３図ｆ図示）。なお、第３図ｆ
の平面図を第４図に、第４図のＶ―Ｖ線に沿う断
面図を第５図に示した。
領域２７′上の数100Åのシリコン酸化膜３２２を
セルフアライン手法でエツチングし、すべてのコ
ンタクトホールをフオトエツチング技術によつて
開口し、金属電極膜を被着後、電極分離を行なつ
て、ベース取出し電極３３、インジエクタ取出し
電極３４及びエミツタ接地用電極３５を形成して
I2Lを製造した（第３図ｆ図示）。なお、第３図ｆ
の平面図を第４図に、第４図のＶ―Ｖ線に沿う断
面図を第５図に示した。
上述した工程により製造されたI2Lでは、素子
の電極はベースとインジエクタ及びエミツタを金
属電極膜で取出し、コレクタ電極を砒素ドープ多
結晶シリコンで取出すことができるため、既述の
如き種々の特長を有する。しかし、こうした製造
方法にあつては以下に列挙する種々の問題点があ
る。
の電極はベースとインジエクタ及びエミツタを金
属電極膜で取出し、コレクタ電極を砒素ドープ多
結晶シリコンで取出すことができるため、既述の
如き種々の特長を有する。しかし、こうした製造
方法にあつては以下に列挙する種々の問題点があ
る。
前述した第３図ｄ工程において、CVD―SiO2
膜パターン３０をマスクとして砒素ドープ多結晶
シリコン層（厚さ3000Å）をエツチングする際、
該多結晶シリコン膜の膜厚だけサイドエツチング
され、CVD―SiO2膜パターン３０がオーバーハ
ング形状となる。こうした状態で砒素ドープ多結
晶シリコン層２９を酸化すると、第６図ａに示す
如く砒素ドープ多結晶シリコン層２９の周側面に
異状な形でシリコン酸化膜３２１が成長し、その
上に存在するCVD―SiO2膜パターン３０を押し
上げる。その結果、この砒素ドープ多結晶シリコ
ン層２９を横切るベース取出し電極の断切れを誘
発する欠点がある。しかも、この砒素ドープ多結
晶シリコン層２９は素子間を結線する１層配線と
して用いることから、素子領域以外の酸化膜部分
において、この上を横切る２層配線の断切れを誘
発する。
膜パターン３０をマスクとして砒素ドープ多結晶
シリコン層（厚さ3000Å）をエツチングする際、
該多結晶シリコン膜の膜厚だけサイドエツチング
され、CVD―SiO2膜パターン３０がオーバーハ
ング形状となる。こうした状態で砒素ドープ多結
晶シリコン層２９を酸化すると、第６図ａに示す
如く砒素ドープ多結晶シリコン層２９の周側面に
異状な形でシリコン酸化膜３２１が成長し、その
上に存在するCVD―SiO2膜パターン３０を押し
上げる。その結果、この砒素ドープ多結晶シリコ
ン層２９を横切るベース取出し電極の断切れを誘
発する欠点がある。しかも、この砒素ドープ多結
晶シリコン層２９は素子間を結線する１層配線と
して用いることから、素子領域以外の酸化膜部分
において、この上を横切る２層配線の断切れを誘
発する。
また、前述した第３図ｅ工程において、ベース
コンタクトホールと、コレクタ領域３１をセルフ
アライン手法で構成する手段として、低温酸化に
よる、シリコン酸化膜の成長速度の違いを利用し
ているため、ベース・コレクタ間は、金属電極に
よるシヨートがしばしば生じる。この原因とし
て、砒素ドープ多結晶シリコン層２９を低温酸化
することによつて、そこに成長されるシリコン酸
化膜３２１は、温度が低いほとベース領域２７上
に形成されるシリコン酸化膜３２２より数倍厚く
形成される。しかしながら、反面、膜質の緻密さ
では劣り、絶縁性も数倍悪くなり、特に砒素ドー
プ多結晶シリコン層２９を700℃で酸化させて形
成したシリコン酸化膜をHF系エツチヤントで処
理後の絶縁性は非常に悪く、単結晶シリコン層を
高温（1000℃以上）で酸化させて形成したシリコ
ン酸化膜1000Åで80〜90Vの絶縁耐圧をもつてい
るのに比較して、2000Åで10〜20V程度か、或い
は絶縁耐圧が零の場合もある。更に、熱酸化後の
状態を観察すると、単結晶シリコン層に形成され
たベース領域２７上に存在する砒素ドープ多結晶
シリコン層２９の両側面に成長したシリコン酸化
膜３２１は単結晶シリコン層（ベース領域２７）
との接触部においてシリコン酸化膜が少なく成長
し、凹部形状になる。このため、砒素ドープ多結
晶シリコン側面のシリコン酸化膜３２２をHF系
エツチヤントで除去すると、前述の如く砒素ドー
プ多結晶シリコン層２９のシリコン酸化膜３２１
は緻密性に劣り、HF系のエツチヤントに弱く、
しかもベース領域２７との接触部は他の部分に比
べて薄いので、第６図ｂに示す如く、コレクタ領
域３１の砒素ドープ多結晶シリコン層２９の側面
下部がエツチングされ、同多結晶シリコン層２９
を拡散源として形成されたn+型のコレクタ領域
３１が該多結晶シリコン層２９側面より露出す
る。その結果、ベース取出し電極３３を形成した
場合、該電極３３が前記コレクタ領域３１の露出
部に接触してベース・コレクタの短絡を招く。
コンタクトホールと、コレクタ領域３１をセルフ
アライン手法で構成する手段として、低温酸化に
よる、シリコン酸化膜の成長速度の違いを利用し
ているため、ベース・コレクタ間は、金属電極に
よるシヨートがしばしば生じる。この原因とし
て、砒素ドープ多結晶シリコン層２９を低温酸化
することによつて、そこに成長されるシリコン酸
化膜３２１は、温度が低いほとベース領域２７上
に形成されるシリコン酸化膜３２２より数倍厚く
形成される。しかしながら、反面、膜質の緻密さ
では劣り、絶縁性も数倍悪くなり、特に砒素ドー
プ多結晶シリコン層２９を700℃で酸化させて形
成したシリコン酸化膜をHF系エツチヤントで処
理後の絶縁性は非常に悪く、単結晶シリコン層を
高温（1000℃以上）で酸化させて形成したシリコ
ン酸化膜1000Åで80〜90Vの絶縁耐圧をもつてい
るのに比較して、2000Åで10〜20V程度か、或い
は絶縁耐圧が零の場合もある。更に、熱酸化後の
状態を観察すると、単結晶シリコン層に形成され
たベース領域２７上に存在する砒素ドープ多結晶
シリコン層２９の両側面に成長したシリコン酸化
膜３２１は単結晶シリコン層（ベース領域２７）
との接触部においてシリコン酸化膜が少なく成長
し、凹部形状になる。このため、砒素ドープ多結
晶シリコン側面のシリコン酸化膜３２２をHF系
エツチヤントで除去すると、前述の如く砒素ドー
プ多結晶シリコン層２９のシリコン酸化膜３２１
は緻密性に劣り、HF系のエツチヤントに弱く、
しかもベース領域２７との接触部は他の部分に比
べて薄いので、第６図ｂに示す如く、コレクタ領
域３１の砒素ドープ多結晶シリコン層２９の側面
下部がエツチングされ、同多結晶シリコン層２９
を拡散源として形成されたn+型のコレクタ領域
３１が該多結晶シリコン層２９側面より露出す
る。その結果、ベース取出し電極３３を形成した
場合、該電極３３が前記コレクタ領域３１の露出
部に接触してベース・コレクタの短絡を招く。
本発明は上記問題点を解消するためになされた
もので、高性能で高集積化が可能な半導体装置の
製造方法を提供しようとするものである。
もので、高性能で高集積化が可能な半導体装置の
製造方法を提供しようとするものである。
すなわち、本発明は第１導電型の半導体層の表
面に耐酸化性絶縁膜を形成した後、該絶縁膜の１
箇所以上に開孔部を形成する工程と、この耐酸化
性絶縁膜の開孔部から前記半導体層に第２導電型
の不純物をドーピングして第２導電型の第１半導
体領域を形成する工程と、多結晶シリコン層を堆
積した後、パターニングして少なくとも前記耐酸
化性絶縁膜の開孔部に第１導電型の不純物を含む
多結晶シリコンパターンを形成する工程と、熱酸
化処理を施して少なくとも多結晶シリコンパター
ン周囲にシリコン酸化膜を成長させる工程と、前
記開孔部を介して第１半導体領域に接する第１導
電型の不純物を含む多結晶シリコンパターンを拡
散源として第１半導体領域に第１導電型の第２半
導体領域を形成する工程と、前記耐酸化性絶縁膜
を除去して開口窓を形成する工程と、電極配線材
料層を被覆し、パターニングして前記多結晶シリ
コンパターンに対してその周囲に設けられたシリ
コン酸化膜で絶縁された電極配線を形成する工程
とを具備したことを特徴とするものである。
面に耐酸化性絶縁膜を形成した後、該絶縁膜の１
箇所以上に開孔部を形成する工程と、この耐酸化
性絶縁膜の開孔部から前記半導体層に第２導電型
の不純物をドーピングして第２導電型の第１半導
体領域を形成する工程と、多結晶シリコン層を堆
積した後、パターニングして少なくとも前記耐酸
化性絶縁膜の開孔部に第１導電型の不純物を含む
多結晶シリコンパターンを形成する工程と、熱酸
化処理を施して少なくとも多結晶シリコンパター
ン周囲にシリコン酸化膜を成長させる工程と、前
記開孔部を介して第１半導体領域に接する第１導
電型の不純物を含む多結晶シリコンパターンを拡
散源として第１半導体領域に第１導電型の第２半
導体領域を形成する工程と、前記耐酸化性絶縁膜
を除去して開口窓を形成する工程と、電極配線材
料層を被覆し、パターニングして前記多結晶シリ
コンパターンに対してその周囲に設けられたシリ
コン酸化膜で絶縁された電極配線を形成する工程
とを具備したことを特徴とするものである。
本発明における耐酸化性絶縁膜は１箇所以上に
開孔部が形成され、第１導電型の半導体層に第２
導電型の第１半導体領域を形成する際のマスクと
して作用する。こうした第１半導体領域を形成す
るには、前記耐酸化性絶縁膜の開孔部を通して半
導体層に第２導電型の不純物を熱拡散する方法、
同不純物をイオン注入し、活性化する方法等を採
用し得る。また、耐酸化性絶縁膜は熱酸化時、該
絶縁膜下の半導体層への酸化剤の侵入を阻止し
て、その半導体層部分に熱酸化膜が成長されるの
を防止する役目をする。更に、耐酸化性絶縁膜は
熱酸化膜に対して良好な選択エツチング性を有す
るため、熱酸化後に該絶縁膜を除去して開口窓を
形成する際、多結晶シリコンパターン周囲のシリ
コン酸化膜の膜減りを招くことなく該絶縁膜を除
去できる。かかる耐酸化性絶縁膜としては、例え
ばシリコン窒化膜、アルミナ膜等を挙げることが
できる。
開孔部が形成され、第１導電型の半導体層に第２
導電型の第１半導体領域を形成する際のマスクと
して作用する。こうした第１半導体領域を形成す
るには、前記耐酸化性絶縁膜の開孔部を通して半
導体層に第２導電型の不純物を熱拡散する方法、
同不純物をイオン注入し、活性化する方法等を採
用し得る。また、耐酸化性絶縁膜は熱酸化時、該
絶縁膜下の半導体層への酸化剤の侵入を阻止し
て、その半導体層部分に熱酸化膜が成長されるの
を防止する役目をする。更に、耐酸化性絶縁膜は
熱酸化膜に対して良好な選択エツチング性を有す
るため、熱酸化後に該絶縁膜を除去して開口窓を
形成する際、多結晶シリコンパターン周囲のシリ
コン酸化膜の膜減りを招くことなく該絶縁膜を除
去できる。かかる耐酸化性絶縁膜としては、例え
ばシリコン窒化膜、アルミナ膜等を挙げることが
できる。
本発明における第１導電型の不純物を含む多結
晶シリコンパターンの形成手段としては、例えば
アンドープ多結晶シリコン層をCVD法等で堆積
し、この多結晶シリコン層に第１導電型の不純物
をドーピングした後、写真蝕刻法によりパターニ
ングして不純物を含む多結晶シリコンパターンを
形成する方法、或いは第１導電型の不純物を含む
多結晶シリコン層を堆積した後、写真蝕刻法によ
りパターニングして同パターンを形成する方法等
を挙げることができる。特に、このパターニング
に際し、シリコン酸化膜とシリコン窒化膜の２層
パターンをマスクとして選択エツチングして多結
晶シリコンパターンを形成した後、同２層パター
ンを残置した状態で熱酸化処理を施すと、多結晶
シリコンパターンの膜厚方向の酸化がシリコン窒
化膜パターンにより阻止され、電極配線として利
用される多結晶シリコンパターンの膜減り、つま
り抵抗増大、を考慮せずに多結晶シリコンパター
ン周側面に十分厚く緻密なシリコン酸化膜を成長
できる。こうした多結晶シリコンパターンは第２
半導体領域の取出し電極、或いはジヤンパ配線等
の電極配線として利用される。
晶シリコンパターンの形成手段としては、例えば
アンドープ多結晶シリコン層をCVD法等で堆積
し、この多結晶シリコン層に第１導電型の不純物
をドーピングした後、写真蝕刻法によりパターニ
ングして不純物を含む多結晶シリコンパターンを
形成する方法、或いは第１導電型の不純物を含む
多結晶シリコン層を堆積した後、写真蝕刻法によ
りパターニングして同パターンを形成する方法等
を挙げることができる。特に、このパターニング
に際し、シリコン酸化膜とシリコン窒化膜の２層
パターンをマスクとして選択エツチングして多結
晶シリコンパターンを形成した後、同２層パター
ンを残置した状態で熱酸化処理を施すと、多結晶
シリコンパターンの膜厚方向の酸化がシリコン窒
化膜パターンにより阻止され、電極配線として利
用される多結晶シリコンパターンの膜減り、つま
り抵抗増大、を考慮せずに多結晶シリコンパター
ン周側面に十分厚く緻密なシリコン酸化膜を成長
できる。こうした多結晶シリコンパターンは第２
半導体領域の取出し電極、或いはジヤンパ配線等
の電極配線として利用される。
本発明における第１導電型の不純物を含む多結
晶シリコンパターンを拡散源として第１導電型の
第２半導体領域を形成するには、熱酸化工程で同
時に行なう場合、あるいは熱酸化とは別の工程で
行なう場合とがある。
晶シリコンパターンを拡散源として第１導電型の
第２半導体領域を形成するには、熱酸化工程で同
時に行なう場合、あるいは熱酸化とは別の工程で
行なう場合とがある。
本発明に用いる電極配線材料としては、例えば
AlもしくはAl―Si、Al―Cu、Al―Si―Cuなどの
Al合金、或いはMo、Ｗ、Pt、Taなどの高融点金
属、またはモリブテンシリサイド、、タングステ
ンシリサイドなどの金属硅化物等を挙げることが
できる。
AlもしくはAl―Si、Al―Cu、Al―Si―Cuなどの
Al合金、或いはMo、Ｗ、Pt、Taなどの高融点金
属、またはモリブテンシリサイド、、タングステ
ンシリサイドなどの金属硅化物等を挙げることが
できる。
次に、本発明をI2Lの製造に適用した例につい
て第７図ａ〜ｈ或いは第８図ａ〜ｄを参照して説
明する。
て第７図ａ〜ｈ或いは第８図ａ〜ｄを参照して説
明する。
実施例 １
〔〕 まず、第７図ａに示す如く高濃度n+型の
シリコン層１０１上にｎ型シリコンエピタキシ
ヤル層１０２（第１導電型の半導体層）をエピ
タキシヤル成長させた後、該エピタキシヤル層
１０２の一部表面から高濃度の燐を拡散して
n+型の拡散層１０３を形成し、これらにより
エミツタ領域を構成した。つづいて、全面に厚
さ1000Åのシリコン窒化膜１０４を堆積し、該
窒化膜１０４の所望部分を開口した後、該窒化
膜１０４をマスクとしてｎ型シリコンエピタキ
シヤル層１０２を深さ0.5〜0.7μｍ程度選択エ
ツチングした（第７図ｂ図示）。ひきつづき、
同シリコン窒化膜１０４を耐酸化性マスクとし
て高温ウエツト酸素雰囲気中で熱酸化処理して
エピタキシヤル層１０２のエツチング部に厚さ
約1.0〜1.5μｍのシリコン酸化膜１０５を形成
した（第７図ｃ図示）。このシリコン酸化膜１
０５はI2Lゲートの周辺を囲むように設けられ
ているため、酸化膜カラー又は酸化膜分離層と
も言い、I2Lのゲートとゲート間を分離し、エ
ミツタからベースへ注入される少数キヤリアの
効果を高める役目を果たしている。更に、シリ
コン窒化膜１０４を全て除去した後、再度熱酸
化処理を施して、同第７図ｃに示す如く厚さ
4000Åの熱酸化膜１０６を形成した。
シリコン層１０１上にｎ型シリコンエピタキシ
ヤル層１０２（第１導電型の半導体層）をエピ
タキシヤル成長させた後、該エピタキシヤル層
１０２の一部表面から高濃度の燐を拡散して
n+型の拡散層１０３を形成し、これらにより
エミツタ領域を構成した。つづいて、全面に厚
さ1000Åのシリコン窒化膜１０４を堆積し、該
窒化膜１０４の所望部分を開口した後、該窒化
膜１０４をマスクとしてｎ型シリコンエピタキ
シヤル層１０２を深さ0.5〜0.7μｍ程度選択エ
ツチングした（第７図ｂ図示）。ひきつづき、
同シリコン窒化膜１０４を耐酸化性マスクとし
て高温ウエツト酸素雰囲気中で熱酸化処理して
エピタキシヤル層１０２のエツチング部に厚さ
約1.0〜1.5μｍのシリコン酸化膜１０５を形成
した（第７図ｃ図示）。このシリコン酸化膜１
０５はI2Lゲートの周辺を囲むように設けられ
ているため、酸化膜カラー又は酸化膜分離層と
も言い、I2Lのゲートとゲート間を分離し、エ
ミツタからベースへ注入される少数キヤリアの
効果を高める役目を果たしている。更に、シリ
コン窒化膜１０４を全て除去した後、再度熱酸
化処理を施して、同第７図ｃに示す如く厚さ
4000Åの熱酸化膜１０６を形成した。
〔〕 次いで、熱酸化膜１０６を選択エツチン
グしてｎ型シリコンエピタキシヤル層１０２上
の一部に熱酸化膜パターン１０６′を形成し
た。つづいて、全面に耐酸化性絶縁膜としての
厚さ1000Åのシリコン窒化膜１０７を図示しな
い厚さ100Åの下地酸化膜（バツフアオキサイ
ド）を介してCVD法により堆積し、更に該シ
リコン窒化膜１０７及びその下のバツフアオキ
サイドの一部を写真蝕刻法により選択的に除去
して開孔部１０８を形成した後、同開孔部１０
８からｎ型シリコンエピタキシヤル層１０２に
第２導電型の不純物であるボロンを熱拡散もし
くはイオン注入、活性化してｐ型の内部ベース
領域１０９（第１半導体領域）を形成した（第
７図ｄ図示）。
グしてｎ型シリコンエピタキシヤル層１０２上
の一部に熱酸化膜パターン１０６′を形成し
た。つづいて、全面に耐酸化性絶縁膜としての
厚さ1000Åのシリコン窒化膜１０７を図示しな
い厚さ100Åの下地酸化膜（バツフアオキサイ
ド）を介してCVD法により堆積し、更に該シ
リコン窒化膜１０７及びその下のバツフアオキ
サイドの一部を写真蝕刻法により選択的に除去
して開孔部１０８を形成した後、同開孔部１０
８からｎ型シリコンエピタキシヤル層１０２に
第２導電型の不純物であるボロンを熱拡散もし
くはイオン注入、活性化してｐ型の内部ベース
領域１０９（第１半導体領域）を形成した（第
７図ｄ図示）。
〔〕 次いで、全面にｎ型不純物である砒素が
ドープされた厚さ2000〜3000Åのn+型多結晶
シリコン層１１０を堆積した（第７図ｅ図
示）。つづいて、このn+型多結晶シリコン層１
１０を写真蝕刻法によりパターニングして一部
が開孔部１０８内に存在し、前記シリコン酸化
膜１０５上まで延びるn+型多結晶シリコンパ
ターン１１１１、シリコン窒化膜１０７及びシ
リコン酸化膜１０５上に存在するn+型多結晶
シリコンパターン１１１２を形成した（第７図
ｆ図示）。ひきつづき、950℃で熱酸化処理を施
した。この時、n+型多結晶シリコンパターン
１１１１，１１１２周囲に緻密で絶縁性の優れ
た酸化膜１１２１，１１２２が形成されると共
に、シリコン窒化膜１０７が存在するｎ型シリ
コンエピタキシヤル層１０２には、酸化剤の侵
入が阻止され、酸化膜は生成しなかつた。ま
た、この熱酸化時に開孔部１０８を介してｐ型
内部ベース領域１０９に接触するn+型多結晶
シリコンパターン１１１１から砒素が拡散して
n+型のコレクタ領域１１３が形成された（同
第７図ｆ図示）。なお、こうしたコレクタ領域
１１３の形成によりn+型多結晶シリコンパタ
ーン１１１１はコレクタ取出し電極として機能
し、シリコン窒化膜１０７及びシリコン酸化膜
１０５上のn+型多結晶シリコンパターン１１
１２はジヤンパ配線として機能する。
ドープされた厚さ2000〜3000Åのn+型多結晶
シリコン層１１０を堆積した（第７図ｅ図
示）。つづいて、このn+型多結晶シリコン層１
１０を写真蝕刻法によりパターニングして一部
が開孔部１０８内に存在し、前記シリコン酸化
膜１０５上まで延びるn+型多結晶シリコンパ
ターン１１１１、シリコン窒化膜１０７及びシ
リコン酸化膜１０５上に存在するn+型多結晶
シリコンパターン１１１２を形成した（第７図
ｆ図示）。ひきつづき、950℃で熱酸化処理を施
した。この時、n+型多結晶シリコンパターン
１１１１，１１１２周囲に緻密で絶縁性の優れ
た酸化膜１１２１，１１２２が形成されると共
に、シリコン窒化膜１０７が存在するｎ型シリ
コンエピタキシヤル層１０２には、酸化剤の侵
入が阻止され、酸化膜は生成しなかつた。ま
た、この熱酸化時に開孔部１０８を介してｐ型
内部ベース領域１０９に接触するn+型多結晶
シリコンパターン１１１１から砒素が拡散して
n+型のコレクタ領域１１３が形成された（同
第７図ｆ図示）。なお、こうしたコレクタ領域
１１３の形成によりn+型多結晶シリコンパタ
ーン１１１１はコレクタ取出し電極として機能
し、シリコン窒化膜１０７及びシリコン酸化膜
１０５上のn+型多結晶シリコンパターン１１
１２はジヤンパ配線として機能する。
〔〕 次いで、シリコン窒化物のエツチヤント
である熱リン酸又はフレオン系ドライエツチヤ
ントでエツチングを行なつた。この時、シリコ
ン窒化膜１０７はn+型多結晶シリコンパター
ン１１１１，１１１２周囲の酸化膜１１２１，
１１２２に対して十分な選択エツチング性を有
することから、第７図ｇに示す如く、酸化膜１
１２１，１１２２が膜減りすることなくマスク
として作用し、シリコン窒化膜１０７が選択的
に除去され、該酸化膜１１２１，１１２２及び
熱酸化膜パターン１０６′に対して自己整合的
に開口窓１１４１，１１４２が形成された。ひ
きつづき、この開口窓１１４１，１１４２をイ
オン注入窓として高濃度のボロンを開口窓１１
４１，１１４２から露出したバツフアオキサイ
ドを通してイオン注入し、活性化して開口窓１
１４１下のシリコンエピタキシヤル層１０２に
p+型のインジエクタ１１５、開口窓１１４２
下のシリコンエピタキシヤル層１０２にp+型
の外部ベース領域１１６を形成した（第７図ｇ
図示）。なお、この活性化工程において、イン
ジエクタ１１５、外部ベース領域１１６の表面
はバツフアオキサイドで覆われているため、熱
処理時、それら表面への欠陥発生を防止でき
る。このため、後記する開口窓１１４１，１１
４２から露出するバツフアオキサイドを除去
し、インジエクタ、ベース取出し電極を形成し
た場合、低抵抗でコンタクトすることが可能と
なる。
である熱リン酸又はフレオン系ドライエツチヤ
ントでエツチングを行なつた。この時、シリコ
ン窒化膜１０７はn+型多結晶シリコンパター
ン１１１１，１１１２周囲の酸化膜１１２１，
１１２２に対して十分な選択エツチング性を有
することから、第７図ｇに示す如く、酸化膜１
１２１，１１２２が膜減りすることなくマスク
として作用し、シリコン窒化膜１０７が選択的
に除去され、該酸化膜１１２１，１１２２及び
熱酸化膜パターン１０６′に対して自己整合的
に開口窓１１４１，１１４２が形成された。ひ
きつづき、この開口窓１１４１，１１４２をイ
オン注入窓として高濃度のボロンを開口窓１１
４１，１１４２から露出したバツフアオキサイ
ドを通してイオン注入し、活性化して開口窓１
１４１下のシリコンエピタキシヤル層１０２に
p+型のインジエクタ１１５、開口窓１１４２
下のシリコンエピタキシヤル層１０２にp+型
の外部ベース領域１１６を形成した（第７図ｇ
図示）。なお、この活性化工程において、イン
ジエクタ１１５、外部ベース領域１１６の表面
はバツフアオキサイドで覆われているため、熱
処理時、それら表面への欠陥発生を防止でき
る。このため、後記する開口窓１１４１，１１
４２から露出するバツフアオキサイドを除去
し、インジエクタ、ベース取出し電極を形成し
た場合、低抵抗でコンタクトすることが可能と
なる。
〔〕 次いで、開口窓１１４１，１１４２から
露出したバツフアオキサイドを除去した。この
時、バツフアオキサイドは100Åを極めて薄
く、かつn+型多結晶シリコンパターン１１１
１，１１１２周囲の酸化膜１１２１，１１２２
は緻密性に優れているため、該酸化膜１１２
１，１１２２の膜減りは極めて少なく、コレク
タ領域１１３の露出は全く起きなかつた。つづ
いて、全面に厚さ１μｍのAl膜を真空蒸着し
写真蝕刻法により電極分離を行なつてバツフア
オキサイドが除去された開口窓１１４２を介し
てp+型外部ベース領域１１６に接続し、かつ
コレクタ取出し電極、シヤンパ配線としての
n+型多結晶シリコンパターン１１１１，１１
１２に対しその周囲の酸化膜１１２１，１１２
２で絶縁されたベース取出しAl電極１１７、
開口窓１１４１を介してp+型インジエクタ１
１５に接続したインジエクタ取出しAl電極１
１８、及びn+型拡散層１０３にコンタクトホ
ール１１９を介して接続したエミツタ取出し
Al電極１２０を形成してI2Lを製造した（第７
図ｈ図示）。
露出したバツフアオキサイドを除去した。この
時、バツフアオキサイドは100Åを極めて薄
く、かつn+型多結晶シリコンパターン１１１
１，１１１２周囲の酸化膜１１２１，１１２２
は緻密性に優れているため、該酸化膜１１２
１，１１２２の膜減りは極めて少なく、コレク
タ領域１１３の露出は全く起きなかつた。つづ
いて、全面に厚さ１μｍのAl膜を真空蒸着し
写真蝕刻法により電極分離を行なつてバツフア
オキサイドが除去された開口窓１１４２を介し
てp+型外部ベース領域１１６に接続し、かつ
コレクタ取出し電極、シヤンパ配線としての
n+型多結晶シリコンパターン１１１１，１１
１２に対しその周囲の酸化膜１１２１，１１２
２で絶縁されたベース取出しAl電極１１７、
開口窓１１４１を介してp+型インジエクタ１
１５に接続したインジエクタ取出しAl電極１
１８、及びn+型拡散層１０３にコンタクトホ
ール１１９を介して接続したエミツタ取出し
Al電極１２０を形成してI2Lを製造した（第７
図ｈ図示）。
上述した実施例１の方法によればシリコン窒化
膜１０７の開孔部１０８を通してｎ型シリコンエ
ピタキシヤル層１０２にｐ型内部ベース領域１０
９を形成し、ジヤンパ配線（n+型多結晶シリコ
ンパターン１１１２）直下にｐ型内部ベース領域
が存在しないため、ｐ型内部ベース領域１０９の
面積を有効かつ最小にすることができる。しかも
ｐ型内部ベース領域１０９上には同様な開孔部１
０８を拡散窓として形成されたn+型のコレクタ
領域１１３が設けられている。その結果、第７図
ｈに示す如くｐ型内部ベース領域１０９の面積が
減少すること等により、エミツタ・ベース接合と
コレクタ・ベース接合の比を１に近づけることが
でき、性能、とりわけスイツチングスピードの速
いI2Lを得ることができる。
膜１０７の開孔部１０８を通してｎ型シリコンエ
ピタキシヤル層１０２にｐ型内部ベース領域１０
９を形成し、ジヤンパ配線（n+型多結晶シリコ
ンパターン１１１２）直下にｐ型内部ベース領域
が存在しないため、ｐ型内部ベース領域１０９の
面積を有効かつ最小にすることができる。しかも
ｐ型内部ベース領域１０９上には同様な開孔部１
０８を拡散窓として形成されたn+型のコレクタ
領域１１３が設けられている。その結果、第７図
ｈに示す如くｐ型内部ベース領域１０９の面積が
減少すること等により、エミツタ・ベース接合と
コレクタ・ベース接合の比を１に近づけることが
でき、性能、とりわけスイツチングスピードの速
いI2Lを得ることができる。
また、熱酸化処理、シリコン窒化膜１０７除去
後のn+型多結晶シリコンパターン１１１１，１
１１２周囲の酸化膜１１２１，１１２２はその周
側面がオーバハング構造とならないため、この上
を横切るベース取出しAl配線１１７の断切れを
防止でき、高信頼性のI2Lを得ることができる。
後のn+型多結晶シリコンパターン１１１１，１
１１２周囲の酸化膜１１２１，１１２２はその周
側面がオーバハング構造とならないため、この上
を横切るベース取出しAl配線１１７の断切れを
防止でき、高信頼性のI2Lを得ることができる。
更に、シリコン窒化膜１０７の開孔部１０８
を、内部ベース領域１０９形成のためのイオン注
入窓、及び同ベース領域１０９上にn+型コレク
タ領域１１３の形成のための拡散窓として利用で
きると共に、シリコン窒化膜１０７を除去するこ
とによつてn+型多結晶シリコンパターン１１１
１，１１１２周囲の酸化膜１１２１，１１２２に
対して自己整合的にp+）型のインジエクタ、外部
ベース領域形成用のドーピング窓並びに同インジ
エクタ、外部ベース領域のコンタクトホールとし
て利用し得る開口窓１１４１，１１４２を形成で
き、高集積度のI2Lを得ることができる。
を、内部ベース領域１０９形成のためのイオン注
入窓、及び同ベース領域１０９上にn+型コレク
タ領域１１３の形成のための拡散窓として利用で
きると共に、シリコン窒化膜１０７を除去するこ
とによつてn+型多結晶シリコンパターン１１１
１，１１１２周囲の酸化膜１１２１，１１２２に
対して自己整合的にp+）型のインジエクタ、外部
ベース領域形成用のドーピング窓並びに同インジ
エクタ、外部ベース領域のコンタクトホールとし
て利用し得る開口窓１１４１，１１４２を形成で
き、高集積度のI2Lを得ることができる。
更にまた、熱酸化に際してはn+型多結晶シリ
コンパターン１１１１，１１１２以外のp+型イ
ンジエクタ、外部ベース領域となるｎ型シリコン
エピタキシヤル層１０２はシリコン窒化膜１０７
で覆われているため、そのシリコンエピタキシヤ
ル層１０２部分への熱酸化膜の成長を防止でき、
その部分の熱酸化膜成長を考慮せずに、多結晶シ
リコンパターン１１１１，１１１２を好適な条件
で熱酸化でき、十分厚く、緻密な酸化膜１１２
１，１１２２を成長できる。しかも、インジエク
タ、外部ベース領域の形成窓及びコンタクトホー
ルとして利用される開口窓１１４１，１１４２を
形成する目的でシリコン窒化膜１０７をエツチン
グ除去する際、該窒化膜１０７はn+型多結晶シ
リコンパターン１１１１，１１１２周囲の酸化膜
１１２１，１１２２に対して十分な選択エツチン
グ性を有するため、該酸化膜１１２１，１１２２
の膜減りを生じることなく行なうことができる。
当然、シリコン窒化膜１０７の除去部分には既述
したように熱酸化膜が成長されず、ｎ型シリコン
エピタキシヤル層１０２のバツフアオキサイド露
出されているため、該オキサイドの除去に伴なう
前記酸化膜１１２１，１１２２が膜減りするとい
う問題も緩和できる。その結果、開孔部１０８に
位置するn+型多結晶シリコンパターン１１１１
（コレクタ取出し電極）部分の下に形成されたn+
型コレクタ領域１１３が前記外部ベース領域のコ
ンタクトホールとして機能する開口窓１１４２露
出するのをn+型多結晶シリコンパターン１１１
１周囲の厚い酸化膜１１２１の存在により防止で
き、該開口窓１１４２を介してp+型外部ベース
領域１１６を形成し、更にベース取出しAl電極
１１７を形成した場合、該電極１１７によるベー
ス・コレクタの短絡を阻止できると共に、ベー
ス・コレクタの絶縁耐圧も十分向上できる。
コンパターン１１１１，１１１２以外のp+型イ
ンジエクタ、外部ベース領域となるｎ型シリコン
エピタキシヤル層１０２はシリコン窒化膜１０７
で覆われているため、そのシリコンエピタキシヤ
ル層１０２部分への熱酸化膜の成長を防止でき、
その部分の熱酸化膜成長を考慮せずに、多結晶シ
リコンパターン１１１１，１１１２を好適な条件
で熱酸化でき、十分厚く、緻密な酸化膜１１２
１，１１２２を成長できる。しかも、インジエク
タ、外部ベース領域の形成窓及びコンタクトホー
ルとして利用される開口窓１１４１，１１４２を
形成する目的でシリコン窒化膜１０７をエツチン
グ除去する際、該窒化膜１０７はn+型多結晶シ
リコンパターン１１１１，１１１２周囲の酸化膜
１１２１，１１２２に対して十分な選択エツチン
グ性を有するため、該酸化膜１１２１，１１２２
の膜減りを生じることなく行なうことができる。
当然、シリコン窒化膜１０７の除去部分には既述
したように熱酸化膜が成長されず、ｎ型シリコン
エピタキシヤル層１０２のバツフアオキサイド露
出されているため、該オキサイドの除去に伴なう
前記酸化膜１１２１，１１２２が膜減りするとい
う問題も緩和できる。その結果、開孔部１０８に
位置するn+型多結晶シリコンパターン１１１１
（コレクタ取出し電極）部分の下に形成されたn+
型コレクタ領域１１３が前記外部ベース領域のコ
ンタクトホールとして機能する開口窓１１４２露
出するのをn+型多結晶シリコンパターン１１１
１周囲の厚い酸化膜１１２１の存在により防止で
き、該開口窓１１４２を介してp+型外部ベース
領域１１６を形成し、更にベース取出しAl電極
１１７を形成した場合、該電極１１７によるベー
ス・コレクタの短絡を阻止できると共に、ベー
ス・コレクタの絶縁耐圧も十分向上できる。
実施例 ２
（） 前記実施例１の〔〕，〔〕の工程に従
つてシリコン窒化膜１０７の開孔部１０８を通
してｎ型シリコンエピタキシヤル層１０２にｐ
型内部ベース領域１０９を形成し、全面に厚さ
2000〜3000Åの砒素ドープ多結晶シリコン層を
堆積した後、この多結晶シリコン層上にCVD
―SiO2膜及びシリコン窒化膜を堆積し、更に
これらをパターニングしてシリコン窒化膜パタ
ーン１２１１，１２１２及びCVD―SiO2パタ
ーン１２２１，１２２２を形成し、これらパタ
ーン１２１１，１２１２，１２２１，１２２２
をマスクとして多結晶シリコン層を選択エツチ
ングした。この時、第８図ａに示す如く一部が
開孔部１０８内に存在し、酸化膜分離層として
のシリコン酸化膜（図示せず）上まで延びる
n+型多結晶シリコンパターン１１１1′、並びに
シリコン窒化膜１０７及びシリコン酸化膜上に
存在するn+型多結晶シリコンパターン１１１
2′が形成された。なお、n+型多結晶シリコンパ
ターン１１１1′は位置合せ誤差により右側に数
μｍずれ、開孔部１０８の左側周壁とn+型多
結晶シリコンパターン１１１1′の間に数μｍの
隙間が生じると共に、同パターン１１１1′の右
側がシリコン窒化膜１０７上に数μｍオーバラ
ツプした。
つてシリコン窒化膜１０７の開孔部１０８を通
してｎ型シリコンエピタキシヤル層１０２にｐ
型内部ベース領域１０９を形成し、全面に厚さ
2000〜3000Åの砒素ドープ多結晶シリコン層を
堆積した後、この多結晶シリコン層上にCVD
―SiO2膜及びシリコン窒化膜を堆積し、更に
これらをパターニングしてシリコン窒化膜パタ
ーン１２１１，１２１２及びCVD―SiO2パタ
ーン１２２１，１２２２を形成し、これらパタ
ーン１２１１，１２１２，１２２１，１２２２
をマスクとして多結晶シリコン層を選択エツチ
ングした。この時、第８図ａに示す如く一部が
開孔部１０８内に存在し、酸化膜分離層として
のシリコン酸化膜（図示せず）上まで延びる
n+型多結晶シリコンパターン１１１1′、並びに
シリコン窒化膜１０７及びシリコン酸化膜上に
存在するn+型多結晶シリコンパターン１１１
2′が形成された。なお、n+型多結晶シリコンパ
ターン１１１1′は位置合せ誤差により右側に数
μｍずれ、開孔部１０８の左側周壁とn+型多
結晶シリコンパターン１１１1′の間に数μｍの
隙間が生じると共に、同パターン１１１1′の右
側がシリコン窒化膜１０７上に数μｍオーバラ
ツプした。
（） 次いで、CVD―SiO2パターン１２２１，
１２２２及びシリコン窒化膜パターン１２１
１，１２１２を残存した状態で950℃の熱酸化
処理を施した。この時、第８図ｂに示す如く
n+型多結晶シリコンパターン１１１1′，１１１
2′は膜厚方向の酸化がそれらの上のシリコン窒
化膜パターン１２１１，１２１２により阻止さ
れ、該パターン１１１1′，１１１2′の周側面及
び露出したｐ型内部ベース領域１０９表面に緻
密で十分厚い酸化膜１１２1′，１１２2′が形成
された。同時に、開孔部１０８を介してｐ型内
部ベース領域１０９に接するn+型多結晶シリ
コンパターン１１１1′から砒素が拡散してn+型
のコレクタ領域１１３′が形成された（同第８
図ｂ図示）。なお、こうしたコレクタ領域１１
３′の形成によりn+型多結晶シリコンパターン
１１１1′はコレクタ取出し電極として機能し、
シリコン窒化膜１０７及びシリコン酸化膜（図
示せず）上のn+型多結晶シリコンパターン１
１１2′はジヤンパ配線として機能する。
１２２２及びシリコン窒化膜パターン１２１
１，１２１２を残存した状態で950℃の熱酸化
処理を施した。この時、第８図ｂに示す如く
n+型多結晶シリコンパターン１１１1′，１１１
2′は膜厚方向の酸化がそれらの上のシリコン窒
化膜パターン１２１１，１２１２により阻止さ
れ、該パターン１１１1′，１１１2′の周側面及
び露出したｐ型内部ベース領域１０９表面に緻
密で十分厚い酸化膜１１２1′，１１２2′が形成
された。同時に、開孔部１０８を介してｐ型内
部ベース領域１０９に接するn+型多結晶シリ
コンパターン１１１1′から砒素が拡散してn+型
のコレクタ領域１１３′が形成された（同第８
図ｂ図示）。なお、こうしたコレクタ領域１１
３′の形成によりn+型多結晶シリコンパターン
１１１1′はコレクタ取出し電極として機能し、
シリコン窒化膜１０７及びシリコン酸化膜（図
示せず）上のn+型多結晶シリコンパターン１
１１2′はジヤンパ配線として機能する。
（） 次いで、シリコン窒化物のエツチヤント
である熱リン酸又はフレオン系ドライエツチヤ
ントでエツチングを行なつた。この時、シリコ
ン窒化膜１０７はn+型多結晶シリコンパター
ン１１１1′，１１１2′周側面の酸化膜１１２
1′，１１２2′に対して十分な選択エツチング性
を有することから、第８図ｃに示す如く、酸化
膜１１２1′，１１２2′が膜減りすることなくマ
スクとして作用し、シリコン窒化膜１０７が選
択的に除去され、該酸化膜１１２1′，１１２
2′及び熱酸化膜パターンに対して自己整合的に
２つ開口窓１１４2′，１１４1′が形成された。
同時にn+型多結晶シリコンパターン１１１1′，
１１１2′上のシリコン窒化膜パターン１２１
１，１２１２も除去された。ひきつづき、開口
窓１１４2′，１１４１をイオン注入窓として高
濃度のボロンを開口窓１１４2′，１１４1′から
露出したバツフアオキサイド（図示せず）を通
してイオン注入し、活性化して開口窓１１４
1′下のシリコンエピタキシヤル層１０２にp+型
のインジエクタ（図示せず）、開口窓１１４
2′下のシリコンエピタキシヤル層１０２にp+型
の外部ベース領域１１６′を形成した（第８図
ｃ図示）。
である熱リン酸又はフレオン系ドライエツチヤ
ントでエツチングを行なつた。この時、シリコ
ン窒化膜１０７はn+型多結晶シリコンパター
ン１１１1′，１１１2′周側面の酸化膜１１２
1′，１１２2′に対して十分な選択エツチング性
を有することから、第８図ｃに示す如く、酸化
膜１１２1′，１１２2′が膜減りすることなくマ
スクとして作用し、シリコン窒化膜１０７が選
択的に除去され、該酸化膜１１２1′，１１２
2′及び熱酸化膜パターンに対して自己整合的に
２つ開口窓１１４2′，１１４1′が形成された。
同時にn+型多結晶シリコンパターン１１１1′，
１１１2′上のシリコン窒化膜パターン１２１
１，１２１２も除去された。ひきつづき、開口
窓１１４2′，１１４１をイオン注入窓として高
濃度のボロンを開口窓１１４2′，１１４1′から
露出したバツフアオキサイド（図示せず）を通
してイオン注入し、活性化して開口窓１１４
1′下のシリコンエピタキシヤル層１０２にp+型
のインジエクタ（図示せず）、開口窓１１４
2′下のシリコンエピタキシヤル層１０２にp+型
の外部ベース領域１１６′を形成した（第８図
ｃ図示）。
（） 次いで前記実施例１の〔〕工程に従つ
て開口窓１１４2′，１１４1′から露出したバツ
フアオキサイドを除去した後、Al膜の真空蒸
着、電極分離を行なつて、n+型多結晶シリコ
ンパターン１１１1′，１１２2′に対して酸化膜
１１２1′，１１２2′及びCVD―SiO2パターン１
２２１，１２２２で絶縁されたベース取出しＡ
電極１１７、インジエクタ取出しAl電極及
びエミツタ取出しAl電極（いずれも図示せ
ず）を形成してI2Lを製造した（第８図ｄ図
示）。
て開口窓１１４2′，１１４1′から露出したバツ
フアオキサイドを除去した後、Al膜の真空蒸
着、電極分離を行なつて、n+型多結晶シリコ
ンパターン１１１1′，１１２2′に対して酸化膜
１１２1′，１１２2′及びCVD―SiO2パターン１
２２１，１２２２で絶縁されたベース取出しＡ
電極１１７、インジエクタ取出しAl電極及
びエミツタ取出しAl電極（いずれも図示せ
ず）を形成してI2Lを製造した（第８図ｄ図
示）。
上述した実施例２によれば前記実施例１と同様
な効果を有する他、第８図ｂ及びこの拡大断面図
である第９図に示す如く熱酸化時にn+型多結晶
シリコンパターン１１１1′，１１１2′の膜厚方向
の酸化がそれらの上に設けたシリコン窒化膜パタ
ーン１２１１，１２１２により阻止されn+型多
結晶シリコンパターン１１１1′，１１１2′の膜減
り、つまり配線抵抗増加、を考慮せずにn+型多
結晶シリコンパターン１１１1′，１１１2′周側面
に充分厚く緻密な酸化膜１１２1′，１１２2′を成
長できる。このため、前記実施例１の方法に比べ
てn+型多結晶シリコンパターン１１１1′，１１１
2′（コレクタ電極、ジヤンパ配線）の低抵抗化が
可能となり、とりわけコレクタ電極として機能す
るn+型多結晶シリコンパターン１１１1′の低抵抗
化が可能となることにより高速動作を達成した
I2Lを得ることができる。しかも、シリコン窒化
膜１０７除去後の開口窓１１４2′にn+型コレクタ
領域１１３′が露出するのをより確実に防止で
き、高信頼性のI2Lを製造できる。
な効果を有する他、第８図ｂ及びこの拡大断面図
である第９図に示す如く熱酸化時にn+型多結晶
シリコンパターン１１１1′，１１１2′の膜厚方向
の酸化がそれらの上に設けたシリコン窒化膜パタ
ーン１２１１，１２１２により阻止されn+型多
結晶シリコンパターン１１１1′，１１１2′の膜減
り、つまり配線抵抗増加、を考慮せずにn+型多
結晶シリコンパターン１１１1′，１１１2′周側面
に充分厚く緻密な酸化膜１１２1′，１１２2′を成
長できる。このため、前記実施例１の方法に比べ
てn+型多結晶シリコンパターン１１１1′，１１１
2′（コレクタ電極、ジヤンパ配線）の低抵抗化が
可能となり、とりわけコレクタ電極として機能す
るn+型多結晶シリコンパターン１１１1′の低抵抗
化が可能となることにより高速動作を達成した
I2Lを得ることができる。しかも、シリコン窒化
膜１０７除去後の開口窓１１４2′にn+型コレクタ
領域１１３′が露出するのをより確実に防止で
き、高信頼性のI2Lを製造できる。
また、第８図ａに示すように砒素ドープ多結晶
シリコン層をCVD―SiO2パターン１２２１，１
２２２及びシリコン窒化膜パターン１２１１，１
２１２をマスクとしてパターニングした際、形成
されたn+型多結晶シリコンパターン１１１1′，１
１１2′のうちの１１１1′が開孔部１０８に対して
位置ずれを起こしてもシリコン窒化膜１０７を除
去する場合、第８図ｃに示すようにn+型多結晶
シリコンパターン１１１1′及びその周側面の酸化
膜１１２1′がオーバラツプされたシリコン窒化膜
部分１０７′は残存し、形成されたベースコンタ
クトホールとなる開口窓１１４2′にはn+型多結晶
シリコンパターン１１１1′を拡散源として作られ
たn+型コレクタ領域１１３′は露出しない。した
がつて、本発明によればn+型多結晶シリコンパ
ターンの形成に際して高精度の位置合せを行なわ
ずに、従来問題となつていたI2Lのベース・コレ
クタ間の短絡を防止できる。
シリコン層をCVD―SiO2パターン１２２１，１
２２２及びシリコン窒化膜パターン１２１１，１
２１２をマスクとしてパターニングした際、形成
されたn+型多結晶シリコンパターン１１１1′，１
１１2′のうちの１１１1′が開孔部１０８に対して
位置ずれを起こしてもシリコン窒化膜１０７を除
去する場合、第８図ｃに示すようにn+型多結晶
シリコンパターン１１１1′及びその周側面の酸化
膜１１２1′がオーバラツプされたシリコン窒化膜
部分１０７′は残存し、形成されたベースコンタ
クトホールとなる開口窓１１４2′にはn+型多結晶
シリコンパターン１１１1′を拡散源として作られ
たn+型コレクタ領域１１３′は露出しない。した
がつて、本発明によればn+型多結晶シリコンパ
ターンの形成に際して高精度の位置合せを行なわ
ずに、従来問題となつていたI2Lのベース・コレ
クタ間の短絡を防止できる。
なお、本発明は上記実施例の如くシリコン窒化
膜を除去して開口窓を設け、これをマスクとして
下地のバツフアオキサイドを通してボロンをｎ型
シリエンエピタキシヤル層にイオン注入し、活性
化してp+型のインジエクタ、外部ベース領域を
形成する方法に限定されない。例えば、上記
〔〕或いは〔〕の工程において、シリコン窒
化膜の上からn+型多結晶シリコンパターン及び
その周囲の酸化膜をマスクとしてボロンのイオン
注入、活性化を行ない、I2Lのインジエクタと外
部ベース領域を形成した後、熱リン酸又はフレオ
ン系のドライエツチングにてシリコン窒化膜を除
去して開口窓を形成してもよい。
膜を除去して開口窓を設け、これをマスクとして
下地のバツフアオキサイドを通してボロンをｎ型
シリエンエピタキシヤル層にイオン注入し、活性
化してp+型のインジエクタ、外部ベース領域を
形成する方法に限定されない。例えば、上記
〔〕或いは〔〕の工程において、シリコン窒
化膜の上からn+型多結晶シリコンパターン及び
その周囲の酸化膜をマスクとしてボロンのイオン
注入、活性化を行ない、I2Lのインジエクタと外
部ベース領域を形成した後、熱リン酸又はフレオ
ン系のドライエツチングにてシリコン窒化膜を除
去して開口窓を形成してもよい。
また、本発明は上記実施例の如きI2Lの製造の
みに限定されず、npn型バイポーラトランジス
タ、電界効果トランジスタ（静電誘導型トランジ
スタ；SITも含む）、静電誘導型トランジスタロ
ジツク（SITL）等の製造にも同様に適用でき
る。
みに限定されず、npn型バイポーラトランジス
タ、電界効果トランジスタ（静電誘導型トランジ
スタ；SITも含む）、静電誘導型トランジスタロ
ジツク（SITL）等の製造にも同様に適用でき
る。
以上詳述した如く、本発明によれば電流増幅率
が高く、スイツチングスピードが速いなどの優れ
た性能を有すると共に、配線の断切れやベース・
コレクタ間の短絡を防止して信頼性の向上を達成
でき、更に高集積化が可能なI2L等の半導体装置
を製造し得る方法を提供できるものである。
が高く、スイツチングスピードが速いなどの優れ
た性能を有すると共に、配線の断切れやベース・
コレクタ間の短絡を防止して信頼性の向上を達成
でき、更に高集積化が可能なI2L等の半導体装置
を製造し得る方法を提供できるものである。
第１図は従来のnpn型バイポーラトランジスタ
の断面図、第２図は従来のI2Lの断面図、第３図
ａ〜ｆは従来の改良されたI2Lの製造工程を示す
断面図、第４図は第３図ｆの平面図、第５図は第
４図のＶ―Ｖ線に沿う断面図、第６図ａは第３図
ｅの熱酸化工程の状態を示す断面図、第６図ｂは
前記第６図ａ工程をエツチングした後の状態を示
す断面図、第７図ａ〜ｈは本発明の実施例１にお
けるI2Lの製造工程を示す断面図、第８図ａ〜ｄ
は本発明の実施例２におけるI2Lの製造工程を示
す断面図、第９図は第８図ｂの部分拡大断面図で
ある。 １０１……n+型シリコン層、１０２……ｎ型
シリコンエピタキシヤル層（第１導電型の半導体
層）、１０５……シリコン酸化膜（酸化膜カラー
又は酸化膜分離層）、１０７……シリコン窒化
膜、１０８……開孔部、１０９……ｐ型内部ベー
ス領域（第２導電型の第１半導体領域）、１１０
……砒素ドープ多結晶シリコン層、１１１１，１
１１1′……n+型多結晶シリコンパターン（コレク
タ電極）、１１１２，１１１2′……n+型多結晶シ
リコンパターン（ジヤンパ配線）、１１２１，１
１２２，１１２1′，１１２2′……酸化膜、１１
３，１１３′……n+型コレクタ領域（第１導電型
の第２半導体領域）、１１４１，１１４２，１１
４1′，１１４2′……開口窓、１１５……p+型イン
ジエクタ、１１６，１１６′……p+型外部ベース
領域、１１７……ベース取出しAl電極、１１８
……インジエクタ取出しAl電極、１２０……エ
ミツタ取出しAl電極、１２１１，１２１２……
シリコン窒化膜パターン、１２２１，１２２２…
…CVD―SiO2パターン。
の断面図、第２図は従来のI2Lの断面図、第３図
ａ〜ｆは従来の改良されたI2Lの製造工程を示す
断面図、第４図は第３図ｆの平面図、第５図は第
４図のＶ―Ｖ線に沿う断面図、第６図ａは第３図
ｅの熱酸化工程の状態を示す断面図、第６図ｂは
前記第６図ａ工程をエツチングした後の状態を示
す断面図、第７図ａ〜ｈは本発明の実施例１にお
けるI2Lの製造工程を示す断面図、第８図ａ〜ｄ
は本発明の実施例２におけるI2Lの製造工程を示
す断面図、第９図は第８図ｂの部分拡大断面図で
ある。 １０１……n+型シリコン層、１０２……ｎ型
シリコンエピタキシヤル層（第１導電型の半導体
層）、１０５……シリコン酸化膜（酸化膜カラー
又は酸化膜分離層）、１０７……シリコン窒化
膜、１０８……開孔部、１０９……ｐ型内部ベー
ス領域（第２導電型の第１半導体領域）、１１０
……砒素ドープ多結晶シリコン層、１１１１，１
１１1′……n+型多結晶シリコンパターン（コレク
タ電極）、１１１２，１１１2′……n+型多結晶シ
リコンパターン（ジヤンパ配線）、１１２１，１
１２２，１１２1′，１１２2′……酸化膜、１１
３，１１３′……n+型コレクタ領域（第１導電型
の第２半導体領域）、１１４１，１１４２，１１
４1′，１１４2′……開口窓、１１５……p+型イン
ジエクタ、１１６，１１６′……p+型外部ベース
領域、１１７……ベース取出しAl電極、１１８
……インジエクタ取出しAl電極、１２０……エ
ミツタ取出しAl電極、１２１１，１２１２……
シリコン窒化膜パターン、１２２１，１２２２…
…CVD―SiO2パターン。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層の主面に耐酸化性絶縁
膜を形成した後、該絶縁膜の１箇所以上に開孔部
を形成する工程と、この耐酸化性絶縁膜の開孔部
から前記半導体層に第２導電型の不純物をドーピ
ングして第２導電型の第１半導体領域を形成する
工程と、多結晶シリコン層を堆積した後、パター
ニングして少なくとも前記耐酸化性絶縁膜の開孔
部に多結晶シリコンパターンを形成する工程と、
熱酸化処理を施して少なくとも多結晶シリコンパ
ターンの周囲にシリコン酸化膜を成長させる工程
と、前記開孔部を介して第１半導体領域に接触す
る第１導電型の不純物を含む多結晶シリコンパタ
ーンを拡散源として第１半導体領域に第１導電型
の第２半導体領域を形成する工程と、前記耐酸化
性絶縁膜を除去して開口窓を形成する工程と、電
極配線材料層を被覆し、パターニングして前記多
結晶シリコンパターンに対してその周囲に設けら
れたシリコン酸化膜で絶縁された電極配線を形成
する工程とを具備したことを特徴とする半導体装
置の製造方法。 ２ 多結晶シリコン層のパターニングに際し、シ
リコン酸化膜とシリコン窒化膜の２層パターンを
マスクとして選択エツチングして耐酸化性絶縁膜
の開孔部に多結晶シリコンパターンを形成し、し
かる後、前記シリコン酸化膜とシリコン窒化膜の
２層パターンを多結晶シリコンパターン上に残置
した状態で熱酸化処理を施して少なくとも多結晶
シリコンパターンの周側面にシリコン酸化膜を成
長させることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 ３ 半導体層及び第２半導体領域がｎ型で、第１
半導体領域がｐ型であることを特徴とする特許請
求の範囲第１項又は第２項記載の半導体装置の製
造方法。 ４ 半導体層をエミツタ領域、第１半導体領域を
ベース領域、第２半導体領域をコレクタ領域とす
るバイポーラ型逆動作トランジスタの製造工程を
含むことを特徴とする特許請求の範囲第１項又は
第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008537A JPS57122571A (en) | 1981-01-22 | 1981-01-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008537A JPS57122571A (en) | 1981-01-22 | 1981-01-22 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57122571A JPS57122571A (en) | 1982-07-30 |
| JPS629226B2 true JPS629226B2 (ja) | 1987-02-27 |
Family
ID=11695895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56008537A Granted JPS57122571A (en) | 1981-01-22 | 1981-01-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57122571A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989457A (ja) * | 1982-11-15 | 1984-05-23 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6024059A (ja) * | 1983-07-19 | 1985-02-06 | Sony Corp | 半導体装置の製造方法 |
-
1981
- 1981-01-22 JP JP56008537A patent/JPS57122571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57122571A (en) | 1982-07-30 |
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