JP2575204B2 - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高集積及び高速動作が可能なバイポーラ型
半導体集積回路装置の製造方法に関するものである。

〔従来の技術〕

高速動作を必要とする分野の半導体集積回路装置にお
いては、一般にECL/CML系のバイポーラ型半導体集積回
路装置が用いられている。ECL/CML系回路において、論
理振幅を一定とした場合には、回路を構成する素子、配
線の寄生容量、トランジスタのベース抵抗及び電流利得
帯域幅積によって動作速度が決定される。このうち、寄
生容量の低域については、特に動作速度への寄生の大き
いトランジスタのベース・コレクタ間接合容量を低減す
るために、多結晶シリコンを用いてベース電極を素子領
域の外部に引出し、ベース面積を縮小すると共に、多結
晶シリコン抵抗及び金属配線を厚い分離酸化膜上に形成
する方法が一般に採用されている。又、ベース抵抗を低
減するためには、不活性ベース層を低抵抗化し、可能な
限りエミッタに近接させると共に、エミッタ幅を細くし
てエミッタ直下の活性ベース層の抵抗を減少させること
が必要である。さらに、電流利得帯域幅積の向上には、
エミッタ及びベース接合を浅接合化すると共に、コレク
タのエピタキシャル層を薄くすることが有効である。

上記事項を達成するために特願昭61−252063号に示さ
れた製造方法が提案され、これを第２図に示す。まず、
第２図（Ａ）に示すように、N⁺型埋込層202、N^-型エピ
タキシャル層203及び分離酸化膜204を形成したP^-型シリ
コン基板201上に多結晶シリコン206を形成した後、シリ
コン窒化膜207a、207cを形成する。次に、第２図（Ｂ）
に示すように、シリコン窒化膜207a,207cをマスクとし
て選択酸化を行い、ポリシリコン酸化膜208a〜208cを得
る。206a,206cは多結晶シリコンの残存部分である。次
に、第２図（Ｃ）に示すように、この多結晶シリコン20
6a,206c中に硼素をイオン注入し、続いてポリシリコン
酸化膜208b,208cのエミッタ及びコレクタとなる部分を
除去して内部を露出させ、この露出部分にシリコン酸化
膜209a,209bを形成する。このとき、多結晶シリコン206
a,206cから硼素が拡散し、N^-型エピタキシャル層203に
高濃度不活性ベース210が形成される。次に、第２図
（Ｄ）に示すように、硼素をイオン注入して高濃度不活
性ベース210に延在する活性ベース211を形成し、続いて
CVD膜212を全面に披着する。次に、第２図（Ｅ）に示す
ように、反応性イオンエッチングを用いてエミッタ及び
コレクタの電極取出部205a,205bを開口する。次に、第
２図（Ｆ）に示すように、電極取出部205a,205bに砒素
ドープ多結晶シリコン213を形成し、ここからCVD膜212
への拡散によりエミッタ215を形成する。続いて、砒素
ドープ多結晶シリコン213上にシリコン酸化膜214を形成
し、最後にシリコン窒化膜207a,207c及びシリコン酸化
膜214にコンタクトホールを開口し、このコンタクトホ
ールに金属電極216a〜216dを形成する。

上記した従来方法においては、多結晶シリコンの拡散
によりエミッタ215を形成したことにより活性ベース211
とエミッタ215の浅接合化が可能となり、またCVD膜212
を設けたことによりエミッタ幅の微細化が可能となっ
た。さらに、これに伴い、ベース・コレクタ間接合容量
も大幅に低減することが可能となり、トランジスタの高
速動作性が改善された。

〔発明が解決しようとする課題〕

しかしながら、上記した従来方法においては、第１に
低消費電力域での性能改善が得られなかった。すなわ
ち、トランジスタの消費電力により各寄生容量の動作速
度に対する影響が異るが、ベース・コレクタ間接合容量
は高消費電力域で動作速度に重大な影響を与え、コレク
タ・基板間接合容量は低消費電力域で動作速度に重大な
影響を与える。従って、ベース・コレクタ間接合容量の
低減により高消費電力域での動作速度は改善されるが、
低消費電力域での動作速度は改善されない。現在、トラ
ンジスタは微細化が進むと同時に集積度が向上してお
り、トランジスタから発生する熱が問題となっている。
このため、低消費電力域で動作速度を改善することが実
用上必要不可欠であるが、上記した従来の製造方法では
低消費電力域での改善はなされなかった。第２に、第２
図（Ｆ）からも明らかなように、ベース・コレクタ接合
からコレクタ電極取出部までの距離が長いためにコレク
タ抵抗が大きく、このコレクタ抵抗により電流利得帯域
幅積の向上が妨げられていた。

この発明は上記のような課題を解決するために成され
たものであり、高消費電力域のみならず低消費電力域で
も動作速度を速めることができ、かつコレクタ抵抗の減
少による電流利得帯域幅の向上によっても動作速度を速
めることができ、集積度も向上することができるバイポ
ーラ型半導体集積回路装置の製造方法を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係るバイポーラ型半導体集積回路装置の製
造方法は、シリコン基体の一主面に選択的に凹所を形成
する工程と、前記主面上にエピタキシャル層を形成する
工程と、エピタキシャル層上の凹所以外の領域に第１の
絶縁体膜を形成する工程と、エピタキシャル層上の凹所
に金属層を形成する工程と、第１の絶縁体膜及び金属層
上に第２の絶縁体膜を形成する工程と、第２の絶縁体膜
上に第１の多結晶シリコンを形成する工程を設けたもの
である。

〔作 用〕

この発明においては、コレクタ部分となる金属層とシ
リコン基体との間は第１及び第２の絶縁体膜により絶縁
され、コレクタ・基板間接合容量が低減される。又、コ
レクタ部分が金属により形成され、コレクタ抵抗が低減
される。

〔実施例〕

以下、この発明の実施例を図面とともに説明する。第
１図（Ａ）〜（Ｋ）はこの実施例によるバイポーラ型半
導体集積回路装置の製造方法を示す工程断面図である。

まず、第１図（Ａ）に示すように、N⁺型シリコン基板
101の一部分を選択的に1000Å程度エッチングし、上面
に凹部を形成する。

次に、第１図（Ｂ）に示すように、N⁺型シリコン基板
101の上面全面にN^-型エピタキシャル層102を１〜２μｍ
程度成長させる。

続いて、第１図（Ｃ）に示すように、N^-型エピタキシ
ャル層102上にN⁺型エピタキシャル層103を１μｍ程度成
長させる。

次に、第１図（Ｄ）に示すように、N⁺型エピタキシャ
ル層103上に熱酸化等によりシリコン酸化膜104を数千Å
形成する。

次に、第１図（Ｅ）に示すように、N⁺型エピタキシャ
ル層103の凹部上のシリコン酸化膜104を選択的に除去
し、N⁺型エピタキシャル層103を露出させた後、全面に
スパッタリング法やCVD法を用いて高融点金属105例えば
Ｗ（融点3387℃）を凹部が埋め込まれる程度の厚さ形成
する。104a,104bはシリコン酸化膜104の残存部分であ
る。

次に、第１図（Ｆ）に示すように、高融点金属105上
にレジスト（図示せず）を塗布し、エッチバックを行っ
て高融点金属105の凹部にレジストを埋め込み、続いて
レジストをマスクとして高融点金属105をエッチング
し、シリコン酸化膜104a,104bが露出したところでエッ
チングを終了し、レジストを除去する。

次に、第１図（Ｇ）に示すように、高融点金属105及
びシリコン酸化膜104a,104b上にCVD法を用いてCVDシリ
コン酸化膜106を形成する。この結果、高融点金属105は
N⁺型エピタキシャル層103と接触している面を除いて、
シリコン酸化膜104a,104b及びCVDシリコン酸化膜106に
よって絶縁される。

次に、第１図（Ｈ）に示すように、CVDシリコン酸化
膜106上に支持体となる多結晶シリコン107を500μｍ程
度形成する。これは、1100℃〜1200℃程度の温度で反応
ガスとしてSiCl₂H₂を用いて約160分生成することで実現
される。

次に、第１図（Ｉ）に示すように、全体の上下関係を
逆転させる。

次に、第１図（Ｊ）に示すように、多結晶シリコン10
7を基準面として、誘電体分離技術で広く用いられてい
るポリッシングまたは化学エッチングを順次実施し、N⁺
型シリコン基板101を除去する。このN⁺型シリコン基板1
01のエッチングに際しては、弗酸、硝酸及び酢酸を混ぜ
たエッチング液を用いる。このエッチング液は、低濃度
エピタキシャル層と高濃度基板のエッチング速度比を１
対150以上にすることが可能である。このため、N^-型エ
ピタキシャル層102が露出した形状となる。

次に、第１図（Ｋ）に示すように、素子分離を行い、
従来方法を用いてベース及びエミッタを形成する。これ
を簡単に述べると、まず分離酸化膜108によりエピタキ
シャル層102,103を複数の島領域に分離した後、全上面
に多結晶シリコン109を形成し、さらにシリコン窒化膜1
10を形成する。又、シリコン窒化膜110をマスクとして
ポリシリコン酸化膜111を得、ポリシリコン酸化膜111の
エミッタ及びコレクタとなる部分を除去してシリコン酸
化膜112を形成する。このとき、N⁺型エピタキシャル層1
02に高濃度不活性ベース113が形成される。次に、活性
ベース114及びCVD膜115を形成する。次に、電極取出部
を形成して砒素ドープ多結晶シリコン116を形成し、こ
こからの拡散によりエミッタ117を形成する。続いて、
砒素ドープ多結晶シリコン116上にシリコン酸化膜118を
形成し、最後にシリコン窒化膜110及びシリコン酸化膜1
17にコンタクトホールを開口し、ここに金属電極118を
形成する。

上記実施例においては、コレクタ部分（高融点金属10
5、N^-型エピタキシャル層102及びN⁺型エピタキシャル層
103から成る。）特に高融点金属105がシリコン酸化膜10
4a,104b,106に囲まれて従来のようにシリコン基板と直
接接触していないので、コレクタ・基板間接合容量を非
常に低減することができ、低消費電力域でのトランジス
タの動作速度を大幅に向上することができる。又、低消
費電力でトランジスタを高速動作させることにより発熱
を最小限に抑えることができ、パッケージ等に特別な工
夫を必要としなくなるため、大幅なコストダウンも可能
となる。さらに、埋込みコレクタとして高融点金属105
を用いたのでコレクタ抵抗が非常に低減され、電流利得
帯域幅積を大幅に向上することができ、これによっても
トランジスタの動作速度を向上することができる。

なお、上記実施例においては高融点金属105をタング
ステンＷにより形成する例を示したが、タンタルTaやモ
リブデンMoによって形成しても良い。又、CVD膜212とし
ては、シリコン窒化膜、多結晶シリコン膜、シリコン酸
化膜とシリコン窒化膜の複合膜、及びシリコン酸化膜と
多結晶シリコン膜の複合膜のうちのいずれかを用いれば
良い。

〔発明の効果〕

以上のようにこの発明によれば、コレクタ部分となる
金属層が第１及び第２の絶縁体膜に囲まれ、シリコン基
板から絶縁されているので、コレクタ・基板間接合容量
を低減することができ、低消費電力域でのトランジスタ
の動作速度を大幅に向上することができる。又、コレク
タ部分が金属層で形成されているのでコレクタ抵抗が小
さくなり、電流利得帯域幅積が向上してこれによっても
動作速度を速めることができる。さらに、動作速度が速
まったことによりトランジスタの発熱も低減され、集積
度を高めることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｋ）はこの発明方法による工程断面
図、第２図（Ａ）〜（Ｆ）は従来方法による工程断面図
である。 101……N⁺型シリコン基板、102……N^-型エピタキシャル
層、103……N⁺型エピタキシャル層、104,104a,104b,11
2,118……シリコン酸化膜、105……高融点金属、106…
…CVDシリコン酸化膜、107,109……多結晶シリコン、10
8……分離酸化膜、110……シリコン窒化膜、111……ポ
リシリコン酸化膜、113……高濃度不活性ベース、114…
…活性ベース、115……CVD膜、116……砒素ドープ多結
晶シリコン、117……エミッタ、118……金属電極。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】シリコン基体の主面上にエピタキシャル層
   を形成する工程と、 前記エピタキシャル層の所望の領域除いた領域に第１の
   絶縁膜を形成する工程と、 前記所望の領域に金属層を形成する工程と、 前記第１の絶縁膜および前記金属層上に第２の絶縁膜を
   形成する工程と、 前記第２の絶縁膜上に多結晶シリコンを形成する工程
   と、 前記シリコン基体を除去する工程と、 前記第１のエピタキシャル層を絶縁膜によって第１の島
   領域および第２の島領域に分離する工程と、 前記第１の島領域にベースおよびエミッタを形成する工
   程と、 を有することを特徴とするバイポーラ型半導体集積回路
   装置の製造方法。