JPS5984469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5984469A JPS5984469A JP19410482A JP19410482A JPS5984469A JP S5984469 A JPS5984469 A JP S5984469A JP 19410482 A JP19410482 A JP 19410482A JP 19410482 A JP19410482 A JP 19410482A JP S5984469 A JPS5984469 A JP S5984469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関するもので、特に
高速バイポーラトランジスタの製造方法に関するもので
ある。
高速バイポーラトランジスタの製造方法に関するもので
ある。
従来例の構成とその問題点
バイポ−ラトランジスタの高速化を図る／ヒめ、従来一
般に活性デバイス領域を縮小することにより接合容量を
減少させ、あるいは浅い接合を形成することによりベー
ス幅を薄くしベース走向時間を短縮させることにより、
トランジスタの高周波特性を向上させてきた。例えば、
活性デバイス領域の囲りを絶縁物で分離する方法はデバ
イス面積を大幅に縮小でき接合容量を減少させることが
でき非常に有効であった。壕だ、イオン注入を用いたド
ーパントの拡散により浅い接合を形成する方法も有効で
あった。
般に活性デバイス領域を縮小することにより接合容量を
減少させ、あるいは浅い接合を形成することによりベー
ス幅を薄くしベース走向時間を短縮させることにより、
トランジスタの高周波特性を向上させてきた。例えば、
活性デバイス領域の囲りを絶縁物で分離する方法はデバ
イス面積を大幅に縮小でき接合容量を減少させることが
でき非常に有効であった。壕だ、イオン注入を用いたド
ーパントの拡散により浅い接合を形成する方法も有効で
あった。
以下に従来の絶縁分離したバイポーラトランジスタの構
造について第１図とともに説明する。第１図において、
１はＰ型の半導体基板、２は高度にドープしたＮ＋埋設
コレクタ、３はＮ型エピタキシャル層、４はＰ型ベース
領域、６は高度にドープしたＮ＋ｍ、エミッタ領域、６
は素子間分離絶縁物、７はエミッタ領域６とベース領域
４を電気的分離する絶縁物、８はエミッタ接点、９はベ
ース接点である。
造について第１図とともに説明する。第１図において、
１はＰ型の半導体基板、２は高度にドープしたＮ＋埋設
コレクタ、３はＮ型エピタキシャル層、４はＰ型ベース
領域、６は高度にドープしたＮ＋ｍ、エミッタ領域、６
は素子間分離絶縁物、７はエミッタ領域６とベース領域
４を電気的分離する絶縁物、８はエミッタ接点、９はベ
ース接点である。
第１図に示すこのトランジスタ構造は、エピタキくヤル
層３を慣通して形成された深い絶縁物６によって活性デ
バイス領域を電気的に分離することによってＮ型エピタ
キシャル層３、即ちコレクタ領域とベース領域４０面積
を縮小することによＶベース・コレクタ容量を減少させ
ている。また、ベース領域４及びエミッタ領域５を各々
絶縁物６及び了をマスクにイオン注入により形成するこ
とにより浅い接合を形成することができる。
層３を慣通して形成された深い絶縁物６によって活性デ
バイス領域を電気的に分離することによってＮ型エピタ
キシャル層３、即ちコレクタ領域とベース領域４０面積
を縮小することによＶベース・コレクタ容量を減少させ
ている。また、ベース領域４及びエミッタ領域５を各々
絶縁物６及び了をマスクにイオン注入により形成するこ
とにより浅い接合を形成することができる。
しかし表から上記の例では活性デバイス領域上にベース
接点９を設けているためその分だけベース・コレクタ容
量が増加し、トランジスタの速度を制限している。さら
にベース接点９からベース・エミッタ接合へのベース抵
抗がベース接点９がらエミッタ領域らへのベース領域の
比較的高い値で構成されているため、高速論理回路、例
えばエミッタ結合論理回路（ＥＣＬ）に適用した場合、
回路のスイッチング速度に制限を与えている。
接点９を設けているためその分だけベース・コレクタ容
量が増加し、トランジスタの速度を制限している。さら
にベース接点９からベース・エミッタ接合へのベース抵
抗がベース接点９がらエミッタ領域らへのベース領域の
比較的高い値で構成されているため、高速論理回路、例
えばエミッタ結合論理回路（ＥＣＬ）に適用した場合、
回路のスイッチング速度に制限を与えている。
発明の目的
本発明はこのよう々従来の問題に鑑み、ベースコレクタ
容量を減少させ、さらにベース抵抗を減少させることが
出来る高速の半導体装置の製造方法を提供することを目
的とする。
容量を減少させ、さらにベース抵抗を減少させることが
出来る高速の半導体装置の製造方法を提供することを目
的とする。
発明の構成
本発明は、半導体絶縁物によって絶縁分離されたエピタ
キシャル層上にトランジスタの活性ベース領域とエミッ
タ領域を形成する。この際、前記第１つ 半導体絶縁物上には軽度にドープした参−晶半導体層と
、前記多結晶層と反対の導電型を有する高度にドープし
た第２の多結晶半導体層が、前記活性ベース領域と前記
エミッタ領域が形成されるのと同時に形成される。次に
、前記エミッタ領域上に形成された耐酸化性絶縁膜をマ
スクに前記第２♀・ Ｏ多結晶層を除去する。その後、前記第１多結晶層内に
該多結晶と同一の導電型を有するドーパントを導入した
後、前記耐酸化性膜をマスクに前記第１多結晶層表面と
前記エミッタ領域の側壁部分に選択的に絶縁性酸化膜を
形成する。この際、高度にドーグされた第１多結晶層か
らドーパントが活性ベースの側壁区域内に拡散される。
キシャル層上にトランジスタの活性ベース領域とエミッ
タ領域を形成する。この際、前記第１つ 半導体絶縁物上には軽度にドープした参−晶半導体層と
、前記多結晶層と反対の導電型を有する高度にドープし
た第２の多結晶半導体層が、前記活性ベース領域と前記
エミッタ領域が形成されるのと同時に形成される。次に
、前記エミッタ領域上に形成された耐酸化性絶縁膜をマ
スクに前記第２♀・ Ｏ多結晶層を除去する。その後、前記第１多結晶層内に
該多結晶と同一の導電型を有するドーパントを導入した
後、前記耐酸化性膜をマスクに前記第１多結晶層表面と
前記エミッタ領域の側壁部分に選択的に絶縁性酸化膜を
形成する。この際、高度にドーグされた第１多結晶層か
らドーパントが活性ベースの側壁区域内に拡散される。
次に、選択エツチングにより前記酸化膜を除去するが、
そ、２− の際エミッタ領域の側壁部分と、前記第１多結晶層の端
部に前記酸化膜は残存する。該酸化膜は前記エミッタ領
域と前記活性べＴス領域を電気的に絶縁する。上述の製
造工程によって、ベース・コレクタ容量を減少させ、ベ
ース抵抗を減少させた高速の半導体装置が製造される。
そ、２− の際エミッタ領域の側壁部分と、前記第１多結晶層の端
部に前記酸化膜は残存する。該酸化膜は前記エミッタ領
域と前記活性べＴス領域を電気的に絶縁する。上述の製
造工程によって、ベース・コレクタ容量を減少させ、ベ
ース抵抗を減少させた高速の半導体装置が製造される。
実施例の説明
第２図は本発明の実施例におけるバイポーラトランジス
タの製造方法を説明するものである。第２図（ａ）にお
いて、Ｐ型半導体基板１０にＮ 型埋設層１１を形成し
、該埋設層１１上にＮ−エピタキシャル層１２を成長さ
せる。この後、活性デバイス領域となるエピタキシャル
層１２を取り囲んでシリコン酸化膜層１３を基板１０に
至る壕で成長させる。
タの製造方法を説明するものである。第２図（ａ）にお
いて、Ｐ型半導体基板１０にＮ 型埋設層１１を形成し
、該埋設層１１上にＮ−エピタキシャル層１２を成長さ
せる。この後、活性デバイス領域となるエピタキシャル
層１２を取り囲んでシリコン酸化膜層１３を基板１０に
至る壕で成長させる。
第２図（ｂ）に示す如く、エピタキシャル層１２及び酸
化膜層１３上に、分子線エピタキシャル成長法により軽
度にドープしたＰ−型半導体層を形成する。このとき、
Ｎ−エピタキシャル層１２上にはＰ−単結晶領域１４が
、まだ酸化膜１３上にはＰ−多結晶層１６が成長する。
化膜層１３上に、分子線エピタキシャル成長法により軽
度にドープしたＰ−型半導体層を形成する。このとき、
Ｎ−エピタキシャル層１２上にはＰ−単結晶領域１４が
、まだ酸化膜１３上にはＰ−多結晶層１６が成長する。
Ｐ−単結晶領域１４は、活性ベース領域となる。次いで
、分子線エピタキシャル成長法により、高度にドープし
だＮ＋半導体層を積層するが、このとき、活性ベース領
域１４上にはＮ４−単結晶領域１Ｓが、Ｐ−多結晶層１
６上にはＮ＋多結晶層１７が成長する。Ｎ１単結晶領域
１６はエミッタ領域となる。次にＮ＋−［−ミッタ領域
１５上にシリコン窒化膜１８を形成する。
、分子線エピタキシャル成長法により、高度にドープし
だＮ＋半導体層を積層するが、このとき、活性ベース領
域１４上にはＮ４−単結晶領域１Ｓが、Ｐ−多結晶層１
６上にはＮ＋多結晶層１７が成長する。Ｎ１単結晶領域
１６はエミッタ領域となる。次にＮ＋−［−ミッタ領域
１５上にシリコン窒化膜１８を形成する。
次いで第２図（Ｃ）に示す如く、シリコン窒化膜１８を
マスクに１多結晶層１７をエツチングする。このとき、
エツチング液としてＮ＋ドープシリコンとＰ−ドープシ
リコンのエツチング速度比が６以上のものを選ぶことに
より、Ｐ−多結晶層１６をエツチングすることなく、Ｎ
＋多結晶層１７を制御よく選択的に除去でき、かつシリ
コン窒化膜１８下にあるＮ４−＋結晶層１６もアンダー
カットされて計エミッタ領域１６の側壁部分を露出させ
ることができる。
マスクに１多結晶層１７をエツチングする。このとき、
エツチング液としてＮ＋ドープシリコンとＰ−ドープシ
リコンのエツチング速度比が６以上のものを選ぶことに
より、Ｐ−多結晶層１６をエツチングすることなく、Ｎ
＋多結晶層１７を制御よく選択的に除去でき、かつシリ
コン窒化膜１８下にあるＮ４−＋結晶層１６もアンダー
カットされて計エミッタ領域１６の側壁部分を露出させ
ることができる。
次に、シリコン窒化膜１８をマスクにＰ−多結晶層１６
内に高度のＰ型ドーパントをイオン注入し、針条結晶層
１６′に変え、次いで、シリコン窒化膜１８をマスクに
Ｐ＋多結晶層１６′表面及びＮ＋ｃ Ｓ 、７タ領域１
５の側面に選択的に熱酸化膜１９を形成する。このとき
、Ｐ４−多結晶層１６′からＰ型ドーパントが活性ベー
ス領域１４内に拡散されて、Ｐ１領域２０が形成される
。
内に高度のＰ型ドーパントをイオン注入し、針条結晶層
１６′に変え、次いで、シリコン窒化膜１８をマスクに
Ｐ＋多結晶層１６′表面及びＮ＋ｃ Ｓ 、７タ領域１
５の側面に選択的に熱酸化膜１９を形成する。このとき
、Ｐ４−多結晶層１６′からＰ型ドーパントが活性ベー
ス領域１４内に拡散されて、Ｐ１領域２０が形成される
。
次いで、第２図（ｄ）に示す如く、シリコン窒化膜１８
をマスクに異方性エツチングを用いて、Ｐ＋多結晶層１
６′の表面からシリコン酸化膜１９を除去し、一方、シ
リコン窒化膜１８のひさし部分の下のＮ＋エミッタ領域
１６の側壁上及びＰ＋多結晶層１６′上の１部にシリコ
ン酸化膜１９を残存させる。
をマスクに異方性エツチングを用いて、Ｐ＋多結晶層１
６′の表面からシリコン酸化膜１９を除去し、一方、シ
リコン窒化膜１８のひさし部分の下のＮ＋エミッタ領域
１６の側壁上及びＰ＋多結晶層１６′上の１部にシリコ
ン酸化膜１９を残存させる。
次いで、第２図（ｅｌ）に示す如く、「エミッタ領域１
６」二及びＮ′多結晶層１り′上に高融点金属（例えば
モリブデン、プラチナ等）を蒸着し、引き続きアニーリ
ングを行なって高導電性の金属シリサイド２１を形成す
る。次に、デバイス表面上に絶縁性酸化膜２２を低温で
形成した後エミッタ領域１５上及びＰ＋多結晶層１６′
上で酸化膜２２を開口し、金属シリサイドを介してエミ
ッタ領域２３及びベース接点２４を形成する０ 以上の本実施例によれば、ベゴス領域１４はエミッタ領
域１５の直下に形成されており、ベース接点はベース領
域１４の側面よすｐ４−多結晶層２゜を介して、シリコ
ン酸化膜１３上の活性デバイス領域より離Ｊ″Ｌだ位置
に存在するので、ベース・コレクタ容量が従来に比べて
約６倍減少されている。
６」二及びＮ′多結晶層１り′上に高融点金属（例えば
モリブデン、プラチナ等）を蒸着し、引き続きアニーリ
ングを行なって高導電性の金属シリサイド２１を形成す
る。次に、デバイス表面上に絶縁性酸化膜２２を低温で
形成した後エミッタ領域１５上及びＰ＋多結晶層１６′
上で酸化膜２２を開口し、金属シリサイドを介してエミ
ッタ領域２３及びベース接点２４を形成する０ 以上の本実施例によれば、ベゴス領域１４はエミッタ領
域１５の直下に形成されており、ベース接点はベース領
域１４の側面よすｐ４−多結晶層２゜を介して、シリコ
ン酸化膜１３上の活性デバイス領域より離Ｊ″Ｌだ位置
に存在するので、ベース・コレクタ容量が従来に比べて
約６倍減少されている。
さらに、活性ベース領域１４及びエミッタ領域１６を分
子線エピタキシャル成長法により形成するので、従来の
イオン注入法に比べて浅い接合が制御よく形成でき、ベ
ース幅を十分に狭くすることができる。さらに、エミッ
タ領域１６とベース領域１４はセルフアライメントで残
存させたシリコン酸化膜１９によって分離されているた
め、エミッタ・ベース間の距離が従来の金属マスクアラ
イメントの精度で決まっていたのに比べ太幅に短縮され
、外部ベース抵抗を減少させている。さらに、ベース引
き出しに１多結晶層１６′と低抵抗の高融点金属シリサ
イド２１を用いることにより外部ベース抵抗を減少させ
ている。さらに、エミッタ・ベース間の分離酸化膜１９
の直下にＰ＋領域２０が形成さ八ているため、エミッタ
・ベース間の表面再結合リーク電流が少ない。
子線エピタキシャル成長法により形成するので、従来の
イオン注入法に比べて浅い接合が制御よく形成でき、ベ
ース幅を十分に狭くすることができる。さらに、エミッ
タ領域１６とベース領域１４はセルフアライメントで残
存させたシリコン酸化膜１９によって分離されているた
め、エミッタ・ベース間の距離が従来の金属マスクアラ
イメントの精度で決まっていたのに比べ太幅に短縮され
、外部ベース抵抗を減少させている。さらに、ベース引
き出しに１多結晶層１６′と低抵抗の高融点金属シリサ
イド２１を用いることにより外部ベース抵抗を減少させ
ている。さらに、エミッタ・ベース間の分離酸化膜１９
の直下にＰ＋領域２０が形成さ八ているため、エミッタ
・ベース間の表面再結合リーク電流が少ない。
発明の効果
以上のように、本発明はエミッタ領域とベース領域およ
び、それらの分離酸化膜を自己整合的に形成することに
より、ベース・エミッタ間の距離を短縮し、外部ベース
抵抗を減少することができ、優れた高速バイポーラトラ
ンジスタを実現できるものである。
び、それらの分離酸化膜を自己整合的に形成することに
より、ベース・エミッタ間の距離を短縮し、外部ベース
抵抗を減少することができ、優れた高速バイポーラトラ
ンジスタを実現できるものである。
第１図は従来の絶縁分離バイポーラトランジスタの構造
断面図、第２図（ａ）〜（ｅ）は本発明に係る高速バイ
ポーラトランジスタの製造工程断面図である０ １ｏ・・・・・半導体基板、１１・・・・・・Ｎ＋埋設
層、１３・・・・・・シリコン酸化物、１４・・・・・
・Ｐ−ベース領域、１６・・・・・Ｎ−１−エミッタ領
域、１６′印・・Ｐ＋＃結晶ンリコン層、１９・・・・
・・シリコン酸化膜、２１・・・・金属シリサイド層。 代導人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第２図
断面図、第２図（ａ）〜（ｅ）は本発明に係る高速バイ
ポーラトランジスタの製造工程断面図である０ １ｏ・・・・・半導体基板、１１・・・・・・Ｎ＋埋設
層、１３・・・・・・シリコン酸化物、１４・・・・・
・Ｐ−ベース領域、１６・・・・・Ｎ−１−エミッタ領
域、１６′印・・Ｐ＋＃結晶ンリコン層、１９・・・・
・・シリコン酸化膜、２１・・・・金属シリサイド層。 代導人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第２図
Claims (3)
- （１）第１導電型の埋設層を有する半導体基板上に前記
第１導電型のエピタキシャル層を形成する工程と、前記
埋設層に積層する前記エピタキシャル層の１部を取り囲
んで、前記エピタキシャル層を慣通して前記基板に至る
第１絶縁領域を形成する工程と、前記エピタキシャル層
上に前記第１導電型と反対の第２導電型を有する第１ド
ープ単結晶半導体領域と、前記第１絶縁領域上に前記第
２導電型を有する第１導電性多結晶半導体層を形成する
工程と、前記第１ドープ単結晶半導体領域上に前記第゛
導電型全治する第２ドープ単結晶半導体領域と、前記第
１導電性多結晶半導体層上に前記第１導電型を有する第
２導電性多結晶半導体層を形成する工程と、前記第２ド
ープ単結晶半導体領域と、前記第２ドープ単結晶半導体
領域に隣接した前記第２導電性多結晶半導体層の１部の
表面上に耐酸化性膜を形成する工程と、前記第２導電性
多結晶半導体層を除去し、前記第２ドープ単結晶半導体
領域の側壁、及び前記第１導電性多結晶半導体層の表面
を露出する工程と、前記第１導電性多結晶半導体層内に
前記第２導電型の半導体ドーパントを導入する工程と、
前記耐酸化性膜をマスクにして酸化を行ない前記第１導
電性多結晶半導体層の表面と前記第２ドープ単結晶半導
体領域の側壁に沿い第２絶縁領域を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - （２）第１ドープ単結晶半導体領域と第１導電性多結晶
半導体層を、分子線エピタキシャル成長法により同時に
形成することを特徴とする特許請求の範囲第１項に記載
の半導体装置の製造方法。 - （３）第２ドープ単結晶半導体領域と第２導電性多結晶
半導体層を、分子線エピタキシャル成長法により同時に
形成することを特徴とする特許請求の範囲第１項に記載
の半導体装置の環造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410482A JPS5984469A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410482A JPS5984469A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984469A true JPS5984469A (ja) | 1984-05-16 |
Family
ID=16319002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19410482A Pending JPS5984469A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| JPS6472561A (en) * | 1987-09-02 | 1989-03-17 | American Telephone & Telegraph | Bipolar transistor |
| JPH0240923A (ja) * | 1988-07-14 | 1990-02-09 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタの製造方法 |
-
1982
- 1982-11-04 JP JP19410482A patent/JPS5984469A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| JPS6472561A (en) * | 1987-09-02 | 1989-03-17 | American Telephone & Telegraph | Bipolar transistor |
| JPH0240923A (ja) * | 1988-07-14 | 1990-02-09 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタの製造方法 |
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